JP4115582B2 - Method for manufacturing semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本明細書で開示する発明は、半導体薄膜を用いた薄膜トランジスタ（ＴＦＴ）で構成された回路を有する半導体装置の作製方法に関するものであり、特に絶縁表面上に形成された結晶性半導体薄膜の作製方法に関する。
【０００２】
なお、本明細書中では半導体特性を利用して機能し得る装置全てを半導体装置と呼ぶ。従って、上記特許請求の範囲に記載された半導体装置は、ＴＦＴ等の単体素子だけでなく、ＴＦＴで構成した半導体回路や電気光学装置およびそれらを部品として搭載した電子機器をも包含する。
【０００３】
【従来の技術】
近年、ガラスや石英などの絶縁性基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴとも表記される）を作製する技術が注目されている。ＴＦＴは特に、液晶表示装置等のアクティブマトリクス回路を備えた画像表示装置のスイッチング素子としての開発が急がれている。例えば、液晶表示装置においてはマトリクス状に配列された画素領域を個々に制御する画素マトリクス回路、画素マトリクス回路を制御する駆動回路、さらに外部からのデータ信号を処理するロジック回路（演算回路、メモリ回路、クロックジェネレータなど）等のあらゆる半導体回路にＴＦＴを応用する試みがなされている。
【０００４】
最近では、非晶質珪素膜（アモルファスシリコン膜）よりも動作速度の速いＴＦＴが作製できるという利点を生かして結晶性珪素膜（ポリシリコン膜）を利用したＴＦＴの量産が開始されている。
【０００５】
本出願人は以前からポリシリコン膜の研究を進め、より単結晶に近い膜質を有するポリシリコン膜の開発を急いできた。その様なポリシリコン膜の形成方法として本出願人は特開平9-312260号公報に記載された技術を開示している。この公報ではアモルファスシリコン膜の結晶化に際して結晶化を助長する触媒元素としてニッケル等の金属元素を利用し、結晶化後に７００℃を超える温度での加熱処理を施して、ポリシリコン膜の結晶性を改善する方法が開示されている。
【０００６】
しかしながら結晶化の触媒としてニッケルを用いたポリシリコン膜を酸化性雰囲気に触れさせて直接熱処理すると、局所的に酸化シリコン（ＳｉＯx）が異常成長する場合がある。この酸化シリコンの異常成長はちょうど“みみず腫れ”のようにポリシリコン膜の表面に現れる。このような酸化シリコンが存在すると、ＴＦＴ作製工程中に酸化シリコンだけが除去されてシリコンが切断されるといった問題が発生する。
【０００７】
図１０に示すのは酸化シリコンの異常成長が生じているポリシリコン膜の断面ＳＥＭ写真である。矢印で示す位置に酸化シリコンが異常発生し、活性層であるシリコン膜を殆ど分断していることが確認できる
【０００８】
そのため、上記公報に記載された技術で形成されたポリシリコン膜は、ポリシリコン膜の表面が直接酸化性雰囲気に触れた状態で、加熱処理を加えることは避けなければならなかった。例えば、ポリシリコン膜の表面に熱酸化膜を形成する場合には、表面を絶縁膜で被覆しておくなどの工夫が必要であり、それがプロセスを煩雑にする原因ともなっていた。
【０００９】
【発明が解決しようとする課題】
本出願人によれば、結晶化の触媒としてニッケルを用いた場合に発生する酸化シリコンの異常成長は、ポリシリコン膜中に存在するニッケルシリサイドが集中的に酸化されることに起因すると考えている。本発明は、ニッケルを用いずにシリコンとの整合性の高いゲルマニウムに着目し、ゲルマニウムを触媒として用いることで、上述したような局所的なシリコンの異常酸化が起こらないようにしたものである。
【００１０】
ゲルマニウムを触媒元素としてアモルファスシリコン膜を結晶化させる技術に関しては、Subramanian他が「1997 Symposium on VLSI Technology Digest of Technical Papers 97-98頁」に掲載の論文において、ゲルマニウムを用いて結晶化したポリシリコン膜を用いてＴＦＴを作製したことを報告している。この論文には、ゲルマニウムを用いた結晶化の過程は、低温の加熱によってアモルファスシリコン膜とゲルマニウム膜との界面でゲルマニウムが核となり、固相成長によってシリコンの結晶化が進行することが記載されている。
【００１１】
しかしながら、ゲルマニウムは比較的酸化され易い。シリコンとの界面で酸化ゲルマニウムが形成されてしまうと酸化ゲルマニウムが不活性なために、シリコンとゲルマニウムとが反応がしづらくなり結晶化が進行を妨げることとなる。また、ニッケルを用いたシリコンの結晶成長距離は数１０μｍにおよぶが、ゲルマニウムを用いた場合は結晶成長距離が高々１μｍ程度しかない。そのため、シリコンの結晶成長を阻害する要素はできるだけ排除することが望まれる。よって、ゲルマニウム膜にシリコンとの界面で酸化ゲルマニウムが形成されることは避ける必要がある。
【００１２】
本発明の目的は、上記の問題点を解消して、ゲルマニウムを用いたアモルファスシリコン膜の結晶化工程のスループット・生産性を向上するための技術を提供することにある。
【００１３】
【課題を解決するための手段】
上述した問題点を解消するために、本発明は、絶縁表面に形成された複数の薄膜トランジスタを用いた回路を有する半導体装置の作製方法であって、１）基板の絶縁表面上にアモルファスシリコン膜を形成する第１の工程と、２）不活性ガスによって、前記アモルファスシリコン膜表面をスパッタエッチング処理する第２の工程と、３）前記アモルファスシリコン膜の表面に接してゲルマニウム膜を形成する第３の工程と、４）加熱処理により前記アモルファスシリコン膜を結晶化させてポリシリコン膜に変成させる第４の工程と、を有し、第２の工程から第４の工程まで、前記基板を大気雰囲気に曝さないことを特徴とする。
【００１４】
本発明では、アモルファスシリコン膜とゲルマニウム膜との界面に、不活性な酸化ゲルマニウムが形成されることを防ぐために、ゲルマニウム膜が成膜されるアモルファスシリコン表面をスパッタエッチングして、その表面に吸着した酸素、不純物や自然酸化膜を除去する工程を有することと、ゲルマニウム膜が形成されるまで、アモルファスシリコン膜表面を、大気雰囲気に曝さないようにすることが重要になる。このようにすることによって、ゲルマニウム膜がアモルファスシリコン膜との界面において酸化されることを防いで、アモルファスシリコン膜を結晶化が効率よく進行するようにする。
【００１５】
【発明の実施の形態】
図を用いて本発明の実施の形態を説明する。
【００１６】
〔実施形態１〕本発明の実施形態を図１を用いて説明する。図１には、アモルファスシリコン膜を結晶化してポリシリコン膜に変成するまでの工程が図示されている。まず、絶縁表面を有する基板１０１を用意する。基板として、ガラス基板や石英基板、結晶化ガラス基板を用いることができる。またガラス基板や結晶化ガラス基板を用いた場合には、不純物拡散を防止するために、酸化シリコン膜や窒化シリコン膜等の下地絶縁膜を形成し、この絶縁膜表面にポリシリコン膜を形成すればよい。また、表面を熱酸化したシリコン基板を用いることもできる。
【００１７】
基板表面に、酸化シリコン膜や窒化シリコン膜等の下地絶縁膜を形成することで、表面の平坦化・平滑化できるという効果が期待でき、その絶縁膜表面に形成されるアモルファスシリコン膜にストレスを与えないため、アモルファスシリコン膜の結晶成長距離を長くなるという効果が期待できる。基板表面を平坦化・平滑化する効果が高い絶縁まくは、熱酸化シリコン膜である。本発明では、石英基板や結晶化ガラス基板、シリコン基板等、高耐熱性基板を用いた場合、表面（アモルファスシリコン膜が形成される面）、さらに基板全てを覆うようにアモルファスシリコン膜を形成し熱酸化させればよい。
【００１８】
基板１０１の絶縁表面上にアモルファスシリコン膜１０２を成膜する。成膜方法はプラズマＣＶＤ（ＰＣＶＤ）法、減圧ＣＶＤ（ＬＰＣＶＤ）法、熱ＣＶＤ法を用いることができる。また成膜ガスとしてはシラン（ＳｉＨ4 ）又はジシラン（Ｓｉ2Ｈ6 ）を用いる。また、アモルファスシリコン膜１０１の膜厚はＴＦＴの活性層として適当な値であり、３０〜２５０ｎｍ（代表的には１００〜１５０ｎｍ）とすればよい。（図１（Ａ））
【００１９】
なお、アモルファスシリコン膜成膜中に混入する炭素、酸素及び窒素は後の結晶化を阻害する要因となり、徹底的に低減することが好ましい。具体的には、アモルファスシリコン膜１０２の炭素及び窒素の濃度はいずれも５×１０18atoms/cm3 未満（代表的には５×１０17atoms/cm3 以下）とし、酸素の濃度は１．５×１０19atoms/cm3 未満（代表的には１×１０18atoms/cm3以下）とするのが望ましい。
【００２０】
本出願人の経験では、炭素、酸素及び窒素が上述の濃度範囲を超えると、ＴＦＴの特性が急激に悪化するという知見を得ている。おそらくシリコンの結晶化が阻害され、十分な結晶性を有するポリシリコン膜が得られないためと考えられる。従って、上述の濃度範囲に収めることが重要となる。また、上述の不純物はＴＦＴ作製過程で意図的に添加されない限りは、上述の濃度範囲を超えることはない。
【００２１】
次に、アモルファスシリコン膜１０２表面上にゲルマニウム膜１０３を形成する。ゲルマニウム膜１０３の膜厚は１〜５０ｎｍ、好ましくは１〜１０ｎｍとすればよい。（図１（Ｂ））
【００２２】
ゲルマニウム膜１０３を成膜する前に、アモルファスシリコン膜１０２表面を不活性ガスによってスパッタエッチングして、その表面に形成された自然酸化膜や、不純物を除去する。不活性ガスとしては、代表的にはアルゴン（Ａｒ）を用いる。エッチング時の圧力は１０-3〜１０-1Ｐａとし、温度は室温〜４５０℃とする。また、基板１０１をカソードとするためのＲＦ電源の出力は３０〜３００Ｗとする。
【００２３】
スパッタエッチング後、アモルファスシリコン膜１０２表面を大気雰囲気に曝らさないようにして、ゲルマニウム膜１０３を成膜する。したがって、ゲルマニウム膜１０３を形成するまでは基板１０１が存在する雰囲気に酸素等の酸化性物質ができるだけ含まれないようにするために、減圧状態でかつ窒素やアルゴンなどの不活性雰囲気とする。またゲルマニウム膜１０３の成膜法方法は、スパッタエッチングするための処理室から、ゲルマニウム膜を成膜する処理室へ基板と搬送する際に、アモルファスシリコン膜１０２表面を大気に曝さないようにすることができれるような成膜方法であれば良い。代表的には、後述するようにスパッタ法を用いることができが、条件さえ満足できればＣＶＤ法など他の方法を用いることができる。
【００２４】
ゲルマニウム膜１０３を成膜後、加熱処理により前記アモルファスシリコン膜１０２を結晶化させてポリシリコン膜１０４に変成させる。加熱処理することによって、ゲルマニウムを核にして、アモルファスシリコン膜１０２のゲルマニウム膜１０３との界面に、シリコンの結晶核が発生する。この結晶核を起点にして結晶粒が成長しポリシリコン膜１０４に変成される。（図１（Ｃ））
【００２５】
結晶化工程でのアモルファスシリコン膜１０２の加熱温度は４５０〜６００℃（好ましくは５００〜５５０℃）とする。６００℃を上限としたのは、ゲルマニウムを核にした結晶成長だけを行わせるようにするためである。６００℃を超えると、ゲルマニウム膜１０３との界面以外に、アモルファスシリコン膜１０２内での自然核が多く発生してしまう。このためゲルマニウムを核とした結晶成長と自然核からの結晶成長が同時に進行して、結晶性が乱れるからである。なお、結晶化工程はファーネスアニール、ランプアニール、レーザーアニールのいずれの手段を用いても良く、アモルファスシリコン膜１０２を加熱できればよい。
【００２６】
加熱時間は、ファーネスアニールを用いた場合には８〜２０時間、キセノンランプを照射するＲＴＡ法を用いた場合には、キセノンランプの照射時間を数秒〜数分程度にすればよい。
【００２７】
結晶化工程が終了後、ゲルマニウム膜１０３を除去し、ポリシリコン膜１０４をパターニングしてＴＦＴの活性層を形成する。以降は、公知のトップゲート型ＴＦＴの製造方法、例えば実施例１や実施例２に示す作製方法に従って、ＴＦＴを完成すればよい。
【００２８】
ＴＦＴの作製工程において、ゲート絶縁膜を熱酸化膜で形成工程、熱酸化膜を形成・除去することで活性層を薄くする工程等、酸化性雰囲気に活性層が接した状態で熱処理しても、本発明ではポリシリコン膜にニッケル元素が存在しないため、ポリシリコン膜を酸化性雰囲気に直接に接しても、局所的な酸化シリコンの異常成長を防ぐことができる。
【００２９】
また本発明では、スパッタエッチング処理以降、ゲルマニウム膜１０３を成膜するまで、アモルファスシリコン膜１０２表面を大気雰囲気に曝さないようすることで、ゲルマニウム膜１０３がアモルファスシリコン膜１０３との界面で酸化されることを防ぐことができるので、ゲルマニウムを核とした結晶化工程の生産性を向上させることができる。
【００３０】
ここでは、スパッタエッチング処理以降ゲルマニウム膜１０３を成膜する間、アモルファスシリコン膜１０２表面を大気雰囲気に曝さないようしたが、更にゲルマニウム膜１０３を成膜した以降も結晶化工程まで、基板１０１を大気雰囲気に曝さないようにして、ゲルマニウム膜１０３が酸素などの酸化性物質に接触することを避けるのが好ましく、結晶化工程の雰囲気は窒素等の不活性雰囲気や水素雰囲気とする。
【００３１】
このように、スパッタエッチング処理工程から結晶化工程まで、基板を大気雰囲気に曝さないようにするには、スパッタエッチング処理工程、ゲルマニウム膜の成膜工程、結晶化工程までを同一の装置内で実施するのが容易である。例えば図４に示すような、複数の処理室１４〜１７を備えたマルチタスク型のスパッタ装置を用いればよい。エッチング室１６でスパッタエッチング処理し、スパッタ室１４でゲルマニウム膜を成膜し、加熱手段を備えた加熱室１７で結晶化工程を行えばよい。
【００３２】
スパッタ装置の気密を破らないようにすることで、基板１０１を大気雰囲気に曝さないようにすることが容易にできる。また、スパッタエッチング処理工程、ゲルマニウム膜成膜工程、結晶化工程を連続して行うことができるため、スループットの向上が図れる。また、これらの工程を行うには、それぞれの処理室内の真空度が１０-4〜１０-6Ｐａまで減圧して、酸素などの酸素供給源をできるだけ減少させた状態にしてから、基板を搬入することが好ましい。
【００３３】
マルチタスク型のスパッタ装置に限定されるものではなく、基板１０１を大気雰囲気に曝さないようできればよく、チャンバーを直線的に配置したインライン型の装置でもよい。
【００３４】
〔実施形態２〕 本実施形態を図５を用いて説明する。本実施形態は実施形態１の変形例であり、実施形態１では、図１（Ｂ）に示すようにアモルファスシリコン膜１０２の表面全体に接してゲルマニウム膜１０３を形成したが、アモルファスシリコン膜表面に部分的に接してゲルマニウム膜を形成することによって、アモルファスシリコンをラテラル成長させることができる。
【００３５】
先ず絶縁表面を有する基板２０１上に、アモルファスシリコン膜をＴＦＴの活性層の形状にパターニングして、島状領域２０２、２０３を形成する。（図５（Ａ））
【００３６】
次に、開口部２０２ａ〜２０２ｄを有するマスク絶縁膜２０４を形成する。マスク絶縁膜としては、酸化シリコン膜を利用することができる。マスク絶縁膜２０４には、島状領域２０２、２０３のソース領域となる領域２０２ａ、２０３ａ及びドレイン領域となる領域２０２ｂ、２０３ｂ上に開口部２０２ａ〜２０２ｄが形成されている。（図５（Ｂ））
【００３７】
次に、開口部２０２ａ〜２０２ｄにおいて、露出されている領域２０２ａ、２０３ａ及びドレインとなる領域２０２ｂ、２０３ｂ表面をＡｒガスを用いてスパッタエッチングする。そして基板２０１を大気雰囲気に曝さないようにして、その後ゲルマニウム膜２０４を形成する。（図５（Ｃ））
【００３８】
そして不活性雰囲気又は水素雰囲気内で４５０〜６００℃の温度で加熱して、アモルファスシリコン膜でなる島状領域２０２、２０３を結晶化して、ポリシリコン膜でなる活性層２１１と２１２を得る。ゲルマニウム膜２０５が領域２０２ａ、２０２ｂ、２０３ａ、２０３ｂで選択的にアモルファスシリコン膜と接しているため、矢印で示すような横方向（膜表面と平行な方向）に結晶成長が進行する。このような結晶成長はラテラル成長（横成長）と呼ばれている。（図５（Ｄ））
【００３９】
本実施形態の場合には、ソース領域となる領域２０２ａ、２０３ａ及びドレイン領域となる領域２０２ｂ、２０３ｂを起点にして、結晶成長が進行するため、チャネル形成領域が形成される領域２０２ｃ、２０３ｃで成長の先端がぶつかり粒界が形成され、結晶成長が止まる。ゲルマニウムを結晶化の核に用いた場合には、６００℃、８時間の加熱処理で、ラテラル成長の距離は最大で１μｍ程度であった。
【００４０】
そのためチャネル形成領域を少なくとも結晶化させるという要求（即ち、ＴＦＴの電気的特性からの要求）と、スループットや生産性との兼ね合いから、チャネル長方向の領域２０２ａと２０２ｂ間の距離L1、及びチャネル長方向の領域２０３ａと２０３ｂ間の距離L2（即ちチャネルが形成される領域２０２ｃ、２０３ｃのチャネル長方向の長さL1、L2）は、ラテラル成長距離を考慮すれば、２μｍ以下、好ましくは１μｍ以下（もちろんゼロは含まれない）とすることが好ましい。
【００４１】
〔実施形態３〕 本実施形態を図７を用いて説明する。本実施形態は実施形態２のマスク絶縁膜の変形例である。図７において、図５と同じ符号は同じ構成要素を示す。実施形態２では、１つの島状領域２０２を結晶化させるために、ソース領域となる領域２０２ａとドレイン領域となる領域２０２ｂ双方にゲルマニウム膜２０３が接するようにしたが、本実施形態では、いずれか一方の領域２０２ａ又は２０２ｂでゲルマニウム膜が島状領域と接するようにしたものである。
【００４２】
そこで、本実施形態のマスク絶縁膜３０４は島状領域２０２と２０３のソース領域となる領域２０２ａ、２０３ａ上に開口部３０４ａ、３０４ｂを有する。（図７（Ａ））
【００４３】
次に、マスク絶縁膜３０４上にゲルマニウム膜３０５を成膜する。ゲルマニウム膜３０５は島状領域２０２と２０３のソース領域となる領域２０２ａ、２０３ａのみで接する。（図７（Ｂ））
【００４４】
この状態で加熱処理を行ってラテラル成長させて、ポリシリコン膜でなるＴＦＴの活性層３１１、３１２を得る。以下、実施例１や２で示す公知の作製方法でＴＦＴを作製すればよい。（図７（Ｃ））
【００４５】
ここでは、矢印で示すように島状領域２０２と２０３でのラテラル成長は一方向で進行するため、実施形態２のようにチャネル形成領域が形成される領域２０２ｃ、２０３ｃで成長の先端がぶつかり粒界が形成されることがない。よって、キャリア移動度が優れたＴＦＴを得ることができる。
【００４６】
なお、上述したように、生産性の点からラテラル成長距離に限度があり、本実施形態では、結晶成長の起点となる領域が１活性層につき１箇所であるため、上記のチャネルが形成される領域２０２ｃ、２０３ｃのチャネル長方向の長さL1、L2は１μｍ以下、好ましくは０．５μｍ以下（もちろんゼロは含まれない）とすることが好ましい。
【００４７】
なお、実施形態２、３では、アモルファスシリコン膜をＴＦＴの活性層の形状にパターニングしたが、アモルファスシリコン膜をポリシリコン膜に変成した後、シリコン膜をパターニングしても良い。
【００４８】
【実施例】
以下、図１〜図９を用いて、本発明の実施例を詳細に説明する。なお、本発明の半導体装置は、実施例で示すアクティブマトリクス基板やＣＭＯＳ回路の構成に限定されるものではない。
【００４９】
〔実施例１〕 本実施例を図１〜図４を用いて説明する。本実施例では、本発明の半導体回路として、液晶表示装置のアクティブマトリクス基板を作製する方法を示し、同一基板上に、アクティブマトリクス回路のスイッチング素子となるＮチャネル型ＴＦＴと、アクティブマトリクス回路を駆動するドライバ回路のＣＭＯＳＴＦＴを作製する方法を示す。
【００５０】
石英基板１０１上に減圧ＣＶＤ法によってアモルファスシリコン膜１０２を５０ｎｍの厚さに成膜する。（図１（Ａ））
【００５１】
次に、アモルファスシリコン膜１０２表面をアルゴンによってスパッタエッチングする。その後、アモルファスシリコン膜１０２表面全体に接してゲルマニウム膜１０３スパッタ法にてゲルマニウム膜１０４を形成する。ゲルマニウム膜の成膜条件は、ターゲットをゲルマニウム、スパッタガスにアルゴンを用い、成膜温度を室温、到達圧力４×１０-4Ｐａ以下、成膜時のＤＣ電流は０．４Ａとする。（図１（Ｂ））
【００５２】
次に、アモルファスシリコン膜１０２を結晶化させて、ポリシリコン膜１０４に変成させる。（図１（Ｃ））
【００５３】
本実施例では、スパッタエッチング工程から結晶化工程までをマルチタスク型のスパッタ装置によって、連続処理する。図４にスパッタ装置の概略の構成図を示す。図４（Ａ）は上面図であり、図４（Ｂ）は破線Ｘ−Ｘ’での断面構成図を示す。
【００５４】
１１は共通室、１２、１３はロードロック室、１４、１５はスパッタ室、１６はエッチング室であり、１７は加熱室である。各室１２〜１７はゲート弁を介して共通室１１に連結されており、室１１〜１７ごとに気密性を保持できるようになっている。また各室１１〜１７ごとに減圧状態にするための排気系（図示せず）と、雰囲気制御用のガスやスパッタガスを供給するためのガス供給系（図示せず）とが設けられている。スパッタ室１４、１５、エッチング室１６及び加熱室１７の排気系には到達真空度１０-6Ｐａを実現するためにクライオポンプを備えている。
【００５５】
共通室１１には処理基板１０を室１２〜１７へ移動刷るためのロボットアーム３１が設けられている。ロボットアーム３１の基板保持部分は矢印で示すように３次元的に移動自在とされている。また、ロボットアーム３１は処理基板１０の主表面（素子形成面）が下向きに搬送されるフェイスダウン方式となっており、主表面にゴミが付着するのを抑えている。
【００５６】
ロードロック室１２、１３は処理基板１０を装置外部に搬入・搬出するための室である。処理基板１０は基板搬送カセット３２、３３に収納されて、装置に搬入・搬出される。
【００５７】
スパッタ室１４、１５はほぼ同じ構造を有しており、図４（Ｂ）を用いてスパッタ室１４の構成を説明する。スパッタ室１４には、ターゲット支持台４１、ターゲット４２、シャッター４３、フェイスダウン方式の基板ホルダー４４が設けられているされている。基板ホルダー４４は処理基板１０の端部数ミリを支持するように設計されており、基板１０の汚染をできるだけ小さくしている。ターゲット４２には図示しないＤＣ電源からＤＣ電力が供給されようになっている。スパッタ室１４、１５で成膜する材料によってガス供給系等の仕様が決められる。
【００５８】
また、本実施例においては、エッチング室１６はスパッタ室１４、１５とほぼ同様な構成であるが、ＤＣ電源の代わりにＲＦ電源が接続されており、基板１０にＲＦ電圧を供給して負のセルフバイアス電圧が印加されるようになっている。
【００５９】
加熱室１７は結晶化工程用の室であり、スループットの点から加熱手段としてＲＴＡ処理を可能な構成とした。フェイスダウン方式の基板ホルダー５１と、基板１０両面を加熱するために、キセノンランプ５２、５３とが設けられている。キセノンランプ５３が基板主表面を加熱するメインランプとなる。
【００６０】
本実施例では、加熱室１７の仕様をスループットを考慮して、ＲＴＡ処理用の室としたが、電気炉を備えたファーネスアニール処理によって加熱できる室としても良い。
【００６１】
本実施例の、図４に示すスパッタ装置の使用方法を以下に説明する。アモルファスシリコン膜１０２を成膜した基板１０１をロードロック室１２からスパッタ装置内に搬送する。ロードロック室１２を減圧状態にした後に窒素雰囲気とする。共通室１１、スパッタ室１４、１５、エッチング室１６も減圧状態にされ、到達圧力１０-6Ｐａとされている。
【００６２】
ゲート弁２２を開放し、ロボットアーム３１によって基板１０をエッチング室１６に移動する。なお、雰囲気の混合を避けるため、２つのゲート弁２２、２７は同時に開放しないように制御される。以下も同様である。エッチング室１６の基板ホルダーに基板を固定し、基板にＲＦ電圧を印加しながらアルゴンガスによってスパッタエッチング処理を行う。エッチングによってアモルファスシリコン膜１０２表面の不純物や自然酸化膜が除去される。
【００６３】
次に、基板をスパッタ室１４に移動してゲルマニウム膜１０３を成膜する。そして加熱室１７に基板を移動する。加熱室１７は窒素雰囲気とし、キセノンランプ５２、５３によって基板を加熱して、アモルファスシリコン膜１０２を結晶化させる。結晶化工程が終了したら、基板をロードロック室１３のカセット３３内に移動し、スパッタ装置から搬出する。そしてポリシリコン膜１０４上に残存するゲルマニウム膜１０３を硫酸過水溶液（Ｈ2ＳＯ4 ：Ｈ2Ｏ2 ＝１：１）で除
去する。
【００６４】
また、結晶化工程の前に、ゲルマニウム膜の酸化をできるだけ抑制するために、スパッタ室１４でゲルマニウム膜を成膜した後、スパッタ室１５でゲルマニウム表面に酸化シリコン膜を成膜して、ゲルマニウム表面を覆ってしまうことも有効である。この場合には、図４のスパッタ装置外部で結晶化工程を行った場合でも、結晶化の低下を抑制することができる。
【００６５】
以下図２、図３を用いて、得られたポリシリコン膜１０４を用いてアクティブマトリクス基板を作製する工程を説明する。なお、本実施例では基板上にＣＭＯＳ回路で構成したドライバ回路とＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ）で作製した画素マトリクス回路とを一体形成したアクティブマトリクス型液晶表示装置（ＡＭＬＣＤ）を例にとる。
【００６６】
ガラス基板１０１上にポリシリコン膜１０４を形成したら、パターニングしてＴＦＴの活性層１１１〜１１３を形成する。活性層１１１と１１２はＣＭＯＳ回路を構成するＴＦＴに用いられ、活性層１１３は画素マトリクス回路に用いられる。（図２（Ａ））
【００６７】
次に、プラズマＣＶＤ法（又は減圧熱ＣＶＤ法）により酸化シリコン膜１１４を１２０ｎｍの膜厚に形成する。なお、他にも酸化窒化シリコン膜（ＳｉＯx Ｎy で示される）又は窒化シリコン膜を用いることができる。さらに、これらを自由に組み合わせて積層構造としても良い。
【００６８】
次に、酸化シリコン膜１１４の上にＮ型導電性を呈するポリシリコン膜からなるゲート電極１１５〜１１７を形成する。ゲート電極１１５〜１１７の膜厚は２００〜３００ｎｍの範囲で選択すれば良い。（図２（Ｂ））
【００６９】
ゲート電極１１５〜１１７を形成したら、ゲート電極１１５〜１１７をマスクとしてドライエッチング工程により、ゲート電極（及びゲート配線）の直下のみに酸化シリコン膜が残存する状態となる。勿論、ゲート電極１１５〜１１７の下に残った部分が実際にゲート絶縁膜として機能する部分である。
【００７０】
次に、Ｐチャネル型ＴＦＴとなる領域をレジストマスク１１９で隠し、Ｎ型を付与する不純物（本実施例ではリン）をプラズマドーピング法により添加する。この時形成される低濃度不純物領域１２０、１２１の一部は後にＬＤＤ（Lightly Doped Drain ）領域となるので、１×１０17〜５×１０18atoms/cm3 の濃度でリンを添加する。（図２（Ｃ））
【００７１】
次に、レジストマスク１１９を除去した後、Ｎチャネル型ＴＦＴとなる領域をレジストマスク１２２で覆い、Ｐ型を付与する不純物（本実施例ではボロン）をプラズマドーピング法により添加する。この時も、リンの場合と同様に低濃度不純物領域１２３を形成する。（図２（Ｄ））
【００７２】
こうして図２（Ｄ）の状態が得られたら、レジストマスク１２２を除去した後、エッチバック法を用いてサイドウォール１２４〜１２６を形成する。本実施例ではサイドウォール１２４〜１２６を窒化シリコン膜で構成する。
【００７３】
こうしてサイドウォール１２４〜１２６を形成したら、再びＰチャネル型ＴＦＴとなる領域をレジストマスク１２７で隠し、リンを添加する。この時はリンよりもドーズ量を高くする。
【００７４】
リンの添加工程によりＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域１２８、ドレイン領域１２９、低濃度不純物領域（ＬＤＤ領域）１３０、チャネル形成領域１３１が画定する。また、画素マトリクス回路を構成するＮチャネル型ＴＦＴのソース領域１３２、ドレイン領域１３３、低濃度不純物領域（ＬＤＤ領域）１３４、チャネル形成領域１３５が画定する。（図３（Ａ））
【００７５】
次に、レジストマスク１３４を除去した後、レジストマスク１３６でＮチャネル型ＴＦＴとなる領域を隠し、ボロンをリンよりも高いドーズ量で添加する。このボロンの添加工程によりＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域１３７、ドレイン領域１３８、低濃度不純物領域（ＬＤＤ領域）１３９、チャネル形成領域１４０が画定する。（図３（Ｂ））
【００７６】
以上の様にして、活性層１１１〜１１３への不純物の添加工程が終了したら、ファーネスアニール、レーザーアニールまたはランプアニールによって熱処理を行い、添加した不純物の活性化を行う。また、この時、不純物の添加時に活性層が受けた損傷も回復される。
【００７７】
なお、チャネル形成領域１３１、１３５、１４０は全く不純物元素が添加されず、真性または実質的に真性な領域である。ここで実質的に真性であるとは、Ｎ型又はＰ型を付与する不純物濃度がチャネル形成領域のスピン密度以下であること、或いは同不純物濃度が１×１０14〜１×１０17atoms/cm3の範囲であることを指す。
【００７８】
次に、２５ｎｍ厚の窒化シリコン膜と９００ｎｍ厚の酸化シリコン膜との積層膜からなる第１の層間絶縁膜１４１を形成する。そして、Ｔｉ／Ａｌ／Ｔｉ（膜厚は順に１００／５００／１００ｎｍ）からなる積層膜で構成されるソース電極１４２〜１４４、ドレイン電極１４５、１４６を形成する。
【００７９】
次に、５０ｎｍ厚の窒化シリコン膜２３７、２０ｎｍ厚の酸化シリコン膜（図示せず）、１μｍ厚の有機樹脂膜１４８の積層構造からなる第２の層間絶縁膜を形成する。なお、有機樹脂膜１４８としては、ポリイミド、アクリル、ポリアミド等を用いることができる。また、この場合の２０ｎｍ厚の酸化シリコン膜は有機樹脂膜１４８をドライエッチングする際のエッチングストッパーとして機能する。
【００８０】
第２の層間絶縁膜を形成したら、後に補助容量を形成する領域において有機樹脂膜１４８をエッチングして開口部を設ける。この時、開口部の底部には窒化シリコン膜１４７のみ残すか、窒化シリコン膜１４７と酸化シリコン膜（図示せず）を残すかのいずれかの構造にする。
【００８１】
そして、３００ｎｍ厚のチタン膜を成膜し、パターニングによりブラックマスク１４９を形成する。このブラックマスク１４９は画素マトリクス回路上において、ＴＦＴや配線部など遮光を要する部分に形成される。
【００８２】
この時、前述の開口部では画素マトリクス回路のドレイン電極１４６とブラックマスク１４９とが窒化シリコン膜２３７（又は窒化シリコン膜と酸化シリコン膜との積層膜）を挟んで近接した状態となる。
【００８３】
本実施例ではブラックマスク１４９を固定電位に保持して、ドレイン電極１４６を下部電極、ブラックマスク２３９を上部電極とする補助容量１５０を構成する。この場合、誘電体が非常に薄く比誘電率が高いため、大きな容量を確保することが可能である。
【００８４】
こうしてブラックマスク１４９及び補助容量１５０を形成したら、再び１μｍ厚の有機樹脂膜を形成して第３の層間絶縁膜１５１とする。そして、コンタクトホールを形成して透明導電膜（代表的にはＩＴＯ）で構成される画素電極１５２を１２０ｎｍの厚さに形成する。
【００８５】
最後に、水素雰囲気中で３５０℃２時間程度の加熱処理を行い、素子全体の水素化を行う。こうして図３（Ｃ）に示す様なアクティブマトリクス基板が完成する。後は、公知のセル組み工程によって対向基板との間に液晶層を挟持すればアクティブマトリクス型液晶表示装置が完成する。
【００８６】
〔実施例２〕 本実施例を図５、図６を用いて説明する。本実施例は実施例１の変形例であり、アモルファスシリコン膜表面に部分的に接するように、ゲルマニウム膜を形成することによって、アモルファスシリコン膜をラテラル成長させる。
【００８７】
先ず絶縁表面を有する基板２０１上に、アモルファスシリコン膜をＴＦＴの活性層の形状にパターニングして、島状領域２０２、２０３を形成する。（図５（Ａ））
【００８８】
次に、開口部２０２ａ〜２０２ｄを有するマスク絶縁膜２０４を形成する。酸化シリコン膜でなるマスク絶縁膜を形成した。マスク絶縁膜２０４には、島状領域２０２、２０３のソース領域となる領域２０２ａ、２０３ａ及びドレイン領域となる領域２０２ｂ、２０３ｂ上に、それぞれ開口部２０２ａ〜２０２ｄが形成されている。（図５（Ｂ））
【００８９】
次に、実施例１と同様に図４に示すスパッタ装置において、スパッタエッチング工程から結晶化工程までを行う。先ず、エッチング室１６において、アルゴンンガスによって、開口部開口部２０２ａ〜２０２ｄにおいて、露出されている領域２０２ａ、２０３ａ及びドレインとなる領域２０２ｂ、２０３ｂ表面をスパッタエッチングする。そして基板２０１をスパッタ室１４に移動して、実施例１と同様な条件下でスパッタ法にてゲルマニウム膜２０４を形成する。（図５（Ｃ））
【００９０】
そして加熱室１７においてＲＴＡ処理して、アモルファスシリコン膜でなる島状領域２０２、２０３を結晶化して、ポリシリコン膜でなる活性層２１１と２１２を得る。ゲルマニウム膜２０５が領域２０２ａ、２０２ｂ、２０３ａ、２０３ｂで選択的にアモルファスシリコン膜と接しているため、矢活性層２１１、２１２のチャネルが形成される領域２０２ｃ、２０３ｃはラテラル成長された領域で構成される。ラテラル成長領域は結晶粒の配向の均一性が非常に高く、そのためＴＦＴのキャリア移動度などの電気的特性を向上させることができる。（（図５（Ｄ））
【００９１】
そして、活性層２１１、２１２上に残存するゲルマニウム膜２０３を硫酸過水溶液（Ｈ2ＳＯ4 ：Ｈ2Ｏ2 ＝１：１）で除去した後、次にゲート絶縁膜を構成する絶縁被膜２１３を成膜した。プラズマＣＶＤ装置によって、原料ガスにＳｉＨ4 とＮ2Ｏを用いて厚さ１２０ｎｍの窒化酸化シリコン膜を形成した。成膜条件は、圧力０．３torr、基板温度４００℃、ＲＦ出力１００Ｗ、原料ガス流量はＳｉＨ4は４sccm、Ｎ2Ｏは４００sccmとする。（図５（Ｅ））
【００９２】
絶縁被膜２１３上にゲート電極を構成するアルミニウム膜（Ｓｃを０．１８重量％添加した）をスパッタ装置によって４００ｎｍの厚さに成膜した。そして、このアルミニウム膜表面を陽極酸化して図示しない陽極酸化膜を形成した。この陽極酸化工程は３重量％の酒石酸を含むエチレングリコール溶液中で、アルミニウム膜を陽極に、白金を陰極として、この電極間に１０Ｖの電圧を印加した。この工程で形成される陽極酸化膜は１ｎｍ程度であって、後に形成されるフォトレジストの密着性を向上させるためのものである。陽極酸化工程後パターニングのための図示しないフォトレジストマスクを形成し、アルミニウム膜をウエットエッチングによってパターニングして、アルミニウムでなるパターン２１４、２１５を得る。（図６（Ａ））
【００９３】
次に陽極酸化工程を再び行い、パターン２１４、２１５の側面に陽極酸化膜２１６、２１７を形成する。この陽極酸化工程は電界溶液として、３重量％のシュウ酸溶液を用い、上記の陽極と陰極間の電圧を８Ｖとした。この陽極酸化工程では、図示しないフォトレジストマスクが存在しているため、露出しているパターン２１４、２１５の側面が選択的に酸化されて、多孔質状の陽極酸化膜２１６、２１７が形成される。
【００９４】
フォトレジストマスクを除去した後、再び上記の３重量％酒石酸を含有するエチレングリコール溶液を電解溶液に用いた陽極酸化工程を行い、緻密な膜質を有するバリア型の陽極酸化膜２１８、２１９を形成する。以上の３回の陽極酸化工程で陽極酸化されなかったパターン２１４、２１５がゲート電極２２０、２２１を構成する。この陽極工程では、多孔質状の陽極酸化膜中に電解溶液が浸入するためにパターン２１４、２１５の表面が酸化され、ゲート電極２２０、２２１が陽極酸化膜２１８、２１９に被覆された構成を得た。（図６（Ｂ））
【００９５】
次に陽極酸化膜２１６、２１７とゲート電極２２０、２２１をマスクにして、窒化酸化シリコン膜でなる絶縁被膜２１３をパターニングした。パターニングされた絶縁被膜がゲート絶縁膜２２２、２２３として機能する。（図６（Ｃ））
【００９６】
次に燐酸、酢酸、硝酸を混合した酸を用いて、多孔質状の陽極酸化膜２１６、２１７をウエットエッチングして除去した。そして、ソース／ドレイン領域を形成するために、活性層２１１、２１２に不純物を導入する。先ず、イオンドーピング装置によって、Ｎ型の導電型を付与する燐（Ｐ）を２回のドーピング工程によって導入した。２回のドーピング工程においてドーピングガスには水素（Ｈ2）で５％に希釈したＰＨ3を使用した。１回目のドーピング条件は加速電圧９０kV、ＲＦ出力５Ｗ、設定ドーズ量は１．２×１０13ｃｍ3 とした。２回目のドーピング条件は加速電圧１０kV、ＲＦ出力２０Ｗ、設定ドーズ量は５×１０14ｃｍ3 とした。
【００９７】
次に、Ｎチャネル型ＴＦＴとなる活性層２１１をフォトレジストで被覆し、残りの活性層２１２にＰ型の導電型を付与するボロン（Ｂ）を２回のイオンドーピング工程によって導入した。２回のドーピング工程においてドーピングガスには水素（Ｈ2）で５％に希釈したＢ2Ｈ6を使用した。１回目のドーピング条件は加速電圧７０kV、ＲＦ出力５Ｗ、設定ドーズ量は２×１０14ｃｍ3 とした。２回目のドーピング条件は加速電圧１０kV、ＲＦ出力２０Ｗ、設定ドーズ量は１．３×１０14ｃｍ3 とした。
【００９８】
以上の工程によって、Ｎチャネル型ＴＦＴの活性層２１１において、その上にゲート電極２２０と陽極酸化膜２１８が存在する領域２２８は２回のドーピング工程でもリンイオンが添加されず、チャネル形成領域となる。またゲート絶縁膜２２２が存在していない２つの領域２２４と２２５は、２度のドーピングともリンイオンが添加され、ソース領域、ドレイン領域となる。残りの２つの領域２２６と２２７は２度目のドーピング工程において加速電圧が低いため、ゲート絶縁膜２２２がマスクとして機能するため、ソース／ドレイン領域２２４、２２５よりもリン濃度が低く、低濃度不純物領域となる。
【００９９】
ボロンイオンのドーピング工程によって、Ｐチャネル型ＴＦＴを構成する活性層２１２は先にリンが添加されてＮ型であったソース／ドレイン領域２３０、２３１及び低濃度不純物領域２３２、２３３の導電型はＰ型に反転される。リンイオンと同様に、ゲート絶縁膜２２３、ゲート電極２２１、陽極酸化膜２１９がマスクとして機能するため、低濃度不純物領域２３２、２３３のボロンの濃度はソース／ドレイン領域２３０、２３１よりも低くなっている。また領域２３４はリン及びボロンが添加されずチャネル形成領域として画定する。（図６（Ｄ））
【０１００】
次に、活性層２１１、２１２に導入された不純物（リン、ボロン）を活性化した後、層間絶縁膜２３５を形成した。層間絶縁膜２３５として、窒化シリコン膜と酸化シリコン膜との２層の絶縁膜を成膜する。先ずプラズマＣＶＤ装置において、基板温度３２５℃、圧力０．７torr、ＲＦ出力３００Ｗとし、原料ガスＳｉＨ4（流量５sccm）、ＮＨ3（流量３８sccm）、Ｎ2（流量８７sccm）用い、窒化シリコン膜を２５ｎｍの厚さに成膜する。次に、基板温度３００℃、圧力１．０５torr、ＲＦ出力２００Ｗとし、原料ガスＴＥＯＳ（流量３５sccm）、Ｏ2（流量５００sccm）用い、酸化シリコン膜を９００ｎｍの厚さに成膜する。
【０１０１】
次に、層間絶縁膜２３５にコンタクトホールを開口した。そしてソース／ドレイン電極を構成する導電膜として、厚さ５０ｎｍのチタン（Ｔｉ）膜、厚さ４００ｎｍアルミニウム（Ａｌ）膜でなる積層膜をスパッタ装置で連続成膜した。なおアルミニウム膜にはシリコン（Ｓｉ）を２重量％添加した。そして、チタン膜／アルミニウム膜でなる積層膜をパターニングして、ソース電極２３６、ドレイン電極２３７、２３９をそれぞれ形成した。また、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴによって、ＣＭＯＳＴＦＴを形成した。
【０１０２】
〔実施例３〕 本実施例を図８を用いて説明する。実施例１、２ではアモルファスシリコン膜を形成した後に、ゲルマニウム膜を成膜したが、本実施例ではゲルマニウム膜を先に形成する例を示す。ここでは、ゲルマニウム膜が酸化されないように、ゲルマニウム膜とアモルファスシリコン膜とを複数のＣＶＤ処理室を備えたマルチタスク型のプラズマＣＶＤ装置（図４のスパッタ室をプラズマ発生手段を備えたＣＶＤ室に置き換えたものが相当する）内で成膜する。
【０１０３】
先ず、石英基板４０１をＣＶＤ装置の１つのＣＶＤ室に移動してゲルマニウム膜４０２を成膜する。原料ガスにはゲルマン（ＧｅＨ4）を用いればよい。ゲルマンは４５０℃の低温で容易に分解される。（図８（Ａ））
【０１０４】
次に、他のＣＶＤ室に基板４０１を移動し、ゲルマニウム膜４０２表面全体にアモルファスシリコン膜４０３を成膜する。原料ガスにはシランもしくはジシランを用いればよい。（図８（Ｂ））
【０１０５】
そして、装置内の加熱室に移動して、ＲＴＡまたはファーネスアニールによってゲルマニウムが核になって、アモルファスシリコン膜４０３が結晶化して、ポリシリコン膜４０４に変成する。（図８（Ｃ））
【０１０６】
そして、ＣＶＤ装置から基板を取り出し、ポリシリコン膜４０４をパターニングしてＴＦＴの活性層４０５を形成する。またＴＦＴの信頼性のため活性層４０５の下地のゲルマニウム膜４０３も活性層４０５と同じ形状の島状ゲルマニウム領域にパターニングして、ＴＦＴごとに分断する。以下、実施例１や実施例２に示すような公知のトップゲート型ＴＦＴの作製方法に従って、ＴＦＴを完成させればよい。
【０１０７】
本実施例では、ゲルマニウム膜４０２とアモルファスシリコン膜４０３とを同じ装置内で気密を破らずに成膜したため、アモルファスシリコン膜４０３との界面でゲルマニウム膜４０２が酸化されるのが抑制されるため、結晶化が効率よく行える。
【０１０８】
〔実施例４〕 本実施例では、実施例１〜３で示された電気光学装置や半導体回路を搭載した電子機器（応用製品）の一例を図９に示す。なお、電子機器とは半導体回路および／または電気光学装置を搭載した製品と定義する。
【０１０９】
本願発明を適用し得る電子機器としてはビデオカメラ、電子スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、ＰＨＳ等）などが挙げられる。
【０１１０】
図９（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声出力部２００３、表示装置２００４等に適用することができる。
【０１１１】
図９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６等に適用することができる。
【０１１２】
図９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明はカメラ部２２０２、受像部２２０３、表示装置２２０５等に適用できる。
【０１１３】
図９（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１１４】
図９（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１１５】
図９（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１１６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、電気光学装置や半導体回路を必要とする製品であれば全てに適用することが可能である。
【０１１７】
【発明の効果】
本発明ではゲルマニウムを結晶化の核に利用することで、酸化シリコンの異常成長の問題を生じない結晶化プロセスで高い結晶性を有するポリシリコン膜を得ることができ、またゲルマニウムの酸化が抑制されるため、結晶化工程を効率よく行うことができる。
【図面の簡単な説明】
【図１】 本発明のポリシリコン膜の結晶化工程を説明するためのの断面図。
【図２】 本発明のアクティブマトリクス基板の作製工程を説明するための図。
【図３】 本発明のアクティブマトリクス基板の作製工程を説明するための図。
【図４】 本発明の結晶化工程に用いるスパッタ装置の概略の構成図。
【図５】 本発明のポリシリコン膜の結晶化工程を説明するためのの断面図。
【図６】 本発明のＴＦＴの作製工程を説明するためのの断面図。
【図７】 本発明のポリシリコン膜の結晶化工程を説明するためのの断面図。
【図８】 本発明のポリシリコン膜の結晶化工程を説明するためのの断面図。
【図９】 本発明の半導体装置を応用した電子機器を示す図。
【図１０】 酸化シリコンの異常成長を示すＳＥＭ写真。
【符号の説明】
１０１ 基板
１０１ アモルファスシリコン膜
１０３ ゲルマニウム膜
１０４ ポリシリコン膜[0001]
BACKGROUND OF THE INVENTION
The invention disclosed in this specification relates to a method for manufacturing a semiconductor device having a circuit including a thin film transistor (TFT) using a semiconductor thin film, and in particular, a method for manufacturing a crystalline semiconductor thin film formed on an insulating surface. About.
[0002]
Note that in this specification, all devices that can function using semiconductor characteristics are referred to as semiconductor devices. Therefore, the semiconductor device described in the claims includes not only a single element such as a TFT, but also a semiconductor circuit and an electro-optical device constituted by TFTs and an electronic device in which these are mounted as components.
[0003]
[Prior art]
In recent years, a technique for manufacturing a thin film transistor (also referred to as a TFT) using a semiconductor thin film (having a thickness of about several tens to several hundreds of nanometers) formed on an insulating substrate such as glass or quartz has attracted attention. In particular, TFTs are urgently developed as switching elements for image display devices including active matrix circuits such as liquid crystal display devices. For example, in a liquid crystal display device, a pixel matrix circuit that individually controls pixel areas arranged in a matrix, a drive circuit that controls the pixel matrix circuit, and a logic circuit (arithmetic circuit, memory circuit) that processes an external data signal Attempts have been made to apply TFTs to all semiconductor circuits such as clock generators.
[0004]
Recently, mass production of TFTs using a crystalline silicon film (polysilicon film) has been started taking advantage of the fact that a TFT having a higher operating speed than that of an amorphous silicon film (amorphous silicon film) can be manufactured.
[0005]
The applicant has been researching polysilicon films for a long time, and has rushed to develop a polysilicon film having a film quality closer to a single crystal. As a method for forming such a polysilicon film, the present applicant discloses a technique described in Japanese Patent Application Laid-Open No. 9-312260. In this publication, a metal element such as nickel is used as a catalyst element for promoting crystallization in crystallization of an amorphous silicon film, and heat treatment is performed at a temperature exceeding 700 ° C. after crystallization, thereby improving the crystallinity of the polysilicon film. A method for improving is disclosed.
[0006]
However, when a polysilicon film using nickel as a crystallization catalyst is exposed to an oxidizing atmosphere and directly heat-treated, silicon oxide (SiO x ) May grow abnormally. This abnormal growth of silicon oxide appears on the surface of the polysilicon film just like “worm swelling”. When such silicon oxide exists, there arises a problem that only the silicon oxide is removed and the silicon is cut during the TFT manufacturing process.
[0007]
FIG. 10 is a cross-sectional SEM photograph of a polysilicon film in which abnormal growth of silicon oxide occurs. It can be confirmed that silicon oxide is abnormally generated at the position indicated by the arrow and the silicon film as the active layer is almost divided.
[0008]
For this reason, it has been necessary to avoid applying a heat treatment to the polysilicon film formed by the technique described in the above publication while the surface of the polysilicon film is in direct contact with the oxidizing atmosphere. For example, in the case of forming a thermal oxide film on the surface of a polysilicon film, it is necessary to devise such as covering the surface with an insulating film, which causes a complicated process.
[0009]
[Problems to be solved by the invention]
According to the present applicant, it is considered that the abnormal growth of silicon oxide that occurs when nickel is used as a crystallization catalyst is caused by intensive oxidation of nickel silicide existing in the polysilicon film. . In the present invention, attention is paid to germanium having high compatibility with silicon without using nickel, and germanium is used as a catalyst so that local abnormal oxidation of silicon as described above does not occur.
[0010]
Regarding the technology for crystallizing amorphous silicon films using germanium as a catalytic element, a polysilicon film crystallized using germanium in a paper published by Subramanian et al. In "1997 Symposium on VLSI Technology Digest of Technical Papers 97-98" It has been reported that a TFT was fabricated using This paper describes that the crystallization process using germanium is centered on germanium at the interface between the amorphous silicon film and germanium film by low-temperature heating, and the crystallization of silicon proceeds by solid-phase growth. Yes.
[0011]
However, germanium is relatively easy to oxidize. If germanium oxide is formed at the interface with silicon, germanium oxide is inactive, so that the reaction between silicon and germanium is difficult, and crystallization hinders the progress. Further, the crystal growth distance of silicon using nickel reaches several tens of μm, but when using germanium, the crystal growth distance is only about 1 μm at most. Therefore, it is desirable to eliminate as much as possible the elements that hinder the crystal growth of silicon. Therefore, it is necessary to avoid the formation of germanium oxide in the germanium film at the interface with silicon.
[0012]
An object of the present invention is to provide a technique for solving the above problems and improving the throughput and productivity of a crystallization process of an amorphous silicon film using germanium.
[0013]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention is a method for manufacturing a semiconductor device having a circuit using a plurality of thin film transistors formed on an insulating surface. 1) An amorphous silicon film is formed on an insulating surface of a substrate. A first step of forming, 2) a second step of sputter etching the surface of the amorphous silicon film with an inert gas, and 3) a third step of forming a germanium film in contact with the surface of the amorphous silicon film. And 4) a fourth step of crystallizing the amorphous silicon film by heat treatment to transform it into a polysilicon film, and the substrate is brought into an air atmosphere from the second step to the fourth step. It is characterized by not exposing.
[0014]
In the present invention, in order to prevent the formation of inactive germanium oxide at the interface between the amorphous silicon film and the germanium film, the amorphous silicon surface on which the germanium film is formed is sputter etched and adsorbed on the surface. It is important to have a step of removing oxygen, impurities, and a natural oxide film, and to prevent the amorphous silicon film surface from being exposed to the air atmosphere until the germanium film is formed. By doing so, the germanium film is prevented from being oxidized at the interface with the amorphous silicon film, and the crystallization of the amorphous silicon film proceeds efficiently.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings.
[0016]
[Embodiment 1] An embodiment of the present invention will be described with reference to FIG. FIG. 1 illustrates a process from crystallization of an amorphous silicon film to transformation into a polysilicon film. First, the substrate 101 having an insulating surface is prepared. As the substrate, a glass substrate, a quartz substrate, or a crystallized glass substrate can be used. When a glass substrate or a crystallized glass substrate is used, a base insulating film such as a silicon oxide film or a silicon nitride film is formed to prevent impurity diffusion, and a polysilicon film is formed on the surface of the insulating film. That's fine. Alternatively, a silicon substrate whose surface is thermally oxidized can be used.
[0017]
By forming a base insulating film such as a silicon oxide film or a silicon nitride film on the surface of the substrate, the effect of flattening and smoothing the surface can be expected, and stress is applied to the amorphous silicon film formed on the surface of the insulating film. Therefore, the effect of increasing the crystal growth distance of the amorphous silicon film can be expected. The insulating film having a high effect of flattening and smoothing the substrate surface is a thermally oxidized silicon film. In the present invention, when a high heat-resistant substrate such as a quartz substrate, a crystallized glass substrate, or a silicon substrate is used, an amorphous silicon film is formed so as to cover the surface (surface on which the amorphous silicon film is formed) and the entire substrate. Thermal oxidation may be performed.
[0018]
An amorphous silicon film 102 is formed on the insulating surface of the substrate 101. As a film formation method, a plasma CVD (PCVD) method, a low pressure CVD (LPCVD) method, or a thermal CVD method can be used. The film forming gas is silane (SiH Four ) Or disilane (Si 2 H 6 ) Is used. The film thickness of the amorphous silicon film 101 is an appropriate value for the active layer of the TFT, and may be 30 to 250 nm (typically 100 to 150 nm). (Fig. 1 (A))
[0019]
Note that carbon, oxygen, and nitrogen mixed during the formation of the amorphous silicon film are factors that hinder subsequent crystallization, and it is preferable to thoroughly reduce them. Specifically, the carbon and nitrogen concentrations of the amorphous silicon film 102 are both 5 × 10 5. 18 atoms / cm Three Less than (typically 5 x 10 17 atoms / cm Three And the oxygen concentration is 1.5 × 10 19 atoms / cm Three Less than (typically 1 x 10 18 atoms / cm Three The following is desirable.
[0020]
According to the applicant's experience, it has been found that when the concentration of carbon, oxygen, and nitrogen exceeds the above-described concentration range, the characteristics of the TFT deteriorate rapidly. This is probably because the crystallization of silicon is hindered and a polysilicon film having sufficient crystallinity cannot be obtained. Therefore, it is important to keep the concentration range described above. Further, the above-described concentration range is not exceeded unless the above-described impurities are intentionally added in the TFT manufacturing process.
[0021]
Next, a germanium film 103 is formed on the surface of the amorphous silicon film 102. The thickness of the germanium film 103 may be 1 to 50 nm, preferably 1 to 10 nm. (Fig. 1 (B))
[0022]
Before the germanium film 103 is formed, the surface of the amorphous silicon film 102 is sputter-etched with an inert gas to remove the natural oxide film and impurities formed on the surface. As the inert gas, argon (Ar) is typically used. The pressure during etching is 10 -3 -10 -1 Pa is used, and the temperature is from room temperature to 450 ° C. Further, the output of the RF power source for using the substrate 101 as a cathode is 30 to 300 W.
[0023]
After the sputter etching, a germanium film 103 is formed so that the surface of the amorphous silicon film 102 is not exposed to the air atmosphere. Therefore, until the germanium film 103 is formed, an inert atmosphere such as nitrogen or argon is used in a reduced pressure state so that an oxidizing substance such as oxygen is not contained in the atmosphere where the substrate 101 exists as much as possible. The method of forming the germanium film 103 is such that the surface of the amorphous silicon film 102 is not exposed to the atmosphere when the substrate is transferred from the processing chamber for sputter etching to the processing chamber for forming the germanium film. Any film forming method that can perform the above process may be used. Typically, a sputtering method can be used as described later, but other methods such as a CVD method can be used as long as the conditions are satisfied.
[0024]
After the germanium film 103 is formed, the amorphous silicon film 102 is crystallized by heat treatment and transformed into the polysilicon film 104. By the heat treatment, silicon crystal nuclei are generated at the interface between the amorphous silicon film 102 and the germanium film 103 with germanium as a nucleus. Crystal grains grow from this crystal nucleus and are transformed into the polysilicon film 104. (Figure 1 (C))
[0025]
The heating temperature of the amorphous silicon film 102 in the crystallization process is 450-6. 0 The temperature is 0 ° C. (preferably 500 to 550 ° C.). The reason why the upper limit is 600 ° C. is to allow only crystal growth with germanium as a nucleus. When the temperature exceeds 600 ° C., many natural nuclei are generated in the amorphous silicon film 102 in addition to the interface with the germanium film 103. For this reason, crystal growth using germanium as a nucleus and crystal growth from a natural nucleus proceed simultaneously, and crystallinity is disturbed. Note that the crystallization step may use any of furnace annealing, lamp annealing, and laser annealing as long as the amorphous silicon film 102 can be heated.
[0026]
The heating time may be 8 to 20 hours when furnace annealing is used, and the irradiation time of the xenon lamp may be several seconds to several minutes when the RTA method of irradiating the xenon lamp is used.
[0027]
After the crystallization process is completed, the germanium film 103 is removed, and the polysilicon film 104 is patterned to form an active layer of the TFT. Thereafter, the TFT may be completed according to a known top gate TFT manufacturing method, for example, the manufacturing method shown in Example 1 or Example 2.
[0028]
In the TFT manufacturing process, the gate insulating film is formed with a thermal oxide film, the active layer is thinned by forming / removing the thermal oxide film, etc. In the present invention, since no nickel element is present in the polysilicon film, local abnormal growth of silicon oxide can be prevented even if the polysilicon film is in direct contact with the oxidizing atmosphere.
[0029]
Further, in the present invention, the germanium film 103 is oxidized at the interface with the amorphous silicon film 103 by preventing the surface of the amorphous silicon film 102 from being exposed to the air atmosphere after the sputter etching process until the germanium film 103 is formed. Therefore, the productivity of the crystallization process using germanium as a nucleus can be improved.
[0030]
Here, the surface of the amorphous silicon film 102 is not exposed to the air atmosphere during the formation of the germanium film 103 after the sputter etching process, but the substrate 101 is kept in the atmosphere until the crystallization process after the germanium film 103 is further formed. It is preferable to avoid exposure to the atmosphere so that the germanium film 103 does not come into contact with an oxidizing substance such as oxygen. The atmosphere of the crystallization step is an inert atmosphere such as nitrogen or a hydrogen atmosphere.
[0031]
In this way, from the sputter etching process to the crystallization process, the sputter etching process, the germanium film deposition process, and the crystallization process are performed in the same apparatus in order not to expose the substrate to the atmosphere. Easy to do. For example, a multi-task type sputtering apparatus including a plurality of processing chambers 14 to 17 as shown in FIG. 4 may be used. Sputter etching may be performed in the etching chamber 16, a germanium film may be formed in the sputtering chamber 14, and the crystallization process may be performed in the heating chamber 17 provided with heating means.
[0032]
By not breaking the airtightness of the sputtering apparatus, the substrate 101 can be easily prevented from being exposed to the air atmosphere. Further, since the sputter etching process, the germanium film forming process, and the crystallization process can be performed successively, the throughput can be improved. In order to perform these steps, the degree of vacuum in each processing chamber is 10 -Four -10 -6 It is preferable to carry in the substrate after reducing the pressure to Pa and reducing the oxygen supply source such as oxygen as much as possible.
[0033]
It is not limited to a multi-task type sputtering apparatus, and may be an inline apparatus in which chambers are linearly arranged as long as the substrate 101 is not exposed to the air atmosphere.
[0034]
[Embodiment 2] This embodiment will be described with reference to FIG. The present embodiment is a modification of the first embodiment. In the first embodiment, the germanium film 103 is formed in contact with the entire surface of the amorphous silicon film 102 as shown in FIG. By forming a germanium film in partial contact, amorphous silicon can be laterally grown.
[0035]
First, on the substrate 201 having an insulating surface, an amorphous silicon film is patterned into the shape of the active layer of the TFT to form island regions 202 and 203. (Fig. 5 (A))
[0036]
Next, a mask insulating film 204 having openings 202a to 202d is formed. A silicon oxide film can be used as the mask insulating film. In the mask insulating film 204, openings 202a to 202d are formed on the regions 202a and 203a that serve as the source regions of the island regions 202 and 203 and the regions 202b and 203b that serve as the drain regions. (Fig. 5 (B))
[0037]
Next, in the openings 202a to 202d, the exposed regions 202a and 203a and the surfaces of the regions 202b and 203b serving as drains are sputter-etched using Ar gas. Then, a germanium film 204 is formed so as not to expose the substrate 201 to the air atmosphere. (Fig. 5 (C))
[0038]
Then, heating is performed at a temperature of 450 to 600 ° C. in an inert atmosphere or a hydrogen atmosphere to crystallize the island regions 202 and 203 made of an amorphous silicon film, thereby obtaining active layers 211 and 212 made of a polysilicon film. Since the germanium film 205 is selectively in contact with the amorphous silicon film in the regions 202a, 202b, 203a, and 203b, crystal growth proceeds in a lateral direction (a direction parallel to the film surface) as indicated by an arrow. Such crystal growth is called lateral growth (lateral growth). (Fig. 5 (D))
[0039]
In the case of this embodiment, since crystal growth proceeds starting from the regions 202a and 203a serving as the source regions and the regions 202b and 203b serving as the drain regions, the growth is performed in the regions 202c and 203c where the channel formation regions are formed. The tip of the bump collides to form a grain boundary, and crystal growth stops. When germanium was used for the crystallization nucleus, the lateral growth distance was about 1 μm at the maximum after heat treatment at 600 ° C. for 8 hours.
[0040]
For this reason, the distance L1 between the regions 202a and 202b in the channel length direction, and the channel length, in consideration of the requirement to crystallize at least the channel formation region (that is, the requirement from the electrical characteristics of the TFT) and the throughput and productivity. The distance L2 between the regions 203a and 203b in the direction (that is, the lengths L1 and L2 in the channel length direction of the regions 202c and 203c where the channels are formed) is 2 μm or less, preferably 1 μm or less in consideration of the lateral growth distance Of course, zero is not included).
[0041]
[Embodiment 3] This embodiment will be described with reference to FIG. The present embodiment is a modification of the mask insulating film of the second embodiment. 7, the same reference numerals as those in FIG. 5 denote the same components. In the second embodiment, in order to crystallize one island-shaped region 202, the germanium film 203 is in contact with both the region 202a serving as the source region and the region 202b serving as the drain region. The germanium film is in contact with the island region in one region 202a or 202b.
[0042]
Therefore, the mask insulating film 304 of the present embodiment has openings 304a and 304b on the regions 202a and 203a to be the source regions of the island-like regions 202 and 203. (Fig. 7 (A))
[0043]
Next, a germanium film 305 is formed over the mask insulating film 304. The germanium film 305 is in contact only with the regions 202 a and 203 a that are the source regions of the island-like regions 202 and 203. (Fig. 7 (B))
[0044]
In this state, heat treatment is performed and lateral growth is performed to obtain TFT active layers 311 and 312 made of a polysilicon film. Hereinafter, a TFT may be manufactured by a known manufacturing method shown in Examples 1 and 2. (Fig. 7 (C))
[0045]
Here, since the lateral growth in the island regions 202 and 203 proceeds in one direction as indicated by the arrows, the growth tips collide with the regions 202c and 203c where the channel formation regions are formed as in the second embodiment. No boundaries are formed. Therefore, a TFT with excellent carrier mobility can be obtained.
[0046]
As described above, the lateral growth distance is limited from the viewpoint of productivity, and in this embodiment, since the region serving as the starting point of crystal growth is one per active layer, the above-described channel is formed. The lengths L1 and L2 in the channel length direction of the regions 202c and 203c are 1 μm or less, preferably 0.5 μm or less (of course, zero is not included).
[0047]
In the second and third embodiments, the amorphous silicon film is patterned into the shape of the active layer of the TFT. However, the silicon film may be patterned after the amorphous silicon film is transformed into a polysilicon film.
[0048]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. Note that the semiconductor device of the present invention is not limited to the structure of the active matrix substrate and the CMOS circuit shown in the embodiments.
[0049]
Example 1 This example will be described with reference to FIGS. In this embodiment, a method for manufacturing an active matrix substrate of a liquid crystal display device as a semiconductor circuit of the present invention is shown. An N-channel TFT serving as a switching element of an active matrix circuit and an active matrix circuit are driven on the same substrate. A method for manufacturing a CMOS TFT of a driver circuit will be described.
[0050]
An amorphous silicon film 102 is formed to a thickness of 50 nm on the quartz substrate 101 by a low pressure CVD method. (Fig. 1 (A))
[0051]
Next, the surface of the amorphous silicon film 102 is sputter etched with argon. Thereafter, a germanium film 104 is formed by a germanium film 103 sputtering method in contact with the entire surface of the amorphous silicon film 102. The deposition conditions for the germanium film are as follows: germanium as the target, argon as the sputtering gas, room temperature, room pressure 4 × 10 -Four Pa or less, DC current during film formation is 0.4A. (Fig. 1 (B))
[0052]
Next, the amorphous silicon film 102 is crystallized and transformed into the polysilicon film 104. (Figure 1 (C))
[0053]
In this embodiment, the multi-task type sputtering apparatus continuously processes from the sputter etching process to the crystallization process. FIG. 4 shows a schematic configuration diagram of the sputtering apparatus. 4A is a top view, and FIG. 4B is a cross-sectional configuration view taken along a broken line XX ′.
[0054]
11 is a common chamber, 12 and 13 are load lock chambers, 14 and 15 are sputtering chambers, 16 is an etching chamber, and 17 is a heating chamber. Each of the chambers 12 to 17 is connected to the common chamber 11 via a gate valve so that the chambers 11 to 17 can maintain airtightness. Each chamber 11 to 17 is provided with an exhaust system (not shown) for reducing the pressure and a gas supply system (not shown) for supplying atmosphere control gas and sputtering gas. . The exhaust system of the sputtering chambers 14 and 15, the etching chamber 16 and the heating chamber 17 has an ultimate vacuum of 10 -6 In order to realize Pa, a cryopump is provided.
[0055]
The common chamber 11 is provided with a robot arm 31 for moving and printing the processing substrate 10 to the chambers 12 to 17. The substrate holding portion of the robot arm 31 is three-dimensionally movable as indicated by an arrow. The robot arm 31 is a face-down system in which the main surface (element formation surface) of the processing substrate 10 is conveyed downward, and suppresses dust from adhering to the main surface.
[0056]
The load lock chambers 12 and 13 are chambers for carrying the processing substrate 10 into and out of the apparatus. The processing substrate 10 is accommodated in the substrate transport cassettes 32 and 33 and carried into and out of the apparatus.
[0057]
The sputtering chambers 14 and 15 have substantially the same structure, and the configuration of the sputtering chamber 14 will be described with reference to FIG. In the sputtering chamber 14, a target support base 41, a target 42, a shutter 43, and a face-down type substrate holder 44 are provided. The substrate holder 44 is designed to support several millimeters of the edge of the processing substrate 10 and minimizes contamination of the substrate 10 as much as possible. The target 42 is supplied with DC power from a DC power source (not shown). The specifications of the gas supply system and the like are determined by the material to be deposited in the sputtering chambers 14 and 15.
[0058]
Further, in this embodiment, the etching chamber 16 has substantially the same configuration as the sputtering chambers 14 and 15, but an RF power source is connected instead of the DC power source, and an RF voltage is supplied to the substrate 10 so as to be negative. A self-bias voltage is applied.
[0059]
The heating chamber 17 is a chamber for the crystallization process, and has a configuration capable of RTA treatment as a heating means from the viewpoint of throughput. A face-down type substrate holder 51 and xenon lamps 52 and 53 are provided to heat both surfaces of the substrate 10. The xenon lamp 53 serves as a main lamp for heating the main surface of the substrate.
[0060]
In the present embodiment, the specification of the heating chamber 17 is a chamber for RTA processing in consideration of the throughput, but it may be a chamber that can be heated by furnace annealing with an electric furnace.
[0061]
A method of using the sputtering apparatus shown in FIG. 4 in this embodiment will be described below. The substrate 101 on which the amorphous silicon film 102 is formed is transferred from the load lock chamber 12 into the sputtering apparatus. After the load lock chamber 12 is decompressed, a nitrogen atmosphere is created. The common chamber 11, the sputtering chambers 14 and 15, and the etching chamber 16 are also depressurized to reach an ultimate pressure of 10 -6 Pa.
[0062]
The gate valve 22 is opened, and the substrate 10 is moved to the etching chamber 16 by the robot arm 31. In order to avoid mixing of atmospheres, the two gate valves 22 and 27 are controlled not to be opened simultaneously. The same applies to the following. The substrate is fixed to the substrate holder in the etching chamber 16, and sputter etching processing is performed with argon gas while applying an RF voltage to the substrate. Etching removes impurities and natural oxide film on the surface of the amorphous silicon film 102.
[0063]
Next, the substrate is moved to the sputtering chamber 14 to form a germanium film 103. Then, the substrate is moved to the heating chamber 17. The heating chamber 17 has a nitrogen atmosphere, and the substrate is heated by the xenon lamps 52 and 53 to crystallize the amorphous silicon film 102. When the crystallization process is completed, the substrate is moved into the cassette 33 of the load lock chamber 13 and carried out of the sputtering apparatus. Then, the germanium film 103 remaining on the polysilicon film 104 is converted into a sulfuric acid-peroxide solution (H 2 SO Four : H 2 O 2 = 1: 1)
Leave.
[0064]
In addition, in order to suppress the oxidation of the germanium film as much as possible before the crystallization step, a germanium film is formed in the sputtering chamber 14, and then a silicon oxide film is formed on the germanium surface in the sputtering chamber 15. It is also effective to cover up. In this case, even when the crystallization step is performed outside the sputtering apparatus shown in FIG. 4, a decrease in crystallization can be suppressed.
[0065]
A process for manufacturing an active matrix substrate using the obtained polysilicon film 104 will be described below with reference to FIGS. In this embodiment, an active matrix liquid crystal display device (AMLCD) in which a driver circuit constituted by a CMOS circuit and a pixel matrix circuit made of an N channel TFT (N channel TFT) are integrally formed on a substrate is taken as an example. Take.
[0066]
After the polysilicon film 104 is formed on the glass substrate 101, the TFT active layers 111 to 113 are formed by patterning. The active layers 111 and 112 are used for TFTs constituting a CMOS circuit, and the active layer 113 is used for a pixel matrix circuit. (Fig. 2 (A))
[0067]
Next, a silicon oxide film 114 is formed to a thickness of 120 nm by plasma CVD (or low pressure thermal CVD). In addition, other silicon oxynitride films (SiO x N y Or a silicon nitride film can be used. Furthermore, it is good also as a laminated structure combining these freely.
[0068]
Next, gate electrodes 115 to 117 made of a polysilicon film exhibiting N-type conductivity are formed on the silicon oxide film 114. The thickness of the gate electrodes 115 to 117 may be selected in the range of 200 to 300 nm. (Fig. 2 (B))
[0069]
After the gate electrodes 115 to 117 are formed, the silicon oxide film remains only directly under the gate electrode (and gate wiring) by a dry etching process using the gate electrodes 115 to 117 as a mask. Of course, the portion remaining under the gate electrodes 115 to 117 is a portion that actually functions as a gate insulating film.
[0070]
Next, a region to be a P-channel TFT is hidden with a resist mask 119, and an impurity imparting N-type (phosphorus in this embodiment) is added by a plasma doping method. Since some of the low concentration impurity regions 120 and 121 formed at this time later become LDD (Lightly Doped Drain) regions, 1 × 10 17 ~ 5x10 18 atoms / cm Three Add phosphorus at a concentration of. (Fig. 2 (C))
[0071]
Next, after removing the resist mask 119, a region to be an N-channel TFT is covered with a resist mask 122, and an impurity imparting P-type (boron in this embodiment) is added by a plasma doping method. Also at this time, the low concentration impurity region 123 is formed as in the case of phosphorus. (Fig. 2 (D))
[0072]
When the state of FIG. 2D is obtained in this way, the resist mask 122 is removed, and then the sidewalls 124 to 126 are formed by using an etch back method. In this embodiment, the side walls 124 to 126 are made of a silicon nitride film.
[0073]
After the sidewalls 124 to 126 are formed in this way, the region to be a P-channel TFT is again hidden by the resist mask 127 and phosphorus is added. At this time, the dose is set higher than that of phosphorus.
[0074]
The source region 128, drain region 129, low-concentration impurity region (LDD region) 130, and channel formation region 131 of the N-channel TFT constituting the CMOS circuit are defined by the phosphorus addition step. In addition, a source region 132, a drain region 133, a low-concentration impurity region (LDD region) 134, and a channel formation region 135 of an N-channel TFT constituting the pixel matrix circuit are defined. (Fig. 3 (A))
[0075]
Next, after the resist mask 134 is removed, a region to be an N-channel TFT is covered with the resist mask 136, and boron is added at a dose higher than that of phosphorus. The boron addition process defines a source region 137, a drain region 138, a low-concentration impurity region (LDD region) 139, and a channel formation region 140 of a P-channel TFT constituting the CMOS circuit. (Fig. 3 (B))
[0076]
As described above, after the process of adding impurities to the active layers 111 to 113 is completed, heat treatment is performed by furnace annealing, laser annealing, or lamp annealing to activate the added impurities. Further, at this time, the damage to the active layer when the impurity is added is also recovered.
[0077]
Note that the channel formation regions 131, 135, and 140 are intrinsic or substantially intrinsic regions to which no impurity element is added. Here, substantially intrinsic means that the impurity concentration imparting N-type or P-type is lower than the spin density of the channel formation region, or the impurity concentration is 1 × 10 14 ~ 1x10 17 atoms / cm Three It means that it is in the range.
[0078]
Next, a first interlayer insulating film 141 made of a laminated film of a 25 nm thick silicon nitride film and a 900 nm thick silicon oxide film is formed. Then, source electrodes 142 to 144 and drain electrodes 145 and 146 each formed of a laminated film made of Ti / Al / Ti (film thicknesses are sequentially 100/500/100 nm) are formed.
[0079]
Next, a second interlayer insulating film having a laminated structure of a 50 nm thick silicon nitride film 237, a 20 nm thick silicon oxide film (not shown), and a 1 μm thick organic resin film 148 is formed. Note that as the organic resin film 148, polyimide, acrylic, polyamide, or the like can be used. In this case, the 20 nm thick silicon oxide film functions as an etching stopper when the organic resin film 148 is dry-etched.
[0080]
After the formation of the second interlayer insulating film, the organic resin film 148 is etched in a region where an auxiliary capacitance is formed later to provide an opening. At this time, either the silicon nitride film 147 is left at the bottom of the opening, or the silicon nitride film 147 and the silicon oxide film (not shown) are left.
[0081]
Then, a titanium film having a thickness of 300 nm is formed, and a black mask 149 is formed by patterning. The black mask 149 is formed on the pixel matrix circuit in a portion requiring light shielding, such as a TFT or a wiring portion.
[0082]
At this time, the drain electrode 146 and the black mask 149 of the pixel matrix circuit are close to each other with the silicon nitride film 237 (or the laminated film of the silicon nitride film and the silicon oxide film) interposed therebetween in the opening.
[0083]
In this embodiment, the auxiliary capacitor 150 is configured with the black mask 149 held at a fixed potential, the drain electrode 146 as a lower electrode, and the black mask 239 as an upper electrode. In this case, since the dielectric is very thin and the relative dielectric constant is high, a large capacity can be secured.
[0084]
After the black mask 149 and the auxiliary capacitor 150 are thus formed, an organic resin film having a thickness of 1 μm is formed again to form a third interlayer insulating film 151. Then, a contact hole is formed, and a pixel electrode 152 made of a transparent conductive film (typically ITO) is formed to a thickness of 120 nm.
[0085]
Finally, heat treatment is performed at 350 ° C. for about 2 hours in a hydrogen atmosphere to hydrogenate the entire device. Thus, an active matrix substrate as shown in FIG. 3C is completed. Thereafter, an active matrix type liquid crystal display device is completed if a liquid crystal layer is sandwiched between a counter substrate and a known cell assembly process.
[0086]
Example 2 This example will be described with reference to FIGS. The present embodiment is a modification of the first embodiment, and the amorphous silicon film is laterally grown by forming a germanium film so as to partially contact the surface of the amorphous silicon film.
[0087]
First, on the substrate 201 having an insulating surface, an amorphous silicon film is patterned into the shape of the active layer of the TFT to form island regions 202 and 203. (Fig. 5 (A))
[0088]
Next, a mask insulating film 204 having openings 202a to 202d is formed. A mask insulating film made of a silicon oxide film was formed. In the mask insulating film 204, openings 202a to 202d are formed on the regions 202a and 203a that are the source regions of the island regions 202 and 203 and the regions 202b and 203b that are the drain regions, respectively. (Fig. 5 (B))
[0089]
Next, as in Example 1, the sputtering apparatus shown in FIG. 4 performs from the sputter etching process to the crystallization process. First, in the etching chamber 16, the exposed regions 202a and 203a and the surfaces of the regions 202b and 203b serving as drains are sputter-etched in the opening portions 202a to 202d with argon gas. Then, the substrate 201 is moved to the sputtering chamber 14 and a germanium film 204 is formed by sputtering under the same conditions as in the first embodiment. (Fig. 5 (C))
[0090]
Then, RTA treatment is performed in the heating chamber 17 to crystallize the island regions 202 and 203 made of an amorphous silicon film, thereby obtaining active layers 211 and 212 made of a polysilicon film. Since the germanium film 205 is selectively in contact with the amorphous silicon film in the regions 202a, 202b, 203a, and 203b, the regions 202c and 203c in which the channels of the arrow active layers 211 and 212 are formed are formed by laterally grown regions. The The lateral growth region has very high uniformity of crystal grain orientation, so that electrical characteristics such as TFT carrier mobility can be improved. ((Figure 5 (D))
[0091]
Then, the germanium film 203 remaining on the active layers 211 and 212 is converted into an aqueous sulfuric acid solution (H 2 SO Four : H 2 O 2 = 1: 1) and then an insulating film 213 constituting a gate insulating film was formed. SiH is used as a source gas by a plasma CVD device. Four And N 2 A silicon nitride oxide film having a thickness of 120 nm was formed using O. Deposition conditions are: pressure 0.3 torr, substrate temperature 400 ° C., RF output 100 W, source gas flow rate is SiH Four Is 4 sccm, N 2 O is 400 sccm. (Fig. 5 (E))
[0092]
An aluminum film (added with 0.18% by weight of Sc) forming a gate electrode was formed on the insulating film 213 to a thickness of 400 nm using a sputtering apparatus. The aluminum film surface was anodized to form an anodic oxide film (not shown). In this anodizing step, a voltage of 10 V was applied between the electrodes in an ethylene glycol solution containing 3% by weight of tartaric acid, using the aluminum film as the anode and platinum as the cathode. The anodic oxide film formed in this step is about 1 nm, and is intended to improve the adhesion of the photoresist to be formed later. A photoresist mask (not shown) for patterning is formed after the anodizing step, and the aluminum film is patterned by wet etching to obtain patterns 214 and 215 made of aluminum. (Fig. 6 (A))
[0093]
Next, an anodic oxidation process is performed again to form anodic oxide films 216 and 217 on the side surfaces of the patterns 214 and 215. In this anodizing step, a 3 wt% oxalic acid solution was used as the electric field solution, and the voltage between the anode and the cathode was set to 8V. In this anodic oxidation process, a photoresist mask (not shown) is present, so that the exposed side surfaces of the patterns 214 and 215 are selectively oxidized to form porous anodic oxide films 216 and 217. .
[0094]
After removing the photoresist mask, an anodizing process using the ethylene glycol solution containing 3% by weight of tartaric acid as an electrolytic solution is performed again to form barrier type anodic oxide films 218 and 219 having a dense film quality. . The patterns 214 and 215 that have not been anodized in the above three anodic oxidation steps constitute the gate electrodes 220 and 221. In this anodic process, since the electrolytic solution permeates into the porous anodic oxide film, the surfaces of the patterns 214 and 215 are oxidized, and the gate electrodes 220 and 221 are covered with the anodic oxide films 218 and 219. It was. (Fig. 6 (B))
[0095]
Next, the insulating film 213 made of a silicon nitride oxide film was patterned using the anodic oxide films 216 and 217 and the gate electrodes 220 and 221 as a mask. The patterned insulating film functions as the gate insulating films 222 and 223. (Fig. 6 (C))
[0096]
Next, using a mixed acid of phosphoric acid, acetic acid and nitric acid, the porous anodic oxide films 216 and 217 were removed by wet etching. Then, impurities are introduced into the active layers 211 and 212 in order to form source / drain regions. First, phosphorus (P) imparting N-type conductivity was introduced by two doping steps using an ion doping apparatus. In the two doping steps, the doping gas is hydrogen (H 2 ) PH diluted to 5% Three It was used. The first doping condition is an acceleration voltage of 90 kV, an RF output of 5 W, and a set dose amount of 1.2 × 10 13 cm Three It was. The second doping condition is an acceleration voltage of 10 kV, an RF output of 20 W, and a set dose amount of 5 × 10. 14 cm Three It was.
[0097]
Next, the active layer 211 to be an N-channel TFT was covered with a photoresist, and boron (B) imparting P-type conductivity to the remaining active layer 212 was introduced by two ion doping steps. In the two doping steps, the doping gas is hydrogen (H 2 B) diluted to 5% 2 H 6 It was used. The first doping condition is an acceleration voltage of 70 kV, an RF output of 5 W, and a set dose amount of 2 × 10 14 cm Three It was. The second doping condition is an acceleration voltage of 10 kV, an RF output of 20 W, and a set dose of 1.3 × 10 14 cm Three It was.
[0098]
Through the above steps, the region 228 in which the gate electrode 220 and the anodic oxide film 218 are present on the active layer 211 of the N-channel TFT is not added with phosphorus ions even in the two doping steps, and becomes a channel formation region. The two regions 224 and 225 in which the gate insulating film 222 does not exist are doped with phosphorus ions in two dopings to become a source region and a drain region. Since the remaining two regions 226 and 227 have a low acceleration voltage in the second doping process and the gate insulating film 222 functions as a mask, the phosphorus concentration is lower than that of the source / drain regions 224 and 225 and the low concentration impurity region It becomes.
[0099]
By the boron ion doping process, the active layer 212 constituting the P-channel TFT has the conductivity type of the source / drain regions 230 and 231 and the low-concentration impurity regions 232 and 233 which were previously doped with phosphorus and are N-type. Inverted to mold. Like the phosphorus ions, the gate insulating film 223, the gate electrode 221, and the anodic oxide film 219 function as a mask, so that the boron concentration in the low-concentration impurity regions 232 and 233 is lower than that in the source / drain regions 230 and 231. . The region 234 is defined as a channel formation region to which phosphorus and boron are not added. (Fig. 6 (D))
[0100]
Next, after the impurities (phosphorus and boron) introduced into the active layers 211 and 212 were activated, an interlayer insulating film 235 was formed. As the interlayer insulating film 235, a two-layer insulating film of a silicon nitride film and a silicon oxide film is formed. First, in the plasma CVD apparatus, the substrate temperature is 325 ° C., the pressure is 0.7 torr, the RF output is 300 W, and the source gas SiH Four (Flow rate 5sccm), NH Three (Flow rate 38sccm), N 2 A silicon nitride film is formed to a thickness of 25 nm using a flow rate of 87 sccm. Next, the substrate temperature is 300 ° C., the pressure is 1.05 torr, the RF output is 200 W, the raw material gas TEOS (flow rate 35 sccm), O 2 Using a flow rate of 500 sccm, a silicon oxide film is formed to a thickness of 900 nm.
[0101]
Next, a contact hole was opened in the interlayer insulating film 235. Then, as a conductive film constituting the source / drain electrode, a laminated film composed of a titanium (Ti) film having a thickness of 50 nm and an aluminum (Al) film having a thickness of 400 nm was continuously formed by a sputtering apparatus. Note that 2% by weight of silicon (Si) was added to the aluminum film. Then, the laminated film composed of the titanium film / aluminum film was patterned to form the source electrode 236 and the drain electrodes 237 and 239, respectively. Here, a CMOS TFT is formed by an N-channel TFT and a P-channel TFT.
[0102]
Example 3 This example will be described with reference to FIG. In Examples 1 and 2, the germanium film is formed after the amorphous silicon film is formed. In this example, the germanium film is formed first. Here, in order to prevent the germanium film from being oxidized, a multi-task type plasma CVD apparatus having a plurality of CVD processing chambers for a germanium film and an amorphous silicon film (the sputtering chamber in FIG. 4 is changed to a CVD chamber having plasma generating means). The film is formed within the equivalent range).
[0103]
First, the quartz substrate 401 is moved to one CVD chamber of the CVD apparatus to form a germanium film 402. The source gas is germane (GeH Four ) May be used. Gelman is easily decomposed at a low temperature of 450 ° C. (Fig. 8 (A))
[0104]
Next, the substrate 401 is moved to another CVD chamber, and an amorphous silicon film 403 is formed on the entire surface of the germanium film 402. Silane or disilane may be used as the source gas. (Fig. 8 (B))
[0105]
Then, it moves to a heating chamber in the apparatus, and germanium becomes a nucleus by RTA or furnace annealing, and the amorphous silicon film 403 is crystallized and transformed into a polysilicon film 404. (Fig. 8 (C))
[0106]
Then, the substrate is taken out from the CVD apparatus, and the polysilicon film 404 is patterned to form an active layer 405 of the TFT. Further, for the reliability of the TFT, the germanium film 403 underlying the active layer 405 is also patterned into an island-shaped germanium region having the same shape as that of the active layer 405 and divided for each TFT. Hereinafter, the TFT may be completed according to a known top gate type TFT manufacturing method as shown in Example 1 or Example 2.
[0107]
In this embodiment, since the germanium film 402 and the amorphous silicon film 403 are formed in the same apparatus without breaking hermeticity, the germanium film 402 is suppressed from being oxidized at the interface with the amorphous silicon film 403. Crystallization can be performed efficiently.
[0108]
[Embodiment 4] In this embodiment, an example of an electronic apparatus (application product) on which the electro-optical device or the semiconductor circuit shown in Embodiments 1 to 3 is mounted is shown in FIG. An electronic device is defined as a product on which a semiconductor circuit and / or an electro-optical device is mounted.
[0109]
Electronic devices to which the present invention can be applied include video cameras, electronic still cameras, projectors, head mounted displays, car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones, PHS, etc.) and the like.
[0110]
FIG. 9A illustrates a mobile phone, which includes a main body 2001, an audio output unit 2002, an audio input unit 2003, a display device 2004, an operation switch 2005, and an antenna 2006. The present invention can be applied to the audio output unit 2002, the audio output unit 2003, the display device 2004, and the like.
[0111]
FIG. 9B shows a video camera, which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 2106. The present invention can be applied to the display device 2102, the audio input unit 2103, the image receiving unit 2106, and the like.
[0112]
FIG. 9C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, and a display device 2205. The present invention can be applied to the camera unit 2202, the image receiving unit 2203, the display device 2205, and the like.
[0113]
FIG. 9D illustrates a head mounted display which includes a main body 2301, a display device 2302, and a band portion 2303. The present invention can be applied to the display device 2302.
[0114]
FIG. 9E illustrates a rear projector, which includes a main body 2401, a light source 2402, a display device 2403, a polarizing beam splitter 2404, reflectors 2405 and 2406, and a screen 2407. The present invention can be applied to the display device 2403.
[0115]
FIG. 9F illustrates a front projector, which includes a main body 2501, a light source 2502, a display device 2503, an optical system 2504, and a screen 2505. The present invention can be applied to the display device 2503.
[0116]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. The present invention can be applied to all products that require an electro-optical device or a semiconductor circuit.
[0117]
【The invention's effect】
In the present invention, by using germanium as a nucleus for crystallization, a polysilicon film having high crystallinity can be obtained by a crystallization process that does not cause a problem of abnormal growth of silicon oxide, and oxidation of germanium is suppressed. Therefore, the crystallization process can be performed efficiently.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a crystallization process of a polysilicon film of the present invention.
FIGS. 2A and 2B are diagrams for explaining a manufacturing process of an active matrix substrate of the present invention. FIGS.
FIGS. 3A and 3B are diagrams for illustrating a manufacturing process of an active matrix substrate of the present invention. FIGS.
FIG. 4 is a schematic configuration diagram of a sputtering apparatus used in the crystallization process of the present invention.
FIG. 5 is a cross-sectional view for explaining a crystallization process of a polysilicon film according to the present invention.
FIG. 6 is a cross-sectional view for explaining a manufacturing process of a TFT of the present invention.
FIG. 7 is a cross-sectional view for explaining a crystallization process of a polysilicon film of the present invention.
FIG. 8 is a cross-sectional view for explaining a crystallization process of a polysilicon film of the present invention.
FIG. 9 illustrates an electronic device to which the semiconductor device of the present invention is applied.
FIG. 10 is an SEM photograph showing abnormal growth of silicon oxide.
[Explanation of symbols]
101 substrate
101 Amorphous silicon film
103 Germanium film
104 Polysilicon film

Claims (10)

絶縁表面に形成された複数の薄膜トランジスタを用いた回路を有する半導体装置の作製方法であって、
基板の絶縁表面上にアモルファスシリコン膜を形成する第１の工程と、
不活性ガスによって、前記アモルファスシリコン膜表面をスパッタエッチング処理する第２の工程と、
前記アモルファスシリコン膜の表面に接してゲルマニウム膜を形成する第３の工程と、
前記アモルファスシリコン膜の加熱温度が６００℃を上限とする加熱処理により前記アモルファスシリコン膜を結晶化させてポリシリコン膜に変成させる第４の工程と、を有し、前記第２の工程以後、前記第３の工程において前記ゲルマニウム膜が形成されるまで、前記アモルファスシリコン膜表面を大気雰囲気に曝さないことを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device having a circuit using a plurality of thin film transistors formed on an insulating surface,
A first step of forming an amorphous silicon film on the insulating surface of the substrate;
A second step of performing a sputter etching process on the surface of the amorphous silicon film with an inert gas;
A third step of forming a germanium film in contact with the surface of the amorphous silicon film;
A fourth step of crystallizing the amorphous silicon film by heat treatment with an upper limit of 600 ° C. for heating the amorphous silicon film, and transforming the amorphous silicon film into a polysilicon film, and after the second step, A method for manufacturing a semiconductor device, wherein the surface of the amorphous silicon film is not exposed to an air atmosphere until the germanium film is formed in a third step. 絶縁表面に形成された複数の薄膜トランジスタを用いた回路を有する半導体装置の作製方法であって、
基板の絶縁表面上にアモルファスシリコン膜を形成する第１の工程と、
不活性ガスによって、前記アモルファスシリコン膜表面をスパッタエッチング処理する第２の工程と、
前記アモルファスシリコン膜の表面に接してゲルマニウム膜を形成する第３の工程と、
前記アモルファスシリコン膜の加熱温度が６００℃を上限とする加熱処理により前記アモルファスシリコン膜を結晶化させてポリシリコン膜に変成させる第４の工程と、を有し、前記第２の工程から前記第４の工程まで前記基板を大気雰囲気に曝さないことを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device having a circuit using a plurality of thin film transistors formed on an insulating surface,
A first step of forming an amorphous silicon film on the insulating surface of the substrate;
A second step of performing a sputter etching process on the surface of the amorphous silicon film with an inert gas;
A third step of forming a germanium film in contact with the surface of the amorphous silicon film;
A fourth step of crystallizing the amorphous silicon film by heat treatment with an upper limit of 600 ° C. for heating the amorphous silicon film, and transforming the amorphous silicon film into a polysilicon film. A method for manufacturing a semiconductor device, wherein the substrate is not exposed to an air atmosphere until step 4. 請求項１又は請求項２に記載の第３の工程において、前記ゲルマニウム膜をスパッタ法にて形成することを特徴とする半導体装置の作製方法。  3. The method for manufacturing a semiconductor device according to claim 3, wherein the germanium film is formed by a sputtering method. 絶縁表面に形成された複数の薄膜トランジスタを用いた回路を有する半導体装置の作製方法であって、
基板の絶縁表面上にアモルファスシリコン膜を形成する第１の工程と、
前記アモルファスシリコン膜に接して、開口部を有するマスク絶縁膜を形成する第２の工程と、
不活性ガスによって、前記開口部において露出している前記アモルファスシリコン膜表面をスパッタエッチング処理する第３の工程と、
前記開口部において、前記アモルファスシリコン膜表面に接してゲルマニウム膜を形成する第４の工程と、
前記アモルファスシリコン膜の加熱温度が６００℃を上限とする加熱処理により前記アモルファスシリコン膜を結晶化させてポリシリコン膜に変成させる第５の工程と、を有し、前記第２の工程以後、前記第４の工程において前記ゲルマニウム膜が形成されるまで、前記アモルファスシリコン膜表面を大気雰囲気に曝さないことを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device having a circuit using a plurality of thin film transistors formed on an insulating surface,
A first step of forming an amorphous silicon film on the insulating surface of the substrate;
A second step of forming a mask insulating film having an opening in contact with the amorphous silicon film;
A third step of performing a sputter etching process on the surface of the amorphous silicon film exposed in the opening with an inert gas;
A fourth step of forming a germanium film in contact with the amorphous silicon film surface in the opening;
A fifth step of crystallizing the amorphous silicon film by a heat treatment with an upper limit of 600 ° C. for heating the amorphous silicon film, and transforming the amorphous silicon film into a polysilicon film. After the second step, A method for manufacturing a semiconductor device, wherein the surface of the amorphous silicon film is not exposed to an air atmosphere until the germanium film is formed in a fourth step. 絶縁表面に形成された複数の薄膜トランジスタを用いた回路を有する半導体装置の作製方法であって、
基板の絶縁表面上にアモルファスシリコン膜を形成する第１の工程と、
前記アモルファスシリコン膜に接して、開口部を有するマスク絶縁膜を形成する第２の工程と、
不活性ガスによって、前記開口部において露出している前記アモルファスシリコン膜表面をスパッタエッチング処理する第３の工程と、
前記開口部において、前記アモルファスシリコン膜表面に接してゲルマニウム膜を形成する第４の工程と、
前記アモルファスシリコン膜の加熱温度が６００℃を上限とする加熱処理により前記アモルファスシリコン膜を結晶化させてポリシリコン膜に変成させる第５の工程と、を有し、前記第２の工程から第５の工程まで、前記基板を大気雰囲気に曝さないことを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device having a circuit using a plurality of thin film transistors formed on an insulating surface,
A first step of forming an amorphous silicon film on the insulating surface of the substrate;
A second step of forming a mask insulating film having an opening in contact with the amorphous silicon film;
Thus the inert gas, a third step of sputter etching the amorphous silicon film surface is exposed at said opening,
A fourth step of forming a germanium film in contact with the amorphous silicon film surface in the opening;
A fifth step of crystallizing the amorphous silicon film by heat treatment with an upper limit of 600 ° C. for heating the amorphous silicon film, and transforming the amorphous silicon film into a polysilicon film. A method for manufacturing a semiconductor device, wherein the substrate is not exposed to an air atmosphere until the step. 請求項４又は請求項５において、前記マスク絶縁膜には、前記薄膜トランジスタのソース領域及びドレイン領域となる領域上に前記開口部が形成されていることを特徴とする半導体装置の作製方法。  6. The method for manufacturing a semiconductor device according to claim 4, wherein the opening is formed in the mask insulating film over a region to be a source region and a drain region of the thin film transistor. 請求項４又は請求項５において、前記マスク絶縁膜には、前記薄膜トランジスタのソース領域又はドレイン領域となる領域上に前記開口部が形成されていることを特徴とする半導体装置の作製方法。  6. The method for manufacturing a semiconductor device according to claim 4, wherein the opening is formed in the mask insulating film over a region to be a source region or a drain region of the thin film transistor. 請求項４乃至請求項７のいずれか１項において、前記第２の工程の前に、前記アモルファスシリコン膜を前記薄膜トランジスタの活性層の形状にパターニングする工程を有することを特徴とする半導体装置の作製方法。  8. The method for manufacturing a semiconductor device according to claim 4, further comprising a step of patterning the amorphous silicon film into a shape of an active layer of the thin film transistor before the second step. Method. 請求項４乃至請求項７のいずれか１項において、前記第５の工程の後に、前記ポリシリコン膜をパターニングして前記薄膜トランジスタの活性層を形成する工程を有することを特徴とする半導体装置の作製方法。  8. The method for manufacturing a semiconductor device according to claim 4, further comprising a step of forming an active layer of the thin film transistor by patterning the polysilicon film after the fifth step. Method. 請求項４乃至請求項９のいずれか１項に記載の第４の工程において、前記ゲルマニウム膜をスパッタ法にて形成することを特徴とする半導体装置の作製方法。  10. The method for manufacturing a semiconductor device according to claim 4, wherein the germanium film is formed by a sputtering method in the fourth step according to claim 4.
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