JP3266861B2 - Active matrix device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、絶縁基板（本明細書で
は絶縁性の表面を有する物体全体を指し、特に断らない
かぎり、ガラス等の絶縁材料のみならず、半導体や金属
等の材料上に絶縁物層を形成したものも意味する）上に
形成された薄膜状の絶縁ゲイト型半導体装置（薄膜トラ
ンジスタ、ＴＦＴともいう）を用いて構成されたアクテ
ィブマトリクス回路に関する。特に、本発明は、アクテ
ィブマトリクス回路を駆動するための周辺回路をも同一
基板上に有するモノリシック型アクティブマトリクス回
路に関する。本発明によるモノリシック型アクティブマ
トリクス回路は、液晶ディスプレーやプラズマディスプ
レー等のマトリクス型のディスプレー（表示装置）に使
用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulating substrate (referred to as an entire object having an insulating surface in the present specification, unless otherwise specified, not only insulating materials such as glass but also materials such as semiconductors and metals). The present invention also relates to an active matrix circuit formed using a thin-film insulated gate semiconductor device (also referred to as a thin film transistor or TFT) formed thereon. In particular, the present invention relates to a monolithic active matrix circuit having a peripheral circuit for driving the active matrix circuit on the same substrate. The monolithic active matrix circuit according to the present invention is used for a matrix type display (display device) such as a liquid crystal display and a plasma display.

【０００２】[0002]

【従来の技術】モノリシック型アクティブマトリックス
回路は、図５に示すように、アクティブマトリクス回路
領域と、ソースドライバー、ゲイトドライバーに分けら
れ、これらは実質的に同一のプロセスによって形成され
る。アクティブマトリクス回路においては、ＴＦＴが液
晶セルのスイッチング素子に用いられる。液晶セルの静
電容量を補う目的で、通常は、液晶セルと並列に補助容
量が設けられる。ソースドライバー、ゲイトドライバー
等の周辺回路はシフトレジスタとスイッチ素子からな
り、これらは高速動作が要求される。そのため、モノリ
シック型アクティブマトリクス回路は結晶性半導体（例
えば、多結晶シリコン）を用いて構成される。また、消
費電力を抑制する目的で、周辺回路は相補型回路（ＣＭ
ＯＳ）を用いて構成される。これらの技術については、
例えば、特開平１−２８９９１７に記述されている。そ
の中では、例えば、アクティブマトリクス回路のスイッ
チングＴＦＴと周辺回路のシフトレジスタを構成するＴ
ＦＴとは概略同じ断面構造を有することが示されてい
る。2. Description of the Related Art As shown in FIG. 5, a monolithic active matrix circuit is divided into an active matrix circuit area, a source driver and a gate driver, which are formed by substantially the same process. In an active matrix circuit, a TFT is used as a switching element of a liquid crystal cell. In order to compensate for the capacitance of the liquid crystal cell, an auxiliary capacitance is usually provided in parallel with the liquid crystal cell. Peripheral circuits such as a source driver and a gate driver are composed of shift registers and switch elements, and these are required to operate at high speed. Therefore, a monolithic active matrix circuit is formed using a crystalline semiconductor (for example, polycrystalline silicon). In order to reduce power consumption, peripheral circuits are complementary circuits (CMs).
OS). For these technologies,
For example, it is described in JP-A-1-289917. Among them, for example, a switching TFT of an active matrix circuit and a TFT that constitutes a shift register of a peripheral circuit are used.
It is shown that FT has substantially the same cross-sectional structure.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクス回路のスイッチング素子としてのＴＦＴ
とシフトレジスタのごとき、ＣＭＯＳ回路の中のＴＦＴ
とでは、その動作は同じものではない。例えば、スイッ
チング素子のＴＦＴにおいては、ゲイト電極には大きな
逆バイアス（Ｎチャネル型であればマイナス）電圧が印
加されるが、ＣＭＯＳロジック回路の中のＴＦＴにおい
ては、基本的には逆バイアス電圧が印加されることはな
い。また、前者の動作速度は後者に要求される速度の１
／１００以下でよい。このように使用条件や必要とされ
る特性が大きく異なるＴＦＴを同じような構造のもので
使用することは好ましいものではなかった。However, a TFT as a switching element of an active matrix circuit is required.
And TFT in CMOS circuit like shift register
And the operations are not the same. For example, in a TFT of a switching element, a large reverse bias (negative in the case of an N-channel type) voltage is applied to a gate electrode. However, a reverse bias voltage is basically applied to a TFT in a CMOS logic circuit. It is not applied. The former operation speed is one of the speed required for the latter.
/ 100 or less. As described above, it is not preferable to use TFTs having greatly different operating conditions and required characteristics with similar structures.

【０００４】[0004]

【課題を解決するための手段】本発明においては、アク
ティブマトリクス回路に使用するスイッチング素子とし
てのＴＦＴと、周辺回路のシフトレジスタ等に代表され
るＣＭＯＳロジック回路に用いられるＴＦＴとの構造を
変更することにより、回路としての最適化を図るもので
ある。すなわち、アクティブマトリクス回路のＴＦＴの
ソース／ドレインにおいては、実質的にＮ型もしくはＰ
型のいずれか一方の不純物のみをドーピングし、アクテ
ィブマトリクス回路のＴＦＴと同じ導電型の周辺回路の
ＴＦＴのソース／ドレインにはＮ型とＰ型の不純物を両
方ドーピングする。In the present invention, the structure of a TFT as a switching element used in an active matrix circuit and a structure of a TFT used in a CMOS logic circuit represented by a shift register of a peripheral circuit are changed. In this way, the circuit is optimized. That is, at the source / drain of the TFT of the active matrix circuit, substantially N-type or P-type
Only one type of impurity is doped, and both the N-type and P-type impurities are doped into the source / drain of the TFT of the peripheral circuit having the same conductivity type as the TFT of the active matrix circuit.

【０００５】例えば、アクティブマトリクス回路のＴＦ
ＴがＰチャネル型であれば、そのソース／ドレインにド
ーピングされる不純物はＰ型不純物んみである。一方、
周辺回路のＰチャネル型ＴＦＴのソース／ドレインにド
ーピングされる不純物はＰ型不純物とＮ型不純物の双方
である。もちろん、一般的にＰ型不純物の濃度の方がＮ
型不純物の濃度よりも高いことは言うまでもない。特に
本発明においてはゲイト電極・配線の側面にサイドウォ
ール（側壁）を形成し、これを用いることによって、最
適な構造のＴＦＴを得る。本発明におけるサイドウォー
ルの形成は、ゲイト電極・配線を覆って、絶縁物被膜を
堆積し、これを異方性エッチングすることによっておこ
なう。このようにして、ゲイト電極・配線の側面に形成
された概略三角形状の絶縁物（サイドウォール）をドー
ピングの際のマスクとして用い、低濃度ドレイン（ＬＤ
Ｄ）構造やオフセットゲイト構造等を形成するものであ
る。For example, the TF of an active matrix circuit
If T is a P-channel type, the impurity to be doped into its source / drain is a P-type impurity. on the other hand,
The impurities doped into the source / drain of the P-channel TFT of the peripheral circuit are both P-type impurities and N-type impurities. Of course, in general, the concentration of the P-type
Needless to say, the concentration is higher than the concentration of the type impurity. In particular, in the present invention, a side wall (side wall) is formed on the side surface of the gate electrode / wiring, and a TFT having an optimum structure is obtained by using this. The formation of the sidewall in the present invention is performed by depositing an insulating film covering the gate electrode and the wiring, and anisotropically etching the insulating film. In this way, the substantially triangular insulator (sidewall) formed on the side surface of the gate electrode / wiring is used as a mask for doping, and the low-concentration drain (LD) is used.
D) A structure or an offset gate structure is formed.

【０００６】このようなサイドウォールを形成すること
によって、ＬＤＤを得るプロセスを図１を用いて説明す
る。まず、基板上１０１上に島状の結晶性半導体領域１
０３を形成する。基板上には下地絶縁膜１０２が形成さ
れていてもよい。そして、ゲイト絶縁膜１０４を堆積し
た後、適当な材料によってゲイト電極１０５、ゲイト配
線１０６を形成する。ゲイト電極・配線の材料としては
陽極酸化可能な材料、例えば、アルミニウムを用いると
良い。（図１（Ａ））A process for obtaining an LDD by forming such a sidewall will be described with reference to FIG. First, the island-shaped crystalline semiconductor region 1 is formed on the substrate 101.
03 is formed. A base insulating film 102 may be formed over the substrate. Then, after depositing the gate insulating film 104, a gate electrode 105 and a gate wiring 106 are formed with an appropriate material. As a material for the gate electrode and wiring, it is preferable to use a material that can be anodized, for example, aluminum. (Fig. 1 (A))

【０００７】その後、ドーピング不純物のイオンを加速
して、照射することにより、半導体領域にゲイト電極１
０５をマスクとして不純物領域１０９を形成する。ドー
ピング不純物として燐を用いれば、不純物領域はＮ型と
なり、ホウ素を用いればＰ型となる。これらの不純物の
濃度、混合比を調整することにより、不純物の導電型の
程度を制御することができる。ＬＤＤ構造を得るにはド
ーピング量（ドーズ量）は低くすることが必要である。
また、ドーピングをおこなわなければ、オフセットゲイ
ト構造が得られ、また、高濃度のドーピングをおこなえ
ば、通常のソース／ドレインとなる。（図１（Ｂ））Thereafter, ions of the doping impurity are accelerated and irradiated, so that the gate electrode 1 is formed on the semiconductor region.
The impurity region 109 is formed using the mask 05 as a mask. If phosphorus is used as the doping impurity, the impurity region becomes N-type, and if boron is used, the impurity region becomes P-type. By adjusting the concentrations and mixing ratios of these impurities, the degree of conductivity of the impurities can be controlled. To obtain an LDD structure, the doping amount (dose amount) needs to be reduced.
Further, if doping is not performed, an offset gate structure is obtained, and if doping is performed at a high concentration, normal source / drain is obtained. (FIG. 1 (B))

【０００８】なお、ドーピングの工程に移る前にゲイト
電極・配線を陽極酸化して、陽極酸化物被膜１０８を形
成しておいてもよい。この陽極酸化物被膜は、後の異方
性エッチングの工程において、エッチングストッパーと
なって、ゲイト電極を保護する。また、同様な効果は、
ゲイト電極上に窒化珪素膜等の被膜を形成しても得られ
る。その後、ゲイト電極・配線（およびその周囲の陽極
酸化物被膜）を覆って、絶縁物被膜１１０を形成する。
この被膜形成においては被覆性が重要であり、また、ゲ
イト電極・配線の高さの１／３〜２倍の厚さが好適であ
る。この目的には、プラズマＣＶＤ法や減圧ＣＶＤ法、
大気圧ＣＶＤ法等の化学的気相成長（ＣＶＤ）法が好ま
しい。その結果、ゲイト電極・配線の側面部の酸化珪素
膜の厚さは、図１（Ｃ）に点線で示す分だけ厚くなって
いる。（図１（Ｃ））[0008] Before the doping process, the gate electrode and wiring may be anodized to form an anodic oxide film 108. This anodic oxide film serves as an etching stopper in the subsequent anisotropic etching step to protect the gate electrode. A similar effect is
It can also be obtained by forming a coating such as a silicon nitride film on the gate electrode. Thereafter, an insulating film 110 is formed to cover the gate electrode and wiring (and the surrounding anodic oxide film).
In this film formation, the coatability is important, and the thickness is preferably 1/3 to 2 times the height of the gate electrode / wiring. For this purpose, plasma CVD, low pressure CVD,
A chemical vapor deposition (CVD) method such as an atmospheric pressure CVD method is preferable. As a result, the thickness of the silicon oxide film on the side surface of the gate electrode / wiring is increased by the amount indicated by the dotted line in FIG. (Fig. 1 (C))

【０００９】そして、このように形成された絶縁物を異
方性エッチングによって基板に対して概略垂直な方向に
優先的にエッチングする。これは、少なくとも、平坦部
における絶縁物被膜１１０がエッチングされる程度まで
おこなう必要があり、さらに、その下のゲイト絶縁膜が
エッチングされる程度までエッチングをすすめてもよ
い。その結果、ゲイト電極・配線の側面では、もともと
該絶縁物被膜が厚いので、概略三角形城の絶縁物（サイ
ドウォール）１１１および１１２が取り残される。（図
１（Ｄ））Then, the insulator thus formed is preferentially etched in a direction substantially perpendicular to the substrate by anisotropic etching. This needs to be performed at least to the extent that the insulating film 110 in the flat portion is etched, and furthermore, the etching may be advanced to the extent that the gate insulating film thereunder is etched. As a result, since the insulating film is originally thick on the side surfaces of the gate electrode / wiring, the insulators (sidewalls) 111 and 112 of the substantially triangular castle are left. (Fig. 1 (D))

【００１０】その後、サイドウォール１１１、１１２を
ドーピングマスクとして、高濃度の不純物ドーピングを
おこない、ソース／ドレイン１１４を形成する。また、
サイドウォールの下の領域では、ドーピングがおこなわ
れないので、ＬＤＤ領域１１３が形成される。（図１
（Ｅ））その後、熱アニールやレーザー光やそれと同等
な強光の照射（光アニール）等の手段によってドーピン
グされた不純物の活性化をおこなう。さらに、層間絶縁
物１１５を形成したのち、ＴＦＴのソース／ドレインの
一方もしくは双方にコンタクトホールを形成し、２層目
の配線１１６、１１７を形成する。（図１（Ｆ））Thereafter, using the sidewalls 111 and 112 as doping masks, high-concentration impurity doping is performed to form the source / drain 114. Also,
Since doping is not performed in the region below the sidewall, the LDD region 113 is formed. (Figure 1
(E)) Then, the doped impurities are activated by means such as thermal annealing or irradiation of laser light or a strong light equivalent thereto (light annealing). Further, after the interlayer insulator 115 is formed, contact holes are formed in one or both of the source and the drain of the TFT, and the second-layer wirings 116 and 117 are formed. (FIG. 1 (F))

【００１１】以上の工程を経ることによってＬＤＤ構造
のＴＦＴを得ることができる。なお、これはＬＤＤ構造
に限らないことであるが、図１のように、ゲイト配線１
０６の側面にサイドウォール１１２を有する構造では、
２層目配線１１７はゲイト配線１０６を乗り越える部分
での段差が、サイドウォール１１２の存在によって緩や
かになっているため、段切れを防止するうえで効果が認
められる。Through the above steps, a TFT having an LDD structure can be obtained. Although this is not limited to the LDD structure, as shown in FIG.
In the structure having the side wall 112 on the side surface of No. 06,
In the second-layer wiring 117, the step at the portion over the gate wiring 106 is moderated due to the presence of the sidewall 112, and therefore, an effect in preventing disconnection is recognized.

【００１２】このようにして、ＬＤＤ構造、オフセット
ゲイト構造等を得ることができる。本発明では、ホット
キャリヤ対策の必要なＮチャネル型ＴＦＴはＬＤＤ構造
とし、その必要がないＰチャネル型ＴＦＴは通常もしく
はオフセットゲイト構造とする。本発明においては、ア
クティブマトリクス回路に用いるＴＦＴはＮチャネル型
でもＰチャネル型でも構わないが、特性の劣化の少ない
点からはＰチャネル型が好ましい。以下に実施例を示
し、より詳細に本発明を説明する。Thus, an LDD structure, an offset gate structure and the like can be obtained. In the present invention, an N-channel TFT that requires a hot carrier countermeasure has an LDD structure, and a P-channel TFT that does not require it has a normal or offset gate structure. In the present invention, the TFT used for the active matrix circuit may be an N-channel type or a P-channel type, but a P-channel type is preferable from the viewpoint of less deterioration of characteristics. Hereinafter, the present invention will be described in more detail with reference to Examples.

【００１３】[0013]

【実施例】〔実施例１〕 図２に本実施例を示す。ま
ず、基板（コーニング７０５９）２０１上に下地酸化膜
２０２として厚さ１０００〜５０００Å、例えば、２０
００Åの酸化珪素膜を形成した。この酸化膜の形成方法
としては、酸素雰囲気中でのスパッタ法を使用した。し
かし、より量産性を高めるには、ＴＥＯＳをプラズマＣ
ＶＤ法で分解・堆積して形成してもよい。また、このよ
うに形成した酸化珪素膜を４００〜６５０℃でアニール
してもよい。[Embodiment 1] FIG. 2 shows this embodiment. First, a thickness of 1000 to 5000 Å, for example, 20
A silicon oxide film of 00 ° was formed. As a method for forming this oxide film, a sputtering method in an oxygen atmosphere was used. However, in order to further improve mass productivity, TEOS must be
It may be formed by decomposition and deposition by the VD method. Further, the silicon oxide film thus formed may be annealed at 400 to 650 ° C.

【００１４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状のシリコン膜を３００〜５００
０Å、好ましくは４００〜１０００Å、例えば、５００
Å堆積し、これを、５５０〜６００℃の還元雰囲気に８
〜２４時間放置して、結晶化せしめた。その際には、ニ
ッケル等の結晶化を助長する金属元素を微量添加して結
晶化を促進せしめてもよい。また、この工程は、レーザ
ー照射によっておこなってもよい。そして、このように
して結晶化させたシリコン膜をエッチングして島状領域
２０３、２０４、２０５を形成した。図２においては、
島状領域２０３、２０４は周辺回路のＴＦＴを、また、
島状領域２０５はアクティブマトリクス回路のＴＦＴを
形成するための領域を意味している。さらに、この上に
プラズマＣＶＤ法によって厚さ７００〜１５００Å、例
えば、１２００Åの酸化珪素膜２０６を形成した。Thereafter, an amorphous silicon film is formed in a thickness of 300 to 500 by plasma CVD or LPCVD.
0 °, preferably 400-1000 °, for example 500
Å Deposit and put it in a reducing atmosphere at 550-600 ° C for 8
It was left to crystallize for 24 hours. In that case, crystallization may be promoted by adding a trace amount of a metal element such as nickel which promotes crystallization. This step may be performed by laser irradiation. Then, the silicon film crystallized in this manner was etched to form island regions 203, 204, and 205. In FIG.
The island-shaped regions 203 and 204 include TFTs of peripheral circuits,
The island region 205 means a region for forming a TFT of the active matrix circuit. Further, a silicon oxide film 206 having a thickness of 700 to 1500 Å, for example, 1200 例 え ば was formed thereon by a plasma CVD method.

【００１５】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（０．１〜０．５ｗｔ％
のＳｃ（スカンジウム）を含む）膜をスパッタ法によっ
て形成して、これをエッチングし、ゲイト電極２０７、
２０８、２０９を形成した。図では明らかでないが、ゲ
イト電極２０７〜２０９は全てつながっている。（図２
（Ａ））After that, aluminum (thickness: 1000 to 3 μm, for example, 5000 °) (0.1 to 0.5 wt%
(Including Sc) is formed by sputtering, and this film is etched to form a gate electrode 207,
208 and 209 were formed. Although not clear in the figure, the gate electrodes 207 to 209 are all connected. (Figure 2
(A))

【００１６】そして、ゲイト電極２０７〜２０９に電解
液中で電流を通じて陽極酸化し、厚さ５００〜２５００
Å、例えば、２０００Åの陽極酸化物被膜をゲイト電極
の上面および側面に形成した。用いた電解溶液は、Ｌ−
酒石酸をエチレングリコールに５％の濃度で希釈し、ア
ンモニアを用いてｐＨを７．０±０．２に調整したもの
であったが、その他の適切な溶液を用いてもよい。電解
溶液中に基板２０１を浸し、定電流源の＋側を基板上の
ゲイト配線に接続し、−側には白金の電極を接続して２
０ｍＡの定電流状態で電圧を印加し、１５０Ｖに到達す
るまで酸化を継続した。さらに、１５０Ｖで定電圧状態
で加え０．１ｍＡ以下になるまで酸化を継続した。この
結果、厚さ２０００Åの酸化アルミニウム被膜が得られ
た。陽極酸化工程が終了したのち、ゲイト電極・配線の
分断をおこない、必要な箇所を電気的に分離した。この
分断の工程は、後の工程におこなってもよい。Then, anodization is performed on the gate electrodes 207 to 209 by passing an electric current in an electrolytic solution, and the thickness is 500 to 2500.
An anodic oxide film of Å, for example, 2000 形成 was formed on the top and side surfaces of the gate electrode. The electrolytic solution used was L-
Tartaric acid was diluted in ethylene glycol at a concentration of 5% and the pH was adjusted to 7.0 ± 0.2 with ammonia, but other suitable solutions may be used. The substrate 201 is immersed in an electrolytic solution, the + side of the constant current source is connected to the gate wiring on the substrate, and the platinum electrode is connected to the-side.
A voltage was applied at a constant current of 0 mA, and oxidation was continued until the voltage reached 150V. Further, the oxidation was continued at a constant voltage of 150 V until the voltage became 0.1 mA or less. As a result, an aluminum oxide film having a thickness of 2000 mm was obtained. After the anodization step was completed, the gate electrode and the wiring were cut off, and necessary portions were electrically separated. This dividing step may be performed in a later step.

【００１７】その後、フォトレジストのマスク２１０に
よって、Ｐチャネル型ＴＦＴを形成する領域２０３、２
０５を覆い、イオンドーピング法によって、島状シリコ
ン膜２０４に、ゲイト電極部（すなわちゲイト電極とそ
の周囲の陽極酸化膜）をマスクとして自己整合的に燐を
注入し、Ｎ型の低濃度不純物領域（ＬＤＤ）２１１を形
成した。ドーズ量は１×１０¹³〜１×１０¹⁴原子／ｃｍ
² 、加速電圧は１０〜９０ｋＶ、例えば、、ドーズ量を
２×１０¹³原子／ｃｍ² 、加速電圧は８０ｋＶとした。
（図２（Ｂ））Thereafter, regions 203 and 2 for forming a P-channel TFT are formed by using a photoresist mask 210.
Then, phosphorus is implanted in a self-aligned manner into the island-shaped silicon film 204 using the gate electrode portion (that is, the gate electrode and the surrounding anodic oxide film) as a mask by ion doping, thereby forming an N-type low-concentration impurity region. (LDD) 211 was formed. The dose amount is 1 × 10 ¹³ to 1 × 10 ¹⁴ atoms / cm.
^{2. The} acceleration voltage was 10 to 90 kV, for example, the dose was 2 × 10 ¹³ atoms / cm ² , and the acceleration voltage was 80 kV.
(FIG. 2 (B))

【００１８】そして、図１（Ｃ）の工程と同様に、プラ
ズマＣＶＤ法によって、酸化珪素膜を堆積した。ここで
は、原料ガスにＴＥＯＳと酸素、もしくはモノシランと
亜酸化窒素を用いた。酸化珪素膜の厚さはゲイト電極・
配線の高さによって最適な値が異なる。例えば、本実施
例のごとく、ゲイト電極・配線の高さが陽極酸化物被膜
も含めて約６０００Åの場合には、その１／３〜２倍の
２０００Å〜１．２μｍが好ましく、ここでは、６００
０Åとした。この成膜工程においては、平坦部での膜厚
の均一性をともに、ステップカバレージが良好であるこ
とも要求される。Then, in the same manner as in the step of FIG. 1C, a silicon oxide film was deposited by a plasma CVD method. Here, TEOS and oxygen, or monosilane and nitrous oxide were used as source gases. The thickness of the silicon oxide film is
The optimum value differs depending on the height of the wiring. For example, when the height of the gate electrode and wiring is about 6000 ° including the anodic oxide film as in the present embodiment, it is preferably 1/3 to 2 times that of 2000 ° to 1.2 μm.
0 °. In this film forming process, it is required that both the uniformity of the film thickness in the flat portion and the step coverage be good.

【００１９】次に、図１（Ｄ）の工程と同様に、公知の
ＲＩＥ法による異方性ドライエッチングをおこなうこと
によって、上記酸化珪素膜のエッチングをおこなった。
このエッチング工程ではゲイト絶縁膜２０６をもエッチ
ングした。以上の工程によって、ゲイト電極・配線の側
面には概略三角形状の絶縁物（サイドウォール）２１
２、２１３、２１４が残った。また、サイドウォールと
ゲイト電極部の下にもゲイト絶縁膜２１５、２１６、２
１７が残った。（図２（Ｃ））その後、再び、イオンド
ーピング法によって、燐を導入した。この際にはアクテ
ィブマトリクス回路の部分のみをフォトレジストのマス
ク２１８で覆った。周辺回路とアクティブマトリクス回
路とは、図５からも分かるように、ある程度離れている
ので、このパターニングは比較的容易であった。Next, similarly to the step of FIG. 1D, the silicon oxide film was etched by performing anisotropic dry etching by a known RIE method.
In this etching step, the gate insulating film 206 was also etched. Through the above steps, a substantially triangular insulator (sidewall) 21 is formed on the side surface of the gate electrode / wiring.
2, 213 and 214 remained. Gate insulating films 215, 216, and 2 are also formed under the sidewalls and the gate electrode portion.
17 remained. (FIG. 2C) Thereafter, phosphorus was again introduced by ion doping. At this time, only the active matrix circuit was covered with a photoresist mask 218. As can be seen from FIG. 5, the peripheral circuit and the active matrix circuit are separated to some extent, so that this patterning was relatively easy.

【００２０】この場合のドーズ量は、図２（Ｂ）の工程
のドーズ量より１〜３桁多くした。また、ゲイト絶縁膜
がエッチングされているので、加速電圧は１０〜３０ｋ
Ｖが適当であった。本実施例では、最初の燐のドーピン
グのドーズ量の５０倍の１×１０¹⁵原子／ｃｍ² とし
た。加速電圧は１０ｋＶとした。この結果、高濃度の燐
が導入された領域（ソース／ドレイン）２１９、２２０
が形成された。一方、サイドウォール２１３の下部に
は、高濃度Ｎ型領域２２０に隣接して、低濃度Ｎ型領域
が残された。（図２（Ｄ））In this case, the dose was increased by one to three digits from the dose in the step of FIG. Further, since the gate insulating film is etched, the acceleration voltage is 10 to 30 k.
V was appropriate. In this embodiment, the dose is set to 1 × 10 ¹⁵ atoms / cm ^{2, which} is 50 times the dose of the first phosphorus doping. The acceleration voltage was 10 kV. As a result, regions (source / drain) 219, 220 into which high-concentration phosphorus has been introduced
Was formed. On the other hand, a low-concentration N-type region was left below the sidewall 213 adjacent to the high-concentration N-type region 220. (FIG. 2 (D))

【００２１】引き続き、イオンドーピング法によって、
ホウ素を導入した。この際にはＮチャネル型ＴＦＴを形
成する領域２０４をフォトレジストのマスク２２１で覆
った。この場合のドーズ量は、Ｎ型領域２１９がＰ型に
反転するために、図２（Ｄ）の工程の燐のドーズ量より
多くした。本実施例では、図２（Ｄ）の燐のドーピング
のドーズ量の３倍の３×１０¹⁵原子／ｃｍ² とした。加
速電圧は１０ｋＶとした。この結果、Ｎ型の領域２１９
はＰ型に反転し、Ｐ型領域２２２となった。また、島状
領域２０５にもホウ素がドーピングされ、Ｐ型領域（ソ
ース／ドレイン）２２３が形成された。（図２（Ｅ））Subsequently, by the ion doping method,
Boron was introduced. At this time, the region 204 where the N-channel TFT was to be formed was covered with a photoresist mask 221. The dose in this case was larger than the dose of phosphorus in the step of FIG. 2D because the N-type region 219 was inverted to P-type. In this embodiment, the dose is set to 3 × 10 ¹⁵ atoms / cm ^{2, which} is three times the dose of the phosphorus doping shown in FIG. The acceleration voltage was 10 kV. As a result, the N-type region 219
Was inverted to a P-type and became a P-type region 222. Also, boron was doped into the island-like region 205, and a P-type region (source / drain) 223 was formed. (FIG. 2 (E))

【００２２】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化をおこなった。（レーザー
アニール工程）レーザーのエネルギー密度は２００〜４
００ｍＪ／ｃｍ² 、好ましくは２５０〜３００ｍＪ／ｃ
ｍ² が適当であった。この工程はレーザー照射の代わり
に、熱アニールによっておこなってもよい。また、レー
ザー照射後に熱アニールをおこなってもよい。Further, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) activated the doped impurities. (Laser annealing step) The energy density of the laser is 200 to 4
00 mJ / cm ² , preferably 250 to 300 mJ / c
m ² was appropriate. This step may be performed by thermal annealing instead of laser irradiation. Further, thermal annealing may be performed after laser irradiation.

【００２３】次に、全面に層間絶縁物２２４として、Ｃ
ＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。
そして、ＴＦＴのソース／ドレインにコンタクトホール
を形成した。この際には、アクティブマトリクス回路の
ＴＦＴの画素電極側の不純物領域にもコンタクトホール
２２５を形成した。そして、２層目のアルミニウム配線
・電極２２６〜２２９を形成した。アルミニウム配線の
厚さはゲイト電極・配線とほぼ同じ、４０００〜６００
０Åとした。コンタクトホール２２５には金属配線は形
成しなかった。ここで、アクティブマトリクス回路に注
目すると、金属配線２２９は信号線である。また、ゲイ
ト電極２０９はゲイト線に接続している。（図２
（Ｆ））Next, C is used as an interlayer insulator 224 on the entire surface.
A silicon oxide film having a thickness of 5000 .ANG. Was formed by the VD method.
Then, contact holes were formed in the source / drain of the TFT. At this time, a contact hole 225 was also formed in the impurity region on the pixel electrode side of the TFT of the active matrix circuit. Then, second-layer aluminum wirings / electrodes 226 to 229 were formed. The thickness of the aluminum wiring is almost the same as the gate electrode and wiring, 4000 to 600
0 °. No metal wiring was formed in the contact hole 225. Here, paying attention to the active matrix circuit, the metal wiring 229 is a signal line. The gate electrode 209 is connected to a gate line. (Figure 2
(F))

【００２４】最後に、窒化珪素膜のパッシベーション膜
２３０をプラズマＣＶＤ法によって形成した。そして、
コンタクトホール２２５の形成されていた部分に、再
び、コンタクトホールを形成し、不純物領域を露出させ
た。スパッタ法によって、透明導電性材料であるインデ
ィウム錫酸化物（ＩＴＯ）被膜を堆積し、これをエッチ
ングして画素電極２３１を形成した。Finally, a passivation film 230 of a silicon nitride film was formed by a plasma CVD method. And
A contact hole was formed again in the portion where the contact hole 225 was formed, exposing the impurity region. A pixel electrode 231 was formed by depositing an indium tin oxide (ITO) film as a transparent conductive material by a sputtering method and etching the film.

【００２５】このようにして周辺駆動回路のＮチャネル
型薄膜トランジスタ２３２、同Ｐチャネル型薄膜トラン
ジスタ２３３、アクティブマトリクス回路のＰチャネル
型薄膜トランジスタ２３４を得ることができた。以上の
工程から明らかなように、トランジスタ２３２と２３４
はいずれもオフセットゲイト構造のＰチャネル型である
が、そのソース／ドレインにドーピングされた不純物の
種類は、前者が燐とホウ素両方であるのに対し、後者は
ホウ素のみである。特に後者の構造はアクティブマトリ
クス回路のスイッチング素子のように、大きな逆バイア
ス電圧が印加される場合には有利であった。In this manner, an N-channel thin film transistor 232 and a P-channel thin film transistor 233 of the peripheral driving circuit and a P-channel thin film transistor 234 of the active matrix circuit were obtained. As is clear from the above steps, the transistors 232 and 234
Are of the P-channel type having an offset gate structure, and the type of impurities doped into the source / drain thereof is both phosphorus and boron, whereas the latter is only boron. In particular, the latter structure is advantageous when a large reverse bias voltage is applied as in a switching element of an active matrix circuit.

【００２６】〔実施例２〕 本実施例はモノリシック型
アクティブマトリクス回路に関し、その概略を図４
（Ａ）、（Ｂ）、（Ｃ）に示す。本実施例の素子の作製
方法は実施例１（図２参照）と基本的には同じである。
本実施例は図２（Ｇ）に示されるモノリシック型アクテ
ィブマトリクス回路をさらに発展させたものである。ト
ランジスタ４０１、４０２は、それぞれ、Ｎチャネル
型、Ｐチャネル型であり、いずれも、周辺駆動回路に用
いられるトランジスタを表している。また、周辺駆動回
路においては、ゲイト配線と２層目の配線４０４とのコ
ンタクト４０３が設けられる。この際、コンタクトホー
ルは層間絶縁物と陽極酸化物との両方に形成される。
（図４（Ａ））[Embodiment 2] This embodiment relates to a monolithic active matrix circuit, and FIG.
(A), (B) and (C) show. The method of manufacturing the device of this embodiment is basically the same as that of Embodiment 1 (see FIG. 2).
This embodiment is a further development of the monolithic active matrix circuit shown in FIG. The transistors 401 and 402 are an N-channel transistor and a P-channel transistor, respectively, each of which represents a transistor used for a peripheral driver circuit. In the peripheral driving circuit, a contact 403 between the gate wiring and the second-layer wiring 404 is provided. At this time, the contact holes are formed in both the interlayer insulator and the anodic oxide.
(FIG. 4 (A))

【００２７】アクティブマトリクス回路の単位画素の回
路図は図４（Ｃ）に示される。本実施例ではスイッチン
グ素子としてトランジスタ４０５、４０６を２つ直列に
接続したダブルゲイト回路を採用した。また、画素電極
４０８を接続した島状領域上に、ゲイト電極と同じ層の
配線４０７を形成し、ゲイト絶縁膜を誘電体として補助
容量４０７を形成した。配線４０７は容量線として、一
定の電圧に保たれ、島上領域との間にＭＯＳ容量が形成
されるようになっている。（図４（Ｂ）、（Ｃ））A circuit diagram of a unit pixel of the active matrix circuit is shown in FIG. In this embodiment, a double gate circuit in which two transistors 405 and 406 are connected in series is used as a switching element. Further, a wiring 407 of the same layer as the gate electrode was formed on the island-shaped region to which the pixel electrode 408 was connected, and an auxiliary capacitor 407 was formed using the gate insulating film as a dielectric. The wiring 407 is maintained at a constant voltage as a capacitance line, and a MOS capacitance is formed between the wiring 407 and the island region. (FIGS. 4B and 4C)

【００２８】〔実施例３〕 図３に本実施例を示す。下
地酸化膜３０２として厚さ２０００Åの酸化珪素膜が形
成された基板３０１上に、結晶性の島状シリコン領域３
０３、３０４、３０５を形成した。さらに、この上にプ
ラズマＣＶＤ法によって厚さ１２００Åの酸化珪素膜３
０６を形成した。図３においては、島状領域３０３、３
０４は周辺回路のＴＦＴを、また、島状領域３０５はア
クティブマトリクス回路のＴＦＴを形成するための領域
を意味している。さらに、側面および上面が陽極酸化さ
れた厚さ５０００Åのアルミニウムのゲイト電極３０
７、３０８、３０９を形成した。（図３（Ａ））Embodiment 3 FIG. 3 shows this embodiment. A crystalline island-like silicon region 3 is formed on a substrate 301 on which a 2000-mm-thick silicon oxide film is formed as a base oxide film 302.
Nos. 03, 304 and 305 were formed. Further, a silicon oxide film 3 having a thickness of 1200 ° is formed thereon by a plasma CVD method.
06 was formed. In FIG. 3, the island regions 303, 3
Reference numeral 04 denotes a TFT of a peripheral circuit, and an island region 305 denotes a region for forming a TFT of an active matrix circuit. Further, an aluminum gate electrode 30 having a thickness of 5000 ° and having anodized side and top surfaces.
7, 308 and 309 were formed. (FIG. 3 (A))

【００２９】その後、フォトレジストのマスク３１０に
よって、Ｐチャネル型ＴＦＴを形成する領域３０３、３
０５を覆い、イオンドーピング法によって、島状シリコ
ン膜３０４に、ゲイト電極部をマスクとして自己整合的
に燐を注入し、低濃度Ｎ型領域３１１を形成した。ドー
ピング条件は、ドーズ量を２×１０¹³原子／ｃｍ² 、加
速電圧は８０ｋＶとした。（図３（Ｂ））Thereafter, regions 303 and 3 for forming a P-channel TFT are formed by using a photoresist mask 310.
Then, phosphorus was implanted into the island-shaped silicon film 304 by ion doping in a self-aligned manner using the gate electrode portion as a mask, thereby forming a low-concentration N-type region 311. The doping conditions were a dose of 2 × 10 ¹³ atoms / cm ² and an acceleration voltage of 80 kV. (FIG. 3 (B))

【００３０】次に、フォトレジストのマスク３１２によ
って、Ｎチャネル型ＴＦＴを形成する領域３０４および
アクティブマトリクス領域３０５を覆い、イオンドーピ
ング法によって、島状シリコン膜３０３に、ゲイト電極
部をマスクとして自己整合的にホウ素を注入し、高濃度
Ｐ型領域３１３を形成した。ドーピング条件は、ドーズ
量を３×１０¹⁵原子／ｃｍ² 、加速電圧は６０ｋＶとし
た。（図３（Ｃ））そして、図１に示す工程によって、
ゲイト電極３０７〜３０９の側面にサイドウォール３１
４、３１５、３１６を形成した。また、サイドウォール
とゲイト電極部の下にもゲイト絶縁膜３１７、３１８、
３１９が残った。（図３（Ｄ））Next, a region 304 for forming an N-channel TFT and an active matrix region 305 are covered with a photoresist mask 312, and are self-aligned with the island-like silicon film 303 by ion doping using the gate electrode portion as a mask. Boron was implanted to form a high concentration P-type region 313. The doping conditions were a dose of 3 × 10 ¹⁵ atoms / cm ² and an acceleration voltage of 60 kV. (FIG. 3 (C)) And by the process shown in FIG.
Side walls 31 on the side surfaces of the gate electrodes 307 to 309
4, 315 and 316 were formed. Gate insulating films 317, 318,
319 remained. (FIG. 3 (D))

【００３１】その後、再び、イオンドーピング法によっ
て、燐を導入した。この際にはアクティブマトリクス回
路の部分のみをフォトレジストのマスク３２０で覆っ
た。この場合のドーズ量は、図３（Ｂ）の工程のドーズ
量より１〜３桁多くした。また、ゲイト絶縁膜がエッチ
ングされているので、加速電圧は１０〜３０ｋＶが適当
であった。本実施例では、最初の燐のドーピングのドー
ズ量の５０倍の１×１０ ¹⁵原子／ｃｍ² とした。加速電
圧は１０ｋＶとした。この結果、高濃度の燐が導入され
たＮ型領域（ソース／ドレイン）３２１が形成された。
しかし、先にホウ素の導入された領域３１３において
は、ホウ素のドーズ量の方が燐のドーズ量よりも大きい
ため、Ｐ型のままであった。また、領域３１３のうちサ
イドウォール３１４の下の領域には全く燐はドーピング
されなかった。さらに、サイドウォール３１５の下部に
は、高濃度Ｎ型領域３２１に隣接して、低濃度Ｎ型領域
が残された。（図３（Ｅ））Then, again by the ion doping method,
Thus, phosphorus was introduced. In this case, the active matrix
Cover only the road with photoresist mask 320
Was. The dose in this case is the dose in the step of FIG.
1 to 3 orders of magnitude greater than the amount. Also, the gate insulating film is etched
10 to 30 kV is suitable for acceleration voltage
Met. In this embodiment, the doping of the first phosphorus doping is performed.
1 × 10 of 50 times ^FifteenAtom / cm^TwoAnd Accelerating power
The pressure was 10 kV. As a result, a high concentration of phosphorus is introduced.
An N-type region (source / drain) 321 was formed.
However, in the region 313 where boron was introduced earlier,
Means that the dose of boron is greater than the dose of phosphorus
Therefore, it remained P-type. In addition, out of the area 313,
Phosphorus is completely doped in the region under the id wall 314.
Was not done. In addition, at the bottom of the sidewall 315
Represents a low-concentration N-type region adjacent to the high-concentration N-type region 321.
Was left. (FIG. 3 (E))

【００３２】次に、フォトレジストのマスク３２０を除
去し、イオンドーピング法によって、低濃度のホウ素を
導入した。この場合のドーズ量は、先のホウ素のドーズ
量より１〜３桁低いことが望ましい。本実施例では、図
３（Ｃ）のホウ素のドーズ量の１／１００の３×１０¹³
原子／ｃｍ² とした。加速電圧は１０ｋＶとした。この
結果、アクティブマトリクス回路のＴＦＴを形成する島
状領域３０５に低濃度のＰ型の領域３２２が形成され
た。（図３（Ｆ））Next, the photoresist mask 320 was removed, and low-concentration boron was introduced by ion doping. In this case, the dose is desirably 1 to 3 digits lower than the dose of boron. In this embodiment, 3 × 10 ^{13, which is} 1/100 of the dose of boron in FIG.
Atoms / cm ² . The acceleration voltage was 10 kV. As a result, a low-concentration P-type region 322 was formed in the island region 305 where the TFT of the active matrix circuit was formed. (FIG. 3 (F))

【００３３】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化をおこなった。（レーザー
アニール工程） レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ
² 、好ましくは２５０〜３００ｍＪ／ｃｍ² が適当であ
った。この工程はレーザー照射の代わりに、熱アニール
によっておこなってもよい。また、レーザー照射後に熱
アニールをおこなってもよい。Further, irradiation with a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) activated the doped impurities. (Laser annealing step) The energy density of the laser is 200 to 400 mJ / cm.
² , preferably 250 to 300 mJ / cm ² . This step may be performed by thermal annealing instead of laser irradiation. Further, thermal annealing may be performed after laser irradiation.

【００３４】最後に実施例１と同様に、層間絶縁物３２
３、金属配線３２４〜３２７、パッシベーション膜３２
８、ＩＴＯの画素電極３２９を形成した。（図３
（Ｇ））このようにして周辺駆動回路のＮチャネル型薄
膜トランジスタ、同Ｐチャネル型薄膜トランジスタ、ア
クティブマトリクス回路のＰチャネル型薄膜トランジス
タ２３４を得ることができた。以上の工程から明らかな
ように、本実施例では周辺回路のＮチャネル型ＴＦＴは
ＬＤＤ構造である。また、Ｐチャネル型ＴＦＴに関して
は、周辺駆動回路では通常の構造であるが、アクティブ
マトリクス回路ではオフセットゲイト型である。しか
も、アクティブマトリクス回路のＴＦＴのソース／ドレ
インは低濃度のドーピングをおこなったのみである。Finally, as in the first embodiment, the interlayer insulator 32
3, metal wirings 324 to 327, passivation film 32
8. An ITO pixel electrode 329 was formed. (FIG. 3
(G)) In this way, an N-channel thin film transistor of the peripheral drive circuit, a P-channel thin film transistor of the same, and a P-channel thin film transistor 234 of the active matrix circuit were obtained. As is clear from the above steps, in this embodiment, the N-channel TFT of the peripheral circuit has an LDD structure. The P-channel TFT has a normal structure in a peripheral driving circuit, but has an offset gate type in an active matrix circuit. Moreover, the source / drain of the TFT of the active matrix circuit is only lightly doped.

【００３５】このような構造はアクティブマトリクス回
路のスイッチング素子として使用するには理想的であ
る。すなわち、オフセットゲイト型であると、ゲイト電
極に逆バイアス電圧が印加された際のリーク電流（ＯＦ
Ｆ電流ともいう）が少なく、画素セルに保持される電荷
の流出が抑制される。また、ソース／ドレインの不純物
濃度が低いと、逆バイアス電圧の印加によって生じる特
性劣化を防止することができる。一方、周辺回路におい
ては高速動作が望まれるので、図のように通常の構造の
ＴＦＴとするとよかった。Such a structure is ideal for use as a switching element of an active matrix circuit. That is, if the gate electrode is of the offset gate type, the leakage current (OF) when a reverse bias voltage is applied to the gate electrode
F current), and the outflow of charges held in the pixel cells is suppressed. In addition, when the impurity concentration of the source / drain is low, it is possible to prevent characteristic deterioration caused by application of a reverse bias voltage. On the other hand, since high-speed operation is desired in the peripheral circuit, it is preferable to use a TFT having a normal structure as shown in the figure.

【００３６】〔実施例４〕 本実施例はモノリシック型
アクティブマトリクス回路に関し、その概略を図４
（Ｄ）、（Ｅ）、（Ｆ）に示す。本実施例の素子の作製
方法は実施例３（図３参照）と基本的には同じである。
本実施例は図３（Ｇ）に示されるモノリシック型アクテ
ィブマトリクス回路をさらに発展させたものである。ト
ランジスタ４１１、４１２は、それぞれ、Ｎチャネル
型、Ｐチャネル型であり、いずれも、周辺駆動回路に用
いられるトランジスタを表している。また、周辺駆動回
路においては、ゲイト配線と２層目の配線４１４とのコ
ンタクト４１３が設けられる。この際、コンタクトホー
ルは層間絶縁物と陽極酸化物との両方に形成される。
（図４（Ｄ））[Embodiment 4] This embodiment relates to a monolithic active matrix circuit.
(D), (E) and (F) show. The method for manufacturing the device of this embodiment is basically the same as that of the third embodiment (see FIG. 3).
This embodiment is a further development of the monolithic active matrix circuit shown in FIG. The transistors 411 and 412 are of an N-channel type and a P-channel type, respectively, and each represent a transistor used for a peripheral driver circuit. In the peripheral driving circuit, a contact 413 between the gate wiring and the second-layer wiring 414 is provided. At this time, the contact holes are formed in both the interlayer insulator and the anodic oxide.
(FIG. 4 (D))

【００３７】アクティブマトリクス回路の単位画素の回
路図は図４（Ｆ）に示される。本実施例ではスイッチン
グ素子としてトランジスタ４１５、４１６を２つ直列に
接続した。そして、実施例２と同様に島状領域と配線４
１７とによって、ＭＯＳ容量４１９を形成した。加え
て、パッシベーション膜および層間絶縁物をエッチング
し、陽極酸化物を誘電体として、画素電極と配線４１７
の間にも容量４２０を構成した。実施例２と同様に、配
線４１７は容量線として、一定の電圧に保たれている。
（図４（Ｅ）、（Ｆ））A circuit diagram of a unit pixel of the active matrix circuit is shown in FIG. In this embodiment, two transistors 415 and 416 are connected in series as switching elements. Then, similarly to the second embodiment, the island-like region and the wiring 4
17 formed the MOS capacitor 419. In addition, the passivation film and the interlayer insulator are etched, and the anodic oxide is used as a dielectric to form a pixel electrode and a wiring 417.
The capacitance 420 was also formed between the two. As in the second embodiment, the wiring 417 is maintained at a constant voltage as a capacitance line.
(FIGS. 4E and 4F)

【００３８】[0038]

【発明の効果】本発明によって、モノリシック型アクテ
ィブマトリクス回路の各回路において、必要とされる特
性や信頼性を有するＴＦＴが示され、該マトリクス回路
の表示特性を向上させる上で有益である。According to the present invention, a TFT having required characteristics and reliability is shown in each circuit of a monolithic active matrix circuit, which is useful in improving the display characteristics of the matrix circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明におけるサイドウォール作製工程の概
略を示す。FIG. 1 shows an outline of a sidewall manufacturing step in the present invention.

【図２】 実施例１によるＴＦＴ回路の作製方法を示
す。FIG. 2 shows a method for manufacturing a TFT circuit according to Example 1.

【図３】 実施例２ よるＴＦＴ回路の作製方法を示
す。FIG. 3 shows a method for manufacturing a TFT circuit according to Example 2.

【図４】 実施例３および４のＴＦＴ回路の例を示す。FIG. 4 shows an example of a TFT circuit of Examples 3 and 4.

【図５】 モノリシック型アクティブマトリクス回路の
ブロック図を示す。FIG. 5 shows a block diagram of a monolithic type active matrix circuit.

【符号の説明】[Explanation of symbols]

１０１ ガラス基板 １０２ 下地酸化膜（酸化珪素） １０３ 島状シリコン領域（活性層） １０４ ゲイト絶縁膜 １０５ ゲイト電極（アルミニウム） １０６ ゲイト配線（アルミニウム） １０７、１０８ 陽極酸化物（酸化アルミニウム） １０９ 弱いＮ型不純物領域 １１０ 絶縁物被膜（酸化珪素） １１１、１１２ サイドウォール １１３ ＬＤＤ（低濃度不純物領域） １１４ ソース／ドレイン １１５ 層間絶縁膜（酸化珪素） １１６、１１７ 金属配線・電極（アルミニウム） Reference Signs List 101 glass substrate 102 base oxide film (silicon oxide) 103 island-like silicon region (active layer) 104 gate insulating film 105 gate electrode (aluminum) 106 gate wiring (aluminum) 107, 108 anodic oxide (aluminum oxide) 109 weak N-type Impurity region 110 Insulator film (silicon oxide) 111, 112 Side wall 113 LDD (low concentration impurity region) 114 Source / drain 115 Interlayer insulating film (silicon oxide) 116, 117 Metal wiring / electrode (aluminum)

フロントページの続き (56)参考文献 特開 平２−44317（ＪＰ，Ａ) 特開 平４−344618（ＪＰ，Ａ) 特開 平５−61057（ＪＰ，Ａ) 特開 平５−297411（ＪＰ，Ａ) 特開 平３−142418（ＪＰ，Ａ) 特開 平６−102531（ＪＰ，Ａ) 特開 平７−335903（ＪＰ，Ａ) 特開 平６−95157（ＪＰ，Ａ) 特開 平５−267667（ＪＰ，Ａ) 特開 平２−189522（ＪＰ，Ａ) 特開 平１−289917（ＪＰ，Ａ) 特開 昭63−121886（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-2-44317 (JP, A) JP-A-4-344618 (JP, A) JP-A-5-61057 (JP, A) JP-A-5-297411 (JP) JP-A-3-142418 (JP, A) JP-A-6-102531 (JP, A) JP-A-7-335903 (JP, A) JP-A-6-95157 (JP, A) 5-267667 (JP, A) JP-A-2-189522 (JP, A) JP-A-1-289917 (JP, A) JP-A-63-121886 (JP, A)

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板上の画素電極と、 前記基板と前記画素電極の間の容量線と、 前記基板上の前記画素電極に直列に接続され、一対の不
純物領域と該一対の不純物領域に挟まれた一対の低濃度
不純物領域を含む半導体膜、該半導体膜上のゲイト絶縁
膜及び該ゲイト絶縁膜上のゲイト電極を有する二つのＮ
チャネル型薄膜トランジスタと、 前記半導体膜、前記ゲイト絶縁膜及び該ゲイト絶縁膜上
の前記容量線で形成された第１の補助容量と、 前記容量線、該容量線の陽極酸化物及び該陽極酸化物上
の前記画素電極で形成された第２の補助容量とを有し、 前記容量線は、前記ゲイト電極と同じ層の配線であり、 前記画素電極は、パッシベーション膜および層間絶縁物
をエッチングした部分で、前記容量線の陽極酸化物に接
することを特徴とするアクティブマトリクス装置。1. A pixel electrode on a substrate, a capacitance line between the substrate and the pixel electrode, and a series connected to the pixel electrode on the substrate, sandwiched between a pair of impurity regions and the pair of impurity regions. Semiconductor film including a pair of low-concentration impurity regions, a gate insulating film on the semiconductor film, and two N electrodes each having a gate electrode on the gate insulating film.
A channel type thin film transistor; the semiconductor film, the gate insulating film, and a first auxiliary capacitor formed by the capacitor line on the gate insulating film; the capacitor line; an anodic oxide of the capacitor line; A second auxiliary capacitance formed by the pixel electrode above, wherein the capacitance line is a wiring of the same layer as the gate electrode, and the pixel electrode is formed of a passivation film and an interlayer insulator.
An active matrix device, wherein a portion where is etched is in contact with the anodic oxide of the capacitance line. 【請求項２】 基板上の画素電極と、 前記基板と前記画素電極の間の容量線と、 前記基板上の前記画素電極に直列に接続され、一対の不
純物領域と該一対の不純物領域に挟まれた一対の低濃度
不純物領域を含む半導体膜、該半導体膜上のゲイト絶縁
膜及び該ゲイト絶縁膜上のゲイト電極を有する二つのＮ
チャネル型薄膜トランジスタと、 前記ゲイト電極と前記容量線のそれぞれの側面のサイド
ウォールと、 前記ゲイト電極と前記容量線上の層間絶縁膜と、 前記半導体膜、前記ゲイト絶縁膜及び該ゲイト絶縁膜上
の前記容量線で形成された第１の補助容量と、 前記容量線、該容量線の陽極酸化物及び該陽極酸化物上
の前記画素電極で形成された第２の補助容量とを有し、 前記容量線は、前記ゲイト電極と同じ層の配線であり、 前記画素電極は、パッシベーション膜および層間絶縁物
をエッチングした部分 で、前記容量線の陽極酸化物に接
することを特徴とするアクティブマトリクス装置。2. A pixel electrode on a substrate, a capacitor line between the substrate and the pixel electrode, and a series connected to the pixel electrode on the substrate, and sandwiched between the pair of impurity regions and the pair of impurity regions. Semiconductor film including a pair of low-concentration impurity regions, a gate insulating film on the semiconductor film, and two N electrodes each having a gate electrode on the gate insulating film.
A channel-type thin film transistor; sidewalls on respective side surfaces of the gate electrode and the capacitor line; an interlayer insulating film on the gate electrode and the capacitor line; and the semiconductor film, the gate insulating film, and the gate insulating film. A first auxiliary capacitance formed by a capacitance line; a second auxiliary capacitance formed by the capacitance line, an anodic oxide of the capacitance line, and the pixel electrode on the anodic oxide; The line is a wiring of the same layer as the gate electrode, and the pixel electrode is formed of a passivation film and an interlayer insulator.
An active matrix device, wherein a portion where is etched is in contact with the anodic oxide of the capacitance line. 【請求項３】 基板上の画素電極と、 前記基板と前記画素電極の間の容量線と、 前記画素電極に直列に接続され、ソース領域とドレイン
領域と該ソース領域とドレイン領域に挟まれた一対の低
濃度不純物領域を含む半導体膜、該半導体膜上のゲイト
絶縁膜及び該ゲイト絶縁膜上のゲイト電極を有する二つ
のＮチャネル型薄膜トランジスタと、 前記二つのＮチャネル型薄膜トランジスタのそれぞれの
ゲイト電極に接続されたゲイト線と、 直列に接続された前記二つのＮチャネル型薄膜トランジ
スタの一方のソース領域又はドレイン領域に接続された
信号線と、 前記半導体膜、前記ゲイト絶縁膜及び該ゲイト絶縁膜上
の前記容量線で形成された第１の補助容量と、 前記容量線、該容量線の陽極酸化物及び該陽極酸化物上
の前記画素電極で形成された第２の補助容量とを有し、 前記容量線は、前記ゲイト電極と同じ層の配線であり、 前記画素電極は、パッシベーション膜および層間絶縁物
をエッチングした部分で、前記容量線の陽極酸化物に接
することを特徴とするアクティブマトリクス装置。3. A pixel electrode on a substrate; a capacitor line between the substrate and the pixel electrode; and a source and drain region connected in series to the pixel electrode and sandwiched between the source and drain regions. A semiconductor film including a pair of low-concentration impurity regions, two N-channel thin film transistors including a gate insulating film on the semiconductor film and a gate electrode on the gate insulating film; and respective gate electrodes of the two N-channel thin film transistors A signal line connected to one of a source region or a drain region of the two N-channel thin-film transistors connected in series; the semiconductor film; and the gate insulating film. A first auxiliary capacitance formed by the capacitance line on the gate insulating film; and a capacitance line, an anodic oxide of the capacitance line, and the pixel electrode on the anodic oxide. And a second auxiliary capacitor that is, the capacitor line is a wiring of the same layer as the gate electrode, the pixel electrode, a passivation film and an interlayer insulator
An active matrix device, wherein a portion where is etched is in contact with the anodic oxide of the capacitance line. 【請求項４】 基板上の画素電極と、 前記画素電極に直列に接続され、一対の不純物領域と該
一対の不純物領域に挟まれた一対の低濃度不純物領域を
含む前記基板上の半導体膜、該半導体膜上のゲイト絶縁
膜及び該ゲイト絶縁膜上のゲイト電極を有する第１のＮ
チャネル型薄膜トランジスタ及び第２のＮチャネル型薄
膜トランジスタと、 前記第１のＮチャネル型薄膜トランジスタ及び前記第２
のＮチャネル型薄膜トランジスタの一方と接続された信
号線と、 前記半導体膜の一部の上の容量線と、 前記半導体膜、前記ゲイト絶縁膜及び該ゲイト絶縁膜上
の前記容量線で形成された第１の補助容量と、 前記容量線、該容量線の陽極酸化物及び該陽極酸化物上
の前記画素電極で形成された第２の補助容量とを有し、 前記容量線は、前記ゲイト電極と同じ層の配線であり、 前記画素電極は、パッシベーション膜および層間絶縁物
をエッチングした部分で、前記容量線の陽極酸化物に接
することを特徴とするアクティブマトリクス装置。4. A semiconductor film on the substrate, comprising: a pixel electrode on the substrate; a pair of impurity regions connected in series to the pixel electrode, and a pair of low-concentration impurity regions sandwiched between the pair of impurity regions; A first N having a gate insulating film on the semiconductor film and a gate electrode on the gate insulating film;
A channel type thin film transistor and a second N channel type thin film transistor; the first N channel type thin film transistor and the second
A signal line connected to one of the N-channel type thin film transistors, a capacitor line on a part of the semiconductor film, the semiconductor film, the gate insulating film, and the capacitor line on the gate insulating film. A first auxiliary capacitance; a second auxiliary capacitance formed by the capacitance line, an anodic oxide of the capacitance line, and the pixel electrode on the anodic oxide; Wherein the pixel electrode comprises a passivation film and an interlayer insulator.
An active matrix device, wherein a portion where is etched is in contact with the anodic oxide of the capacitance line. 【請求項５】 前記容量線は一定の電圧に維持されてい
ることを特徴とする請求項１ないし４のいずれか１項に
記載のアクティブマトリクス装置。5. The active matrix device according to claim 1, wherein the capacitance line is maintained at a constant voltage.