JP4112168B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置（液晶モジュールを搭載）に代表される装置およびその様な装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００６】
【発明が解決しようとする課題】
従来、上記ＴＦＴのゲート配線材料としてアルミニウムを用いてＴＦＴを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。そこで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場合、画面サイズが大面積化すると配線抵抗が高くなる等の問題が発生し、消費電力の増大等を引き起こしていた。
【０００７】
そこで、本発明は、大画面化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
本発明は、画素部のソース配線の表面をメッキ処理して配線の低抵抗化を図るものである。なお、本発明において、画素部のソース配線は、駆動回路部のソース配線とは異なる工程で作製する。また、端子部の電極においても同様にメッキ処理して低抵抗化を図る。
【０００９】
本発明においては、メッキ処理する前の配線をゲート電極と同じ材料で形成し、その配線の表面をメッキ処理してソース配線を形成することが望ましい。また、メッキ処理する材料膜は、ゲート電極よりも電気抵抗が低いものを用いることが望ましい。従って、メッキ処理により画素部のソース配線は低抵抗な配線となる。
【００１０】
また、駆動回路は、全てｎチャネル型ＴＦＴからなるＮＭＯＳ回路で形成し、画素部のＴＦＴもｎチャネル型ＴＦＴで形成する。
【００１１】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、図１０（Ａ）に示したようにエンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、図１０（Ｂ）に示したようにエンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【００１２】
エンハンスメント型とデプレッション型とを作り分けるには、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を適宜、添加すればよい。
【００１３】
また、表示面積が小型である表示装置において、ｎチャネル型ＴＦＴからなるＮＭＯＳ回路で駆動回路を形成した場合、ＣＭＯＳ回路と比べて消費電力が大きくなってしまう。しかし、本発明は、表示面積が大型である場合に特に有効なものであり、表示面積が大型である据え置き型のモニターまたはテレビにおいて消費電力は問題にはならない。また、ゲート側の駆動回路を全てＮＭＯＳ回路で形成する場合には問題ないが、ソース側の駆動回路に関しては全てＮＭＯＳ回路で形成するよりも、一部を外付けのＩＣ等で形成するほうが高速駆動可能となるため望ましい。
【００１４】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線を有する第１のｎチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置である。
【００１５】
また、前記低抵抗な材料膜は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料膜であることを特徴としている。
【００１６】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理されたソース配線を有する第１のｎチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
メッキ処理された端子部と、を有することを特徴とする半導体装置である。
【００１７】
また、前記端子部の表面と前記画素部のソース配線の表面は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなる薄膜で覆われていることを特徴としている。
【００１８】
また、上記各構成において、前記端子部と前記画素部のソース配線は同時、あるいは別々ににメッキ処理されたものであることを特徴としている。
【００１９】
また、上記各構成において、前記メッキ処理されたソース配線は、ゲート電極と同じ工程で得られた配線をメッキ処理したものであることを特徴としている。
【００２０】
また、上記各構成において、前記メッキ処理されたソース配線は、ゲート電極より低抵抗な材料からなる配線をメッキ処理したものであることを特徴としている。また、ゲート電極より低抵抗な材料からなる配線は、スパッタ法を用いて成膜した後パターニングを行って形成すればよいが、印刷法により形成してもよい。印刷法で形成する場合、マスク数を低減することができる。
【００２１】
また、上記各構成において、前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されたことを特徴としている。
【００２２】
また、上記各構成において、前記第１のｎチャネル型ＴＦＴは、ゲート電極と、該ゲート電極と重なるチャネル形成領域とを有し、該チャネル形成領域の幅と前記ゲート電極の幅が同一であることを特徴としている。
【００２３】
また、上記各構成において、前記第１のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としている。また、前記第１のｎチャネル型ＴＦＴは、３つのチャネル形成領域を有していることが望ましい。
【００２４】
また、上記各構成において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としている。
【００２５】
また、上記各構成において、前記ｎチャネル型ＴＦＴの不純物領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としている。
【００２６】
また、上記各構成において、請求項１乃至１５のいずれか一において、前記第１のｎチャネル型ＴＦＴは、複数のチャネル形成領域を有していることが望ましい。
【００２７】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる電極を囲んで少なくとも表面の一部が低抵抗な材料膜に覆われた端子部を有することを特徴とする半導体装置である。この低抵抗な材料膜は、前記ゲート電極の材料よりも電気抵抗が低いものである。
【００２８】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる電極を囲んで少なくとも表面の一部が低抵抗な材料膜に覆われた端子部と、
前記ゲート電極と同じ材料からなる配線を囲んで、前記ゲート電極よりも低抵抗な材料膜に覆われた配線とを有することを特徴とする半導体装置。
【００２９】
また、上記構成において、前記配線は、ソース配線であることを特徴としている。
【００３０】
また、上記各構成に記載された半導体装置とは、透過型の液晶モジュール、あるいは、反射型の液晶モジュールであることを特徴としている。
【００３１】
また、上記構造を実現するための発明の構成は、
絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
前記画素部のソース配線及び前記端子部の表面にメッキを施す工程と、
前記画素部のソース配線及び前記端子部を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００３２】
また、上記構造を実現するための他の発明の構成は、
絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
前記画素部のソース配線の表面にメッキを施す工程と、
前記端子部の表面にメッキを施す工程と、
前記画素部のソース配線及び前記端子部を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００３３】
また、上記各作製方法において、前記画素部のソース配線及び前記端子部は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなることを特徴としている。
【００３４】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ２レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。
【００３５】
また、ｎチャネル型ＴＦＴに代えて、ｐチャネル型ＴＦＴで全ての回路を形成してもよい。
【００３６】
本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線を有する第１のｐチャネル型ＴＦＴを備えた画素部と、
第２のｐチャネル型ＴＦＴと第３のｐチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置である。
【００３７】
本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理されたソース配線を有する第１のｐチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｐチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
メッキ処理された端子部と、を有することを特徴とする半導体装置である。
【００３８】
上記ｐチャネル型ＴＦＴを用いた場合、前記第２のｐチャネル型ＴＦＴ及び前記第３のｐチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路を形成する。
【００３９】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００４０】
まず、基板上に下地絶縁膜を形成した後、第１のフォトリソグラフィ工程によって所望の形状の半導体層を形成する。
【００４１】
次いで、半導体層を覆う絶縁膜（ゲート絶縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第２の導電膜を積層形成する。これらの積層膜を第２のフォトリソグラフィ工程により第１のエッチング処理を行い、第１の導電層及び第２の導電層からなるゲート電極と、画素部のソース配線と、端子部の電極とを形成する。なお、本発明においては、先にゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
【００４２】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、半導体にｎ型を付与する不純物元素（リン等）を添加して自己整合的にｎ型の不純物領域（高濃度）を形成する。
【００４３】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、エッチング条件を変えて第２のエッチング処理を行い、テーパー部を有する第１の導電層（第１の幅）と第２の導電層（第２の幅）を形成する。なお、第１の幅は第２の幅より大きく、ここでの第１の導電層と第２の導電層からなる電極がｎチャネル型ＴＦＴのゲート電極（第１のゲート電極）となる。
【００４４】
次いで、レジストマスクを除去した後、前記第２の導電層をマスクとし、前記第１導電層のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加する。ここで、第２の導電層の下方にはチャネル形成領域が形成され、第１の導電層の下方にはチャネル形成領域から離れるにつれて不純物濃度が徐々に増加する不純物領域（低濃度）を形成する。
【００４５】
この後、画素部のＴＦＴのオフ電流を低減するためにテーパー部を選択的に除去する。図１７に示すマスクを重ねた状態でドライエッチング処理を行って画素部のゲート電極のテーパー部のみを除去すればよい。特に、テーパー部を選択的に除去しなくともよいが、除去しない場合は、図１４に示したように、トリプルゲート構造としてオフ電流を低減することが望ましい。
【００４６】
次いで、各半導体層に添加した不純物元素の活性化を行った後、メッキ処理（電解メッキ法）を行い、画素部のソース配線の表面と、端子部の電極の表面に金属膜を形成する。メッキ法は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、前記ゲート電極より低抵抗な材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。銅は電気抵抗が非常に低いため本発明のソース配線の表面を覆う金属膜に最適である。このように本発明では画素部のソース配線を低抵抗な金属材料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
【００４７】
また、メッキ法において形成される金属膜の膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。
【００４８】
本発明においては、表面に形成された金属膜をも含めてソース配線と呼ぶ。
【００４９】
次いで、層間絶縁膜の形成を行い、透明導電膜の形成を行う。次いで、透明導電膜を第３のフォトリソグラフィ法によりパターニングを行い、画素電極を形成する。次いで、第４のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達するコンタクトホールとを形成する。
【００５０】
次いで、低抵抗な金属材料からなる導電膜を形成し、第５のフォトリソグラフィ工程によりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極と不純物領域とを接続する電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ソース領域）と電気的に接続されている。また、画素電極に接続する電極は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ドレイン領域）と電気的に接続されている。
【００５１】
こうして、合計５回のフォトリソグラフィ工程、即ち、５枚のマスク数で画素ＴＦＴ（ｎチャネル型ＴＦＴ）を有する画素部と、図１０（Ａ）に示すようなＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回路とを備えた素子基板を形成することができる。なお、ここでは透過型の表示装置を作製する例を示したが画素電極に反射性の高い材料を用い、反射型の表示装置を作製することも可能である。反射型の表示装置を作製する場合は、ゲート配線と同時に形成することができるため、４枚のマスク数で素子基板を形成することができる。
【００５２】
また、エンハンスメント型とデプレッション型とを組み合わせて図１０（Ｂ）に示すようなＥＤＭＯＳ回路を形成する場合、導電膜を形成する前に予めマスクを形成して、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を選択的に添加すればよい。この場合には、６枚のマスク数で素子基板を形成することができる。
【００５３】
また、ここではゲート電極と同時に画素部のソース配線、端子部の電極を作成した例を示したが、別々に形成してもよい。例えば、各半導体層に不純物元素を添加した後、ゲート電極を保護する絶縁膜を形成し、各半導体層に添加した不純物元素の活性化を行い、さらに絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース配線と、端子部の電極とを同時に形成してもよい。こうして得られた画素部のソース配線と端子部の電極とをメッキ処理する。また、マスク数を低減するために、印刷法により画素部のソース配線を形成してもよい。
【００５４】
また、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用い、全ての駆動回路を全てｐチャネル型ＴＦＴからなるＰＭＯＳ回路で形成し、画素部のＴＦＴもｐチャネル型ＴＦＴで形成してもよい。
【００５５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
ここでは、同一基板上に画素部（ｎチャネル型ＴＦＴ）と、画素部の周辺に設ける駆動回路のＮＭＯＳ回路を構成するＴＦＴ（ｎチャネル型ＴＦＴからなるＥＥＭＯＳ回路）を同時に作製する方法について図１〜図１０を用いて説明する。
【００５７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有していれば特に限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００５８】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００５９】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００６０】
また、半導体層１０２〜１０５を形成した後、エンハンスメント型とデプレッション型とを作り分けるために微量な不純物元素（ボロンまたはリン）のドーピングを適宜行ってもよい。
【００６１】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６２】
また、図１６にレーザー照射の様子について簡略に示した。レーザー光源１１０１から出射されたレーザー光は、光学系１１０２及びミラー１１０３によって大型基板に照射する。なお、大型基板上の矢印はレーザー光の走査方向を示している。図１６は、６５０×５５０ｍｍの大型基板１１０５に多面取り、ここでは６個の１２．１インチを形成する例を示した。
【００６３】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６４】
次いで、図１（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７ａと、膜厚１００〜４００ｎｍの第２の導電膜１０７ｂとを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０７ｂを積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００６５】
なお、本実施例では、第１の導電膜１０７ａをＴａＮ、第２の導電膜１０７ｂをＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００６６】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０８ａ〜１１２ａを形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００６７】
この後、レジストからなるマスク１０８ａ〜１１２ａを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６８】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【００６９】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１７（第１の導電層１１３ａ〜１１７ａと第２の導電層１１３ｂ〜１１７ｂ）を形成する。（図１（Ｂ））ここでのチャネル長方向における第１の導電層の幅は、上記実施の形態に示した第１の幅に相当する。図示しないが、ゲート絶縁膜となる絶縁膜１０６のうち、第１の形状の導電層１１３〜１１７で覆われない領域は１０〜２０nm程度エッチングされ薄くなった領域が形成される。
【００７０】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にｎ型の不純物領域（高濃度）１１８〜１２１が形成される。不純物領域１１８〜１２１には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜１０６であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜１０６との選択比が高いので膜減りを抑えることができる。
【００７２】
この第２のエッチング処理により第２の導電層（Ｗ）のテーパー角は７０°となった。この第２のエッチング処理により第２の導電層１２２ｂ〜１２６ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層１２２ａ〜１２６ａを形成する。また、第２のエッチング処理によりレジストからなるマスク１０８ａ〜１１２ａは、レジストからなるマスク１０８ｂ〜１１２ｂに形状が変形する。（図１（Ｄ））図示しないが、実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。また、ここでのチャネル長方向における第２の導電層の幅が実施の形態に示した第２の幅に相当する。
【００７３】
なお、第１の導電層１２２ａと第２の導電層１２２ｂとで形成された電極は、後の工程で形成されるＮＭＯＳ回路のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層１２５ａと第２の導電層１２５ｂとで形成された電極は、後の工程で形成される保持容量の一方の電極となる。
【００７４】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、この場合、絶縁膜１０６のうち、第１の形状の導電層１２２〜１２６で覆われない領域は５０nm程度エッチングされ薄くなった領域が形成される。
【００７５】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図２（Ａ）の状態を得る。ドーピングは第２の導電層１２２ｂ〜１２５ｂを不純物元素に対するマスクとして用い、第１の導電層におけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる不純物領域（低濃度）１２７〜１３６を自己整合的に形成する。この不純物領域１２７〜１３６へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層におけるテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層におけるテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。即ち、この第２のドーピング処理により濃度分布が形成される。また、不純物領域（高濃度）１１８〜１２１にも不純物元素がさらに添加され、不純物領域（高濃度）１３７〜１４５を形成する。
【００７６】
なお、本実施例ではテーパ−部の幅（チャネル長方向の幅）は少なくとも０．５μｍ以上であることが好ましく、１．５μｍ〜２μｍが限界である。従って、膜厚にも左右されるが濃度勾配を有する不純物領域（低濃度）のチャネル長方向の幅も１．５μｍ〜２μｍが限界となる。また、ここでは、不純物領域（高濃度）と不純物領域（低濃度）とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と不純物領域（低濃度）との明確な境界もない。
【００７７】
次いで、後に画素部以外をマスク１４６で覆ったまま、第３のエッチング処理を行う。マスク１４６としては、金属板、ガラス板、セラミック板、セラミックガラス板を用いればよい。このマスク１４６の上面図を図１７に示した。この第３のエッチング処理では、マスク１４６で重なっていない領域の第１の導電層のテーパー部を選択的にドライエッチングして、半導体層の不純物領域と重なる領域がなくなるようにする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ3のガス流量比を８０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを３０秒行った。基板側（試料ステージ）にも５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層１２４ｃ、１２６ｃが形成される。（図２（Ｂ））
【００７８】
本実施例では第３のエッチング処理を行う例を示したが、第３のエッチング処理を行う必要がなければ、特に行う必要はない。
【００７９】
次いで、図２（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８０】
また、図示しないが、この活性化処理により不純物元素が拡散してｎ型の不純物領域（低濃度）と不純物領域（高濃度）との境界がほとんどなくなる。
【００８１】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８２】
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を用いてもよい。
【００８３】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８４】
次いで、画素部のソース配線１２６の表面及び端子部の電極表面にメッキ処理を施す。図７（Ａ）にメッキ処理行った直後の上面図を示し、図７（Ｂ）にその断面図を示す。図７中、４００は端子部、４０１は外部端子と接続される電極を示している。また、図７は、簡略化のため、駆動回路部のＴＦＴを一つ示し、画素部においてはソース配線１２６のみを示した。本実施例では、銅メッキ液（ＥＥＪＡ製：ミクロファブ Ｃｕ２２００）を用いてメッキ処理を行った。また、このメッキの際、図１２にその一例を示したように、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、ダミーパターンでショートリングを形成してもよい。
【００８５】
次いで、画素のソース配線を覆う第１の層間絶縁膜１５５を形成する。第１の層間絶縁膜１５５としてはシリコンを主成分とする無機絶縁膜を用いればよい。
【００８６】
次いで、第１の層間絶縁膜１５５上に有機絶縁物材料から成る第２の層間絶縁膜１５６を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。
【００８７】
次いで、第２の層間絶縁膜上に透明導電膜からなる画素電極１４７をフォトマスクを用いてパターニングした。画素電極１４７とする透明導電膜は、例えばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【００８８】
次いで、フォトマスクを用いて第２絶縁膜を選択的にエッチングして、各不純物領域（１３７、１３８、１４９、１５０、１５１、１５３、１４４）に達するコンタクトホールと、画素部のソース配線１２６に達するコンタクトホールと、ゲート電極１２４に達するコンタクトホールと、電極１２５ｂに達するコンタクトホールを形成する。
【００８９】
次いで、不純物領域（１３７、１３８、１４９、１５０）とそれぞれ電気的に接続する電極１５７〜１６０及び駆動回路のソース配線と、不純物領域１４４及び不純物領域１５３と電気的に接続する電極１５０、１６３と、ソース領域となる不純物領域１５１と画素部のソース配線１２６とを電気的に接続する電極（接続電極）１６１と、ゲート電極１２４と電気的に接続するゲート配線１６２と、電極１２５ｂと電気的に接続する容量配線１６９を形成する。
【００９０】
また、画素電極１４７は、画素電極１４７と接して重なる電極１６３によって画素ＴＦＴ２０６の不純物領域１５３と電気的に接続され、画素電極１４７と接して重なる電極１５０によって保持容量２０７の不純物領域１４４と電気的に接続される。
【００９１】
また、本実施例では画素電極を形成した後に電極１５０、１６３を形成した例を示したが、コンタクトホールを形成し、電極を形成した後、その電極と重なるように透明導電膜からなる画素電極を形成してもよい。
【００９２】
また、保持容量２０７の一方の電極として機能する不純物領域１３５、１３６、１４４、１４５には、それぞれｎ型を付与する不純物元素が添加されている。保持容量２０７は、絶縁膜１０６を誘電体として、容量配線１６９と接続された電極１２５ａ、１２５ｂと、半導体層とで形成している。
【００９３】
以上の様にして、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４からなるＮＭＯＳ回路２０２を含む駆動回路２０１と、ｎチャネルＴＦＴからなる画素ＴＦＴ２０６及び保持容量２０７とを有する画素部２０５とを同一基板上に形成することができる。（図３（Ｂ））本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００９４】
なお、本実施例では、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４を用いて図１０（Ａ）に示すＥＥＭＯＳ回路を構成している。
【００９５】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図３（Ｂ）に対応する部分には同じ符号を用いている。図３（Ｂ）中の鎖線Ａ−Ａ’は図４中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図３（Ｂ）中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。また、図４は画素のソース配線１２６を形成した直後の上面図を示している。
【００９６】
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極１４７の端部をソース配線１２６と重なるように配置形成させている。
【００９７】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚とすることができた。
【００９８】
こうして得られたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００９９】
図３（Ｂ）の状態のアクティブマトリクス基板を得た後、図３（Ｂ）のアクティブマトリクス基板上に配向膜３０１を形成しラビング処理を行う。なお、本実施例では配向膜３０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１００】
次いで、対向基板３００を用意する。この対向基板には、着色層３０２、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。このカラーフィルタと遮光層とを覆う平坦化膜３０４を設けた。次いで、平坦化膜３０４上に透明導電膜からなる対向電極３０５を画素部に形成し、対向基板の全面に配向膜３０６を形成し、ラビング処理を施した。
【０１０１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材３０７で貼り合わせる。シール材３０７にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３０８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料３０８には公知の液晶材料を用いれば良い。そして、アクティブマトリクス基板または対向基板を所望の形状に分断する。ここでメッキ処理のために設けられたダミーパターンを分断する。
【０１０２】
図８（Ａ）に分断後の上面図を示し、点線Ｄ−Ｄ’で切断した断面図を図８（Ｂ）に示す。図８中、４００は端子部、４０１は外部端子と接続される電極を示している。また、図８は、簡略化のため、駆動回路部のＴＦＴを一つ示し、画素部においてはソース配線１２６のみを示した。また、電極４０１は、配線１５７〜１６０と電気的に接続されている。端子部４００においては、メッキ処理された電極４０１の一部が露呈し、ＩＴＯからなる透明導電膜４０４が形成されている状態となっている。
【０１０３】
さらに、公知の技術を用いて偏光板３０９等を適宜設けた。そして、公知の技術を用いて端子部のうち露呈している部分にＦＰＣを貼りつけた。図８（Ｃ）にＦＰＣ４０５の接着後の断面図を示した。
【０１０４】
こうして得られた液晶モジュールの構成を図９の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【０１０５】
図９で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）３１１を貼り付ける外部入力端子３０９、外部入力端子と各回路の入力部までを接続する配線３１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板３００とがシール材３０７を介して貼り合わされている。
【０１０６】
ゲート配線側駆動回路２０１ａと重なるように対向基板側に遮光層３０３ａが設けられ、ソース配線側駆動回路２０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部２０５上の対向基板側に設けられたカラーフィルタ３０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１０７】
ここでは、カラー化を図るためにカラーフィルタ３０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１０８】
また、カラーフィルタにおいて隣り合う画素の間には遮光層３０３が設けられており、表示領域以外の箇所を遮光している。また、駆動回路を覆う領域にも遮光層を設けてもよい。駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１０９】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１１０】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１１１】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。この液晶モジュールを組み込んで、バックライト３１０、導光板３１１を設け、カバー３１２で覆えば、図６に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー３１２と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。
【０１１２】
［実施例２］
実施例１に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１１３】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１１４】
ここでＥＥＭＯＳ回路の例を図１０（Ａ）に、ＥＤＭＯＳ回路の例を図１０（Ｂ）に示す。図１０（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１０（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１１５】
なお、図１０（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１１６】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図１０（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図１１に示す。図１１において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図１１（Ｂ）に示すように、図１０（Ａ）に示したＥＥＭＯＳ回路もしくは図１０（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１１７】
なお、本実施例は実施例１と自由に組み合わせることができる。
【０１１８】
［実施例３］
本発明は、画素部のソース配線を駆動回路のソース配線と異なる工程で形成することを特徴としている。本実施例では従来との相違点について図１２を用い詳しく説明する。なお、図１２において、簡略化のため画素部のソース配線９１は３本、ゲート配線９２は３本のみ示した。また、画素部のソース配線９１は互いに平行な帯状でその間隔は画素ピッチに等しい。
【０１１９】
なお、図１２はデジタル駆動を行うためのブロック構成である。本実施例では、ソース側駆動回路９３、画素部９４及びゲート側駆動回路９５を有している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称である。
【０１２０】
ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１２１】
また、本実施例において、図１２に示すように、ソース側駆動回路９３と画素部９４の間にコンタクト部が存在している。これは、ソース側駆動回路のソース配線と画素部のソース配線９１が異なるプロセスで形成されるためである。本発明では画素部のソース配線は、ゲート電極と同じ材料を用いた配線に対してメッキ処理を行って低抵抗な材料で覆うためにソース側駆動回路のソース配線とは異なるプロセスで形成している。
【０１２２】
また、メッキ処理を行うために画素部のソース配線は全て同電位となるように配線パターンで繋がれ、メッキ処理用の電極が設けられている。また、端子部も同様に配線パターンで繋がれて、メッキ処理用の電極が設けられている。図１２では、メッキ処理用の電極を別々に設けたが、さらに配線パターンで接続して一つの電極で一度にメッキ処理してもよい。また、図１２中の点線が基板の分断ラインとなっており、メッキ処理後に切断する箇所を示している。
【０１２３】
また、画素部９４は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。また、画素部９４は、ゲート側駆動回路と接続しているゲート配線９２が互いに平行に多数設けられている。また、端子部もゲート電極と同じ材料を用いた電極に対してメッキ処理を行って低抵抗な材料で覆うことが望ましい。
【０１２４】
なお、画素部９４を挟んでゲート側駆動回路９５の反対側にもゲート側駆動回路を設けても良い。
【０１２５】
また、アナログ駆動させる場合は、ラッチ回路の代わりにサンプリング回路を設ければよい。
【０１２６】
なお、本実施例は実施例１または実施例２と自由に組み合わせることができる。
【０１２７】
［実施例４］
実施例１ではテーパー部を選択的にエッチングする例を示したが、本実施例はエッチングしない例を示す。なお、画素部が異なるだけであるので図１３では画素部のみを図示した。
【０１２８】
本実施例は、実施例１の図２（Ｂ）の第３のエッチング処理を行わない例である。図１３（Ａ）において、画素ＴＦＴ７０９のゲート電極は、図１３（Ａ）と同様に透明導電膜からなる画素電極７００を形成する。
【０１２９】
図１３（Ａ）は、実施例１とゲート電極の構造が異なっており、第１の導電層７０７、７０８はテーパー部を有している。従って、第１の導電層７０７は絶縁膜を挟んで不純物領域と重なっている。
【０１３０】
なお、テーパー部を有する第１の導電層７０７、７０８は、実施例１の第１の導電層１２４ａに相当する。
【０１３１】
また、図１３（Ｂ）は、トリプルゲート構造とした例である。図１３（Ｂ）において、第１の導電層８０４は絶縁膜を挟んで不純物領域８０３、８０５と重なり、第１の導電層８０７は絶縁膜を挟んで不純物領域８０６、８０８と重なり、第１の導電層８１０は絶縁膜を挟んで不純物領域８０９、８１１と重なる。
【０１３２】
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極の幅を細くする、例えば１．５μｍとすることによってさらにオフ電流を低減してもよい。
【０１３３】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。
【０１３４】
［実施例５］
実施例１では透過型の液晶表示装置に用いるアクティブマトリクス基板の作製例を示したが、本実施例は反射型の例を示す。なお、画素部が異なるだけであるので図１４では画素部のみを図示した。
【０１３５】
基板としては、ガラス基板、石英基板、プラスチック基板を用いることができる。さらに、本実施例は、反射型であるので特に限定されず、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものも用いることができる。
【０１３６】
図１４は、実施例１に従って、メッキ処理してソース配線１４０１を得て、第２の層間絶縁膜を形成した後、フォトマスクを用いてパターニングし、コンタクトホールを形成し、各電極及びゲート配線、画素電極１４０６を形成した例である。画素電極１４０６は、不純物領域１５３と電気的に接続する。これらの電極及び画素電極１４０６の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性に優れた材料を用いる。なお、図１４において、画素ＴＦＴ１４０２は、ダブルゲート構造であり、ゲート電極１４０３、１４０４と絶縁膜を間に挟んで重なるチャネル形成領域を２つ有している。
【０１３７】
図１４の構造を得る作製方法では、画素電極とゲート配線を同時に作製することができるので、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚とすることができた。
【０１３８】
なお、本実施例は実施例２と自由に組み合わせることができる。
【０１３９】
［実施例６］
本実施例では、実施例１とは異なる工程でソース配線を形成する例を図１５に示す。
【０１４０】
図１５（Ａ）は、画素部のソース配線９０３のメッキを行った後、層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、端子部９００のメッキを行う例である。
【０１４１】
まず、駆動回路部のゲート電極９０２と同一工程で端子部の電極９０１を形成する。この電極と同じ工程でソース配線９０３を形成する。まず、画素部のソース配線９０３だけを選択的にメッキ処理を行う。その後、層間絶縁膜を形成し、コンタクトホールを形成する。このコンタクトホールを形成する際に端子部９００の電極９０１の一部が露呈するようにする。次いで、端子部の電極９０１の露呈した領域のみをメッキ処理してメッキ膜９０４を形成する。その後、引き出し配線やソース配線やドレイン配線を形成する。以降の工程は実施例１に従って図１５（Ａ）に示す構造を形成すればよい。
【０１４２】
ただし、半導体層に含まれる不純物元素の活性化はメッキ膜９０４の形成前に行うことが好ましい。
【０１４３】
また、実施例１と同様に、メッキの際、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、これらのダミーパターンでショートリングを形成してもよい。
【０１４４】
図１５（Ｂ）は、図１５（Ａ）とは異なる工程でメッキを行う一例を示す。本実施例では、ゲート電極１００２を形成すると同時にソース配線１００３を形成しない例である。
【０１４５】
ゲート電極１００２を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素の活性化を行い、絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース配線１００３と、端子部の電極１００１とを同時に形成する。このように本発明では画素部のソース配線を低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることができる。また、マスク数を低減するために、印刷法によりソース配線を形成してもよい。
【０１４６】
次いで、メッキ処理（電解メッキ法）を行い、画素部のソース配線１００３の表面と、端子部の電極１００１の表面に金属膜を形成する。以降の工程は実施例１に従って図１５（Ｂ）に示す構造を形成すればよい。
【０１４７】
図１５（Ｃ）は、図１５（Ａ）とは異なる工程でソース配線の形成を行う一例を示す。
【０１４８】
本実施例では、印刷法によりソース配線を形成する。画素のソース配線の位置精度を向上させるために導電層を設けた。
【０１４９】
本実施例では、ゲート電極と同じ工程で、導電層９０５ａ、９０５ｂを形成した。次いで、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高抵抗化を抑えた。次いで、導電層の間を埋めるように、印刷法を用いてソース配線を形成した。また、ソース配線に沿って導電層を設けることによって印刷法（スクリーン印刷）で発生しやすい断線を防ぐことができる。以降の工程は実施例１に従って図１５（Ｃ）に示す構造を形成すればよい。
【０１５０】
スクリーン印刷は、例えば金属粒子（Ａｇ、Ａｌ等）を混ぜたペースト（希釈剤）またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
【０１５１】
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
【０１５２】
以上のように様々な方法で画素部のソース配線を形成することができる。
【０１５３】
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０１５４】
［実施例７］
本実施例では、トリプルゲート構造とした場合において、画素の上面図の一例を図１８に示す。
【０１５５】
図１８中、１２０１は半導体層、１２０２はゲート電極、１２０３は容量電極、１２０４はソース配線、１２０５はゲート配線、１２０６は容量電極と接続された容量配線、１２０７は半導体層とソース配線とを接続する電極、１２０９は画素電極、１２０８は半導体層と画素電極とを接続する電極である。
【０１５６】
本実施例において、半導体層１２０１を覆う絶縁膜上に同一工程でゲート電極１２０２と容量電極１２０３を形成する。ソース配線１２０４はこれらの電極と同じ工程または別の工程で形成する。本実施例では、半導体層の不純物元素の添加やその活性化処理の後、別の工程でゲート絶縁膜上に形成し、表面にメッキ処理を行って配線の低抵抗化を図った。また、本実施例において、ゲート電極１２０２、容量電極１２０３、ソース配線１２０４を覆う層間絶縁膜上にゲート配線１２０５、容量配線１２０６、電極１２０７、１２０８を同一工程で形成する。また、層間絶縁膜上に形成された透明導電膜からなる画素電極１２０９と一部接して重ねて電極１２０８が設けられている。また、図１８に示したように上面から見て、電極１２０８は、電極１２０７との間に容量配線１２０６が配置されている。
【０１５７】
ゲート電極１２０２はゲート絶縁膜を間に挟んで半導体層１２０１と３箇所で重なっており、トリプルゲート構造となっている。ゲート電極近傍の断面図は、図１４とほぼ同一であるのでここでは説明を省略する。
【０１５８】
図１４では、画素部の容量を画素ＴＦＴとは異なる半導体層で形成した例であったが、図１８では、画素ＴＦＴの半導体層の一部で容量を形成している。また、容量を稼ぐために絶縁膜の厚さを８０ｎｍ程度にまで薄くしてもよい。
【０１５９】
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極１２０２の幅を細くする、例えば１．５μｍとすることによってさらにオフ電流を低減してもよい。
【０１６０】
なお、本実施例は実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０１６１】
［実施例８］
本実施例では、実施例１における熱処理として、ＰＰＴＡ（Plural Pulse Thermal Annealing）を用いた例を示す。
【０１６２】
ＰＰＴＡとは、光源（ハロゲンランプ、メタルハライドランプ、高圧水銀ランプ、高圧ナトリウムランプ、キセノンランプ等）による加熱と、処理室内への冷媒（窒素、ヘリウム、アルゴン、クリプトン、キセノン等）の循環による冷却のサイクルを複数回繰り返し行う熱処理である。光源の一回あたりの発光時間は０．１〜６０秒、好ましくは０．１〜２０秒であり、光を複数回照射する。なお、光源はその電源と制御回路により、半導体膜の保持期間が０．５〜５秒となるようにパルス状に点灯させる。
【０１６３】
ＰＰＴＡにより、実際の加熱時間を短縮して半導体膜に選択的に吸収される光を片面側または両面側に設けられた光源から照射することにより、基板自体はそれほど加熱されることなく、半導体膜のみを選択的に加熱（昇温速度１００〜２００℃／秒）する。また、基板の温度上昇を抑えるために冷媒で周囲から冷却（降温速度５０〜１５０℃／秒）する。
【０１６４】
実施例１における熱処理のうち、活性化に用いた例を以下に示す。
【０１６５】
図２（Ｃ）に示す絶縁膜１５４を形成した後、ＰＰＴＡにより活性化を行う。パルス光はタングステンハロゲンランプを光源として基板の片面側または両面側から照射する。このとき、タングステンハロゲンランプの点滅に同期してＨｅの流量を増減させ、半導体膜を選択的に加熱する。
【０１６６】
このＰＰＴＡにより不純物元素が活性化するとともに、半導体層に含まれる結晶化に用いた金属元素をチャネル形成領域から不純物領域にゲッタリングすることができる。なお、不純物領域には、リンだけでなく、ｐ型を付与する不純物元素が添加されているとより効果的である。従って、第１のドーピングの後、ｐ型を付与するボロンを添加する工程を追加することが好ましい。また、ＰＰＴＡの処理室を１３．３Ｐａ以下の減圧状態として、酸化や汚染を防止してもよい。
【０１６７】
なお、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０１６８】
［実施例９］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１６９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９、図２０に示す。
【０１７０】
図１９（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７１】
図１９（Ｂ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７２】
図１９（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１７３】
図２０（Ａ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１７４】
図２０（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は対角が１０〜５０インチの表示部３１０３に適用することができる。
【０１７５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１７６】
【発明の効果】
本発明によりアクティブマトリクス型の液晶表示装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。画素部のソース配線の抵抗を大幅に低下させたため、例えば、対角４０インチや対角５０インチの大画面にも本発明は対応しうる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 画素の上面図を示す図。
【図５】 画素の上面図を示す図。
【図６】 アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図７】 端子部を示す図。
【図８】 端子部を示す図。
【図９】 液晶モジュールの外観を示す図。
【図１０】 ＮＭＯＳ回路の構成を示す図。
【図１１】 シフトレジスタの構成を示す図。
【図１２】 上面図を示す図。
【図１３】 画素部の断面を示す図。
【図１４】 画素部の断面を示す図。
【図１５】 端子部を示す図。
【図１６】 レーザー照射の様子を示す簡略図。
【図１７】 マスク１４６を示す図。
【図１８】 画素の上面図を示す図。
【図１９】 電子機器の一例を示す図。
【図２０】 電子機器の一例を示す図。
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置（液晶モジュールを搭載）に代表される装置およびその様な装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００６】
【発明が解決しようとする課題】
従来、上記ＴＦＴのゲート配線材料としてアルミニウムを用いてＴＦＴを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。そこで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場合、画面サイズが大面積化すると配線抵抗が高くなる等の問題が発生し、消費電力の増大等を引き起こしていた。
【０００７】
そこで、本発明は、大画面化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
本発明は、画素部のソース配線の表面をメッキ処理して配線の低抵抗化を図るものである。なお、本発明において、画素部のソース配線は、駆動回路部のソース配線とは異なる工程で作製する。また、端子部の電極においても同様にメッキ処理して低抵抗化を図る。
【０００９】
本発明においては、メッキ処理する前の配線をゲート電極と同じ材料で形成し、その配線の表面をメッキ処理してソース配線を形成することが望ましい。また、メッキ処理する材料膜は、ゲート電極よりも電気抵抗が低いものを用いることが望ましい。従って、メッキ処理により画素部のソース配線は低抵抗な配線となる。
【００１０】
また、駆動回路は、全てｎチャネル型ＴＦＴからなるＮＭＯＳ回路で形成し、画素部のＴＦＴもｎチャネル型ＴＦＴで形成する。
【００１１】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、図１０（Ａ）に示したようにエンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、図１０（Ｂ）に示したようにエンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【００１２】
エンハンスメント型とデプレッション型とを作り分けるには、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を適宜、添加すればよい。
【００１３】
また、表示面積が小型である表示装置において、ｎチャネル型ＴＦＴからなるＮＭＯＳ回路で駆動回路を形成した場合、ＣＭＯＳ回路と比べて消費電力が大きくなってしまう。しかし、本発明は、表示面積が大型である場合に特に有効なものであり、表示面積が大型である据え置き型のモニターまたはテレビにおいて消費電力は問題にはならない。また、ゲート側の駆動回路を全てＮＭＯＳ回路で形成する場合には問題ないが、ソース側の駆動回路に関しては全てＮＭＯＳ回路で形成するよりも、一部を外付けのＩＣ等で形成するほうが高速駆動可能となるため望ましい。
【００１４】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線を有する第１のｎチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置である。
【００１５】
また、前記低抵抗な材料膜は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料膜であることを特徴としている。
【００１６】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理されたソース配線を有する第１のｎチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
メッキ処理された端子部と、を有することを特徴とする半導体装置である。
【００１７】
また、前記端子部の表面と前記画素部のソース配線の表面は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなる薄膜で覆われていることを特徴としている。
【００１８】
また、上記各構成において、前記端子部と前記画素部のソース配線は同時、あるいは別々ににメッキ処理されたものであることを特徴としている。
【００１９】
また、上記各構成において、前記メッキ処理されたソース配線は、ゲート電極と同じ工程で得られた配線をメッキ処理したものであることを特徴としている。
【００２０】
また、上記各構成において、前記メッキ処理されたソース配線は、ゲート電極より低抵抗な材料からなる配線をメッキ処理したものであることを特徴としている。また、ゲート電極より低抵抗な材料からなる配線は、スパッタ法を用いて成膜した後パターニングを行って形成すればよいが、印刷法により形成してもよい。印刷法で形成する場合、マスク数を低減することができる。
【００２１】
また、上記各構成において、前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されたことを特徴としている。
【００２２】
また、上記各構成において、前記第１のｎチャネル型ＴＦＴは、ゲート電極と、該ゲート電極と重なるチャネル形成領域とを有し、該チャネル形成領域の幅と前記ゲート電極の幅が同一であることを特徴としている。
【００２３】
また、上記各構成において、前記第１のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としている。また、前記第１のｎチャネル型ＴＦＴは、３つのチャネル形成領域を有していることが望ましい。
【００２４】
また、上記各構成において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴としている。
【００２５】
また、上記各構成において、前記ｎチャネル型ＴＦＴの不純物領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としている。
【００２６】
また、上記各構成において、請求項１乃至１５のいずれか一において、前記第１のｎチャネル型ＴＦＴは、複数のチャネル形成領域を有していることが望ましい。
【００２７】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる電極を囲んで少なくとも表面の一部が低抵抗な材料膜に覆われた端子部を有することを特徴とする半導体装置である。この低抵抗な材料膜は、前記ゲート電極の材料よりも電気抵抗が低いものである。
【００２８】
また、本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、前記ゲート電極と同じ材料からなる電極を囲んで少なくとも表面の一部が低抵抗な材料膜に覆われた端子部と、
前記ゲート電極と同じ材料からなる配線を囲んで、前記ゲート電極よりも低抵抗な材料膜に覆われた配線とを有することを特徴とする半導体装置。
【００２９】
また、上記構成において、前記配線は、ソース配線であることを特徴としている。
【００３０】
また、上記各構成に記載された半導体装置とは、透過型の液晶モジュール、あるいは、反射型の液晶モジュールであることを特徴としている。
【００３１】
また、上記構造を実現するための発明の構成は、
絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
前記画素部のソース配線及び前記端子部の表面にメッキを施す工程と、
前記画素部のソース配線及び前記端子部を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００３２】
また、上記構造を実現するための他の発明の構成は、
絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１のゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の第１不純物領域を形成する工程と、
前記第１のゲート電極をエッチングしてテーパ−部を形成する工程と、
前記第１のゲート電極のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加してｎ型の第２不純物領域を形成する工程と、
前記画素部のソース配線の表面にメッキを施す工程と、
前記端子部の表面にメッキを施す工程と、
前記画素部のソース配線及び前記端子部を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００３３】
また、上記各作製方法において、前記画素部のソース配線及び前記端子部は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなることを特徴としている。
【００３４】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ２レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。
【００３５】
また、ｎチャネル型ＴＦＴに代えて、ｐチャネル型ＴＦＴで全ての回路を形成してもよい。
【００３６】
本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線を有する第１のｐチャネル型ＴＦＴを備えた画素部と、
第２のｐチャネル型ＴＦＴと第３のｐチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる配線を囲んで表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置である。
【００３７】
本明細書で開示する他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理されたソース配線を有する第１のｐチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｐチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
メッキ処理された端子部と、を有することを特徴とする半導体装置である。
【００３８】
上記ｐチャネル型ＴＦＴを用いた場合、前記第２のｐチャネル型ＴＦＴ及び前記第３のｐチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路を形成する。
【００３９】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００４０】
まず、基板上に下地絶縁膜を形成した後、第１のフォトリソグラフィ工程によって所望の形状の半導体層を形成する。
【００４１】
次いで、半導体層を覆う絶縁膜（ゲート絶縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第２の導電膜を積層形成する。これらの積層膜を第２のフォトリソグラフィ工程により第１のエッチング処理を行い、第１の導電層及び第２の導電層からなるゲート電極と、画素部のソース配線と、端子部の電極とを形成する。なお、本発明においては、先にゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
【００４２】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、半導体にｎ型を付与する不純物元素（リン等）を添加して自己整合的にｎ型の不純物領域（高濃度）を形成する。
【００４３】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、エッチング条件を変えて第２のエッチング処理を行い、テーパー部を有する第１の導電層（第１の幅）と第２の導電層（第２の幅）を形成する。なお、第１の幅は第２の幅より大きく、ここでの第１の導電層と第２の導電層からなる電極がｎチャネル型ＴＦＴのゲート電極（第１のゲート電極）となる。
【００４４】
次いで、レジストマスクを除去した後、前記第２の導電層をマスクとし、前記第１導電層のテーパ−部を通過させて半導体層にｎ型を付与する不純物元素を添加する。ここで、第２の導電層の下方にはチャネル形成領域が形成され、第１の導電層の下方にはチャネル形成領域から離れるにつれて不純物濃度が徐々に増加する不純物領域（低濃度）を形成する。
【００４５】
この後、画素部のＴＦＴのオフ電流を低減するためにテーパー部を選択的に除去する。図１７に示すマスクを重ねた状態でドライエッチング処理を行って画素部のゲート電極のテーパー部のみを除去すればよい。特に、テーパー部を選択的に除去しなくともよいが、除去しない場合は、図１４に示したように、トリプルゲート構造としてオフ電流を低減することが望ましい。
【００４６】
次いで、各半導体層に添加した不純物元素の活性化を行った後、メッキ処理（電解メッキ法）を行い、画素部のソース配線の表面と、端子部の電極の表面に金属膜を形成する。メッキ法は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、前記ゲート電極より低抵抗な材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。銅は電気抵抗が非常に低いため本発明のソース配線の表面を覆う金属膜に最適である。このように本発明では画素部のソース配線を低抵抗な金属材料で覆ったため、画素部の面積が大面積化しても十分に高速駆動させることができる。
【００４７】
また、メッキ法において形成される金属膜の膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。
【００４８】
本発明においては、表面に形成された金属膜をも含めてソース配線と呼ぶ。
【００４９】
次いで、層間絶縁膜の形成を行い、透明導電膜の形成を行う。次いで、透明導電膜を第３のフォトリソグラフィ法によりパターニングを行い、画素電極を形成する。次いで、第４のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達するコンタクトホールとを形成する。
【００５０】
次いで、低抵抗な金属材料からなる導電膜を形成し、第５のフォトリソグラフィ工程によりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極と不純物領域とを接続する電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ソース領域）と電気的に接続されている。また、画素電極に接続する電極は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ドレイン領域）と電気的に接続されている。
【００５１】
こうして、合計５回のフォトリソグラフィ工程、即ち、５枚のマスク数で画素ＴＦＴ（ｎチャネル型ＴＦＴ）を有する画素部と、図１０（Ａ）に示すようなＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回路とを備えた素子基板を形成することができる。なお、ここでは透過型の表示装置を作製する例を示したが画素電極に反射性の高い材料を用い、反射型の表示装置を作製することも可能である。反射型の表示装置を作製する場合は、ゲート配線と同時に形成することができるため、４枚のマスク数で素子基板を形成することができる。
【００５２】
また、エンハンスメント型とデプレッション型とを組み合わせて図１０（Ｂ）に示すようなＥＤＭＯＳ回路を形成する場合、導電膜を形成する前に予めマスクを形成して、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を選択的に添加すればよい。この場合には、６枚のマスク数で素子基板を形成することができる。
【００５３】
また、ここではゲート電極と同時に画素部のソース配線、端子部の電極を作成した例を示したが、別々に形成してもよい。例えば、各半導体層に不純物元素を添加した後、ゲート電極を保護する絶縁膜を形成し、各半導体層に添加した不純物元素の活性化を行い、さらに絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース配線と、端子部の電極とを同時に形成してもよい。こうして得られた画素部のソース配線と端子部の電極とをメッキ処理する。また、マスク数を低減するために、印刷法により画素部のソース配線を形成してもよい。
【００５４】
また、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用い、全ての駆動回路を全てｐチャネル型ＴＦＴからなるＰＭＯＳ回路で形成し、画素部のＴＦＴもｐチャネル型ＴＦＴで形成してもよい。
【００５５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
ここでは、同一基板上に画素部（ｎチャネル型ＴＦＴ）と、画素部の周辺に設ける駆動回路のＮＭＯＳ回路を構成するＴＦＴ（ｎチャネル型ＴＦＴからなるＥＥＭＯＳ回路）を同時に作製する方法について図１〜図１０を用いて説明する。
【００５７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、透光性を有していれば特に限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００５８】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００５９】
次いで、下地膜上に半導体層１０２〜１０５を形成する。半導体層１０２〜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０５を形成した。
【００６０】
また、半導体層１０２〜１０５を形成した後、エンハンスメント型とデプレッション型とを作り分けるために微量な不純物元素（ボロンまたはリン）のドーピングを適宜行ってもよい。
【００６１】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６２】
また、図１６にレーザー照射の様子について簡略に示した。レーザー光源１１０１から出射されたレーザー光は、光学系１１０２及びミラー１１０３によって大型基板に照射する。なお、大型基板上の矢印はレーザー光の走査方向を示している。図１６は、６５０×５５０ｍｍの大型基板１１０５に多面取り、ここでは６個の１２．１インチを形成する例を示した。
【００６３】
次いで、半導体層１０２〜１０５を覆うゲート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６４】
次いで、図１（Ａ）に示すように、ゲート絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜１０７ａと、膜厚１００〜４００ｎｍの第２の導電膜１０７ｂとを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０７ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０７ｂを積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００６５】
なお、本実施例では、第１の導電膜１０７ａをＴａＮ、第２の導電膜１０７ｂをＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００６６】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１０８ａ〜１１２ａを形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００６７】
この後、レジストからなるマスク１０８ａ〜１１２ａを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６８】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
【００６９】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１３〜１１７（第１の導電層１１３ａ〜１１７ａと第２の導電層１１３ｂ〜１１７ｂ）を形成する。（図１（Ｂ））ここでのチャネル長方向における第１の導電層の幅は、上記実施の形態に示した第１の幅に相当する。図示しないが、ゲート絶縁膜となる絶縁膜１０６のうち、第１の形状の導電層１１３〜１１７で覆われない領域は１０〜２０nm程度エッチングされ薄くなった領域が形成される。
【００７０】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１（Ｃ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１３〜１１６がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にｎ型の不純物領域（高濃度）１１８〜１２１が形成される。不純物領域１１８〜１２１には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを２５秒行った。基板側（試料ステージ）にも１０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は７．１であり、絶縁膜１０６であるＳｉＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、絶縁膜１０６との選択比が高いので膜減りを抑えることができる。
【００７２】
この第２のエッチング処理により第２の導電層（Ｗ）のテーパー角は７０°となった。この第２のエッチング処理により第２の導電層１２２ｂ〜１２６ｂを形成する。一方、第１の導電層は、ほとんどエッチングされず、第１の導電層１２２ａ〜１２６ａを形成する。また、第２のエッチング処理によりレジストからなるマスク１０８ａ〜１１２ａは、レジストからなるマスク１０８ｂ〜１１２ｂに形状が変形する。（図１（Ｄ））図示しないが、実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度後退する。また、ここでのチャネル長方向における第２の導電層の幅が実施の形態に示した第２の幅に相当する。
【００７３】
なお、第１の導電層１２２ａと第２の導電層１２２ｂとで形成された電極は、後の工程で形成されるＮＭＯＳ回路のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層１２５ａと第２の導電層１２５ｂとで形成された電極は、後の工程で形成される保持容量の一方の電極となる。
【００７４】
また、上記第２のエッチング処理において、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、この場合、絶縁膜１０６のうち、第１の形状の導電層１２２〜１２６で覆われない領域は５０nm程度エッチングされ薄くなった領域が形成される。
【００７５】
次いで、レジストからなるマスクを除去した後、第２のドーピング処理を行って図２（Ａ）の状態を得る。ドーピングは第２の導電層１２２ｂ〜１２５ｂを不純物元素に対するマスクとして用い、第１の導電層におけるテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０ｋｅＶ、イオン電流密度０．５μＡ／ｃｍ2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる不純物領域（低濃度）１２７〜１３６を自己整合的に形成する。この不純物領域１２７〜１３６へ添加されたリン（Ｐ）の濃度は、１×１０17〜１×１０19/cm3であり、且つ、第１の導電層におけるテーパー部の膜厚に従って濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層におけるテーパー部の端部から内側に向かって不純物濃度（Ｐ濃度）が次第に低くなっている。即ち、この第２のドーピング処理により濃度分布が形成される。また、不純物領域（高濃度）１１８〜１２１にも不純物元素がさらに添加され、不純物領域（高濃度）１３７〜１４５を形成する。
【００７６】
なお、本実施例ではテーパ−部の幅（チャネル長方向の幅）は少なくとも０．５μｍ以上であることが好ましく、１．５μｍ〜２μｍが限界である。従って、膜厚にも左右されるが濃度勾配を有する不純物領域（低濃度）のチャネル長方向の幅も１．５μｍ〜２μｍが限界となる。また、ここでは、不純物領域（高濃度）と不純物領域（低濃度）とを別々なものとして図示しているが、実際は、明確な境界はなく、濃度勾配を有する領域が形成されている。また、同様にチャネル形成領域と不純物領域（低濃度）との明確な境界もない。
【００７７】
次いで、後に画素部以外をマスク１４６で覆ったまま、第３のエッチング処理を行う。マスク１４６としては、金属板、ガラス板、セラミック板、セラミックガラス板を用いればよい。このマスク１４６の上面図を図１７に示した。この第３のエッチング処理では、マスク１４６で重なっていない領域の第１の導電層のテーパー部を選択的にドライエッチングして、半導体層の不純物領域と重なる領域がなくなるようにする。第３のエッチング処理は、エッチングガスにＷとの選択比が高いＣｌ3を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ3のガス流量比を８０（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に３５０WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを３０秒行った。基板側（試料ステージ）にも５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層１２４ｃ、１２６ｃが形成される。（図２（Ｂ））
【００７８】
本実施例では第３のエッチング処理を行う例を示したが、第３のエッチング処理を行う必要がなければ、特に行う必要はない。
【００７９】
次いで、図２（Ｄ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８０】
また、図示しないが、この活性化処理により不純物元素が拡散してｎ型の不純物領域（低濃度）と不純物領域（高濃度）との境界がほとんどなくなる。
【００８１】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８２】
次いで、水素雰囲気中で熱処理を行って半導体層を水素化する。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を用いてもよい。
【００８３】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８４】
次いで、画素部のソース配線１２６の表面及び端子部の電極表面にメッキ処理を施す。図７（Ａ）にメッキ処理行った直後の上面図を示し、図７（Ｂ）にその断面図を示す。図７中、４００は端子部、４０１は外部端子と接続される電極を示している。また、図７は、簡略化のため、駆動回路部のＴＦＴを一つ示し、画素部においてはソース配線１２６のみを示した。本実施例では、銅メッキ液（ＥＥＪＡ製：ミクロファブ Ｃｕ２２００）を用いてメッキ処理を行った。また、このメッキの際、図１２にその一例を示したように、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、ダミーパターンでショートリングを形成してもよい。
【００８５】
次いで、画素のソース配線を覆う第１の層間絶縁膜１５５を形成する。第１の層間絶縁膜１５５としてはシリコンを主成分とする無機絶縁膜を用いればよい。
【００８６】
次いで、第１の層間絶縁膜１５５上に有機絶縁物材料から成る第２の層間絶縁膜１５６を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。
【００８７】
次いで、第２の層間絶縁膜上に透明導電膜からなる画素電極１４７をフォトマスクを用いてパターニングした。画素電極１４７とする透明導電膜は、例えばＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【００８８】
次いで、フォトマスクを用いて第２絶縁膜を選択的にエッチングして、各不純物領域（１３７、１３８、１４９、１５０、１５１、１５３、１４４）に達するコンタクトホールと、画素部のソース配線１２６に達するコンタクトホールと、ゲート電極１２４に達するコンタクトホールと、電極１２５ｂに達するコンタクトホールを形成する。
【００８９】
次いで、不純物領域（１３７、１３８、１４９、１５０）とそれぞれ電気的に接続する電極１５７〜１６０及び駆動回路のソース配線と、不純物領域１４４及び不純物領域１５３と電気的に接続する電極１５０、１６３と、ソース領域となる不純物領域１５１と画素部のソース配線１２６とを電気的に接続する電極（接続電極）１６１と、ゲート電極１２４と電気的に接続するゲート配線１６２と、電極１２５ｂと電気的に接続する容量配線１６９を形成する。
【００９０】
また、画素電極１４７は、画素電極１４７と接して重なる電極１６３によって画素ＴＦＴ２０６の不純物領域１５３と電気的に接続され、画素電極１４７と接して重なる電極１５０によって保持容量２０７の不純物領域１４４と電気的に接続される。
【００９１】
また、本実施例では画素電極を形成した後に電極１５０、１６３を形成した例を示したが、コンタクトホールを形成し、電極を形成した後、その電極と重なるように透明導電膜からなる画素電極を形成してもよい。
【００９２】
また、保持容量２０７の一方の電極として機能する不純物領域１３５、１３６、１４４、１４５には、それぞれｎ型を付与する不純物元素が添加されている。保持容量２０７は、絶縁膜１０６を誘電体として、容量配線１６９と接続された電極１２５ａ、１２５ｂと、半導体層とで形成している。
【００９３】
以上の様にして、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４からなるＮＭＯＳ回路２０２を含む駆動回路２０１と、ｎチャネルＴＦＴからなる画素ＴＦＴ２０６及び保持容量２０７とを有する画素部２０５とを同一基板上に形成することができる。（図３（Ｂ））本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００９４】
なお、本実施例では、ｎチャネル型ＴＦＴ２０３及びｎチャネル型ＴＦＴ２０４を用いて図１０（Ａ）に示すＥＥＭＯＳ回路を構成している。
【００９５】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図３（Ｂ）に対応する部分には同じ符号を用いている。図３（Ｂ）中の鎖線Ａ−Ａ’は図４中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図３（Ｂ）中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。また、図４は画素のソース配線１２６を形成した直後の上面図を示している。
【００９６】
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極１４７の端部をソース配線１２６と重なるように配置形成させている。
【００９７】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚とすることができた。
【００９８】
こうして得られたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図６を用いる。
【００９９】
図３（Ｂ）の状態のアクティブマトリクス基板を得た後、図３（Ｂ）のアクティブマトリクス基板上に配向膜３０１を形成しラビング処理を行う。なお、本実施例では配向膜３０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１００】
次いで、対向基板３００を用意する。この対向基板には、着色層３０２、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。このカラーフィルタと遮光層とを覆う平坦化膜３０４を設けた。次いで、平坦化膜３０４上に透明導電膜からなる対向電極３０５を画素部に形成し、対向基板の全面に配向膜３０６を形成し、ラビング処理を施した。
【０１０１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材３０７で貼り合わせる。シール材３０７にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３０８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料３０８には公知の液晶材料を用いれば良い。そして、アクティブマトリクス基板または対向基板を所望の形状に分断する。ここでメッキ処理のために設けられたダミーパターンを分断する。
【０１０２】
図８（Ａ）に分断後の上面図を示し、点線Ｄ−Ｄ’で切断した断面図を図８（Ｂ）に示す。図８中、４００は端子部、４０１は外部端子と接続される電極を示している。また、図８は、簡略化のため、駆動回路部のＴＦＴを一つ示し、画素部においてはソース配線１２６のみを示した。また、電極４０１は、配線１５７〜１６０と電気的に接続されている。端子部４００においては、メッキ処理された電極４０１の一部が露呈し、ＩＴＯからなる透明導電膜４０４が形成されている状態となっている。
【０１０３】
さらに、公知の技術を用いて偏光板３０９等を適宜設けた。そして、公知の技術を用いて端子部のうち露呈している部分にＦＰＣを貼りつけた。図８（Ｃ）にＦＰＣ４０５の接着後の断面図を示した。
【０１０４】
こうして得られた液晶モジュールの構成を図９の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【０１０５】
図９で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）３１１を貼り付ける外部入力端子３０９、外部入力端子と各回路の入力部までを接続する配線３１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板３００とがシール材３０７を介して貼り合わされている。
【０１０６】
ゲート配線側駆動回路２０１ａと重なるように対向基板側に遮光層３０３ａが設けられ、ソース配線側駆動回路２０１ｂと重なるように対向基板側に遮光層４０３ｂが形成されている。また、画素部２０５上の対向基板側に設けられたカラーフィルタ３０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１０７】
ここでは、カラー化を図るためにカラーフィルタ３０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１０８】
また、カラーフィルタにおいて隣り合う画素の間には遮光層３０３が設けられており、表示領域以外の箇所を遮光している。また、駆動回路を覆う領域にも遮光層を設けてもよい。駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１０９】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ４１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１１０】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【０１１１】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。この液晶モジュールを組み込んで、バックライト３１０、導光板３１１を設け、カバー３１２で覆えば、図６に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー３１２と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。
【０１１２】
［実施例２］
実施例１に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１１３】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１１４】
ここでＥＥＭＯＳ回路の例を図１０（Ａ）に、ＥＤＭＯＳ回路の例を図１０（Ｂ）に示す。図１０（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１０（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１１５】
なお、図１０（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１１６】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図１０（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図１１に示す。図１１において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図１１（Ｂ）に示すように、図１０（Ａ）に示したＥＥＭＯＳ回路もしくは図１０（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１１７】
なお、本実施例は実施例１と自由に組み合わせることができる。
【０１１８】
［実施例３］
本発明は、画素部のソース配線を駆動回路のソース配線と異なる工程で形成することを特徴としている。本実施例では従来との相違点について図１２を用い詳しく説明する。なお、図１２において、簡略化のため画素部のソース配線９１は３本、ゲート配線９２は３本のみ示した。また、画素部のソース配線９１は互いに平行な帯状でその間隔は画素ピッチに等しい。
【０１１９】
なお、図１２はデジタル駆動を行うためのブロック構成である。本実施例では、ソース側駆動回路９３、画素部９４及びゲート側駆動回路９５を有している。なお、本明細書中において、駆動回路とはソース側駆動回路およびゲート側駆動回路を含めた総称である。
【０１２０】
ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１２１】
また、本実施例において、図１２に示すように、ソース側駆動回路９３と画素部９４の間にコンタクト部が存在している。これは、ソース側駆動回路のソース配線と画素部のソース配線９１が異なるプロセスで形成されるためである。本発明では画素部のソース配線は、ゲート電極と同じ材料を用いた配線に対してメッキ処理を行って低抵抗な材料で覆うためにソース側駆動回路のソース配線とは異なるプロセスで形成している。
【０１２２】
また、メッキ処理を行うために画素部のソース配線は全て同電位となるように配線パターンで繋がれ、メッキ処理用の電極が設けられている。また、端子部も同様に配線パターンで繋がれて、メッキ処理用の電極が設けられている。図１２では、メッキ処理用の電極を別々に設けたが、さらに配線パターンで接続して一つの電極で一度にメッキ処理してもよい。また、図１２中の点線が基板の分断ラインとなっており、メッキ処理後に切断する箇所を示している。
【０１２３】
また、画素部９４は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。また、画素部９４は、ゲート側駆動回路と接続しているゲート配線９２が互いに平行に多数設けられている。また、端子部もゲート電極と同じ材料を用いた電極に対してメッキ処理を行って低抵抗な材料で覆うことが望ましい。
【０１２４】
なお、画素部９４を挟んでゲート側駆動回路９５の反対側にもゲート側駆動回路を設けても良い。
【０１２５】
また、アナログ駆動させる場合は、ラッチ回路の代わりにサンプリング回路を設ければよい。
【０１２６】
なお、本実施例は実施例１または実施例２と自由に組み合わせることができる。
【０１２７】
［実施例４］
実施例１ではテーパー部を選択的にエッチングする例を示したが、本実施例はエッチングしない例を示す。なお、画素部が異なるだけであるので図１３では画素部のみを図示した。
【０１２８】
本実施例は、実施例１の図２（Ｂ）の第３のエッチング処理を行わない例である。図１３（Ａ）において、画素ＴＦＴ７０９のゲート電極は、図１３（Ａ）と同様に透明導電膜からなる画素電極７００を形成する。
【０１２９】
図１３（Ａ）は、実施例１とゲート電極の構造が異なっており、第１の導電層７０７、７０８はテーパー部を有している。従って、第１の導電層７０７は絶縁膜を挟んで不純物領域と重なっている。
【０１３０】
なお、テーパー部を有する第１の導電層７０７、７０８は、実施例１の第１の導電層１２４ａに相当する。
【０１３１】
また、図１３（Ｂ）は、トリプルゲート構造とした例である。図１３（Ｂ）において、第１の導電層８０４は絶縁膜を挟んで不純物領域８０３、８０５と重なり、第１の導電層８０７は絶縁膜を挟んで不純物領域８０６、８０８と重なり、第１の導電層８１０は絶縁膜を挟んで不純物領域８０９、８１１と重なる。
【０１３２】
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極の幅を細くする、例えば１．５μｍとすることによってさらにオフ電流を低減してもよい。
【０１３３】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。
【０１３４】
［実施例５］
実施例１では透過型の液晶表示装置に用いるアクティブマトリクス基板の作製例を示したが、本実施例は反射型の例を示す。なお、画素部が異なるだけであるので図１４では画素部のみを図示した。
【０１３５】
基板としては、ガラス基板、石英基板、プラスチック基板を用いることができる。さらに、本実施例は、反射型であるので特に限定されず、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものも用いることができる。
【０１３６】
図１４は、実施例１に従って、メッキ処理してソース配線１４０１を得て、第２の層間絶縁膜を形成した後、フォトマスクを用いてパターニングし、コンタクトホールを形成し、各電極及びゲート配線、画素電極１４０６を形成した例である。画素電極１４０６は、不純物領域１５３と電気的に接続する。これらの電極及び画素電極１４０６の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性に優れた材料を用いる。なお、図１４において、画素ＴＦＴ１４０２は、ダブルゲート構造であり、ゲート電極１４０３、１４０４と絶縁膜を間に挟んで重なるチャネル形成領域を２つ有している。
【０１３７】
図１４の構造を得る作製方法では、画素電極とゲート配線を同時に作製することができるので、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚とすることができた。
【０１３８】
なお、本実施例は実施例２と自由に組み合わせることができる。
【０１３９】
［実施例６］
本実施例では、実施例１とは異なる工程でソース配線を形成する例を図１５に示す。
【０１４０】
図１５（Ａ）は、画素部のソース配線９０３のメッキを行った後、層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成した後、端子部９００のメッキを行う例である。
【０１４１】
まず、駆動回路部のゲート電極９０２と同一工程で端子部の電極９０１を形成する。この電極と同じ工程でソース配線９０３を形成する。まず、画素部のソース配線９０３だけを選択的にメッキ処理を行う。その後、層間絶縁膜を形成し、コンタクトホールを形成する。このコンタクトホールを形成する際に端子部９００の電極９０１の一部が露呈するようにする。次いで、端子部の電極９０１の露呈した領域のみをメッキ処理してメッキ膜９０４を形成する。その後、引き出し配線やソース配線やドレイン配線を形成する。以降の工程は実施例１に従って図１５（Ａ）に示す構造を形成すればよい。
【０１４２】
ただし、半導体層に含まれる不純物元素の活性化はメッキ膜９０４の形成前に行うことが好ましい。
【０１４３】
また、実施例１と同様に、メッキの際、メッキしようとする配線または電極は、同電位となるようにダミーパターンで繋がれている。後の工程で基板の分断時に互いの電極間を分断して分離する。また、これらのダミーパターンでショートリングを形成してもよい。
【０１４４】
図１５（Ｂ）は、図１５（Ａ）とは異なる工程でメッキを行う一例を示す。本実施例では、ゲート電極１００２を形成すると同時にソース配線１００３を形成しない例である。
【０１４５】
ゲート電極１００２を保護する絶縁膜を形成した後、各半導体層に添加した不純物元素の活性化を行い、絶縁膜上にフォトリソグラフィ工程により低抵抗な金属材料（代表的にはアルミニウム、銀、銅を主成分とする材料）からなる画素部のソース配線１００３と、端子部の電極１００１とを同時に形成する。このように本発明では画素部のソース配線を低抵抗な金属材料で形成したため、画素部の面積が大面積化しても十分駆動させることができる。また、マスク数を低減するために、印刷法によりソース配線を形成してもよい。
【０１４６】
次いで、メッキ処理（電解メッキ法）を行い、画素部のソース配線１００３の表面と、端子部の電極１００１の表面に金属膜を形成する。以降の工程は実施例１に従って図１５（Ｂ）に示す構造を形成すればよい。
【０１４７】
図１５（Ｃ）は、図１５（Ａ）とは異なる工程でソース配線の形成を行う一例を示す。
【０１４８】
本実施例では、印刷法によりソース配線を形成する。画素のソース配線の位置精度を向上させるために導電層を設けた。
【０１４９】
本実施例では、ゲート電極と同じ工程で、導電層９０５ａ、９０５ｂを形成した。次いで、ゲート電極を絶縁膜で覆うことなく不純物元素の活性化を行った。活性化としては、例えば、不活性雰囲気中、減圧下で熱アニールを行うことによって、導電層の酸化による高抵抗化を抑えた。次いで、導電層の間を埋めるように、印刷法を用いてソース配線を形成した。また、ソース配線に沿って導電層を設けることによって印刷法（スクリーン印刷）で発生しやすい断線を防ぐことができる。以降の工程は実施例１に従って図１５（Ｃ）に示す構造を形成すればよい。
【０１５０】
スクリーン印刷は、例えば金属粒子（Ａｇ、Ａｌ等）を混ぜたペースト（希釈剤）またはインクを所望のパターンの開口を有する版をマスクとして、上記開口部からペーストを被印刷体である基板上に形成し、その後、熱焼成を行うことで所望のパターンの配線を形成するものである。このような印刷法は比較的安価であり、大面積に対応することが可能であるため本発明には適している。
【０１５１】
また、スクリーン印刷法に代えて回転するドラムを用いる凸版印刷法、凹版印刷法、および各種オフセット印刷法を本発明に適用することは可能である。
【０１５２】
以上のように様々な方法で画素部のソース配線を形成することができる。
【０１５３】
なお、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることができる。
【０１５４】
［実施例７］
本実施例では、トリプルゲート構造とした場合において、画素の上面図の一例を図１８に示す。
【０１５５】
図１８中、１２０１は半導体層、１２０２はゲート電極、１２０３は容量電極、１２０４はソース配線、１２０５はゲート配線、１２０６は容量電極と接続された容量配線、１２０７は半導体層とソース配線とを接続する電極、１２０９は画素電極、１２０８は半導体層と画素電極とを接続する電極である。
【０１５６】
本実施例において、半導体層１２０１を覆う絶縁膜上に同一工程でゲート電極１２０２と容量電極１２０３を形成する。ソース配線１２０４はこれらの電極と同じ工程または別の工程で形成する。本実施例では、半導体層の不純物元素の添加やその活性化処理の後、別の工程でゲート絶縁膜上に形成し、表面にメッキ処理を行って配線の低抵抗化を図った。また、本実施例において、ゲート電極１２０２、容量電極１２０３、ソース配線１２０４を覆う層間絶縁膜上にゲート配線１２０５、容量配線１２０６、電極１２０７、１２０８を同一工程で形成する。また、層間絶縁膜上に形成された透明導電膜からなる画素電極１２０９と一部接して重ねて電極１２０８が設けられている。また、図１８に示したように上面から見て、電極１２０８は、電極１２０７との間に容量配線１２０６が配置されている。
【０１５７】
ゲート電極１２０２はゲート絶縁膜を間に挟んで半導体層１２０１と３箇所で重なっており、トリプルゲート構造となっている。ゲート電極近傍の断面図は、図１４とほぼ同一であるのでここでは説明を省略する。
【０１５８】
図１４では、画素部の容量を画素ＴＦＴとは異なる半導体層で形成した例であったが、図１８では、画素ＴＦＴの半導体層の一部で容量を形成している。また、容量を稼ぐために絶縁膜の厚さを８０ｎｍ程度にまで薄くしてもよい。
【０１５９】
本実施例は、トリプルゲート構造としたことでオフ電流を低減することができた。また、ゲート電極１２０２の幅を細くする、例えば１．５μｍとすることによってさらにオフ電流を低減してもよい。
【０１６０】
なお、本実施例は実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０１６１】
［実施例８］
本実施例では、実施例１における熱処理として、ＰＰＴＡ（Plural Pulse Thermal Annealing）を用いた例を示す。
【０１６２】
ＰＰＴＡとは、光源（ハロゲンランプ、メタルハライドランプ、高圧水銀ランプ、高圧ナトリウムランプ、キセノンランプ等）による加熱と、処理室内への冷媒（窒素、ヘリウム、アルゴン、クリプトン、キセノン等）の循環による冷却のサイクルを複数回繰り返し行う熱処理である。光源の一回あたりの発光時間は０．１〜６０秒、好ましくは０．１〜２０秒であり、光を複数回照射する。なお、光源はその電源と制御回路により、半導体膜の保持期間が０．５〜５秒となるようにパルス状に点灯させる。
【０１６３】
ＰＰＴＡにより、実際の加熱時間を短縮して半導体膜に選択的に吸収される光を片面側または両面側に設けられた光源から照射することにより、基板自体はそれほど加熱されることなく、半導体膜のみを選択的に加熱（昇温速度１００〜２００℃／秒）する。また、基板の温度上昇を抑えるために冷媒で周囲から冷却（降温速度５０〜１５０℃／秒）する。
【０１６４】
実施例１における熱処理のうち、活性化に用いた例を以下に示す。
【０１６５】
図２（Ｃ）に示す絶縁膜１５４を形成した後、ＰＰＴＡにより活性化を行う。パルス光はタングステンハロゲンランプを光源として基板の片面側または両面側から照射する。このとき、タングステンハロゲンランプの点滅に同期してＨｅの流量を増減させ、半導体膜を選択的に加熱する。
【０１６６】
このＰＰＴＡにより不純物元素が活性化するとともに、半導体層に含まれる結晶化に用いた金属元素をチャネル形成領域から不純物領域にゲッタリングすることができる。なお、不純物領域には、リンだけでなく、ｐ型を付与する不純物元素が添加されているとより効果的である。従って、第１のドーピングの後、ｐ型を付与するボロンを添加する工程を追加することが好ましい。また、ＰＰＴＡの処理室を１３．３Ｐａ以下の減圧状態として、酸化や汚染を防止してもよい。
【０１６７】
なお、本実施例は実施例１乃至７のいずれか一と自由に組み合わせることができる。
【０１６８】
［実施例９］
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１６９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９、図２０に示す。
【０１７０】
図１９（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１７１】
図１９（Ｂ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１７２】
図１９（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１７３】
図２０（Ａ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１７４】
図２０（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は対角が１０〜５０インチの表示部３１０３に適用することができる。
【０１７５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１７６】
【発明の効果】
本発明によりアクティブマトリクス型の液晶表示装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。画素部のソース配線の抵抗を大幅に低下させたため、例えば、対角４０インチや対角５０インチの大画面にも本発明は対応しうる。
【図面の簡単な説明】
【図１】 ＡＭ−ＬＣＤの作製工程を示す図。
【図２】 ＡＭ−ＬＣＤの作製工程を示す図。
【図３】 ＡＭ−ＬＣＤの作製工程を示す図。
【図４】 画素の上面図を示す図。
【図５】 画素の上面図を示す図。
【図６】 アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図７】 端子部を示す図。
【図８】 端子部を示す図。
【図９】 液晶モジュールの外観を示す図。
【図１０】 ＮＭＯＳ回路の構成を示す図。
【図１１】 シフトレジスタの構成を示す図。
【図１２】 上面図を示す図。
【図１３】 画素部の断面を示す図。
【図１４】 画素部の断面を示す図。
【図１５】 端子部を示す図。
【図１６】 レーザー照射の様子を示す簡略図。
【図１７】 マスク１４６を示す図。
【図１８】 画素の上面図を示す図。
【図１９】 電子機器の一例を示す図。
【図２０】 電子機器の一例を示す図。
Claims (26)
- 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線とＴＦＴとを備えた画素部と、
駆動回路と、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 - 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線と第１のｎチャネル型ＴＦＴとを備えた画素部と、
第２のｎチャネル型ＴＦＴからなる駆動回路と、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 - 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線と第１のｐチャネル型ＴＦＴとを備えた画素部と、
第２のｐチャネル型ＴＦＴからなる駆動回路と、
前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 - 請求項１乃至３のいずれか一において、前記低抵抗な材料膜は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料膜であることを特徴とする半導体装置。
- 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理により前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線と第１のｎチャネル型ＴＦＴとを備えた画素部と、
第２のｎチャネル型ＴＦＴからなる駆動回路と、
メッキ処理により前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 - 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
メッキ処理により前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線と第１のｐチャネル型ＴＦＴとを備えた画素部と、
第２のｐチャネル型ＴＦＴからなる駆動回路と、
メッキ処理により前記ゲート電極と同じ材料からなる配線の表面が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、を有することを特徴とする半導体装置。 - 請求項５において、前記第１のｎチャネル型ＴＦＴは、ゲート電極と、該ゲート電極と重なるチャネル形成領域とを有し、該チャネル形成領域の幅と前記ゲート電極の幅が同一であることを特徴とする半導体装置。
- 請求項５において、前記第１のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴とする半導体装置。
- 請求項８において、前記第１のｎチャネル型ＴＦＴは、３つのチャネル形成領域を有していることを特徴とする半導体装置。
- 請求項５又は７乃至９のいずれか一において、前記第２のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極と、該ゲート電極と重なるチャネル形成領域と、該ゲート電極と一部重なる不純物領域とを有していることを特徴とする半導体装置。
- 請求項５又は７乃至１０のいずれか一において、前記第１および第２のｎチャネル型ＴＦＴの不純物領域は、少なくとも１×１０１７〜１×１０１８／ｃｍ３の範囲で不純物の濃度勾配を有する領域を含んでおり、当該領域においてチャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴とする半導体装置。
- 請求項５又は７乃至１１のいずれか一において、前記第１のｎチャネル型ＴＦＴは、複数のチャネル形成領域を有していることを特徴とする半導体装置。
- 請求項５乃至１２のいずれか一において、前記端子部の表面と前記画素部のソース配線の表面は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなる薄膜で覆われていることを特徴とする半導体装置。
- 請求項５乃至１３のいずれか一において、前記端子部と前記画素部のソース配線は同時にメッキ処理されたものであることを特徴とする半導体装置。
- 請求項５乃至１３のいずれか一において、前記端子部と前記画素部のソース配線は別々にメッキ処理されたものであることを特徴とする半導体装置。
- 請求項１乃至１５のいずれか一において、前記駆動回路はＥＥＭＯＳ回路またはＥＤＭＯＳ回路を有することを特徴とする半導体装置。
- 絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、
前記ゲート電極と同じ材料からなる配線の少なくとも表面の一部が前記ゲート電極よりも低抵抗な材料膜に覆われた端子部と、
前記ゲート電極と同じ材料からなる配線の少なくとも表面の一部が前記ゲート電極よりも低抵抗な材料膜に覆われたソース配線とを有することを特徴とする半導体装置。 - 請求項１乃至１７のいずれか一に記載された半導体装置とは、透過型の液晶モジュールであることを特徴とする半導体装置。
- 請求項１乃至１７のいずれか一に記載された半導体装置とは、反射型の液晶モジュールであることを特徴とする半導体装置。
- 請求項１乃至１７のいずれか一に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、カーナビゲーション、パーソナルコンピュータ、携帯型情報端末または電子遊技機器であることを特徴とする半導体装置。
- 絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極と、画素部のソース配線となる配線と、端子部となる配線とを同一の材料で形成し、
前記画素部のソース配線となる配線及び前記端子部となる配線の表面に前記ゲート電極の材料よりも低抵抗な材料でメッキを施すこと、
を特徴とする半導体装置の作製方法。 - 絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成し、
前記半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極と、画素部のソース配線となる配線と、端子部となる配線とを同一の材料で形成し、
前記画素部のソース配線となる配線の表面に前記ゲート電極の材料よりも低抵抗な材料でメッキを施し、
前記端子部となる配線の表面に前記ゲート電極の材料よりも低抵抗な材料でメッキを施すこと、
を特徴とする半導体装置の作製方法。 - 請求項２１または請求項２２において、前記ゲート電極の材料よりも低抵抗な材料は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、またはこれらの合金を主成分とする材料からなることを特徴とする半導体装置の作製方法。
- 請求項２１乃至２３のいずれか一における前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように前記ソース配線同士が配線でつなげられていることを特徴とする半導体装置の作製方法。
- 請求項２４において、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光で分断されることを特徴とする半導体装置の作製方法。
- 請求項２４において、前記同電位となるようにつなげられた配線は、メッキ処理後に基板と同時に分断されることを特徴とする半導体装置の作製方法。
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