JP4108675B2 - データ転送装置、及び該データ転送装置に用いられる障害復旧方法 - Google Patents
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Description
特許文献1に記載された誤り制御システムでは、送信部により単一のデジタル信号が所定長のブロック毎に誤り検出符号が付加されて送信され、同送信部からの送信信号が複数の伝送路で並列的に伝送される。各伝送路を経た各信号は、誤り検出部で誤りが検出される。そして、誤りが存在しない信号の1つが選択部で選択されて出力される。
すなわち、同期化バッファ7,8,9のうちのエラー検出されたチャネルに該当する同期化バッファに対して8bデータD1,D2,D3の書き込みが抑止されるので、エラー検出されたチャネルのデータが廃棄され、単一チャネルエラー訂正によりデータ転送が継続される。この後、後続のデータ転送で他チャネルにエラーが発生すると、エラー検出された上記チャネルが復旧していないため、複数チャネルの障害となり、データ転送が不可能となることがある。この状態をエラー訂正により解決しようとすると、エラー訂正回路のハードウェアの増加と性能低下が避けられないという問題点がある。
この例のデータ転送装置は、同図に示すように、データ変換回路21,22,23と、書き込み抑止制御回路24,25,26と、同期化バッファ27,28,29と、レジスタ30,31,32と、先頭コード検出回路33と、読み出し制御回路34と、単一チャネルエラー訂正回路35と、先頭コード検出回路36,37,38とから構成されている。データ変換回路21,22,23は、所定長のデータ転送単位毎に先頭コードを有するシリアルデータA1,A2,A3を入力して8ビットのパラレルデータ(8bデータ)D1,D2,D3に変換すると共に、同シリアルデータA1,A2,A3に障害が検出されたときに1チャネル(ch)エラー信号E1,E2,E3を発生する。ここで、シリアルデータA1,A2は、たとえば、それぞれ1バイト幅のデータで構成され、同期化及びエラー訂正されて単一チャネルエラー訂正回路35から出力される訂正後データUとして同時に処理されるべきデータである。シリアルデータA3は、シリアルデータA1,A2の誤りを訂正するための1バイト幅の誤り訂正符号で構成されている。
このデータ変換回路21は、同図2に示すように、シリアル/パラレル変換回路41と、ビット数変換回路42と、信号断検出回路43と、ランニングディスパリティエラー検出回路44と、コードバイオレーションエラー検出回路45と、OR回路46とから構成されている。シリアル/パラレル変換回路41は、シフトレジスタで構成され、シリアルデータA1を、たとえば10ビットのパラレルデータE1に変換する。ビット数変換回路42は、エンコーダで構成され、10ビットのパラレルデータE1を8bデータD1に変換し、変換が完了したときに変換完了信号F1を出力する。
この単一チャネルエラー訂正回路35は、同図3に示すように、1バイトエラー検出回路51と、1バイトエラー訂正回路52とから構成されている。この単一チャネルエラー訂正回路35では、1バイトエラー検出回路51で同期化後データM1,M2の誤りが検出され、1バイトエラー訂正回路52で同期化後データM3で同期化後データM1,M2の誤りが訂正されて訂正後データUとして出力される。
この図を参照して、この例のデータ転送装置に用いられる障害復旧方法の処理内容について説明する。
このデータ転送装置では、所定長のデータ転送単位毎に先頭コードを有するシリアルデータA1,A2,A3がパラレルデータに変換されてから同先頭コードに基づいて同期化され、同期化後データM3で同期化後データM1,M2の誤りが訂正されて外部へ転送される。一方、同シリアルデータA1,A2のうちの任意のシリアルデータに障害が検出されたとき、当該データの転送が停止される。この後、上記障害が発生したシリアルデータの後に正常なシリアルデータが送信されてきたとき、当該シリアルデータの転送が復旧する。
書き込み許可信号L1,L2,L3が同期化バッファ27,28,29に与えられたとき、データ変換回路21,22,23からの8bデータD1,D2,D3が書き込まれる。一方、データ変換回路21,22,23から1chエラー信号E1,E2,E3が発生したとき、該当する同期化バッファに対して書き込み許可信号L1,L2,L3を与えないことにより8bデータD1,D2,D3の書き込みが抑止されると共に、復旧に備えて該当する同期化バッファが“空”の状態にされる。たとえば、シリアルデータA1に障害が検出されたとき、8bデータD1にエラーが発生し、同期化バッファ27が“空”の状態となる。また、シリアルデータA2に障害が検出されたとき、8bデータD2にエラーが発生し、同期化バッファ28が“空”の状態となる。
すなわち、上記実施例のデータ転送装置は、たとえば、8チャネルのシリアルデータに対して3チャネルの誤り訂正符号が付加されている構成としても良い。
24,25,26 書き込み抑止制御回路
27,28,29 同期化バッファ(バッファ)
30,31,32 レジスタ
33 先頭コード検出回路(第1の先頭コード検出回路)
34 読み出し制御回路
35 単一チャネルエラー訂正回路
36,37,38 先頭コード検出回路(第2の先頭コード検出回路、障害復旧手段)
41 シリアル/パラレル変換回路(データ変換回路21の一部)
42 ビット数変換回路(データ変換回路21の一部)
43 信号断検出回路(データ変換回路21の一部)
44 ランニングディスパリティエラー検出回路(データ変換回路21の一部) 45 コードバイオレーションエラー検出回路(データ変換回路21の一部)
46 OR回路(データ変換回路21の一部)
51 1バイトエラー検出回路(単一チャネルエラー訂正回路35の一部)
52 1バイトエラー訂正回路(単一チャネルエラー訂正回路35の一部)
Claims (6)
- 所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置であって、
前記障害が検出された入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させる障害復旧手段が設けられていることを特徴とするデータ転送装置。 - シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに前記障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、
書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、
前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、
前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第1の先頭コード検出信号を発生する第1の先頭コード検出回路と、
該第1の先頭コード検出回路から前記第1の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、
前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備え、
前記障害復旧手段は、
前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第2の先頭コード検出信号を発生する複数の第2の先頭コード検出回路を備え、
前記各書き込み抑止制御回路は、
該当する前記第2の先頭コード検出回路から前記第2の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える構成とされていることを特徴とする請求項1記載のデータ転送装置。 - 前記複数チャネルの入力データのうちの少なくとも1チャネルの入力データは、
他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴とする請求項1又は2記載のデータ転送装置。 - 所定長のデータ転送単位毎に先頭コードを有する複数チャネルの入力データの全て又は一部を前記先頭コードに基づいて同期化して外部へ転送する一方、前記複数チャネルの入力データのうちの任意のチャネルの入力データに障害が検出されたとき、当該チャネルの入力データの転送を停止するデータ転送装置に用いられ、
前記障害が発生した入力データの後に正常な入力データが送信されてきたとき、当該チャネルの入力データの転送を復旧させることを特徴とする障害復旧方法。 - シリアルの前記入力データをパラレルデータに変換すると共に、該入力データに障害が検出されたときに障害検出信号を発生する複数のデータ変換回路と、
書き込み許可信号が与えられたとき、前記パラレルデータが書き込まれる複数のバッファと、
前記各データ変換回路から前記障害検出信号が発生しないとき、前記書き込み許可信号を前記各バッファのうちの該当するバッファに与える一方、前記障害検出信号が発生したとき、該当する前記バッファに対して前記書き込み許可信号を与えないことにより前記パラレルデータの書き込みを抑止する複数の書き込み抑止制御回路と、
前記複数のバッファの全てに前記各パラレルデータが書き込まれたとき、前記各パラレルデータから前記先頭コードを検出して第1の先頭コード検出信号を発生する第1の先頭コード検出回路と、
該第1の先頭コード検出回路から前記第1の先頭コード検出信号が発生したとき、前記複数のバッファの全てから前記パラレルデータを同時に同期化後データとして読み出す読み出し制御回路と、
前記各バッファから読み出された前記同期化後データの誤りを訂正して出力するエラー訂正回路とを備えてなるデータ転送装置に用いられ、
前記各データ変換回路から出力される正常な前記各パラレルデータの前記先頭コードを検出して当該チャネルの入力データの転送を復旧させるための第2の先頭コード検出信号を発生する第2の先頭コード検出処理と、
前記第2の先頭コード検出信号が発生したとき、再び前記書き込み許可信号を該当する前記バッファに与える書き込み再開処理とを行うことを特徴とする障害復旧方法。 - 前記複数チャネルの入力データのうちの少なくとも1チャネルの入力データは、
他チャネルの入力データの誤りを訂正するための誤り訂正符号で構成されていることを特徴とする請求項4又は5記載の障害復旧方法。
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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JP2006180182A JP2006180182A (ja) | 2006-07-06 |
JP4108675B2 true JP4108675B2 (ja) | 2008-06-25 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004370921A Active JP4108675B2 (ja) | 2004-12-22 | 2004-12-22 | データ転送装置、及び該データ転送装置に用いられる障害復旧方法 |
Country Status (1)
Country | Link |
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JP (1) | JP4108675B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009044583A (ja) * | 2007-08-10 | 2009-02-26 | Asyst Technologies Japan Inc | 通信装置及び該通信装置における通信方法 |
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2004
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Publication number | Publication date |
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JP2006180182A (ja) | 2006-07-06 |
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