JP4103957B2 - アクティブ駆動型画素構造およびその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、少なくとも制御用ＴＦＴと駆動用ＴＦＴ、さらに電荷保持用コンデンサとを備えたアクティブ駆動型画素構造およびその検査方法に関し、特に、画素を構成するたとえば発光素子を成膜する前に、前記ＴＦＴ（Thin Film Transistor）および電荷保持用コンデンサの機能が正常であるか否かを容易に検査することを可能にしたアクティブ駆動型画素構造およびその検査方法に関する。
【０００２】
【従来の技術】
発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開発が広く進められている。このような表示パネルに用いられる発光素子として、有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されている。これはＥＬ素子の発光層に、良好な発光特性を期待することができる有機化合物を使用することによって、実用に耐えうる高効率化および長寿命化が進んだことも背景にある。
【０００３】
かかる有機ＥＬ素子を用いた表示パネルとして、ＥＬ素子を単にマトリクス状に配列した単純マトリクス型表示パネルと、マトリクス状に配列したＥＬ素子の各々に、ＴＦＴからなる能動素子を加えたアクティブマトリクス型表示パネルが提案されている。後者のアクティブマトリクス型表示パネルは、前者の単純マトリクス型表示パネルに比べて、低消費電力を実現することができ、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
【０００４】
図１は、従来のアクティブマトリクス型表示装置における１つの画素１０に対応する最も基本的な回路構成を示しており、これはコンダクタンスコントロール方式と呼ばれている。図１においてＮチャンネルで構成された制御用ＴＦＴ（Ｔr1）のゲートＧは、走査ドライバー１からの走査ライン１ａに接続され、そのソースＳはデータドライバー２からのデータライン２ａに接続されている。また、制御用ＴＦＴ（Ｔr1）のドレインＤは、Ｐチャンネルで構成された駆動用ＴＦＴ（Ｔr2）のゲートＧに接続されると共に、電荷保持用のコンデンサＣ1 の一方の端子に接続されている。
【０００５】
そして、駆動用ＴＦＴ（Ｔr2）のソースＳは前記コンデンサＣ1 の他方の端子に接続されると共に、発光素子としての有機ＥＬ素子Ｅ1 に駆動電流を供給する陽極側電源（ＶＨanod）に接続されている。また、駆動用ＴＦＴ（Ｔr2）のドレインＤは前記ＥＬ素子Ｅ1 の陽極に接続され、当該ＥＬ素子の陰極は、陰極側電源（ＶＬcath）に接続されている。
【０００６】
図１における制御用ＴＦＴ（Ｔr1）のゲートに走査ライン１ａを介してオン制御電圧（Select）が供給されると、制御用ＴＦＴ（Ｔr1）はソースに供給されるデータライン２ａからのデータ電圧（Ｖdata）に対応した電流を、ソースからドレインに流す。したがって、制御用ＴＦＴ（Ｔr1）のゲートがオン電圧の期間に、前記コンデンサＣ1 が充電され、その電圧が駆動用ＴＦＴ（Ｔr2）のゲートに供給される。それ故、駆動用ＴＦＴ（Ｔr2）は、そのゲート電圧とソース電圧に基づいた電流をＥＬ素子Ｅ1 に流し、ＥＬ素子を発光駆動させる。
【０００７】
また制御用ＴＦＴ（Ｔr1）のゲートがオフ電圧になると、制御用ＴＦＴ（Ｔr1）はいわゆるカットオフとなり、制御用ＴＦＴ（Ｔr1）のドレインは開放状態となるものの、駆動用ＴＦＴ（Ｔr2）はコンデンサＣ1 に蓄積された電荷によりゲート電圧が保持され、次の走査まで駆動電流を維持し、ＥＬ素子Ｅ1 の発光も維持される。
【０００８】
前記した構成はコンダクタンスコントロール方式による１つの画素１０の接続構成例を示したものであり、この画素１０の構成は縦および横方向に多数配列され、画像信号に基づいて各画素１０が点灯または消灯制御されることで、映像が再生されることになる。
【０００９】
ところで、この種のアクティブマトリクス型表示パネルにおいては、各画素内のＴＦＴおよびコンデンサの不良は画素欠陥となる。表示パネル内に幾つかの欠陥が生ずることはやむを得ないのが現状であるものの、この欠陥数が多くなると、表示品位を落とし商品としては不適格となる。
【００１０】
したがって、前記ＴＦＴおよび電荷保持用のコンデンサを基板に形成させた状態、すなわち、発光素子としての有機ＥＬ素子を前記基板に成膜させる以前の半製品の状態で前記ＴＦＴおよび電荷保持用のコンデンサの欠陥を容易に検査することができれば、表示パネルの歩留まりを改善することができ、結果としてコストの削減に寄与することができる。特に画素毎のＴＦＴが１個で済むＡＭ−ＬＣＤ（アクティブマトリクス型液晶表示装置）に比べて、画素毎のＴＦＴが２個〜４個以上必要となるＡＭ−ＯＥＬ（アクティブマトリクス型有機ＥＬ表示装置）においては、前記した半製品の状態での欠陥の検査はなおさら重要となる。
【００１１】
一方、ＡＭ−ＬＣＤにおいては、前記した半製品の状態であるＴＦＴ基板状態においても電荷保持用コンデンサが画素用ＴＦＴ（駆動用ＴＦＴ）の負荷となっているために、ＴＦＴ基板状態での画素欠陥の検査は比較的容易である。しかしながら、ＡＭ−ＯＥＬにおいては前記した半製品の状態のＴＦＴ基板においては有機ＥＬ素子が成膜されておらず、駆動用ＴＦＴは無負荷状態である。したがって、この様な状態では画素欠陥の検査は容易ではない。
【００１２】
そこで、画素欠陥を検査するためにプローブを所定の絵素電極等に当てて、インピーダンスを測定することが特許文献１に提案されており、したがって、同様に発光素子としての前記ＥＬ素子が形成される電極に、導電性のピン等を接触させるなどして、駆動用ＴＦＴに負荷を接続し、画素欠陥の検査をすることが考えられる。
【００１３】
【特許文献１】
特許第２５０６８４０号公報（第２欄１５行以降、および第６図）
【００１４】
【発明が解決しようとする課題】
ところで、前記したように画素欠陥の検査工程において、発光素子としての前記ＥＬ素子が形成される電極に導電性のピン等を接触させるような作業がなされた場合においては、前記電極を損傷させる等して発光素子の不良を招来させる可能性が増大し、好ましくはない。また、発光素子が形成される電極に検査用の電極を近づけ、両電極間でコンデンサを形成することで、非接触状態で駆動用ＴＦＴに負荷を与える手段を採用することも考えられるが、両電極間のギャップ調整が極めて難しく、実用上においては採用し兼ねる。
【００１５】
この発明は、前記した問題点を解消するためになされたものであり、たとえば半製品の状態で、検査用ダミー負荷を基板に形成させておき、これを利用することで、前記したＴＦＴおよび電荷保持用コンデンサの欠陥検査を実行することができるアクティブ駆動型画素構造およびその検査方法を提供することを課題とするものである。
【００１６】
【課題を解決するための手段】
前記した課題を解決するためになされたこの発明にかかる第１形態のアクティブ駆動型画素構造は、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が検査用ラインに接続されている点に特徴を有する。
【００１７】
また、この発明にかかる第２形態のアクティブ駆動型画素構造は、請求項１に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されている点に特徴を有する。
【００１８】
さらに、この発明にかかる第３形態および第４形態のアクティブ駆動型画素構造は、請求項２に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されている点に特徴を有する。
【００１９】
一方、前記した課題を解決するためになされたこの発明にかかる第１態様のアクティブ駆動型画素構造の検査方法は、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が検査用ラインに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、ソース電圧、検査用ラインのライン電圧のいずれか、もしくは２つ以上を相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２０】
また、この発明にかかる第２態様のアクティブ駆動型画素構造の検査方法は、請求項３に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、またはソース電圧のいずれか、もしくは２つを相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２１】
さらに、この発明にかかる第３態様および第４態様のアクティブ駆動型画素構造の検査方法は、請求項４に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、ソース電圧、または検査用ダミー負荷の他端の電圧のいずれか、もしくは２つ以上を相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２２】
そして、この発明にかかるアクティブ駆動型画素構造の検査方法においては、請求項５に記載のとおり、検査用ダミー負荷は、当該検査用ダミー負荷に流れる電流値を測定するステップの実行後に、ハイインピーダンスの状態となるように処理される。
【００２３】
【発明の実施の形態】
以下、この発明にかかるアクティブ駆動型画素構造およびその検査方法について、図に示す実施の形態に基づいて説明する。なお、以下の説明においては、すでに説明した図１に示された各部に相当する部分を同一符号で示しており、したがって個々の機能および動作については適宜説明を省略する。
【００２４】
まず、図２はこの発明にかかるアクティブ駆動型画素構造の第１の形態を示したものである。この図２に示す形態は図１に示した例と同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図２に示す状態は有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。
【００２５】
図２に示す第１の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷Ｗの他端が検査用ライン３に接続された構成とされている。すなわち、図１に示した構成と比較すると、検査用ダミー負荷Ｗおよび検査用ライン３が新たに備えられている。そして、後述するように、検査用ライン３と陰極側電源（ＶＬcath）との間に、電流測定手段が介在され、ダミー負荷Ｗに流れる電流値を測定することで、各ＴＦＴ（Ｔr1，Ｔr2）および電荷保持用コンデンサＣ1 の機能が正常であるか否かが検査される。すなわち、この実施の形態においてはダミー負荷Ｗに流れる電流値を、検査用ライン３を介して測定するようになされる。
【００２６】
ここで、前記したコンダクタンスコントロール方式の回路構成における各部の電位を考察すると、まずＥＬ素子Ｅ1 を発光駆動するには１５Ｖ程度の電位差が必要である。そして、基準電位（アース電位）に対してなるべく低電圧で駆動動作を実現させるために、実用上においては、ＥＬ素子の陽極側電源（ＶＨanod）として、たとえば１０Ｖ、ＥＬ素子の陰極側電源（ＶＬcath）として、たとえば−５Ｖを設定するなどの設計がなされる。
【００２７】
前記した電圧設定条件において、駆動用ＴＦＴ（Ｔr2）をオン・オフ制御させるに必要な駆動用ＴＦＴのゲート電圧を考えた場合、駆動用ＴＦＴはＰチャンネルであるため、これをオフ状態にするには最低で１０Ｖの電位が必要になる。また駆動用ＴＦＴをオンさせるには、前記１０Ｖよりも相当に低い電位、たとえばアース電位（＝０Ｖ）を印加させることで制御できる。したがって、前記した条件によると、制御用ＴＦＴ（Ｔr1）のソースに供給されるデータ信号電圧Ｖdataとしては、高レベル電位としてＶＨdata＝１０Ｖを、低レベル電位としてＶＬdata＝０Ｖをそれぞれ設定することになる。
【００２８】
一方、制御用ＴＦＴ（Ｔr1）はＮチャンネルであるため、前記ＶＨdataおよびＶＬdataを選択的に駆動用ＴＦＴ（Ｔr2）のゲートに供給するためには、制御用ＴＦＴ（Ｔr1）のゲートには、ＶＨdata＝１０Ｖに対して少なくとも２Ｖのスレッショルド電圧を加えた１２Ｖの制御（選択）電圧を供給することが必要である。また、非走査時においては制御用ＴＦＴ（Ｔr1）のゲートに、たとえばアース電位（＝０Ｖ）を印加することで、当該制御用ＴＦＴをカットオフ状態にすることができる。
【００２９】
以上の考察に基づき、図２に示す形態において画素機能の検査を実行するには、まず、走査ライン１ａに制御用ＴＦＴ（Ｔr1）がオン状態になり得る電位、すなわち前記した１２Ｖを印加させる。この状態で、データライン２ａの電位を１０Ｖ（＝ＶＨanod）から除々に低下させる（スイープさせる）と、駆動用ＴＦＴ（Ｔr2）は除々にオン状態に移行する。なお、図３は駆動用ＴＦＴが除々にオン状態に移行する様子を示している。
【００３０】
すなわち、図３に示す横軸はデータライン２ａ（制御用ＴＦＴのソース）に加わる電位を示しており、左方向に移行するにしたがってＶdataとして示した電位は１０Ｖから低下する状態で示している。また、図３に示す縦軸は駆動用ＴＦＴ（Ｔr2）のドレインから、ダミー負荷Ｗおよび検査用ライン３を介して陰極側電源（ＶＬcath）に流れる電流値Ｉd を示している。したがって、この図３に示す特性は、駆動用ＴＦＴ（Ｔr2）のＩd −Ｖgs特性（ドレイン電流−ゲート・ソース間電圧特性）にほぼ等しいものとなる。
【００３１】
なお、検査用ライン３を介して流れる前記電流Ｉd は、特に図示していないが、検査用ライン３と陰極側電源（ＶＬcath）との間に介在された電流測定手段により得ることができる。したがって、データライン電圧（Ｖdata）に関係なく検査用ライン３に電流が流れたり、逆に検査用ライン３に電流が流れたままの状態である場合には、前記ＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 のいずれかが不良であることが判る。また、所定のＩd 値が流れるＶgs値（＝Ｖth：スレッショルド電圧）が規定の電圧を超える状態であるならば、駆動用ＴＦＴ（Ｔr2）が不良であることが判る。
【００３２】
以上のようにして各画素毎に評価し、１パネル内の不良画素が規定数以内ならば良品、規定数を超えるならば不良品と判定する。このようにして検査が終了したならば、各駆動用ＴＦＴに接続されたダミー負荷Ｗは、ハイインピーダンスの状態となるように処理される。すなわち、前記ダミー負荷ＷはＥＬ素子を成膜し、発光表示パネルを形成した場合においては、電気的に短絡状態を引き起こすことになるので、前記した処理を実行することで、このダミー負荷を無効にする処置がなされる。
【００３３】
前記ダミー負荷Ｗをハイインピーダンスの状態となるように処理する一例としては、レーザビームにより検査用ダミー負荷を破壊する（焼き切る）ことが考えられる。これにより、各駆動用ＴＦＴのドレインと検査用ライン３との電気的な接続は開放される。また、後で説明する実施の形態において詳述するが、検査用ダミー負荷Ｗに所定の電流を流すことで、当該検査用ダミー負荷を溶断する手段も好適に採用することもできる。一方、前記した検査用ダミー負荷Ｗは、単なるワイヤーや抵抗体の他、所定電流以上が流れると溶断するいわゆるヒューズと同様の機能を備えた素子や、ＴＦＴ或いはダイオードのような素子であってもよい。
【００３４】
なお、以上説明した第１の実施の形態における検査方法においては、データライン２ａの電位Ｖdataを変化させること、換言すれば駆動用ＴＦＴ（Ｔr2）のゲート電圧を変化させることで、ダミー負荷Ｗに流れる電流Ｉd 、すなわち、検査用ライン３に流れる電流Ｉd を測定するようにしている。しかしながら、検査用ライン３に印加されるライン電圧（ＶＬcath）、または駆動用ＴＦＴ（Ｔr2）のソースに供給される駆動電圧（ＶＨanod）を単独に変化させても、もしくは前記２つ以上を相対的に変化させても、図３に示したような駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を得ることができ、これによっても、前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００３５】
次に図４は、この発明にかかるアクティブ駆動型画素構造の第２の形態を示したものである。この図４に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図４に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第２の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は駆動用ＴＦＴ（Ｔr2）のゲートに接続されている。
【００３６】
そして、データライン２ａとこのデータライン２ａにデータライン電圧（Ｖdata）をもたらす図示せぬ電圧源（図１に示すデータドライバー２に代わるもの）との間に、電流測定手段が介在され、データライン２ａに流れる電流値を測定するようになされる。この場合のデータライン電流は、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が、ダミー負荷Ｗおよび制御用ＴＦＴ（Ｔr1）を介して得られるものであり、前記データライン電流は、結果として駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd にほぼ対応するものとなる。
【００３７】
図４に示す画素構成において、その検査を実行するには、図２に示した第１の形態と同様に、走査ライン１ａに制御用ＴＦＴ（Ｔr1）がオン状態になり得る電圧、たとえば１２Ｖを印加させる。この状態で、データライン２ａの電圧を順にＶ1 ，Ｖ2 ，Ｖ3 と変化させる。すなわち、前記Ｖ1 ，Ｖ2 ，Ｖ3 の各値は、駆動用ＴＦＴ（Ｔr2）がカットオフ状態となる１０Ｖ（＝ＶＨanod）よりも低レベルの範囲で、その電圧レベルが順に低下するように変更される。図５はこの時のデータライン電流（駆動用ＴＦＴのドレイン電流Ｉd ）の変化状態を示している。なお、この特性はすでに説明した図３に示すものと同様のものである。
【００３８】
図５に示すようにデータライン２ａの電圧としてＶ1 を与えた時の電流値Ｉd1の値、およびデータライン２ａの電圧としてＶ2 を与えた時の電流値Ｉd2の値が測定され、この電流値Ｉd1，Ｉd2がそれぞれ規定の範囲内であるならばＴＦＴ（Ｔr1，Ｔr2）およびコンデンサＣ1 の機能は正常であると判定される。なお、この実施の形態においては、前記ダミー負荷Ｗとして所定の電流値Ｉdx以上の電流が流れた時に溶断するいわゆるヒューズと同様の機能を備えた素子が採用されている。
【００３９】
そして、図５に示すようにデータライン２ａに対してＶ3 が与えられる。このＶ3 として示す電位は、駆動用ＴＦＴ（Ｔr2）のゲートバイアスとして与えられ、この時のドレイン電流は、前記Ｉdx以上の電流が流れる値に設定されている。したがって、前記ダミー負荷Ｗは駆動用ＴＦＴのドレイン電流により溶断される。この時、前記ドレイン電流Ｉd がほぼゼロになるか否かがデータライン２ａを介して確認され、以上の工程によって各画素毎の良否が判定される。そして、パネル毎の良否の判断は、図２および図３に基づいて説明した実施の形態と同様になされる。
【００４０】
なお、以上説明した第２の実施の形態における検査方法においては、データライン２ａの電位Ｖdataを変化させること、換言すれば駆動用ＴＦＴ（Ｔr2）のゲート電圧を変化させることで、ダミー負荷Ｗに流れる電流Ｉd を、データライン２ａにおいて測定するようにしている。しかしながら、この実施の形態においては、駆動用ＴＦＴ（Ｔr2）のソースに供給される駆動電圧ＶＨanodを変化させても、もしくは前記データライン２ａの電位Ｖdataと駆動電圧ＶＨanodの双方を相対的に変化させても、図５に示したような駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４１】
図６は、この発明にかかるアクティブ駆動型画素構造の第３の形態を示したものである。この図６に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図６に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第３の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。
【００４２】
この例においても、図４に示した例と同様にデータライン２ａとこのデータライン２ａにデータライン電圧Ｖdataをもたらす図示せぬ電圧源との間に、電流測定手段が介在され、データライン２ａに加えるデータ電圧Ｖdataに対応するデータライン２ａに流れる電流値を測定するようになされる。すなわち、データライン２ａに流れる電流値は、図４に示した例と同様に駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd に対応するものであり、データ電圧Ｖdataとドレイン電流Ｉd との関係を対比することによって、各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４３】
そして、前記した測定が終了した場合には、検査用ダミー負荷Ｗはレーザビームにより破壊する（焼き切る）か、またはダミー負荷に所定の電流を流すことで、当該検査用ダミー負荷を溶断するようになされる。この、図６に示す形態においても、駆動電圧ＶＨanodを変化させることで、駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４４】
なお、図６に示した実施の形態によると、図４に示した実施の形態に比較して制御用ＴＦＴ（Ｔr1）を介さずに、データライン２ａにおいて駆動用ＴＦＴのドレイン電流Ｉd を実質的に得ることができる。したがって、この図６に示した実施の形態によると、制御用ＴＦＴ（Ｔr1）として格別に電流容量の高いＴＦＴを形成させる必要はないという利点が得られる。
【００４５】
図７は、この発明にかかるアクティブ駆動型画素構造の第４の形態を示したものである。この図７に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図７に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第４の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。
【００４６】
この例においては、走査ライン１a とこの走査ライン１ａに制御（選択）電圧をもたらす図示せぬ電圧源（図１に示す走査ドライバー１に代わるもの）との間に、図示せぬ電流測定手段が介在され、走査ライン１a に流れる電流値を測定するようになされる。この場合の走査ライン１a に流れる電流は、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が、ダミー負荷Ｗを介して得られるものであり、前記走査ライン１a に得られる電流は、結果として駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd にほぼ対応するものとなる。
【００４７】
なお、この図７に示す実施の形態においては、データライン２ａに加えるデータ電圧Ｖdataに対応する走査ライン１ａに流れる電流値（実質的に駆動用ＴＦＴのドレイン電流Ｉd ）を測定するようになされ、データ電圧Ｖdataとドレイン電流Ｉd との関係を対比することによって、各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かが検査される。
【００４８】
この場合、走査ライン１ａに対して制御用ＴＦＴ（Ｔr1）がオン状態となる電圧、たとえば前記した１２Ｖを常時印加した場合には、電位差の関係で走査ライン１ａにおいて、駆動用ＴＦＴのドレイン電流Ｉd を検出することが不可能になる。そこで、走査ライン１ａを介して制御用ＴＦＴ（Ｔr1）のゲートに加えるオン電圧は、データライン２ａに加えるデータ電圧Ｖdataに対応させて可変させるように制御することが必要となる。
【００４９】
そして、前記した測定が終了した場合には、検査用ダミー負荷Ｗはレーザビームにより破壊する（焼き切る）か、またはダミー負荷に所定の電流を流すことで、当該検査用ダミー負荷を溶断するようになされる。この図７に示す形態においても、駆動電圧ＶＨanodを変化させることで、駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００５０】
なお、図７に示した実施の形態によると、図４に示した実施の形態に比較して制御用ＴＦＴ（Ｔr1）を介さずに、データライン２ａにおいて駆動用ＴＦＴのドレイン電流Ｉd を実質的に得ることができる。したがって、この図７に示した実施の形態においても、制御用ＴＦＴ（Ｔr1）として格別に電流容量の高いＴＦＴを形成させる必要はないという利点が得られる。
【００５１】
次に図８は、図７に示した構成において、さらに駆動用ＴＦＴ（Ｔr2）のソース・ドレイン間にダイオード素子を並列接続したものである。すなわち、ダイオード素子を前記のとおり並列接続することによりＥＬ素子Ｅ1 に対して逆バイアス電圧を効果的に印加できるようにした構成に、この発明を採用した例を示している。なお、図８に示す例においてはダイオード素子としてＴＦＴ（Ｔr3）が用いられており、そのゲートとソースを短絡することにより、等価的にダイオード素子を形成している。
【００５２】
この様にダイオード素子を配置し、所定のタイミングにおいて、たとえば駆動電圧源ＶＨanod，ＶＬcathを入れ替えることで、前記ダイオード素子を介してＥＬ素子Ｅ1 に対して逆バイアス電圧を効果的に印加することができ、これにより、ＥＬ素子の寿命を延ばすことができる。なお、この図８に示す逆バイアスの印加手段は、本件出願人において特願２００２−２３００７２として出願している。したがって、図８に示した構成においても、図７に示した構成例と同様の本件発明による作用効果を得ることができる。
【００５３】
図９は、デジタル階調を実現させる３ＴＦＴ方式の画素構成に対してこの発明を適用した例を示す。この駆動方式はＳＥＳ（Simultaneous-Erasing-Scan ＝同時消去法）とも呼ばれており、制御用ＴＦＴ（Ｔr1）と、駆動用ＴＦＴ（Ｔr2）に加えて、消去用ＴＦＴ（Ｔr4）が備えられている。この消去用ＴＦＴ（Ｔr4）は、ＥＬ素子Ｅ1 点灯期間の途中において、当該消去用ＴＦＴ（Ｔr4）をオン動作させることで、コンデンサＣ1 の電荷を放電させることができ、これによりＥＬ素子Ｅ1 の点灯期間を制御する階調駆動を実現させることができる。
【００５４】
この図９に示した構成においても、図６に示した例と同様に、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。したがって、この図９に示した構成においても、図６に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００５５】
図１０は電流プログラミング方式の画素構成に対してこの発明を適用した例を示している。この電流プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のドレインにスイッチング用ＴＦＴ（Ｔr5）が接続され、このスイッチング用ＴＦＴ（Ｔr5）のドレインにＥＬ素子Ｅ1 が形成されるようになされる。そして、駆動用ＴＦＴ（Ｔr2）のソースとゲート間に電荷保持用のコンデンサＣ1 が接続され、駆動用ＴＦＴ（Ｔr2）のゲートとドレインとの間には制御用ＴＦＴ（Ｔr1）が接続されている。
【００５６】
さらに制御用ＴＦＴ（Ｔr1）のソースには書き込み用電流源Ｉs が接続されている。加えて、制御用ＴＦＴ（Ｔr1）とスイッチング用ＴＦＴ（Ｔr5）の各ゲートは走査ライン１a に接続されており、前記書き込み用電流源Ｉs はデータ線２a における電流を制御するように機能する。
【００５７】
図１０に示した構成においては、スイッチング用ＴＦＴ（Ｔr5）のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。したがって、この構成によるとダミー負荷Ｗにはスイッチング用ＴＦＴ（Ｔr5）を介して駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が流れ、このドレイン電流Ｉd は走査ライン１a によって測定することができる。それ故、この図１０に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００５８】
次に図１１は、スレッショルド電圧補正方式と呼ぶことにし、このスレッショルド電圧補正方式の画素構成に対してこの発明を適用した例を示している。この図１１に示したスレッショルド電圧補正方式の基本構成は、図７に示したコンダクタンスコントロール方式と同様であり、コンダクタンスコントロール方式に比較すると、制御用ＴＦＴ（Ｔr1) と駆動用ＴＦＴ（Ｔr2）との間に、ＴＦＴ（Ｔr6）とダイオードＤ1 との並列接続体が挿入されている。なお、前記ＴＦＴ（Ｔr6）はそのゲート・ドレイン間は短絡状態に構成されており、したがって、これは制御用ＴＦＴ（Ｔr1) から駆動用ＴＦＴ（Ｔr2）のゲートに向かってスレッショルド特性を与える素子として機能する。
【００５９】
この構成によると、駆動用ＴＦＴ（Ｔr2）におけるスレッショルド特性を、ＴＦＴ（Ｔr6）によって生成されるスレッショルド特性によって効果的にキャンセルさせることができる。そして、この実施の形態においても、駆動用ＴＦＴ（Ｔr2）のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。
【００６０】
したがって、この図１１に示す構成においても、駆動用ＴＦＴ（Ｔr2）におけるドレイン電流Ｉd は、走査ライン１a によって測定することができる。それ故、この図１１に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００６１】
図１２は、電圧プログラミング方式の画素構成に対してこの発明を適用した例を示している。この電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のドレインに対してスイッチング用ＴＦＴ（Ｔr7）が接続されており、また駆動用ＴＦＴ（Ｔr2）のドレインとゲートとの間にスイッチング用ＴＦＴ（Ｔr8）が接続されている。
【００６２】
加えてこの電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のゲートに対して、データライン２a より制御用ＴＦＴ（Ｔr1）およびコンデンサＣ2 を介してデータ信号が供給されるように構成されている。
【００６３】
前記した電圧プログラミング方式においては、ＴＦＴ（Ｔr7) およびＴＦＴ（Ｔr8）がオンされ、これに伴い駆動用ＴＦＴ（Ｔr2）のオン状態が確保される。次の瞬間にＴＦＴ（Ｔr7）がオフされることにより、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd はＴＦＴ（Ｔr8) を介して駆動用ＴＦＴ（Ｔr2）のゲートに回り込む。これにより、駆動用ＴＦＴ（Ｔr2）のゲート・ソース間電圧が、駆動用ＴＦＴのスレッショルド電圧に等しくなるまで、ゲート・ソース間電圧が押し上げられ、この時点で駆動用ＴＦＴ（Ｔr2）はオフする。
【００６４】
そして、この時のゲート・ソース間電圧がコンデンサＣ1 に保持され、このコンデンサ電圧によって、駆動用ＴＦＴのドレイン電流が制御される。すなわち、この電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）におけるスレッショルド電圧のばらつきを補償するように作用する。
【００６５】
前記した図１２に示す構成においては、ＴＦＴ（Ｔr7) のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。したがって、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd は、ＴＦＴ（Ｔr7) およびダミー負荷Ｗを介してデータライン２a において検出することができる。それ故、この図１２に示した構成においても、図６に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００６６】
図１３は、カレントミラー方式の画素構成に対してこの発明を適用した例を示している。このカレントミラー方式においては、Ｐチャンネルの駆動用ＴＦＴ（Ｔr2）にゲートが共通接続されて同じくＰチャンネルのＴＦＴ（Ｔr9）が対称的に備えられており、両ＴＦＴ（Ｔr2，Ｔr9）のゲートとソース間に電荷保持用のコンデンサＣ1 が接続されている。
【００６７】
また、前記ＴＦＴ（Ｔr9）のゲートとドレイン間には制御用ＴＦＴ（Ｔr1）が接続されており、この制御用ＴＦＴ（Ｔr1）のオン動作により、ＴＦＴ（Ｔr2，Ｔr9）はカレントミラーとして機能する。すなわち、制御用ＴＦＴ（Ｔr1）のオン動作と共にＮチャンネルにより構成されたスイッチング用ＴＦＴ（Ｔr10 ）もオン動作されるように構成されており、これにより、スイッチング用ＴＦＴ（Ｔr10 ）を介して書き込み用電流源Ｉs が接続されるように構成されている。
【００６８】
これにより、アドレス期間においてはＶＨanodの電源から、ＴＦＴ（Ｔr9）、ＴＦＴ（Ｔr10 ）を介して書き込み用電流源Ｉs に流れる電流経路が形成され、また、カレントミラーの作用により、電流源Ｉs に流れる電流に対応した電流が、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd として生成される。
【００６９】
このような動作によりコンデンサＣ1 には書き込み用電流源Ｉs に流れる電流値に対応したＴＦＴ（Ｔr9）のゲート電圧が書き込まれる。そして、コンデンサＣ1 に所定の電圧値が書き込まれた後には、制御用ＴＦＴ（Ｔr1）はオフ状態になされ、駆動用ＴＦＴ（Ｔr2）は、コンデンサＣ1 に蓄積された電荷に基づいて所定のドレイン電流Ｉd を供給するように作用する。
【００７０】
そして、図１３に示す実施の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。したがって、この図１３に示す構成においても、駆動用ＴＦＴ（Ｔr2）におけるドレイン電流Ｉd は、走査ライン１a によって測定することができる。それ故、この図１３に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【図面の簡単な説明】
【図１】従来のアクティブマトリクス型表示装置における１つの画素に対応する基本的な回路構成を示した結線図である。
【図２】この発明にかかるアクティブ駆動型画素構造の第１の形態を示した結線図である。
【図３】図２に示す構成における駆動用ＴＦＴの動作を示す特性図である。
【図４】この発明にかかるアクティブ駆動型画素構造の第２の形態を示した結線図である。
【図５】図４に示す構成における駆動用ＴＦＴの動作を示す特性図である。
【図６】この発明にかかるアクティブ駆動型画素構造の第３の形態を示した結線図である。
【図７】同じく第４の形態を示した結線図である。
【図８】ＥＬ素子に逆バイアス電圧を効果的に印加できるように構成した画素構成に対してこの発明を適用した例を示す結線図である。
【図９】ＳＥＳ方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１０】電流プログラミング方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１１】スレッショルド電圧補正方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１２】電圧プログラミング方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１３】カレントミラー方式の画素構成に対してこの発明を適用した例を示す結線図である。
【符号の説明】
１ 走査ドライバー
１a 走査ライン
２ データドライバー
２a データライン
３ 検査用ライン
１０ 画素
Ｃ1 ，Ｃ2 コンデンサ
Ｄ1 ダイオード
Ｅ1 発光素子（有機ＥＬ素子）
Ｉs 書き込み用電流源
Ｔr1 制御用ＴＦＴ
Ｔr2 駆動用ＴＦＴ
Ｗ 検査用ダミー負荷
【発明の属する技術分野】
この発明は、少なくとも制御用ＴＦＴと駆動用ＴＦＴ、さらに電荷保持用コンデンサとを備えたアクティブ駆動型画素構造およびその検査方法に関し、特に、画素を構成するたとえば発光素子を成膜する前に、前記ＴＦＴ（Thin Film Transistor）および電荷保持用コンデンサの機能が正常であるか否かを容易に検査することを可能にしたアクティブ駆動型画素構造およびその検査方法に関する。
【０００２】
【従来の技術】
発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開発が広く進められている。このような表示パネルに用いられる発光素子として、有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されている。これはＥＬ素子の発光層に、良好な発光特性を期待することができる有機化合物を使用することによって、実用に耐えうる高効率化および長寿命化が進んだことも背景にある。
【０００３】
かかる有機ＥＬ素子を用いた表示パネルとして、ＥＬ素子を単にマトリクス状に配列した単純マトリクス型表示パネルと、マトリクス状に配列したＥＬ素子の各々に、ＴＦＴからなる能動素子を加えたアクティブマトリクス型表示パネルが提案されている。後者のアクティブマトリクス型表示パネルは、前者の単純マトリクス型表示パネルに比べて、低消費電力を実現することができ、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
【０００４】
図１は、従来のアクティブマトリクス型表示装置における１つの画素１０に対応する最も基本的な回路構成を示しており、これはコンダクタンスコントロール方式と呼ばれている。図１においてＮチャンネルで構成された制御用ＴＦＴ（Ｔr1）のゲートＧは、走査ドライバー１からの走査ライン１ａに接続され、そのソースＳはデータドライバー２からのデータライン２ａに接続されている。また、制御用ＴＦＴ（Ｔr1）のドレインＤは、Ｐチャンネルで構成された駆動用ＴＦＴ（Ｔr2）のゲートＧに接続されると共に、電荷保持用のコンデンサＣ1 の一方の端子に接続されている。
【０００５】
そして、駆動用ＴＦＴ（Ｔr2）のソースＳは前記コンデンサＣ1 の他方の端子に接続されると共に、発光素子としての有機ＥＬ素子Ｅ1 に駆動電流を供給する陽極側電源（ＶＨanod）に接続されている。また、駆動用ＴＦＴ（Ｔr2）のドレインＤは前記ＥＬ素子Ｅ1 の陽極に接続され、当該ＥＬ素子の陰極は、陰極側電源（ＶＬcath）に接続されている。
【０００６】
図１における制御用ＴＦＴ（Ｔr1）のゲートに走査ライン１ａを介してオン制御電圧（Select）が供給されると、制御用ＴＦＴ（Ｔr1）はソースに供給されるデータライン２ａからのデータ電圧（Ｖdata）に対応した電流を、ソースからドレインに流す。したがって、制御用ＴＦＴ（Ｔr1）のゲートがオン電圧の期間に、前記コンデンサＣ1 が充電され、その電圧が駆動用ＴＦＴ（Ｔr2）のゲートに供給される。それ故、駆動用ＴＦＴ（Ｔr2）は、そのゲート電圧とソース電圧に基づいた電流をＥＬ素子Ｅ1 に流し、ＥＬ素子を発光駆動させる。
【０００７】
また制御用ＴＦＴ（Ｔr1）のゲートがオフ電圧になると、制御用ＴＦＴ（Ｔr1）はいわゆるカットオフとなり、制御用ＴＦＴ（Ｔr1）のドレインは開放状態となるものの、駆動用ＴＦＴ（Ｔr2）はコンデンサＣ1 に蓄積された電荷によりゲート電圧が保持され、次の走査まで駆動電流を維持し、ＥＬ素子Ｅ1 の発光も維持される。
【０００８】
前記した構成はコンダクタンスコントロール方式による１つの画素１０の接続構成例を示したものであり、この画素１０の構成は縦および横方向に多数配列され、画像信号に基づいて各画素１０が点灯または消灯制御されることで、映像が再生されることになる。
【０００９】
ところで、この種のアクティブマトリクス型表示パネルにおいては、各画素内のＴＦＴおよびコンデンサの不良は画素欠陥となる。表示パネル内に幾つかの欠陥が生ずることはやむを得ないのが現状であるものの、この欠陥数が多くなると、表示品位を落とし商品としては不適格となる。
【００１０】
したがって、前記ＴＦＴおよび電荷保持用のコンデンサを基板に形成させた状態、すなわち、発光素子としての有機ＥＬ素子を前記基板に成膜させる以前の半製品の状態で前記ＴＦＴおよび電荷保持用のコンデンサの欠陥を容易に検査することができれば、表示パネルの歩留まりを改善することができ、結果としてコストの削減に寄与することができる。特に画素毎のＴＦＴが１個で済むＡＭ−ＬＣＤ（アクティブマトリクス型液晶表示装置）に比べて、画素毎のＴＦＴが２個〜４個以上必要となるＡＭ−ＯＥＬ（アクティブマトリクス型有機ＥＬ表示装置）においては、前記した半製品の状態での欠陥の検査はなおさら重要となる。
【００１１】
一方、ＡＭ−ＬＣＤにおいては、前記した半製品の状態であるＴＦＴ基板状態においても電荷保持用コンデンサが画素用ＴＦＴ（駆動用ＴＦＴ）の負荷となっているために、ＴＦＴ基板状態での画素欠陥の検査は比較的容易である。しかしながら、ＡＭ−ＯＥＬにおいては前記した半製品の状態のＴＦＴ基板においては有機ＥＬ素子が成膜されておらず、駆動用ＴＦＴは無負荷状態である。したがって、この様な状態では画素欠陥の検査は容易ではない。
【００１２】
そこで、画素欠陥を検査するためにプローブを所定の絵素電極等に当てて、インピーダンスを測定することが特許文献１に提案されており、したがって、同様に発光素子としての前記ＥＬ素子が形成される電極に、導電性のピン等を接触させるなどして、駆動用ＴＦＴに負荷を接続し、画素欠陥の検査をすることが考えられる。
【００１３】
【特許文献１】
特許第２５０６８４０号公報（第２欄１５行以降、および第６図）
【００１４】
【発明が解決しようとする課題】
ところで、前記したように画素欠陥の検査工程において、発光素子としての前記ＥＬ素子が形成される電極に導電性のピン等を接触させるような作業がなされた場合においては、前記電極を損傷させる等して発光素子の不良を招来させる可能性が増大し、好ましくはない。また、発光素子が形成される電極に検査用の電極を近づけ、両電極間でコンデンサを形成することで、非接触状態で駆動用ＴＦＴに負荷を与える手段を採用することも考えられるが、両電極間のギャップ調整が極めて難しく、実用上においては採用し兼ねる。
【００１５】
この発明は、前記した問題点を解消するためになされたものであり、たとえば半製品の状態で、検査用ダミー負荷を基板に形成させておき、これを利用することで、前記したＴＦＴおよび電荷保持用コンデンサの欠陥検査を実行することができるアクティブ駆動型画素構造およびその検査方法を提供することを課題とするものである。
【００１６】
【課題を解決するための手段】
前記した課題を解決するためになされたこの発明にかかる第１形態のアクティブ駆動型画素構造は、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が検査用ラインに接続されている点に特徴を有する。
【００１７】
また、この発明にかかる第２形態のアクティブ駆動型画素構造は、請求項１に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されている点に特徴を有する。
【００１８】
さらに、この発明にかかる第３形態および第４形態のアクティブ駆動型画素構造は、請求項２に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されている点に特徴を有する。
【００１９】
一方、前記した課題を解決するためになされたこの発明にかかる第１態様のアクティブ駆動型画素構造の検査方法は、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が検査用ラインに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、ソース電圧、検査用ラインのライン電圧のいずれか、もしくは２つ以上を相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２０】
また、この発明にかかる第２態様のアクティブ駆動型画素構造の検査方法は、請求項３に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、またはソース電圧のいずれか、もしくは２つを相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２１】
さらに、この発明にかかる第３態様および第４態様のアクティブ駆動型画素構造の検査方法は、請求項４に記載のとおり、データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、ソース電圧、または検査用ダミー負荷の他端の電圧のいずれか、もしくは２つ以上を相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行する点に特徴を有する。
【００２２】
そして、この発明にかかるアクティブ駆動型画素構造の検査方法においては、請求項５に記載のとおり、検査用ダミー負荷は、当該検査用ダミー負荷に流れる電流値を測定するステップの実行後に、ハイインピーダンスの状態となるように処理される。
【００２３】
【発明の実施の形態】
以下、この発明にかかるアクティブ駆動型画素構造およびその検査方法について、図に示す実施の形態に基づいて説明する。なお、以下の説明においては、すでに説明した図１に示された各部に相当する部分を同一符号で示しており、したがって個々の機能および動作については適宜説明を省略する。
【００２４】
まず、図２はこの発明にかかるアクティブ駆動型画素構造の第１の形態を示したものである。この図２に示す形態は図１に示した例と同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図２に示す状態は有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。
【００２５】
図２に示す第１の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷Ｗの他端が検査用ライン３に接続された構成とされている。すなわち、図１に示した構成と比較すると、検査用ダミー負荷Ｗおよび検査用ライン３が新たに備えられている。そして、後述するように、検査用ライン３と陰極側電源（ＶＬcath）との間に、電流測定手段が介在され、ダミー負荷Ｗに流れる電流値を測定することで、各ＴＦＴ（Ｔr1，Ｔr2）および電荷保持用コンデンサＣ1 の機能が正常であるか否かが検査される。すなわち、この実施の形態においてはダミー負荷Ｗに流れる電流値を、検査用ライン３を介して測定するようになされる。
【００２６】
ここで、前記したコンダクタンスコントロール方式の回路構成における各部の電位を考察すると、まずＥＬ素子Ｅ1 を発光駆動するには１５Ｖ程度の電位差が必要である。そして、基準電位（アース電位）に対してなるべく低電圧で駆動動作を実現させるために、実用上においては、ＥＬ素子の陽極側電源（ＶＨanod）として、たとえば１０Ｖ、ＥＬ素子の陰極側電源（ＶＬcath）として、たとえば−５Ｖを設定するなどの設計がなされる。
【００２７】
前記した電圧設定条件において、駆動用ＴＦＴ（Ｔr2）をオン・オフ制御させるに必要な駆動用ＴＦＴのゲート電圧を考えた場合、駆動用ＴＦＴはＰチャンネルであるため、これをオフ状態にするには最低で１０Ｖの電位が必要になる。また駆動用ＴＦＴをオンさせるには、前記１０Ｖよりも相当に低い電位、たとえばアース電位（＝０Ｖ）を印加させることで制御できる。したがって、前記した条件によると、制御用ＴＦＴ（Ｔr1）のソースに供給されるデータ信号電圧Ｖdataとしては、高レベル電位としてＶＨdata＝１０Ｖを、低レベル電位としてＶＬdata＝０Ｖをそれぞれ設定することになる。
【００２８】
一方、制御用ＴＦＴ（Ｔr1）はＮチャンネルであるため、前記ＶＨdataおよびＶＬdataを選択的に駆動用ＴＦＴ（Ｔr2）のゲートに供給するためには、制御用ＴＦＴ（Ｔr1）のゲートには、ＶＨdata＝１０Ｖに対して少なくとも２Ｖのスレッショルド電圧を加えた１２Ｖの制御（選択）電圧を供給することが必要である。また、非走査時においては制御用ＴＦＴ（Ｔr1）のゲートに、たとえばアース電位（＝０Ｖ）を印加することで、当該制御用ＴＦＴをカットオフ状態にすることができる。
【００２９】
以上の考察に基づき、図２に示す形態において画素機能の検査を実行するには、まず、走査ライン１ａに制御用ＴＦＴ（Ｔr1）がオン状態になり得る電位、すなわち前記した１２Ｖを印加させる。この状態で、データライン２ａの電位を１０Ｖ（＝ＶＨanod）から除々に低下させる（スイープさせる）と、駆動用ＴＦＴ（Ｔr2）は除々にオン状態に移行する。なお、図３は駆動用ＴＦＴが除々にオン状態に移行する様子を示している。
【００３０】
すなわち、図３に示す横軸はデータライン２ａ（制御用ＴＦＴのソース）に加わる電位を示しており、左方向に移行するにしたがってＶdataとして示した電位は１０Ｖから低下する状態で示している。また、図３に示す縦軸は駆動用ＴＦＴ（Ｔr2）のドレインから、ダミー負荷Ｗおよび検査用ライン３を介して陰極側電源（ＶＬcath）に流れる電流値Ｉd を示している。したがって、この図３に示す特性は、駆動用ＴＦＴ（Ｔr2）のＩd −Ｖgs特性（ドレイン電流−ゲート・ソース間電圧特性）にほぼ等しいものとなる。
【００３１】
なお、検査用ライン３を介して流れる前記電流Ｉd は、特に図示していないが、検査用ライン３と陰極側電源（ＶＬcath）との間に介在された電流測定手段により得ることができる。したがって、データライン電圧（Ｖdata）に関係なく検査用ライン３に電流が流れたり、逆に検査用ライン３に電流が流れたままの状態である場合には、前記ＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 のいずれかが不良であることが判る。また、所定のＩd 値が流れるＶgs値（＝Ｖth：スレッショルド電圧）が規定の電圧を超える状態であるならば、駆動用ＴＦＴ（Ｔr2）が不良であることが判る。
【００３２】
以上のようにして各画素毎に評価し、１パネル内の不良画素が規定数以内ならば良品、規定数を超えるならば不良品と判定する。このようにして検査が終了したならば、各駆動用ＴＦＴに接続されたダミー負荷Ｗは、ハイインピーダンスの状態となるように処理される。すなわち、前記ダミー負荷ＷはＥＬ素子を成膜し、発光表示パネルを形成した場合においては、電気的に短絡状態を引き起こすことになるので、前記した処理を実行することで、このダミー負荷を無効にする処置がなされる。
【００３３】
前記ダミー負荷Ｗをハイインピーダンスの状態となるように処理する一例としては、レーザビームにより検査用ダミー負荷を破壊する（焼き切る）ことが考えられる。これにより、各駆動用ＴＦＴのドレインと検査用ライン３との電気的な接続は開放される。また、後で説明する実施の形態において詳述するが、検査用ダミー負荷Ｗに所定の電流を流すことで、当該検査用ダミー負荷を溶断する手段も好適に採用することもできる。一方、前記した検査用ダミー負荷Ｗは、単なるワイヤーや抵抗体の他、所定電流以上が流れると溶断するいわゆるヒューズと同様の機能を備えた素子や、ＴＦＴ或いはダイオードのような素子であってもよい。
【００３４】
なお、以上説明した第１の実施の形態における検査方法においては、データライン２ａの電位Ｖdataを変化させること、換言すれば駆動用ＴＦＴ（Ｔr2）のゲート電圧を変化させることで、ダミー負荷Ｗに流れる電流Ｉd 、すなわち、検査用ライン３に流れる電流Ｉd を測定するようにしている。しかしながら、検査用ライン３に印加されるライン電圧（ＶＬcath）、または駆動用ＴＦＴ（Ｔr2）のソースに供給される駆動電圧（ＶＨanod）を単独に変化させても、もしくは前記２つ以上を相対的に変化させても、図３に示したような駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を得ることができ、これによっても、前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００３５】
次に図４は、この発明にかかるアクティブ駆動型画素構造の第２の形態を示したものである。この図４に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図４に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第２の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は駆動用ＴＦＴ（Ｔr2）のゲートに接続されている。
【００３６】
そして、データライン２ａとこのデータライン２ａにデータライン電圧（Ｖdata）をもたらす図示せぬ電圧源（図１に示すデータドライバー２に代わるもの）との間に、電流測定手段が介在され、データライン２ａに流れる電流値を測定するようになされる。この場合のデータライン電流は、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が、ダミー負荷Ｗおよび制御用ＴＦＴ（Ｔr1）を介して得られるものであり、前記データライン電流は、結果として駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd にほぼ対応するものとなる。
【００３７】
図４に示す画素構成において、その検査を実行するには、図２に示した第１の形態と同様に、走査ライン１ａに制御用ＴＦＴ（Ｔr1）がオン状態になり得る電圧、たとえば１２Ｖを印加させる。この状態で、データライン２ａの電圧を順にＶ1 ，Ｖ2 ，Ｖ3 と変化させる。すなわち、前記Ｖ1 ，Ｖ2 ，Ｖ3 の各値は、駆動用ＴＦＴ（Ｔr2）がカットオフ状態となる１０Ｖ（＝ＶＨanod）よりも低レベルの範囲で、その電圧レベルが順に低下するように変更される。図５はこの時のデータライン電流（駆動用ＴＦＴのドレイン電流Ｉd ）の変化状態を示している。なお、この特性はすでに説明した図３に示すものと同様のものである。
【００３８】
図５に示すようにデータライン２ａの電圧としてＶ1 を与えた時の電流値Ｉd1の値、およびデータライン２ａの電圧としてＶ2 を与えた時の電流値Ｉd2の値が測定され、この電流値Ｉd1，Ｉd2がそれぞれ規定の範囲内であるならばＴＦＴ（Ｔr1，Ｔr2）およびコンデンサＣ1 の機能は正常であると判定される。なお、この実施の形態においては、前記ダミー負荷Ｗとして所定の電流値Ｉdx以上の電流が流れた時に溶断するいわゆるヒューズと同様の機能を備えた素子が採用されている。
【００３９】
そして、図５に示すようにデータライン２ａに対してＶ3 が与えられる。このＶ3 として示す電位は、駆動用ＴＦＴ（Ｔr2）のゲートバイアスとして与えられ、この時のドレイン電流は、前記Ｉdx以上の電流が流れる値に設定されている。したがって、前記ダミー負荷Ｗは駆動用ＴＦＴのドレイン電流により溶断される。この時、前記ドレイン電流Ｉd がほぼゼロになるか否かがデータライン２ａを介して確認され、以上の工程によって各画素毎の良否が判定される。そして、パネル毎の良否の判断は、図２および図３に基づいて説明した実施の形態と同様になされる。
【００４０】
なお、以上説明した第２の実施の形態における検査方法においては、データライン２ａの電位Ｖdataを変化させること、換言すれば駆動用ＴＦＴ（Ｔr2）のゲート電圧を変化させることで、ダミー負荷Ｗに流れる電流Ｉd を、データライン２ａにおいて測定するようにしている。しかしながら、この実施の形態においては、駆動用ＴＦＴ（Ｔr2）のソースに供給される駆動電圧ＶＨanodを変化させても、もしくは前記データライン２ａの電位Ｖdataと駆動電圧ＶＨanodの双方を相対的に変化させても、図５に示したような駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４１】
図６は、この発明にかかるアクティブ駆動型画素構造の第３の形態を示したものである。この図６に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図６に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第３の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。
【００４２】
この例においても、図４に示した例と同様にデータライン２ａとこのデータライン２ａにデータライン電圧Ｖdataをもたらす図示せぬ電圧源との間に、電流測定手段が介在され、データライン２ａに加えるデータ電圧Ｖdataに対応するデータライン２ａに流れる電流値を測定するようになされる。すなわち、データライン２ａに流れる電流値は、図４に示した例と同様に駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd に対応するものであり、データ電圧Ｖdataとドレイン電流Ｉd との関係を対比することによって、各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４３】
そして、前記した測定が終了した場合には、検査用ダミー負荷Ｗはレーザビームにより破壊する（焼き切る）か、またはダミー負荷に所定の電流を流すことで、当該検査用ダミー負荷を溶断するようになされる。この、図６に示す形態においても、駆動電圧ＶＨanodを変化させることで、駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００４４】
なお、図６に示した実施の形態によると、図４に示した実施の形態に比較して制御用ＴＦＴ（Ｔr1）を介さずに、データライン２ａにおいて駆動用ＴＦＴのドレイン電流Ｉd を実質的に得ることができる。したがって、この図６に示した実施の形態によると、制御用ＴＦＴ（Ｔr1）として格別に電流容量の高いＴＦＴを形成させる必要はないという利点が得られる。
【００４５】
図７は、この発明にかかるアクティブ駆動型画素構造の第４の形態を示したものである。この図７に示す形態も同様にコンダクタンスコントロール方式と呼ばれる回路構成を示している。そして、図７に示す状態は同様に有機ＥＬ素子Ｅ1 が成膜される前の半製品の状態を示している。この第４の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。
【００４６】
この例においては、走査ライン１a とこの走査ライン１ａに制御（選択）電圧をもたらす図示せぬ電圧源（図１に示す走査ドライバー１に代わるもの）との間に、図示せぬ電流測定手段が介在され、走査ライン１a に流れる電流値を測定するようになされる。この場合の走査ライン１a に流れる電流は、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が、ダミー負荷Ｗを介して得られるものであり、前記走査ライン１a に得られる電流は、結果として駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd にほぼ対応するものとなる。
【００４７】
なお、この図７に示す実施の形態においては、データライン２ａに加えるデータ電圧Ｖdataに対応する走査ライン１ａに流れる電流値（実質的に駆動用ＴＦＴのドレイン電流Ｉd ）を測定するようになされ、データ電圧Ｖdataとドレイン電流Ｉd との関係を対比することによって、各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かが検査される。
【００４８】
この場合、走査ライン１ａに対して制御用ＴＦＴ（Ｔr1）がオン状態となる電圧、たとえば前記した１２Ｖを常時印加した場合には、電位差の関係で走査ライン１ａにおいて、駆動用ＴＦＴのドレイン電流Ｉd を検出することが不可能になる。そこで、走査ライン１ａを介して制御用ＴＦＴ（Ｔr1）のゲートに加えるオン電圧は、データライン２ａに加えるデータ電圧Ｖdataに対応させて可変させるように制御することが必要となる。
【００４９】
そして、前記した測定が終了した場合には、検査用ダミー負荷Ｗはレーザビームにより破壊する（焼き切る）か、またはダミー負荷に所定の電流を流すことで、当該検査用ダミー負荷を溶断するようになされる。この図７に示す形態においても、駆動電圧ＶＨanodを変化させることで、駆動用ＴＦＴのＩ−Ｖ（電流−電圧）特性を取得することができる。したがって、このような手段を採用しても前記と同様に各画素のＴＦＴ（Ｔr1，Ｔr2）またはコンデンサＣ1 の機能が正常であるか否かを検査することができる。
【００５０】
なお、図７に示した実施の形態によると、図４に示した実施の形態に比較して制御用ＴＦＴ（Ｔr1）を介さずに、データライン２ａにおいて駆動用ＴＦＴのドレイン電流Ｉd を実質的に得ることができる。したがって、この図７に示した実施の形態においても、制御用ＴＦＴ（Ｔr1）として格別に電流容量の高いＴＦＴを形成させる必要はないという利点が得られる。
【００５１】
次に図８は、図７に示した構成において、さらに駆動用ＴＦＴ（Ｔr2）のソース・ドレイン間にダイオード素子を並列接続したものである。すなわち、ダイオード素子を前記のとおり並列接続することによりＥＬ素子Ｅ1 に対して逆バイアス電圧を効果的に印加できるようにした構成に、この発明を採用した例を示している。なお、図８に示す例においてはダイオード素子としてＴＦＴ（Ｔr3）が用いられており、そのゲートとソースを短絡することにより、等価的にダイオード素子を形成している。
【００５２】
この様にダイオード素子を配置し、所定のタイミングにおいて、たとえば駆動電圧源ＶＨanod，ＶＬcathを入れ替えることで、前記ダイオード素子を介してＥＬ素子Ｅ1 に対して逆バイアス電圧を効果的に印加することができ、これにより、ＥＬ素子の寿命を延ばすことができる。なお、この図８に示す逆バイアスの印加手段は、本件出願人において特願２００２−２３００７２として出願している。したがって、図８に示した構成においても、図７に示した構成例と同様の本件発明による作用効果を得ることができる。
【００５３】
図９は、デジタル階調を実現させる３ＴＦＴ方式の画素構成に対してこの発明を適用した例を示す。この駆動方式はＳＥＳ（Simultaneous-Erasing-Scan ＝同時消去法）とも呼ばれており、制御用ＴＦＴ（Ｔr1）と、駆動用ＴＦＴ（Ｔr2）に加えて、消去用ＴＦＴ（Ｔr4）が備えられている。この消去用ＴＦＴ（Ｔr4）は、ＥＬ素子Ｅ1 点灯期間の途中において、当該消去用ＴＦＴ（Ｔr4）をオン動作させることで、コンデンサＣ1 の電荷を放電させることができ、これによりＥＬ素子Ｅ1 の点灯期間を制御する階調駆動を実現させることができる。
【００５４】
この図９に示した構成においても、図６に示した例と同様に、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。したがって、この図９に示した構成においても、図６に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００５５】
図１０は電流プログラミング方式の画素構成に対してこの発明を適用した例を示している。この電流プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のドレインにスイッチング用ＴＦＴ（Ｔr5）が接続され、このスイッチング用ＴＦＴ（Ｔr5）のドレインにＥＬ素子Ｅ1 が形成されるようになされる。そして、駆動用ＴＦＴ（Ｔr2）のソースとゲート間に電荷保持用のコンデンサＣ1 が接続され、駆動用ＴＦＴ（Ｔr2）のゲートとドレインとの間には制御用ＴＦＴ（Ｔr1）が接続されている。
【００５６】
さらに制御用ＴＦＴ（Ｔr1）のソースには書き込み用電流源Ｉs が接続されている。加えて、制御用ＴＦＴ（Ｔr1）とスイッチング用ＴＦＴ（Ｔr5）の各ゲートは走査ライン１a に接続されており、前記書き込み用電流源Ｉs はデータ線２a における電流を制御するように機能する。
【００５７】
図１０に示した構成においては、スイッチング用ＴＦＴ（Ｔr5）のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。したがって、この構成によるとダミー負荷Ｗにはスイッチング用ＴＦＴ（Ｔr5）を介して駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd が流れ、このドレイン電流Ｉd は走査ライン１a によって測定することができる。それ故、この図１０に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００５８】
次に図１１は、スレッショルド電圧補正方式と呼ぶことにし、このスレッショルド電圧補正方式の画素構成に対してこの発明を適用した例を示している。この図１１に示したスレッショルド電圧補正方式の基本構成は、図７に示したコンダクタンスコントロール方式と同様であり、コンダクタンスコントロール方式に比較すると、制御用ＴＦＴ（Ｔr1) と駆動用ＴＦＴ（Ｔr2）との間に、ＴＦＴ（Ｔr6）とダイオードＤ1 との並列接続体が挿入されている。なお、前記ＴＦＴ（Ｔr6）はそのゲート・ドレイン間は短絡状態に構成されており、したがって、これは制御用ＴＦＴ（Ｔr1) から駆動用ＴＦＴ（Ｔr2）のゲートに向かってスレッショルド特性を与える素子として機能する。
【００５９】
この構成によると、駆動用ＴＦＴ（Ｔr2）におけるスレッショルド特性を、ＴＦＴ（Ｔr6）によって生成されるスレッショルド特性によって効果的にキャンセルさせることができる。そして、この実施の形態においても、駆動用ＴＦＴ（Ｔr2）のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。
【００６０】
したがって、この図１１に示す構成においても、駆動用ＴＦＴ（Ｔr2）におけるドレイン電流Ｉd は、走査ライン１a によって測定することができる。それ故、この図１１に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００６１】
図１２は、電圧プログラミング方式の画素構成に対してこの発明を適用した例を示している。この電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のドレインに対してスイッチング用ＴＦＴ（Ｔr7）が接続されており、また駆動用ＴＦＴ（Ｔr2）のドレインとゲートとの間にスイッチング用ＴＦＴ（Ｔr8）が接続されている。
【００６２】
加えてこの電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）のゲートに対して、データライン２a より制御用ＴＦＴ（Ｔr1）およびコンデンサＣ2 を介してデータ信号が供給されるように構成されている。
【００６３】
前記した電圧プログラミング方式においては、ＴＦＴ（Ｔr7) およびＴＦＴ（Ｔr8）がオンされ、これに伴い駆動用ＴＦＴ（Ｔr2）のオン状態が確保される。次の瞬間にＴＦＴ（Ｔr7）がオフされることにより、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd はＴＦＴ（Ｔr8) を介して駆動用ＴＦＴ（Ｔr2）のゲートに回り込む。これにより、駆動用ＴＦＴ（Ｔr2）のゲート・ソース間電圧が、駆動用ＴＦＴのスレッショルド電圧に等しくなるまで、ゲート・ソース間電圧が押し上げられ、この時点で駆動用ＴＦＴ（Ｔr2）はオフする。
【００６４】
そして、この時のゲート・ソース間電圧がコンデンサＣ1 に保持され、このコンデンサ電圧によって、駆動用ＴＦＴのドレイン電流が制御される。すなわち、この電圧プログラミング方式においては、駆動用ＴＦＴ（Ｔr2）におけるスレッショルド電圧のばらつきを補償するように作用する。
【００６５】
前記した図１２に示す構成においては、ＴＦＴ（Ｔr7) のドレインに検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のソースに接続されている。したがって、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd は、ＴＦＴ（Ｔr7) およびダミー負荷Ｗを介してデータライン２a において検出することができる。それ故、この図１２に示した構成においても、図６に基づいて説明した作用効果と同様の作用効果を得ることができる。
【００６６】
図１３は、カレントミラー方式の画素構成に対してこの発明を適用した例を示している。このカレントミラー方式においては、Ｐチャンネルの駆動用ＴＦＴ（Ｔr2）にゲートが共通接続されて同じくＰチャンネルのＴＦＴ（Ｔr9）が対称的に備えられており、両ＴＦＴ（Ｔr2，Ｔr9）のゲートとソース間に電荷保持用のコンデンサＣ1 が接続されている。
【００６７】
また、前記ＴＦＴ（Ｔr9）のゲートとドレイン間には制御用ＴＦＴ（Ｔr1）が接続されており、この制御用ＴＦＴ（Ｔr1）のオン動作により、ＴＦＴ（Ｔr2，Ｔr9）はカレントミラーとして機能する。すなわち、制御用ＴＦＴ（Ｔr1）のオン動作と共にＮチャンネルにより構成されたスイッチング用ＴＦＴ（Ｔr10 ）もオン動作されるように構成されており、これにより、スイッチング用ＴＦＴ（Ｔr10 ）を介して書き込み用電流源Ｉs が接続されるように構成されている。
【００６８】
これにより、アドレス期間においてはＶＨanodの電源から、ＴＦＴ（Ｔr9）、ＴＦＴ（Ｔr10 ）を介して書き込み用電流源Ｉs に流れる電流経路が形成され、また、カレントミラーの作用により、電流源Ｉs に流れる電流に対応した電流が、駆動用ＴＦＴ（Ｔr2）のドレイン電流Ｉd として生成される。
【００６９】
このような動作によりコンデンサＣ1 には書き込み用電流源Ｉs に流れる電流値に対応したＴＦＴ（Ｔr9）のゲート電圧が書き込まれる。そして、コンデンサＣ1 に所定の電圧値が書き込まれた後には、制御用ＴＦＴ（Ｔr1）はオフ状態になされ、駆動用ＴＦＴ（Ｔr2）は、コンデンサＣ1 に蓄積された電荷に基づいて所定のドレイン電流Ｉd を供給するように作用する。
【００７０】
そして、図１３に示す実施の形態においては、駆動用ＴＦＴ（Ｔr2）の電流出力端子であるドレインに、検査用ダミー負荷Ｗの一端が接続されると共に、当該ダミー負荷の他端は制御用ＴＦＴ（Ｔr1）のゲートに接続されている。したがって、この図１３に示す構成においても、駆動用ＴＦＴ（Ｔr2）におけるドレイン電流Ｉd は、走査ライン１a によって測定することができる。それ故、この図１３に示した構成においても、図７に基づいて説明した作用効果と同様の作用効果を得ることができる。
【図面の簡単な説明】
【図１】従来のアクティブマトリクス型表示装置における１つの画素に対応する基本的な回路構成を示した結線図である。
【図２】この発明にかかるアクティブ駆動型画素構造の第１の形態を示した結線図である。
【図３】図２に示す構成における駆動用ＴＦＴの動作を示す特性図である。
【図４】この発明にかかるアクティブ駆動型画素構造の第２の形態を示した結線図である。
【図５】図４に示す構成における駆動用ＴＦＴの動作を示す特性図である。
【図６】この発明にかかるアクティブ駆動型画素構造の第３の形態を示した結線図である。
【図７】同じく第４の形態を示した結線図である。
【図８】ＥＬ素子に逆バイアス電圧を効果的に印加できるように構成した画素構成に対してこの発明を適用した例を示す結線図である。
【図９】ＳＥＳ方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１０】電流プログラミング方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１１】スレッショルド電圧補正方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１２】電圧プログラミング方式の画素構成に対してこの発明を適用した例を示す結線図である。
【図１３】カレントミラー方式の画素構成に対してこの発明を適用した例を示す結線図である。
【符号の説明】
１ 走査ドライバー
１a 走査ライン
２ データドライバー
２a データライン
３ 検査用ライン
１０ 画素
Ｃ1 ，Ｃ2 コンデンサ
Ｄ1 ダイオード
Ｅ1 発光素子（有機ＥＬ素子）
Ｉs 書き込み用電流源
Ｔr1 制御用ＴＦＴ
Ｔr2 駆動用ＴＦＴ
Ｗ 検査用ダミー負荷
Claims (7)
- データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、 前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されてなることを特徴とするアクティブ駆動型画素構造。
- データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとを少なくとも備えたアクティブ駆動型画素構造であって、 前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されてなることを特徴とするアクティブ駆動型画素構造。
- データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記駆動用ＴＦＴのゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、
前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、またはソース電圧のいずれか、もしくは２つを相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行することを特徴とするアクティブ駆動型画素構造の検査方法。 - データラインの電位に基づいて制御出力を生成する制御用ＴＦＴと、前記制御出力に基づいて駆動電流が制御される駆動用ＴＦＴと、前記制御出力を一時的に保持する電荷保持用コンデンサとが少なくとも備えられ、前記駆動用ＴＦＴの電流出力端子に検査用ダミー負荷の一端が接続されると共に、当該検査用ダミー負荷の他端が前記制御用ＴＦＴのソースまたはゲートに接続されてなるアクティブ駆動型画素構造の検査方法であって、
前記制御用ＴＦＴをオン状態にするステップと、前記駆動用ＴＦＴのゲート電圧、ソース電圧、または検査用ダミー負荷の他端の電圧のいずれか、もしくは２つ以上を相対的に変化させながら、前記検査用ダミー負荷に流れる電流値を測定するステップとを実行することを特徴とするアクティブ駆動型画素構造の検査方法。 - 前記検査用ダミー負荷は、当該検査用ダミー負荷に流れる電流値を測定するステップの実行後に、ハイインピーダンスの状態となるように処理されることを特徴とする請求項３または請求項４に記載のアクティブ駆動型画素構造の検査方法。
- 前記検査用ダミー負荷をハイインピーダンスの状態となるように処理する手段として、レーザビームにより検査用ダミー負荷を破壊する手段が採用されることを特徴とする請求項５に記載のアクティブ駆動型画素構造の検査方法。
- 前記検査用ダミー負荷をハイインピーダンスの状態となるように処理する手段として、検査用ダミー負荷に所定の電流を流すことで、当該ダミー負荷を溶断する手段が採用されることを特徴とする請求項５に記載のアクティブ駆動型画素構造の検査方法。
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