JP4096838B2 - 半導体装置およびその製造方法 - Google Patents
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Description
一方、ダイオードのソフトリカバリー化も重要な課題である。近年環境問題などにより、パワーエレクトロニクス機器から発生する電磁ノイズの低減が要求されており、その対応策の一つに、ダイオード逆回復をソフトリカバリーにして、発振等ノイズの原因を抑えることがある。ソフトリカバリー化の手段としては、アノード側からの少数キャリア注入効率を低くするとよい。この手段で代表的には、Merged Pin/Schottky Diode(MPS)(非特許文献1参照)やSoft and Fast recovery Diode(SFD)(非特許文献2参照)などがある。このMPSダイオードは、pinダイオードのアノード層がp領域とショットキー領域とで構成されている。
例えば、非特許文献6に示されているように、逆回復過程が終了する前にn- ドリフト層内の余剰キャリアが消滅すると、dir/dtが急激に増加するため、ダイオードのアノード・カソード電圧Vakもそれに伴って増加してサージ電圧が発生する。このサージ電圧は、素子内部に電界集中を引き起こすため、素子耐圧破壊をもたらす。更にそのサージ電圧がトリガーとなり、振動波形となる。この振動波形が、インバータ等の電力変換装置からの放射ノイズの発生源となる。従って、逆回復時には、ダイオードが電流阻止の定常状態に達するまでの途中で余剰キャリアが消滅しないようにしなければならない。
上記トレードオフを改善する方法の代表例の一つは、前述の低注入構造とドリフト層厚の低減を組合せることである。少数キャリアの注入効率を下げることで、カソード側余剰キャリアを増やしてソフトリカバリー化を図り、かつドリフト層厚を低減すれば、ソフトリカバリー化を達成しかつ高速逆回復化も可能である。また、プロトンやヘリウムイオン等の軽イオン粒子線の照射により、ライフタイムの局所制御でソフトリカバリー化を向上する方法もある。しかしながらこれらの場合、ドリフト層厚の減少により、耐圧の低下だけでなく、ソフトリカバリー化の限界がある。これは、逆回復時のドリフト層内における空間電荷領域の拡張が、主にドリフト層のドナー分布に依存するため、印加電圧が素子耐圧以下の範囲で高くなれば、低注入化を行っていたとしても結局はドリフトにより空間電荷領域へのキャリアの掃き出しは多くなり、その結果ハードリカバリーとなるからである。
図18(従来品D)に示すダイオードでは、nカソード層93に向かって徐々に比抵抗が低くなる構造をなし、同様にソフトリカバリー化を図っている。しかしながら逆回復時のキャリアの掃き出しでは、pアノード層92側が高比抵抗の場合、アプリケーションの動作モード(高電圧低電流等)によってはキャリアがドリフトで掃き出される量が却って多くなることがあり、ハードリカバリーとなる(特許文献2参照)。
更に、逆回復損失の低減、ソフトリカバリー特性の一層の向上、逆回復電圧のdV/dtの抑制および逆回復電圧・電流波形の振動の抑制ができる半導体装置として特願2002−214657号を出願した。この、特願2002−214657号に開示されているダイオードを図19(従来品E)に示す。図19の(a)は要部断面図、同図(b)は同図(a)の不純物濃度の分布図である。この半導体装置の表面構造は通常のpinダイオードの場合と同じで、pアノード層は活性領域全面に形成されている。尚、背景技術及びこれから説明する実施例の図において活性領域のみを断面で示した図を用いて説明しているものがあるが、この活性領域の外側には電力用途の素子で採用されているガードリング、フィールドプレートあるいはRESURFなどの耐圧構造が設けられる。そして、アノード側表面の外周端には、p型領域のストッパ領域が設けられ、その表面にはストッパ電極が設けられる。このストッパ領域によって、空乏層が外周端まで達しないので、nドリフト層11がチップの外周側面に露出しても特に問題ない。このため、チップ側端では切断後に特別な処理を施さなくともよい。
一方、近年600Vから1200Vの汎用クラスのIGBTやFWDには、安価なFZウエーハを100μm前後まで研削して薄い縦型の素子を形成する方法が主流となりつつあり、性能のみならずコストパフォーマンスの向上も要求されているのが現状である。しかしながら、このFZウエーハを100μm前後に研削して形成する場合、N−層の濃度分布は深さ方向に一様な分布でしか有りえなかった。このため、従来品Eのような低損失とソフトリカバリー特性を両立するコンセプトをFZウエーハを100μm前後に研削して形成する場合に適用することができなかった。従って、この発明の目的は、前記の課題を解決して、逆回復時のdV/dtの増加を抑制し、逆回復時の波形振動を抑制し、高速・低損失特性とソフトリカバリー特性両者を同時に向上する半導体装置をFZバルクウエーハを用いて安価に提供することである。
ここで、本発明品のnドリフト層1の平均ネットドーピング濃度Ndmは、上記積分濃度をnドリフト層1の幅で割れば求められ、その値は約8×1013cm-3である。この濃度となるネットドーピング濃度は、図1のように2点存在する。その2点間(Xc、Xd)での積分濃度は実効nバッファ層1aの積分濃度(以下、実効バッファ積分濃度という)となり、その値は約5×1011cm-2で、後述する従来品Aのnバッファ層の積分濃度とほぼ同じである。このためソフトリカバリー効果は十分得られ、逆回復電圧・電流の振動が抑制される。
その理由は次のように説明できる。nバッファ層1のネットドーピング濃度が高いほど、nバッファ層1aへの空乏層(=空間電荷領域)の侵入が抑えられる。
従って、電圧が増加している時に空間電荷領域がnバッファ層1aへ達すると、電圧の増加分δVはpアノード層2側のネットドーピング濃度が低い(高比抵抗の)nドリフト層1でのみ担うため、その電界強度は急激に増加する。このためdV/dtが増加する。従って、nドリフト層1(nバッファ層1a)の最大ネットドーピング濃度Npを抑えればdV/dtは抑制できる。
図3は、本発明品において、nドリフト層1(nバッファ層1a)の最大ネットドーピング濃度Npと平均ネットドーピング濃度Ndmの比であるNp/NdmとdV/dtの関係を示す図である。ここで、dV/dtは従来品Bの値で規格化している。また、図2に、逆電圧波形とNp/Ndmの関係を示す。Np/Ndmが小さくなるとdV/dtが小さくなる。
図3に示すように、Np/Ndmが5より小さければ、dV/dtは従来品Bの2倍よりも小さくなり、Np/Ndmが2より小さければ、ほぼ従来例Bと同じdV/dtとなっている。したがって望ましくは、Np/Ndmは2以下が良い。勿論、波形振動はなく、Np/Ndmが20である従来品AよりもdV/dtの値は小さくなる。
図4は、本発明品にて、実効バッファ積分濃度(ネットドーピング)による、素子耐圧(ブレークダウン電圧)の依存性を示す図である。素子耐圧は、従来品Bの耐圧にて規格化してある。横軸が実効バッファ積分濃度(ネットドーピング)である。
pアノード層2側からnカソード層3側に向かう任意の2点間の電界強度の減少分(電界強度の勾配)は、その2点間のnドリフト層1(含むnバッファ層1a)の積分濃度差によって決まる。
従って、その値を調整して電界強度の勾配を減らし、耐圧を損ねない様にする必要がある。図4に示すように、実効バッファ積分濃度が8×1011cm-2を超えると、耐圧の減少分が大きくなることがわかる。さらに実効バッファ積分濃度(ネットドーピング)が6×1011cm-2であれば、耐圧減少は無いことが判る。従って、実効バッファ積分濃度(ネットドーピング)は、8×1011cm-2以下か、望ましくは6×1011cm-2以下がよい。
図5において、nドリフト層1または実効nバッファ層1aの最大ネットドーピング濃度Npの位置Xpが位置指標と同じときに、最もdjr/dtが小さくなり、ソフトリカバリーになる。全般的に従来品B(●で示す)よりもdjr/dtは小さくでき、指標0.3から1.7の間で効果的に小さくできる。特に比が0.8から1.2の間で最もdjr/dtが小さくなる。従って、比は0.3から1.7の間がよく、さらに、0.8から1.2の間が望ましい。
図6は、本発明品において、nドリフト層全体の積分ネットドーピング濃度と、逆回復損失Errと逆回復電流減少率djr/dtとの関係を示した図である。横軸がnドリフト層全体の積分ネットドーピング濃度である。nドリフト層1全体の積分濃度(ネットドーピング)は、実効バッファ積分濃度(ネットドーピング)を5×1011cm-2に固定して、nドリフト層の幅(Wd−Xj)を変えて変化させた。この図から、nドリフト層全体の積分濃度(ネットドーピング)が、約1.3×1012cm-2を超えると、素子は耐圧時でも空乏層がnカソード層に達しない、所謂、ノンパンチスルー型となる。
前記から、nドリフト層全体の積分濃度(ネットドーピング)は注意深く設計する必要がある。Errの急激な増加を抑えるためには、積分濃度(ネットドーピング)は2×1012cm-2以下、望ましくは1.3×1012cm-2以下がよい。
また、発振を抑えて逆回復電流減少率djr/dtを十分小さくするためには、同様に積分濃度(ネットドーピング)を適切に設定しなければならない。同じく図6から、積分濃度(ネットドーピング)が8×1011cm-2未満となると、素子厚は約100μmと薄くなるため発振が生じるようになる。従って、積分濃度(ネットドーピング)は8×1011cm-2以上とする必要がある。
図7は、本発明品において、pアノード層2とnドリフト層1のpn接合Xj近傍におけるnドリフト層1のネットドーピング濃度Nd(Xj)と濃度指標との比と、素子耐圧(ブレークダウン電圧)の関係を示す図である。横軸の式の分母が濃度指標であり、
素子耐圧は臨界電界強度と逆バイアス時の電界強度分布の関係で決り、接合での不純物濃度が小さくなれば、素子耐圧は向上する。
本発明品の場合、Xj近傍のネットドーピング濃度を下げることで、素子耐圧を向上させることができる。素子耐圧は、濃度比が小さくなるほど増加し、逆に濃度比が1以上では急激に耐圧が減少する。よってこの濃度比が1以下になるようにすることが望ましい。
なお、亜鉛は800℃以下の拡散の為、アクセプタ活性化率が高温(1000℃以上)よりも低く、10%以下となる。よって、活性化してアクセプタとなった亜鉛の積分濃度が1.3×1012/cm2未満とするために、イオン注入時のドーズ量は、1.0×1013/cm2以下が望ましい。
また、NPT−IGBT,FS−IGBTへ適用しても、低損失なだけでなく、発振を抑えたターンオフが実現できる。これは、ターンオフの時は、表面のPN接合から空間電荷領域が裏面側に向かって拡張するが、ブロードバッファ構造を用いることで、ダイオードの逆回復と同様に、N−層中間で、一旦、電界強度を減少させ、空間電荷領域の拡がりを抑制できる。その結果、裏面側にキャリアが残存して枯掲しないため、ターンオフサージ電圧の急峻な増加を抑えることができる。
尚、図中の31はnドリフト層、32aはpウエル領域、32bはnソース領域、32cはゲート絶縁膜、32dはゲート電極、32eは層間絶縁膜、32fはトレンチ、33はnドレイン層、34はソース電極、35はドレイン電極である。
尚、図中の41はnドリフト層、42aはpウエル領域、42bはnエミッタ領域、42cはゲート絶縁膜、42dはゲート電極、42eは層間絶縁膜、43はpコレクタ層、43aは側面pコレクタ層、44はエミッタ電極、45はコレクタ電極である。
2 Pアノード層
3 N+カソード層
6 ガードリング
Claims (11)
- 基板の厚さ方向に一様な不純物濃度を有する第1導電型の半導体基板に、前記不純物濃度よりも低濃度の第2導電型の不純物を拡散で半導体基板の一方の主面の全面および他方の主面の全面に導入することを特徴とする半導体装置の製造方法。
- 前記第1導電型の半導体基板がN型シリコンであり、前記第2導電型の不純物がボロンよりも拡散係数の大きいP型不純物元素を用いることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記P型不純物元素がアルミニウム、ガリウム、インジウムまたは亜鉛の少なくとも1種を用いることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第1導電型の半導体基板に、一方の主面からアルミニウム、インジウムまたはガリウムを拡散させ、その後に他方の主面から亜鉛を拡散させることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記アルミニウム、ガリウムまたはインジウムが、ドーズ量1.0×1012cm-2以下でイオン注入されていることを特徴とする請求項3又は請求項4記載の半導体装置の製造方法。
- 前記イオン注入されたアルミニウムまたはガリウムは1000℃以上1200℃以下の温度にて熱処理されることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記亜鉛が、ドーズ量1.0×1013cm-2以下でイオン注入されていることを特徴とする請求項3又は請求項4記載の半導体装置の製造方法。
- 前記イオン注入された亜鉛は400℃以上800℃以下の温度にて熱処理されることを特徴とする請求項4記載の半導体装置の製造方法。
- 第1導電型の第1半導体層と、該第1半導体層の両主面で第2導電型の不純物が拡散で全面に導入され第1導電型のままであるがネットドーピング量が前記第2導電型の不純物が導入された量だけ低い領域を有し、一方の主面に第1半導体層より高濃度の第2導電型の第2半導体層を設け、他方の主面に第1半導体層より高濃度の第1導電型の第3半導体層を設けたダイオードであることを特徴とする半導体装置。
- 第1導電型の第1半導体層と、該第1半導体層の両主面で第2導電型の不純物が拡散で全面に導入され第1導電型のままであるがネットドーピング量が前記第2導電型の不純物が導入された量だけ低い領域を有し、一方の主面に第1半導体層より高濃度の第2導電型の第2半導体層を設け、該第2半導体層に選択的に形成された第1導電型のエミッタ層を設け、第1半導体層とエミッタ層間の第2半導体層上に絶縁膜を介してゲート電極を設け、他方の主面に第1半導体層より高濃度の第2導電型のコレクタ層を設けたIGBTであることを特徴とする半導体装置。
- 第1導電型の第1半導体層と、該第1半導体層の両主面で第2導電型の不純物が拡散で全面に導入され第1導電型のままであるがネットドーピング量が前記第2導電型の不純物が導入された量だけ低い領域を有し、一方の主面に第1半導体層より高濃度の第2導電型の第2半導体層を設け、該第2半導体層に選択的に形成された第1導電型のソース層を設け、第1半導体層とソース層間の第2半導体層上に絶縁膜を介してゲート電極を設け、他方の主面に第1半導体層より高濃度の第1導電型のドレイン層を設けたMOSFETであることを特徴とする半導体装置。
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