JP4090516B2 - 絶縁ゲート型バイポーラ半導体装置 - Google Patents
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Description
この発明は、電力用絶縁ゲート型バイポーラ半導体装置(以下「IGBT」という。)に関するものである。
背景技術
電力用半導体装置は、一般に、通電時の電力損失およびスイッチング時に発生する過渡損失の低減が要求される。また、電力用半導体装置が使用されている電気回路において、負荷短絡のような突発的な現象(事故)が発生した場合に、電力用半導体装置を安全に保護しなければならず、電力用半導体装置の安全動作領域が広いことも、電力用半導体装置に要求される重要な性能のひとつである。
負荷短絡とは、モーターなどの負荷が何らかの要因で短絡することを意味する。負荷短絡が発生すると、電力用半導体装置に流れる電流を制限する負荷が殆どない状態となるので、電源電圧が電力用半導体装置に直接印加され、電力用半導体装置に流れる電流は、その電力用半導体装置の通電能力の限界値(数百から数千A/cm2)までの巨大な値となる。そのため、負荷短絡時の電力は、システム全体の損傷や爆発につながる非常に危険な状態を生じさせる。
このような負荷短絡の問題を解決するためには、負荷短絡に強い、換言すれば、短絡安全動作領域(Short-Circuit Safe Operation Area;以下「SCSOA」という。)の広い電力用半導体装置を得ることが重要な課題である。
また、SCSOAを広くすることと、電力用半導体装置の他の特性であるオン電圧(順方向電圧降下)やスイッチング特性の改善とは、トレードオフの関係にあるので、それらの特性を損なわずに、SCSOAを改善することも、電力用半導体装置にとって重要な課題である。
たとえば、日本国特許出願公開公報特開平7-235672号に開示されているように、トレンチMOSゲートIGBTの場合、n型エミッタ平面パターンを梯子型にすると、オン電圧とターンオフ損失や最大可制御電流とSCSOAとのトレードオフを改善するのに有効であることが知られている。また、このn型エミッタの梯子パターンの寸法や形状を工夫することにより、IGBTの短絡耐量が改善されることも報告されている。ここにいう短絡耐量とは、通電状態において負荷短絡が発生した場合、電力用半導体装置内部に発生する熱により電力用半導体装置が熱破壊に至るまでの時間(time endurance under short circuit condition;以下「tsc」という。)の長さである。この短絡耐量が大きい、即ち短絡に耐えられる時間(tsc)が長いと、負荷短絡が発生しても、電力用半導体装置に接続した外部保護回路によりゲート制御信号をオフするまでの時間持ちこたえられるので、ゲート遮断信号により安全に回路が閉じられる。
しかしながら、上記の日本国特許出願公開公報に開示されている梯子型n型エミッタパターンの改善方法では、短絡耐量を充分に向上させるものではない。
発明の開示
本発明は、絶縁ゲート型バイポーラ半導体装置において、エミッタ不純物領域の内部であって、エミッタ電極と制御用導電体の極近傍との間に生じる電気抵抗が、上記エミッタ電極に直に接する上記エミッタ不純物領域の距離に無関係に所定の値となるようにしたものでる。
また、本発明は、絶縁ゲート型バイポーラ半導体装置において、上記エミッタ不純物領域の内部抵抗の低い部分の抵抗率を大きくする領域を形成するようにしたものである。
【図面の簡単な説明】
第1図は、本発明の実施の形態1の平面図、
第2図は、第1図のIII−III線断面図で、第1図のII−II線断面図部分への接続を示す概念図、
第3図は、第1図のIII-III線断面図、
第4図(a)は、回路試験を行う場合の波形図、第4(b)図は、短絡耐量を示す図、
第5図は、本発明の実施の形態2の平面図、
第6図は、第5図のVI-VI線断面図
第7図は、第5図VII-VII線断面図
第8図は、本発明の変形例を示す平面図、
第9図は、本発明の他の変形例を示す平面図、
第10図は、第9図のX−X線断面図、
第11図は、本発明のさらに他の変形例を示す平面図、
第12図は、第11図のXII-XII線断面図、
第13図は、第11図のXIII-XIII線断面図、
第14図は、本発明のさらに他の変形例を示す平面図、
第15図は、第14図のXV-XV線断面図、
第16図は、本発明のさらに他の変形例を示す平面図、
第17図は、本発明の実施の形態4を示す平面図、
第18図は、第17図のXVIII-XVIII線断面図、
第19図は、本発明の実施の形態5を示す平面図、
第20図は、第19図のXX-XX線断面図、
第21図は、第19図のXXI-XXI線断面図、
第22図は、本発明の実施の形態6を示す平面図である。
発明を実施する最良の形態
本発明をより詳細に説明するために、添付図面を参照しながら、いくつかの実施の形態およびその変形例について説明する。
実施の形態1.
第1図は、この発明の実施の形態1を示す平面図、第2図は、第1図のIII−III線断面図でII−II線断面図部分への接続状態を示す概念図、第3図は、同じく第1図のIII-III線断面図である。これらの図において、1はn-型半導体層、2はn+型バッファ層、3はp+型コレクタ領域、4はp型ベース領域、5は梯子型に形成されたn+型エミッタ領域、6はp+型コンタクト領域である。これらの各半導体層及び半導体領域で半導体基板100を構成している。
半導体基板100の上面側からn-型半導体層1の一部に達するトレンチ7が形成され、このトレンチ7には、ゲート絶縁膜8及びゲート導電体9が設けられている。半導体基板100の下部にはコレクタ電極10が設けられ、上部にはエミッタ電極11が設けられている。また、半導体基板100の上部は、コンタクトホール領域Aを除いて、絶縁層13で覆われている。但し、順方向阻止耐圧を確保するための終端構造部分は除く。
第1図は、n+型エミッタ領域5の上面図を示しており、n+型エミッタ領域5は梯子形のパターンを有するように形成されている。図中、Rbx、Rbyはn+型エミッタ領域の梯子形パターンの中に発生している内部抵抗を成分分解して示している。第2図には、この内部抵抗の電気回路的な役割を模式的に示している。巨視的なnエミッタバラスト抵抗(Rb)の機能は、短絡電流のIcpやIcsatを抑制する作用をする。また、第3図は、このnエミッタバラスト抵抗(Rb)が内部に取り込まれたものであることを模式的に示している。
短絡電流の飽和値(Icsat)を小さく抑えるために、点C-D間のエミッタバラスト抵抗Rbyを極小さくし、点D−E間のエミッタバラスト抵抗Rbxが十分大きな値になるように構成されている。即ち、Rby≪Rbxとなっている。
Rby≪Rbxとするための第1の手段としては、n+型エミッタ領域5のn型不純物濃度が一様な場合には、C-D間距離LCDがD−E間距離LDEより充分小さくすること、すなわち、LCD≪LDEとすることである。
第2の手段としては、LCDとLDEとが殆んど等しい場合、C−D間の不純物濃度CCDをD−E間の不純物濃度CDEより高くすることにより、C−D間の抵抗率ρCDをD−E間の抵抗率ρDEより十分に低くすることである。すなわち、CDE≪CCDとすることにより、ρCD≪ρDEとすることができる。
具体的には、数KV級の高耐圧トレンチIGBTの場合、数十A〜数百Aの素子全体に付加されるべき全エミッタバラスト抵抗Rbは、0.005〜0.01Ωであれば良いことがシミュレーション実験からわかっている。この場合のオン電圧上昇分(△Von)は、全エミッタバラスト抵抗Rbと定格電流値(Ic rat)との積であるので、Rbが0.005Ω、Ic ratが100Aの場合には、オン電圧上昇分は、次式で表わされる。
△Von=Rb×Ic rat=0.005(Ω)×100(A)=0.5(V)
第4図(a)は、IGBT素子の回路試験を行う場合のコレクタ電流(Ic)、コレクタ電圧(Vc)、ゲート入力電圧(Vg)の波形を示す図である。また、第4図(b)は、IGBTのSCSOAを示す図である。第4図(b)中aは従来例、bは本発明の場合を示している。
上記のように、オン電圧(Von)は、付加されたエミッタバラスト抵抗値によって上昇するが、第4図(b)示したように、元来、オン電圧(Von)と短絡耐量はオン電圧低い(良い)とtscが短い(悪い)というトレードオフ関係にあるが、IGBT素子のオン電圧(Von)を、使用する電気回路システムの許容範囲内におさめることは可能である。また、高耐圧素子に要求されるオン電圧(Von)値が、中・低耐圧の素子の場合に比べて数V程度と比較的高いので、オン電圧上昇分の許容範囲が広く、本発明の方法は有効である。すなわち、従来技術では、第4図(b)のaに示したように、短絡耐量に相当するtscを長くすると、オン電圧上昇分は非常に大きいが、本発明によれば、第4図(b)のbに示すようにtscの改善に対するオン電圧上昇分は小さく抑えることができる。
実施の形態2.
第5図は、この発明の実施の形態2を示す平面図、第6図は、第5図のVI-VI線断面図、第7図は、第5図のVII-VII線断面図である。
この実施の形態2は、第5図および第6図に示すように、n+型エミッタ領域5の中にP+拡散領域14を設けた点が、第1図ないし第3図に示した実施の形態1と異なっている。その他の構成は実施の形態1と同様である。
実施の形態2において、nエミッタ梯子形パターンの中に発生している内部抵抗を成分(Rby1+Rb2+Rbx1)に分解して示すと第5図のようになる。
通常のトレンチゲート型IGBTにおいては、1本のトレンチの長さは数百μmから数mm程度の長さであり、第1図に示したように、そのトレンチの長手方向に沿うかたちでn+型エミッタ領域5が形成され、さらにその並走する二本のnエミッタ領域を梯子の桟の様なパターンで、ほぼ等間隔で橋渡し部分を形成し、その橋渡し部分すなわち梯子の桟の部分からエミッタ電極11への電気的接続をとるように構成している。n+型エミッタ領域5の桟と桟の間の部分は、pベース領域4をエミッタ電極11への電気的接続をとる部分となり、通常はpベース領域4と同じ導電型でより高濃度のp+コンタクト領域6を形成する。nエミッタ梯子型パターンの桟の間隔や桟の幅は、素子に要求されるオン電圧、ターンオフ損失及びターンオフ能力などによって、かなりの幅を持たせて変化させるが、概ね10μm以下である。また、トレンチ間隔も数μm程度である。従って、このように微細化の進んだ表面パターンにおいては、実施の形態1に示したように、n+型エミッタ領域5のパターン寸法や濃度の調節だけでは、所望のnエミッタバラスト抵抗を得るのが難かしかったが、この実施の形態2によれば、非常に微細化が進んだ素子構造に有効である。
この実施の形態2においては、点C−D間の抵抗(Rby1)がトレンチ長手方向の素子動作の不均一性を抑制するためには、できるだけ小さいことが望ましいこと、点E−F間距離が1μm以下と非常に小さくて抵抗(Rbx1)が事実上調整不可能であること、及び点D−F間の抵抗(Rb2)により、事実上のnエミッタバラスト抵抗値が決定されることに鑑みて、第5図に示したp+拡散領域14を形成することにより、このp+拡散領域14直下にあるnエミッタ領域の高濃度n型不純物領域を不活性化し、残った低不純物のnエミッタ領域にnエミッタバラスト抵抗(Rb2)を生じさせている。第6図には、便宜上nエミッタバラスト抵抗(Rb2)を斜め方向に示しているが、nエミッタバラスト抵抗(Rb2)は、第5図に示すように、点D−F間の直下で発生しているので、正確には、第6図の紙面に垂直な方向に生じている抵抗領域である。
実施の形態3.
上述の実施の形態2においては、nエミッタ領域の一部にp型拡散領域14を設けるものを示したが、実施の形態3は、このp型拡散領域14の代りに、電気的に中性な領域、又はシリコン酸化膜やシリコン窒化膜などの絶縁体もしくはその中間的な性質を持つ半絶縁体を設けたものである。この実施の形態3も、実施の形態2と同様の作用効果を有する。
電気的に中性な領域を形成する方法としては、n+エミッタ領域5の一部に選択的に反対導電型であるp型不純物例えば硼素などをイオン注入することにより形成する方法がある。ちすなわち、nエミッタ領域を形成するn型不純物(リン、ひ素、アンチモンなど)の濃度と相殺(コンペンセート)するように、p型不純物をイオン注入することにより、非常に抵抗率の高い中性領域を形成することができる。
電気的に中性な領域を形成する第2の方法としては、中性元素を注入する方法がある。n+エミッタ領域5の一部に、シリコン、アルゴン、ゲルマニウムなどの電気的に中性の元素を注入することにより、nエミッタの一部分を非晶質化又は多結晶化したり、また、結晶欠陥を多く形成することにより、n+エミッタ領域5の一部を、nエミッタの本来の導電型であるn型である性質を変えずに抵抗率を上げることができる。
また、n+型エミッタ領域5の一部に酸素、窒素などの電気的に中性の元素をイオン注入し、基板のシリコン元素と化合させてn+型エミッタ領域5の一部を絶縁膜に変化させて抵抗率を上げることもできる。
次に、n+型エミッタ領域5の一部を選択酸化する方法について説明する。この方法は、LSIの標準的なウエハプロセスとして知られるLOCOS(Local Oxidation of Silicon)法を用いるものである。n+型エミッタ領域5の一部を熱酸化されにくい窒化膜などで覆い、n+型エミッタ領域5の所望の領域だけ酸化することにより、n型エミッタ領域5の一部を絶縁体であるあシリコン酸化膜に変質させることにより、残った低不純物のn型エミッタ領域に有効なnエミッタバラスト抵抗を生じさせることができる。
次に、エッチング法を利用する場合について説明する。この方法は、高不純物濃度で低抵抗率であるn型エミッタ領域5の一部をエッチングにより除去することにより、結果的に、残存部分のn型エミッタ領域の抵抗を上げるものである。エッチング方法としては、微細パターンの寸法精度を考慮するとドライエッチングが最適であるが、寸法的に余裕がある場合には、製造コストを考慮して、ウエットエッチング法を用いることもできる。
変形例
以上述べた実施の形態2および実施の形態3の変形例を第8図ないし第16図に示す。これらは、全体のパターンサイズやn型エミッタバラスト抵抗(Rb2)の大きさなどを考慮してn+型エミッタ拡散領域5とp+拡散領域14又は中性化あるいは不活性化領域のパターンを変形した実施例を示すものである。
第8図に示すものは、p+拡散領域15の巾を、先に第5図に示したp+拡散領域14の巾よりも大きくしたものである。
第9図に示すものは、p+拡散領域15の巾をさらに広くしたものであり、第9図のX-X線断面図を第10図に示す。
第11図に示すものは、p+拡散領域16を、トレンチに沿って延在させたものであり、第11図のXII-XII線断面図を第12図に、第11図のXIII-XIII線断面図を第13図に示す。
また第11図〜第18図の例において、n+型エミッタ領域2のトレンチゲートと対向する部分の濃度を十分に低くすることにより、素子のオフ動作時にゲートに印加した負バイアスによりp反転チャネルが形成できるように構成することもできる。この場合、前述のIc satを小さくする効果は殆どないが、最大可制御電流が向上するので、ゲート負バイアスでp反転チャネルが形成できない場合に比べてより大きなIc satを遮断できるという意味でSCSOAが向上する。同時に通常のターンオフ動作におけるターンオフ時間やターンオフ損失が低減できるので総合的な特性が向上する。
第14図に示すものは、p+拡散領域16を、トレンチに沿って延在させるが、n+型エミッタ領域5もトレンチ7に沿う部分を残すように梯子形に構成したものである。第14図のXV-XV線断面図を第15図に示す。
第16図に示すものは、p+拡散領域16をトレンチ7に沿って延在させると共に、その巾を第11図に示したものよりも大きくしたものである。
実施の形態4
この発明をT型トレンチゲートIGBTに適用した例を第17図及び第18図に示す。
第17図は平面図、第18図は第17図のXVIII-XVIII線断面図である。
この実施の形態4においては、n+型エミッタ領域5のトレンチゲートと対向する部分の濃度を十分低く設定し、素子のオフ動作時に印加したゲート負バイアスによりp反転するチャネルが形成できるように構成されている。また、n+型エミッタ領域5が表面に露出している部分にまでゲートを延在させているので、オフ状態でのp反転チャネルによるpベース領域5のnエミッタ電極への接続をより強固にすることができる。この実施形態も、先の第11図〜第13図の例と同様にSCSOA向上とターンオフ損失向上の効果がある。
実施の形態5
上記の実施の形態においては、縦型のIGBTに本発明を実施した場合について説明したが、本発明は、横型のIGBTにも適用することができる。
第19図ないし第21図は、横型IGBTの実施の形態を示す図であり、第19図は平面図、第20図は第19図のXX-XX線断面図、第21図は第19図のXXI-XXI線断面図である。第19図ないし第21図において、17はコレクタ電極、18はp+コレクタ領域、19はn+バッファ領域、20はフィールド酸化膜である。これらのコレクタ電極17、p+コレクタ領域18およびn+バッファ領域19は、基板100のn+エミッタ領域5と同じ主面側に形成されている。
実施の形態6
第22図は、横型IGBTの他の実施の形態を示す平面図である。この実施の形態においても、コレクタ電極(図示せず)、p+コレクタ領域18およびn+バッファ領域19は、基板100のn+型エミッタ領域5と同じ主面側に形成されている。また、p+拡散領域16は、第14図に示したものと同様にトレンチ7に沿うように形成されている。
以上の実施の形態の説明では、シリコン基板を用いてIGBTを構成した場合を示したが、この発明は、シリコンに限定するものではなく、SiCやGaAsなどの化合物半導体でも同様に実施できる。また、上記の実施の形態で説明した各領域のpとnとを逆にしても同様に実施できる。
産業上の利用可能性
以上のように、この発明は、電力用半導体装置に利用することができる。
Claims (3)
- 真性もしくは第1導電型の半導体基板、上記半導体基板の第1の主面の一部に形成された第1導電型の不純物領域、上記半導体基板の第1もしくは第2の主面のいずれかに形成された第2導電型の第1の不純物領域、上記第1導電型の不純物領域を取り囲むように形成された第2導電型の第2の不純物領域、上記第2導電型の第2の不純物領域の一部に絶縁膜を介して形成された制御用導電性体、上記第1導電型の不純物領域と上記第2導電型の第2の不純物領域の両方に接するように設けられた第1の主電極、上記第2導電型の第1の不純物領域に設けられた第2の主電極、上記制御用導電性体に接続された制御電極を備えた絶縁ゲート型バイポーラ半導体装置において、
上記第1導電型の不純物領域の表面近傍の一部に、上記不純物領域の抵抗率を大きくする領域が形成されており、
前記第1導電型の不純物領域の表面近傍の一部に抵抗率を大きくする領域を形成する手段は、上記第1導電型の不純物領域の表面近傍に第2導電型の第3の不純物領域を形成するものである絶縁ゲート型バイポーラ半導体装置。 - 電流の遮断時に制御電極に印加する逆電位により、制御用導電性体と対向する部分の第1導電型の不純物領域を第2導電型に反転し、該反転領域により、第2導電型の第2の不純物領域と電気的に接続可能な第2導電型の第3の不純物領域を設け、かつ、上記第1導電型の不純物領域の一部の不純物濃度を低くしたことを特徴とする請求項1記載の絶縁ゲート型バイポーラ半導体装置。
- 第2導電型の第3の不純物領域は、第1の主電極に直接電気的に接続されている第2導電型の第2の不純物領域とは分離して形成されており、電流の遮断時に制御電極に印加する逆電位により、第1導電型の不純物領域を第2導電型に反転し、該反転領域により、上記第2導電型の第2の不純物領域と第2導電型の第3の不純物領域とを電気的に接続することを特徴とする請求項2記載の絶縁ゲート型バイポーラ半導体装置。
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