JP4090151B2

JP4090151B2 - Package substrate

Info

Publication number: JP4090151B2
Application number: JP17982499A
Authority: JP
Inventors: 直宏広瀬; 宏太野田
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1999-06-25
Filing date: 1999-06-25
Publication date: 2008-05-28
Anticipated expiration: 2019-06-25
Also published as: JP2001007250A

Description

【０００１】
【発明の属する技術分野】
ＩＣチップなどの電子部品を載置するパッケージ基板に関し、特にセラミック板上に、層間樹脂絶縁層及び配線層をビルドアップしてなるパッケージ基板に関するのもである。
【０００２】
【従来の技術】
パッケージ基板として、セラミック板上に、層間樹脂絶縁層及び配線層をビルドアップしてなる多層配線板が知られている。かかる多層配線板では、図８に示すようにスルーホール２１２を配設して成るセラミック板２１０の上に、層間樹脂絶縁層２４０，３４０を配設してある。該層間樹脂絶縁層２４０には、バイアホール２４６及び導体回路２４８が形成され、層間樹脂絶縁層３４０には、バイアホール３４６が形成されている。当該多層配線板では、セラミック板２１０側にバンプ２６６を介してドーターボード２８０が接続され、層間樹脂絶縁層３４０側にバンプ２６６を介してＩＣチップ２７０が接続されている。
【０００３】
現在、ＩＣチップは、能力の向上に伴い、消費する瞬間電力も飛躍的に増大している。かかる電力を瞬時的に供給するため、パッケージ基板では、表面にチップコンデンサ２９９を実装してある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した表面に実装するチップコンデンサでは、内部で配線を取り回す必要があるため、ＩＣチップ２７０からの配線長が長くなり、ＩＣチップに要求される瞬時電力を供給することが困難になっている。
【０００５】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、大容量のコンデンサをＩＣチップの近傍に配置できるパッケージ基板を提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するため、請求項１のパッケージ基板では、セラミック板上に、層間樹脂絶縁層及び配線層をビルドアップしてなるパッケージ基板であって、
前記セラミック板上にＩＣチップのパッドへの接続用のバンプを配設し、該セラミック板を貫通するスルーホールを設け、
前記層間樹脂絶縁層上の最表層の配線層に外部基板への接続用のバンプ又はピンを配設し、
前記セラミック板と前記層間樹脂絶縁層との間に、誘電体層を介在させた１対のプレーン層から成る電源用のコンデンサを配設し、前記スルーホールを介して前記電源用のコンデンサの一方のプレーン層と前記ＩＣチップのパッドとを接続し、前記電源用のコンデンサの他方のプレーン層側を外部基板への接続用のバンプ又はピン側へ接続したことを技術的特徴とする。
【０００８】
請求項２のパッケージ基板は、請求項１において、前記誘電体層が、酸化チタン塩あるいはペロブスカイト系材料で形成されてなることをことを技術的特徴とする。
【０００９】
請求項１では、ＩＣチップを取り付けるセラミック板側に電源用コンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、コンデンサの電気特性を高めることができる。シリコンから成り熱膨張率の小さなＩＣチップを、熱膨張率の小さなセラミック板側に取り付け、樹脂から成り熱膨張率の大きな外部基板を、熱膨張率の大きな層間樹脂絶縁層側に取り付ける。このため、熱膨張差に起因するクラック等の発生を防げる。また、平坦なセラミック板上にファインピッチなＩＣチップのパッドを取り付けるため、接続信頼性を高めることができる。更に、熱伝導性、耐熱性の高いセラミック板側をＩＣチップに取り付けるため、ＩＣチップを効率的に冷却できると共に、高熱時の信頼性を高めることが可能となる。
【００１０】
請求項１では、ＩＣチップを取り付けるセラミック板側に電源コンデンサを配置するため、ＩＣチップと電源コンデンサとの距離が短くなり、大電力を瞬時的にＩＣチップ側へ供給することが可能になる。
【００１１】
請求項２では、誘電体層が、誘電率の高い酸化チタン塩あるいはペロブスカイト系材料で形成されているため、コンデンサを大容量に形成できる。また、誘電体層を焼成して形成すれば、層自体を薄くすることができる。前述の誘電体層で用い得るチタン酸塩とは、チタン酸バリウム、チタン酸鉛系、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸ビスマス、チタン酸マグネシウムからなるチタン酸と金属との合金材料を意味して、ペロブスカイト系材料とは、少なくともＭｇｘＮｂｙＯzである合金材料全般を意味する。その中でもチタン酸バリウムを用いることがよい。その理由として誘電率が１０以上にしやすく、金属層と誘電体層との密着が優れているからである。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係るパッケージ基板の構成について、断面図を示す図４〜図６を参照して説明する。
図４に示すようにパッケージ基板１００は、セラミック板１０と、ビルドアップ層を構成する層間樹脂絶縁層４０、１４０とからなる。セラミック板１０には、スルーホール１２が形成されて、該スルーホール１２には、図５に示すようにＩＣチップ７０のパッド７２への接続用のバンプ６６が形成されている。一方、層間樹脂絶縁層４０には、バイアホール４６及び導体回路４８が形成され、層間樹脂絶縁層１４０には、導体回路４８へ接続されたバイアホール１４６が形成されている。該バイアホール１４６には、図５に示すようにドータボード８０のパッド８２への接続用のバンプ６６が配設されている。
【００１３】
該セラミック板１０と層間樹脂絶縁層４０との間には、絶縁層１８をプレーン層１４とプレーン層２０との間に配設してなる電源用コンデンサが設けられている。図４中のプレーン層１４のＸ−Ｘ横断面を図６に示す。図６のＺ−Ｚ線が、図４の切断端に相当する。該プレーン層１４には、開口１４ａが設けられ、該開口１４ａ内には、セラミック板１０側のスルーホール１２と層間樹脂絶縁層４０側のバイアホール４６とを接続するための配線１６が設けられている。
【００１４】
図５で示すドータボード８０の信号用のパッド８２Ｓは、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６−配線２２−配線１６−スルーホール１２−バンプ６６を介して、ＩＣチップ７０の信号用のパッド７２Ｓへ接続されている。
【００１５】
ドータボード８０の電源用のパッド８２Ｐは、バンプ６６−バイアホール１４６−導体回路４８−バイアホール４６を介して電源用コンデンサの電極を構成するプレーン層２０へ接続されている。一方、ＩＣチップの電源用のパッド７２Ｐは、バンプ６６及びスルーホール１２を介して、上述した電源用コンデンサの他方の電極を構成するプレーン層１４へ接続されている。即ち、ドータボード８０から電源用コンデンサへ供給された電力は、ＩＣチップ直下のスルーホール１２を介してＩＣチップ側へ供給される。
【００１６】
本実施形態のパッケージ基板１００では、ＩＣチップ７０を取り付けるセラミック板１０側に電源用コンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、大電力を瞬時的にＩＣチップ側へ供給することが可能になる。また、シリコンから成り熱膨張率の小さなＩＣチップ７０を、熱膨張率の小さなセラミック板１０側に取り付け、樹脂から成り熱膨張率の大きなドータボード８０を、熱膨張率の大きな層間樹脂絶縁層４０、１４０側に取り付ける。このため、熱膨張差に起因するクラック等の発生を防げる。
【００１７】
また、平坦なセラミック板上にファインピッチなＩＣチップのパッド７２Ｐ、７２Ｓを取り付けるため、接続信頼性を高めることができる。即ち、ＩＣチップ７０側のパッドは、数十μｍのピッチであるのに対して、ドータボード８０側のパッドは、数百μｍのピッチである。図８を参照して上述した従来技術のパッケージ基板では、凹凸の有る層間樹脂絶縁層３４０側にファインピッチなＩＣチップ側のパッドを取り付けていたのに対して、本実施形態では、凹凸のないセラミック板１０側のバンプ６６をＩＣチップに取り付けるため、信頼性を高めることができる。
【００１８】
更に、熱伝導性、耐熱性の高いセラミック板１０側をＩＣチップ７０に取り付けるため、ＩＣチップを効率的に冷却できると共に、樹脂の熱溶解が無くなり、高熱時の信頼性を高めることが可能となる。また、本実施形態のパッケージ基板では、誘電体層１８が、誘電率の高い酸化チタンバリウムから構成されており、コンデンサを大容量に形成できる。
【００１９】
ひき続き、図４を参照して上述したパッケージ基板の製造方法について、図１〜図３を参照して説明する。
(1) アルミナ−ホウケイ酸鉛ガラス粉末を周知の方法で、２００〜１０００μｍのグリーンシート１０αにする。そして、該グリーンシート１０αにスルーホール形成用の通孔１０ａを穿設する（図１に示す工程（Ａ））。
【００２０】
(2)グリーンシート１０αの通孔１０ａに、Ａgペースト１２αを充填する（工程（Ｂ））。
【００２１】
(3)次に、Ａgペースト１４αを、図６を参照して上述したプレーン層１４及び配線１６を形成し得るように印刷する（工程Ｃ）。その後、酸化チタンバリウムを周知の方法でグリーンシート１８αにし、上記配線部１６に対応させて通孔を設けてから、該Ａgペースト１６の上に載置する（工程（Ｄ））。引き続き、Ａgペースト２０αを、図４に示すプレーン層２０及び配線２２を形成し得るように印刷する（工程Ｇ）。
【００２２】
(4)これら各シートを熱圧着した後、空気中において９５０℃で３０分間焼成し、スルーホール１２を備えるセラミック板１０、及び、プレーン層１６、誘電体層１８，プレーン層２０から成る電源用コンデンサを形成する（工程（Ｆ））。本実施形態では、誘電体層１８を焼成により形成するため、酸化チタンバリウム等の高誘電率材料を用いることができ、大容量のコンデンサを形成することが可能となる。なお、焼成後、セラミック板１０のＩＣチップを載置する側の表面を研磨して平坦にすることもできる。
【００２３】
(5)次に、プレーン層２０の上に絶縁樹脂４０αを塗布する（図２に示す工程（Ｇ））。絶縁樹脂としては、エポキシ、ＢＴ、ポリイミド、オレフィン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂との混合物を用いることができる。また、樹脂を塗布する代わりに、樹脂フィルムを貼り付けることもできる。
【００２４】
(6)絶縁樹脂４０αを加熱して硬化させ層間樹脂絶縁層４０とした後、ＣＯ2レーザ、ＹＡＧレーザ、エキシマレーザ又はＵＶレーザにより、層間樹脂絶縁層４０に、プレーン層２０又は配線２２へ至る開口径１００〜２５０μｍの非貫通孔４０ａを形成する（工程（Ｇ））。
【００２５】
(7)デスミヤ処理を施した後、パラジウム触媒を付与し、無電解めっき液へ浸漬して、層間樹脂絶縁層４０の表面に均一に厚さ１５μｍの無電解めっき膜４２を析出させる（工程（Ｉ））。ここでは、無電解めっきを用いているが、スパッタにより銅、ニッケル等の金属膜を形成することも可能である。スパッタはコスト的には不利であるが、樹脂との密着性を改善できる利点がある。
【００２６】
(8)引き続き、無電解めっき膜４２の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、厚さ15μｍのめっきレジストレジスト４３を形成する（工程（Ｊ））。そして、セラミック板１０を無電解めっき液に浸漬し、無電解めっき膜４２を介して電流を流してレジスト４３の非形成部に電解めっき４４を形成する（工程（Ｋ））。
【００２７】
(9)そして、レジスト４３を５％KOH で剥離除去した後、硫酸と過酸化水素混合液でエッチングし、めっきレジスト下の無電解めっき膜４２を溶解除去し、無電解めっき４２及び電解銅めっき４４からなる厚さ１８μｍ（１０〜３０μｍ）の導体回路４８及びバイアホール４６を得る（図３に示す工程（Ｌ））。
【００２８】
更に、クロム酸に３分間浸漬して、導体回路４８間の層間樹脂絶縁層４０の表面を１μｍエッチング処理し、表面のパラジウム触媒を除去する。更に、第２銅錯体と有機酸とを含有するエッチング液により、導体回路４８及びバイアホール４６の表面に粗化面（図示せず）を形成し、さらにその表面にSn置換を行う。
【００２９】
(10)上述した(5)〜(9)の処理を繰り返し、層間樹脂絶縁層１４０及びバイアホール１４６を形成する（工程（Ｍ））。
【００３０】
上述したパッケージ基板にはんだバンプを形成する。基板の両面に、ソルダーレジスト組成物を20μｍの厚さで塗布し、乾燥処理を行った後、円パターン（マスクパターン）が描画された厚さ５mmのフォトマスクフィルム（図示せず）を密着させて載置し、紫外線で露光し、現像処理する。そしてさらに、加熱処理し、はんだパッド部分（バイアホールとそのランド部分を含む）の開口６０ａを有するソルダーレジスト層（厚み20μｍ）６０を形成する（工程（Ｎ））。
【００３１】
その後、塩化ニッケル2.3 ×10−１ｍｏｌ／ｌ、次亜リン酸ナトリウム2.8 ×10−１ｍｏｌ／ｌ、クエン酸ナトリウム1.6 ×10−１ｍｏｌ／ｌ、からなるｐＨ＝４．５の無電解ニッケルめっき液に、20分間浸漬して、開口部６０ａに厚さ５μｍのニッケルめっき層６２を形成する。さらに、その基板を、シアン化金カリウム7.6 ×10−３ｍｏｌ／ｌ、塩化アンモニウム1.9 ×10−１ｍｏｌ／ｌ、クエン酸ナトリウム1.2 ×10−１ｍｏｌ／ｌ、次亜リン酸ナトリウム1.7 ×10−１ｍｏｌ／ｌからなる無電解金めっき液に80℃の条件で７．５分間浸漬して、ニッケルめっき層６２上に厚さ0.03μｍの金めっき層６４を形成する（工程（Ｏ））。
【００３２】
そして、ソルダーレジスト層６０の開口部６０ａに、半田ペーストを充填する（図示せず）。その後、開口部６２に充填された半田を 200℃でリフローすることにより、半田バンプ（半田体）６６を形成する（図４参照）。
【００３３】
次に、該パッケージ基板へのＩＣチップの載置及び、ドータボードへの取り付けについて、図５を参照して説明する。完成したパッケージ基板１００の半田バンプ６６にＩＣチップ７０の半田パッド７２が対応するように、ＩＣチップ７０を載置し、リフローを行うことで、ＩＣチップ７０の取り付けを行う。同様に、パッケージ基板１００の半田バンプ６６にドータボード８０のパッド８２をリフローすることで、ドータボード８０へパッケージ基板１００を取り付ける。
【００３４】
引き続き、本発明の第２実施形態に係るパッケージ基板について、図７を参照して説明する。第２実施形態のパッケージ基板は、上述した第１実施形態とほぼ同様である。但し、この第２実施形態のパッケージ基板では、ドータボード側に導電性ピン１６６が配設され、該導電性ピン１６６を介してドータボードとの接続を取るように形成されている。図７では、導電性ピン１６６は、突起物のあるＴ型であるが、一般に使用されているＴ型ピンを用いてもよい。材質は４２アロイなどの合金がよい。
【００３５】
上述した第１、第２実施形態では、セラミック板１０の下側のコンデンサを電源用に用いたが、このコンデンサをアースに用いることも可能である。更に、この実施形態では、パッケージ基板の内層のみにコンデンサを配置したが、パッケージ基板の表面にチップコンデンサを配設することも可能である。
【００３６】
【発明の効果】
本発明の構造のパッケージ基板により、コンデンサが内蔵されるためにＩＣチップとコンデンサと電源との距離が短くなり、大容量の電力を瞬間的にＩＣチップへの供給が可能となり、かつ、熱膨張係数が整合されるために、層間樹脂絶縁層でのクラックが生じ難い。故に、信頼性が向上される。また、セラミック基板上にＩＣチップが配置されているので、ＩＣチップから放出される熱もセラミック基板からも拡散されるので、セラミック基板と樹脂層との界面付近でのクラックや剥離も防止される。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図２】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図３】本発明の第１実施形態に係るパッケージ基板の製造工程図である。
【図４】本発明の第１実施形態に係るパッケージ基板の断面図である。
【図５】本発明の第１実施形態に係るパッケージ基板の断面図である。
【図６】図４に示すパッケージ基板のＸ−Ｘ横断面図である。
【図７】本発明の第２実施形態に係るパッケージ基板の断面図である。
【図８】従来技術に係るパッケージ基板の断面図である。
【符号の説明】
１０セラミック板
１０ａ通孔
１２スルーホール
１４プレーン層
１６配線
１８誘電体層
２０プレーン層
２２配線
４０層間樹脂絶縁層
４０ａ非貫通孔
４２無電解めっき膜
４３レジスト
４４電解めっき
４６バイアホール
４８導体回路
６０ソルダーレジスト
６０ａ開口部
６２ニッケルめっき膜
６４金めっき膜
６６半田バンプ
７０ＩＣチップ
７２パッド
８０ドータボード
８２パッド
１４０樹脂層
１４６バイアホール
１６６導電性ピン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a package substrate on which an electronic component such as an IC chip is placed, and more particularly to a package substrate in which an interlayer resin insulation layer and a wiring layer are built up on a ceramic plate.
[0002]
[Prior art]
As a package substrate, a multilayer wiring board formed by building up an interlayer resin insulation layer and a wiring layer on a ceramic board is known. In such a multilayer wiring board, as shown in FIG. 8, interlayer resin insulation layers 240 and 340 are arranged on a ceramic board 210 having a through hole 212. A via hole 246 and a conductor circuit 248 are formed in the interlayer resin insulation layer 240, and a via hole 346 is formed in the interlayer resin insulation layer 340. In the multilayer wiring board, a daughter board 280 is connected to the ceramic board 210 side via bumps 266, and an IC chip 270 is connected to the interlayer resin insulating layer 340 side via bumps 266.
[0003]
Currently, with the improvement in capability of IC chips, the instantaneous power consumed is also increasing dramatically. In order to supply such power instantaneously, a chip capacitor 299 is mounted on the surface of the package substrate.
[0004]
[Problems to be solved by the invention]
However, in the above-described chip capacitor mounted on the surface, since it is necessary to route the wiring inside, the wiring length from the IC chip 270 becomes long, and it becomes difficult to supply the instantaneous power required for the IC chip. ing.
[0005]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a package substrate in which a large-capacity capacitor can be disposed in the vicinity of an IC chip.
[0006]
[Means for Solving the Problems]
In order to solve the above-described problem, the package substrate of claim 1 is a package substrate formed by building up an interlayer resin insulation layer and a wiring layer on a ceramic plate,
Bumps for connection to the pads of the IC chip are disposed on the ceramic plate, and through holes that penetrate the ceramic plate are provided.
Bumps or pins for connection to an external substrate are arranged on the outermost wiring layer on the interlayer resin insulation layer,
Between the ceramic plate and the interlayer resin insulating layer, disposed capacitor for power supply comprising a plane layer of a pair I am interposed a dielectric layer, one capacitor for the power supply through the through hole The plane layer is connected to the pad of the IC chip, and the other plane layer side of the power supply capacitor is connected to the bump or pin side for connection to an external substrate .
[0008]
Package substrate according to claim 2, in claim 1, wherein the dielectric layer is, the technical feature in that to become formed with titanium oxide salt or Perot Bed Sukaito based material.
[0009]
According to the first aspect, since the power supply capacitor is disposed on the ceramic plate side to which the IC chip is attached, the distance between the IC chip and the capacitor is shortened, and the electrical characteristics of the capacitor can be enhanced. An IC chip made of silicon and having a small coefficient of thermal expansion is attached to the ceramic plate side having a small coefficient of thermal expansion, and an external substrate made of resin and having a large coefficient of thermal expansion is attached to the side of the interlayer resin insulation layer having a large coefficient of thermal expansion. For this reason, generation | occurrence | production of the crack etc. resulting from a thermal expansion difference can be prevented. Further, since the fine pitch IC chip pads are mounted on the flat ceramic plate, the connection reliability can be improved. Furthermore, since the ceramic plate side having high thermal conductivity and heat resistance is attached to the IC chip, the IC chip can be efficiently cooled and the reliability during high heat can be improved.
[0010]
According to the first aspect , since the power supply capacitor is arranged on the ceramic plate side to which the IC chip is attached, the distance between the IC chip and the power supply capacitor is shortened, and it becomes possible to supply large power instantaneously to the IC chip side.
[0011]
According to claim 2, since the dielectric layer is formed with high titanium salt or Perot Bed Sukaito material dielectric constant, capable of forming a capacitor in a mass. Further, if the dielectric layer is formed by firing, the layer itself can be thinned. The titanate that can be used in the aforementioned dielectric layer means an alloy material of titanate and metal composed of barium titanate, lead titanate, strontium titanate, calcium titanate, bismuth titanate, and magnesium titanate. and, a Perot Bed Sukaito material, means an alloy material in general is at least MgxNbyOz. Of these, barium titanate is preferably used. This is because the dielectric constant is easily set to 10 or more, and the adhesion between the metal layer and the dielectric layer is excellent.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the package substrate according to the first embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 4, the package substrate 100 includes a ceramic plate 10 and interlayer resin insulating layers 40 and 140 constituting a buildup layer. Through holes 12 are formed in the ceramic plate 10, and bumps 66 for connection to the pads 72 of the IC chip 70 are formed in the through holes 12 as shown in FIG. On the other hand, a via hole 46 and a conductor circuit 48 are formed in the interlayer resin insulation layer 40, and a via hole 146 connected to the conductor circuit 48 is formed in the interlayer resin insulation layer 140. In the via hole 146, bumps 66 for connection to the pads 82 of the daughter board 80 are disposed as shown in FIG.
[0013]
Between the ceramic plate 10 and the interlayer resin insulation layer 40, a power supply capacitor is provided in which the insulation layer 18 is disposed between the plane layer 14 and the plane layer 20. An XX cross section of the plane layer 14 in FIG. 4 is shown in FIG. The ZZ line in FIG. 6 corresponds to the cut end in FIG. The plane layer 14 is provided with an opening 14a, and a wiring 16 for connecting the through hole 12 on the ceramic plate 10 side and the via hole 46 on the interlayer resin insulation layer 40 side is provided in the opening 14a. ing.
[0014]
The signal pad 82S of the daughter board 80 shown in FIG. 5 is connected to the signal of the IC chip 70 via the bump 66-via hole 146-conductor circuit 48-via hole 46-wiring 22-wiring 16-through hole 12-bump 66. Connected to the pad 72S.
[0015]
The power supply pad 82P of the daughter board 80 is connected to the plane layer 20 constituting the electrode of the power supply capacitor via the bump 66-via hole 146-conductor circuit 48-via hole 46. On the other hand, the power supply pad 72P of the IC chip is connected to the plane layer 14 constituting the other electrode of the power supply capacitor described above via the bump 66 and the through hole 12. That is, the electric power supplied from the daughter board 80 to the power supply capacitor is supplied to the IC chip side through the through hole 12 directly under the IC chip.
[0016]
In the package substrate 100 of the present embodiment, since the power supply capacitor is disposed on the ceramic plate 10 side to which the IC chip 70 is attached, the distance between the IC chip and the capacitor is shortened, and large power is instantaneously supplied to the IC chip side. It becomes possible. Further, an IC chip 70 made of silicon and having a small coefficient of thermal expansion is attached to the ceramic plate 10 having a small coefficient of thermal expansion, and a daughter board 80 made of resin and having a large coefficient of thermal expansion is connected to the interlayer resin insulation layer 40 having a large coefficient of thermal expansion. Attach to the 140 side. For this reason, generation | occurrence | production of the crack etc. resulting from a thermal expansion difference can be prevented.
[0017]
Further, since the fine pitch IC chip pads 72P and 72S are mounted on the flat ceramic plate, the connection reliability can be improved. That is, the pads on the IC chip 70 side have a pitch of several tens of μm, while the pads on the daughter board 80 side have a pitch of several hundreds of μm. In the package substrate of the prior art described above with reference to FIG. 8, the fine pitch IC chip side pads are attached to the uneven interlayer resin insulating layer 340 side, whereas in the present embodiment, there is no unevenness. Since the bumps 66 on the ceramic plate 10 side are attached to the IC chip, the reliability can be improved.
[0018]
Further, since the ceramic plate 10 side having high thermal conductivity and heat resistance is attached to the IC chip 70, the IC chip can be efficiently cooled, and the resin is not melted, so that the reliability during high heat can be improved. Become. Further, in the package substrate of this embodiment, the dielectric layer 18 is made of titanium barium oxide having a high dielectric constant, and a capacitor can be formed with a large capacity.
[0019]
Next, a method for manufacturing the package substrate described above with reference to FIG. 4 will be described with reference to FIGS.
(1) Alumina-lead borosilicate glass powder is made into a 200 to 1000 μm green sheet 10α by a known method. Then, through holes 10a for forming through holes are formed in the green sheet 10α (step (A) shown in FIG. 1).
[0020]
(2) The Ag paste 12α is filled into the through hole 10a of the green sheet 10α (step (B)).
[0021]
(3) Next, the Ag paste 14α is printed so that the plane layer 14 and the wiring 16 described above with reference to FIG. 6 can be formed (step C). Thereafter, titanium barium oxide is formed into a green sheet 18α by a well-known method, and a through hole is provided corresponding to the wiring portion 16, and then placed on the Ag paste 16 (step (D)). Subsequently, the Ag paste 20α is printed so that the plane layer 20 and the wiring 22 shown in FIG. 4 can be formed (step G).
[0022]
(4) Each of these sheets is thermocompression-bonded and then fired in air at 950 ° C. for 30 minutes, and the ceramic plate 10 provided with the through-hole 12 and the plane layer 16, the dielectric layer 18, and the plane layer 20 are used for power supply. A capacitor is formed (step (F)). In the present embodiment, since the dielectric layer 18 is formed by firing, a high dielectric constant material such as titanium barium oxide can be used, and a large-capacity capacitor can be formed. After firing, the surface of the ceramic plate 10 on the side where the IC chip is placed can be polished and flattened.
[0023]
(5) Next, the insulating resin 40α is applied on the plane layer 20 (step (G) shown in FIG. 2). As the insulating resin, a thermosetting resin such as epoxy, BT, polyimide, or olefin, or a mixture of a thermosetting resin and a thermoplastic resin can be used. Moreover, a resin film can also be stuck instead of apply | coating resin.
[0024]
(6) The insulating resin 40α is heated and cured to form the interlayer resin insulating layer 40, and then the interlayer resin insulating layer 40 is opened to the plane layer 20 or the wiring 22 by a CO 2 laser, YAG laser, excimer laser, or UV laser. A non-through hole 40a having a diameter of 100 to 250 μm is formed (step (G)).
[0025]
(7) After the desmear treatment, a palladium catalyst is applied and immersed in an electroless plating solution to deposit an electroless plating film 42 having a thickness of 15 μm uniformly on the surface of the interlayer resin insulation layer 40 (step ( I)). Here, electroless plating is used, but a metal film such as copper or nickel can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has an advantage of improving adhesion with the resin.
[0026]
(8) Subsequently, a photosensitive dry film is pasted on the surface of the electroless plating film 42, a mask is placed, exposure and development are performed, and a plating resist resist 43 having a thickness of 15 μm is formed (step (J)). . Then, the ceramic plate 10 is immersed in an electroless plating solution, and an electric current is passed through the electroless plating film 42 to form the electrolytic plating 44 on the non-formed portion of the resist 43 (step (K)).
[0027]
(9) The resist 43 is stripped and removed with 5% KOH, and then etched with a mixed solution of sulfuric acid and hydrogen peroxide to dissolve and remove the electroless plating film 42 under the plating resist, and the electroless plating 42 and electrolytic copper plating. The conductor circuit 48 and the via hole 46 having a thickness of 18 μm (10 to 30 μm) are obtained (step (L) shown in FIG. 3).
[0028]
Furthermore, it is immersed in chromic acid for 3 minutes, and the surface of the interlayer resin insulation layer 40 between the conductor circuits 48 is etched by 1 μm to remove the palladium catalyst on the surface. Further, a roughened surface (not shown) is formed on the surfaces of the conductor circuit 48 and the via hole 46 by an etching solution containing a cupric complex and an organic acid, and Sn substitution is performed on the surface.
[0029]
(10) The processes (5) to (9) described above are repeated to form the interlayer resin insulation layer 140 and the via hole 146 (step (M)).
[0030]
Solder bumps are formed on the package substrate described above. A solder resist composition is applied to both sides of the substrate in a thickness of 20 μm, dried, and then a 5 mm thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is adhered. And exposed to ultraviolet light for development. Further, heat treatment is performed to form a solder resist layer (thickness 20 μm) 60 having openings 60a in solder pad portions (including via holes and land portions thereof) (step (N)).
[0031]
Then, an electroless nickel plating solution having a pH of 4.5 comprising nickel chloride 2.3 × 10 −1 mol / l, sodium hypophosphite 2.8 × 10 −1 mol / l, sodium citrate 1.6 × 10 −1 mol / l So as to form a nickel plating layer 62 having a thickness of 5 μm in the opening 60a. Furthermore, the substrate was made of potassium gold cyanide 7.6 × 10-3 mol / l, ammonium chloride 1.9 × 10-1 mol / l, sodium citrate 1.2 × 10-1 mol / l, sodium hypophosphite 1.7 × 10-1 mol / l. A gold plating layer 64 having a thickness of 0.03 μm is formed on the nickel plating layer 62 by immersing in an electroless gold plating solution made of 1 for 7.5 minutes at 80 ° C. (step (O)).
[0032]
Then, a solder paste is filled in the opening 60a of the solder resist layer 60 (not shown). Thereafter, solder bumps (solder bodies) 66 are formed by reflowing the solder filled in the openings 62 at 200 ° C. (see FIG. 4).
[0033]
Next, placement of the IC chip on the package substrate and attachment to the daughter board will be described with reference to FIG. The IC chip 70 is mounted so that the solder pads 72 of the IC chip 70 correspond to the solder bumps 66 of the completed package substrate 100, and the IC chip 70 is attached by performing reflow. Similarly, the package substrate 100 is attached to the daughter board 80 by reflowing the pads 82 of the daughter board 80 onto the solder bumps 66 of the package substrate 100.
[0034]
The package substrate according to the second embodiment of the present invention will be described with reference to FIG. The package substrate of the second embodiment is substantially the same as that of the first embodiment described above. However, in the package substrate of the second embodiment, conductive pins 166 are disposed on the daughter board side, and are formed so as to be connected to the daughter board via the conductive pins 166. In FIG. 7, the conductive pin 166 is a T-type having a protrusion, but a T-type pin that is generally used may be used. The material is preferably an alloy such as 42 alloy.
[0035]
In the first and second embodiments described above, the capacitor on the lower side of the ceramic plate 10 is used for the power source, but this capacitor can also be used for the ground. Further, in this embodiment, the capacitor is disposed only on the inner layer of the package substrate. However, a chip capacitor may be disposed on the surface of the package substrate.
[0036]
【The invention's effect】
With the package substrate having the structure of the present invention, since the capacitor is built in, the distance between the IC chip, the capacitor, and the power source is shortened, so that a large amount of power can be instantaneously supplied to the IC chip, and thermal expansion is achieved. Since the coefficients are matched, cracks in the interlayer resin insulation layer are unlikely to occur. Therefore, reliability is improved. Further, since the IC chip is arranged on the ceramic substrate, the heat released from the IC chip is also diffused from the ceramic substrate, so that cracks and peeling near the interface between the ceramic substrate and the resin layer are prevented. .
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a package substrate according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of the package substrate according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view of the package substrate according to the first embodiment of the present invention.
FIG. 5 is a cross-sectional view of the package substrate according to the first embodiment of the present invention.
6 is an XX cross-sectional view of the package substrate shown in FIG.
FIG. 7 is a cross-sectional view of a package substrate according to a second embodiment of the present invention.
FIG. 8 is a cross-sectional view of a package substrate according to the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Ceramic board 10a Through-hole 12 Through hole 14 Plain layer 16 Wiring 18 Dielectric layer 20 Plain layer 22 Wiring 40 Interlayer resin insulation layer 40a Non-through-hole 42 Electroless plating film 43 Resist 44 Electroplating 46 Via hole 48 Conductor circuit 60 Solder Resist 60a Opening 62 Nickel plating film 64 Gold plating film 66 Solder bump 70 IC chip 72 Pad 80 Daughter board 82 Pad 140 Resin layer 146 Via hole 166 Conductive pin

Claims

セラミック板上に、層間樹脂絶縁層及び配線層をビルドアップしてなるパッケージ基板であって、
前記セラミック板上にＩＣチップのパッドへの接続用のバンプを配設し、該セラミック板を貫通するスルーホールを設け、
前記層間樹脂絶縁層上の最表層の配線層に外部基板への接続用のバンプ又はピンを配設し、
前記セラミック板と前記層間樹脂絶縁層との間に、誘電体層を介在させた１対のプレーン層から成る電源用のコンデンサを配設し、前記スルーホールを介して前記電源用のコンデンサの一方のプレーン層と前記ＩＣチップのパッドとを接続し、前記電源用のコンデンサの他方のプレーン層側を外部基板への接続用のバンプ又はピン側へ接続したことを特徴とするパッケージ基板。A package substrate formed by building up an interlayer resin insulation layer and a wiring layer on a ceramic plate,
Bumps for connection to the IC chip pads are disposed on the ceramic plate, and through holes are provided through the ceramic plate.
Bumps or pins for connection to an external substrate are arranged on the outermost wiring layer on the interlayer resin insulation layer,
Between the ceramic plate and the interlayer resin insulating layer, disposed capacitor for power supply comprising a plane layer of a pair is interposed a dielectric layer, one capacitor for the power supply through the through hole A package substrate comprising: a plane layer connected to a pad of the IC chip; and the other plane layer side of the power supply capacitor is connected to a bump or pin side for connection to an external substrate.

前記誘電体層が、酸化チタン塩あるいはペロブスカイト系材料で形成されてなることを特徴とする請求項１のパッケージ基板。The dielectric layer is, the package substrate according to claim 1, characterized in that formed in the titanium oxide salt or Perot Bed Sukaito based material.