JP2012074487A - Method of manufacturing semiconductor package - Google Patents

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晴紀 奥田
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor package having an excellent bonding strength between a connection terminal and a bump, and high reliability.SOLUTION: A solder resist layer having a solder resist opening for solder bump formation is provided on the uppermost layer conductor circuit, and a solder bump is formed in the opening for solder bump formation. At this time, a method of manufacturing a semiconductor package includes at least the following steps a-d: step a: forming an electroless copper plating layer on the whole face of a substrate after formation of a solder resist and forming a concave-shaped conductor pad; step b: forming a plating resist layer on the solder resist except an opening on the electroless copper plating layer and performing a metal coating process onto the electroless copper plating layer in the opening for solder bump formation; step c: removing the plating resist layer; and step d: removing the electroless copper plating layer.

Description

本発明は、半導体パッケージの製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor package.

近年、携帯電話や通信端末に代表される電気通信機器の高機能化、高性能化はめざましく、これら電気通信機器には、ＩＣチップが実装された半導体パッケージが広く使用されている。
ＩＣチップを半導体パッケージに実装する形態として、従来から用いられてきたリードフレームやピン、ワイヤを用いたものから、最近ではＩＣチップを直接、半導体パッケージに表面実装するフリップチップ方式の採用が進んでいる。 2. Description of the Related Art In recent years, telecommunications equipment typified by mobile phones and communication terminals has been remarkably improved in functionality and performance. For these telecommunications equipment, semiconductor packages on which IC chips are mounted are widely used.
As a form of mounting an IC chip on a semiconductor package, a flip chip method in which an IC chip is directly mounted on a surface of a semiconductor package has recently been adopted, from the conventionally used lead frame, pins, and wires. Yes.

このような半導体パッケージとしては、コア基板上に形成されたビルドアップ層と、このビルドアップ層の上面に対しはんだバンプを介してＩＣチップが実装された接続パッドとを備えたものが知られている。そして、通常、両者の接続性を高めるために、ＩＣチップと半導体パッケージとの間のはんだバンプ部に、アンダーフィル（封止用樹脂）が充填される。   As such a semiconductor package, a package including a buildup layer formed on a core substrate and a connection pad in which an IC chip is mounted on the upper surface of the buildup layer via a solder bump is known. Yes. In general, underfill (sealing resin) is filled in the solder bump portion between the IC chip and the semiconductor package in order to improve the connectivity between the two.

電気通信機器の高機能化、高性能化に伴い、ＩＣチップの高密度化、高集積化が進行し、半導体パッケージ基板のＩＣチップ接続端子となる、はんだバンプおよびパッド径についても狭ピッチ化、ファイン化が加速している。
ここで、図１は、従来のはんだバンプ形成の製造の工程（（ａ）〜（ｅ）の順に実施）を示す工程手順図である。なお、図１の（ａ）〜（ｅ）は全て断面図を示すものである。 With the increase in functionality and performance of telecommunications equipment, the density and integration of IC chips has progressed, and the pitch of solder bumps and pad diameters that become IC chip connection terminals on semiconductor package substrates has also been reduced. Refinement is accelerating.
Here, FIG. 1 is a process procedure diagram showing steps of manufacturing a conventional solder bump formation (implemented in the order of (a) to (e)). 1A to 1E are all cross-sectional views.

図１（ａ）は、配線基板の最外層である絶縁樹脂層１上に、接続端子となる導体パッド２が形成され、これを覆うようにソルダーレジスト（ＳＲ）層３が形成された状態を示している。
図１（ｂ）は、接続端子となる導体パッド２が露出するように、ソルダーレジスト層３にソルダーレジスト開口４が設けられた状態を示している。
図１（ｃ）は、導体パッド２に、金属被覆層５が施された状態を示している。ここで、金属被覆層５は、例えばＮｉ層およびＡｕ層の順に形成され、端子接合部として用いられる。Ｎｉ層ははんだ接合部の電気的、機械的信頼性を確保するものであり、またＡｕ層ははんだ接合終了まで、Ｎｉ層表面の酸化を防止するために設けられるものである。このような金属被覆層５が形成された端子接合部の構造は半導体パッケージに限らず、はんだ接合を行う端子部構造として一般的に用いられている。 FIG. 1A shows a state in which a conductor pad 2 serving as a connection terminal is formed on an insulating resin layer 1 which is the outermost layer of the wiring board, and a solder resist (SR) layer 3 is formed so as to cover the conductor pad 2. Show.
FIG. 1B shows a state in which a solder resist opening 4 is provided in the solder resist layer 3 so that the conductor pads 2 serving as connection terminals are exposed.
FIG. 1C shows a state in which the metal pad 5 is applied to the conductor pad 2. Here, the metal coating layer 5 is formed in the order of, for example, a Ni layer and an Au layer, and is used as a terminal joint portion. The Ni layer ensures electrical and mechanical reliability of the solder joint, and the Au layer is provided to prevent oxidation of the Ni layer surface until the solder joint is completed. The structure of the terminal joint portion on which such a metal coating layer 5 is formed is not limited to a semiconductor package and is generally used as a terminal portion structure for performing solder joint.

図１（ｄ）は、はんだペースト６をスキージ７とメタルマスク８を介して印刷することで、ソルダーレジスト開口部４に、はんだペースト６を充填させる、一般的なはんだ印刷工程を示している（特許文献１参照）。
図１（ｅ）は、はんだペーストがリフロー工程で溶融し、金属被覆層５のＮｉ層と合金層を形成することで導体パッド２と接合することで、はんだバンプ９が形成された状態を示している。一般的にＩＣチップとの接続に用いられるはんだバンプ９は、直径が約５０〜２００μｍで、その数は１ｃｍ2当たり約５０個から１５０個程度となっている。 FIG. 1D shows a general solder printing process in which the solder paste 6 is printed through the squeegee 7 and the metal mask 8 to fill the solder resist 6 in the solder resist opening 4 ( Patent Document 1).
FIG. 1 (e) shows a state in which solder bumps 9 are formed by melting the solder paste in the reflow process and joining the conductor pads 2 by forming the Ni layer and the alloy layer of the metal coating layer 5. ing. Generally, solder bumps 9 used for connection to an IC chip have a diameter of about 50 to 200 μm, and the number thereof is about 50 to 150 per 1 cm 2 .

特開平９−２３２４６３号公報Japanese Patent Laid-Open No. 9-232463

上述したように、はんだ接続パッドの微小化が進行し、このため、はんだ量に対して半田接合面積が小さく制限を受け、接続端子とバンプ間の接合面積が小さくなり、接合強度が低下する問題があった。
本発明は、かかる問題点に鑑みてなされたもので、接続端子とバンプ間の接合強度に優れる、信頼性の高い半導体パッケージの製造方法を提供することを目的とする。 As described above, miniaturization of the solder connection pad has progressed, and therefore, the solder joint area is limited to a small amount with respect to the amount of solder, the joint area between the connection terminal and the bump is reduced, and the joint strength is reduced. was there.
The present invention has been made in view of such problems, and an object of the present invention is to provide a highly reliable manufacturing method of a semiconductor package that is excellent in bonding strength between connection terminals and bumps.

上記課題を解決するために、請求項１に記載した発明は、導体回路を形成した基板上に絶縁樹脂層と導体回路とを積層形成した後、最上層の導体回路上にはんだバンプ形成用のソルダーレジスト開口を有するソルダーレジスト層を設け、前記はんだバンプ形成用のソルダーレジスト開口からなるはんだバンプ形成用開口内にはんだバンプを形成する半導体パッケージの製造方法であって、少なくとも下記ａ〜ｄの工程を有することを特徴とする。   In order to solve the above-mentioned problem, the invention described in claim 1 is for forming solder bumps on the uppermost conductive circuit after forming an insulating resin layer and a conductive circuit on the substrate on which the conductive circuit is formed. A method for manufacturing a semiconductor package, wherein a solder resist layer having a solder resist opening is provided, and a solder bump is formed in the solder bump forming opening made of the solder bump forming solder resist opening, and at least the following steps a to d: It is characterized by having.

ａ：はんだバンプ形成用のソルダーレジスト開口を有するソルダーレジスト層を設けた後に、基板全面に無電解銅めっき層を形成し、凹型形状の導体パッドを形成する工程
ｂ：前記無電解銅めっき層上の開口部を除くソルダーレジスト上に対してめっきレジスト層を形成し、前記はんだバンプ形成用開口内の無電解銅めっき層上に、金属被覆処理を施す工程
ｃ：前記めっきレジスト層を除去する工程
ｄ：前記無電解銅めっき層を除去する工程 a: Step of forming an electroless copper plating layer on the entire surface of the substrate after forming a solder resist layer having a solder resist opening for forming solder bumps, and b: forming a concave conductive pad b: on the electroless copper plating layer Forming a plating resist layer on the solder resist excluding the opening of the metal layer, and performing a metal coating process on the electroless copper plating layer in the opening for forming the solder bump c: removing the plating resist layer d: Step of removing the electroless copper plating layer

次に、請求項２に記載した発明は、前記ソルダーレジスト層を設ける前に、接続パッド部を形成する位置に対し、凹型形状をパターニングにより形成する工程を備えることを特徴とする。
次に、請求項３に記載した発明は、前記はんだバンプの形成は、下記ｆ〜ｈのいずれか１つの方法で形成することを特徴とする。
ｆ：ペースト印刷法
ｇ：ソルダーダムプリコート法
ｈ：はんだボール搭載法 Next, the invention described in claim 2 includes a step of forming a concave shape by patterning at a position where the connection pad portion is formed before providing the solder resist layer.
Next, the invention described in claim 3 is characterized in that the solder bumps are formed by any one of the following methods f to h.
f: Paste printing method g: Solder dam pre-coating method h: Solder ball mounting method

次に、請求項４に記載した発明は、前記金属被覆処理は、下記ｉ〜ｋのいずれか１つに処理で実施することを特徴とする。
ｉ：無電解ニッケル／置換金めっき（ＥＮＩＧ）
ｊ：無電解ニッケル／パラジウム／置換金めっき（ＥＮＥＰＩＧ）
ｋ：無電解錫めっき Next, the invention described in claim 4 is characterized in that the metal coating treatment is performed by any one of the following i to k.
i: Electroless nickel / displacement gold plating (ENIG)
j: Electroless nickel / palladium / displacement gold plating (ENEPIG)
k: Electroless tin plating

本発明は、次のような効果がある。
すなわち、凹型形状の接続パッドをパターニングより形成し、ソルダーレジスト層を形成した後、導体パッドが露出するようにソルダーレジストを開口する。この後、基板全体に無電解銅めっき処理を施す。次に、めっきレジスト層をパターニングにより形成し、ソルダーレジスト開口内の無電解銅めっき上に金属被覆処理を施す。さらに、ソルダーレジスト開口部を除く無電解銅めっき層を除去し、めっきレジスト層を除去した後、はんだバンプを形成する。以上の処理によって、本発明では、通常の接続パッドよりもはんだとの接続面積が大きい凹型の導体パッドが形成できる。これは、接続パッドの凹型部に加え、ソルダーレジスト開口部の側壁についても無電解銅めっき処理がなされるためである。 The present invention has the following effects.
That is, a concave connection pad is formed by patterning, a solder resist layer is formed, and then the solder resist is opened so that the conductor pads are exposed. Thereafter, the entire substrate is subjected to electroless copper plating. Next, a plating resist layer is formed by patterning, and a metal coating process is performed on the electroless copper plating in the solder resist opening. Further, after removing the electroless copper plating layer excluding the solder resist opening and removing the plating resist layer, solder bumps are formed. Through the above processing, in the present invention, a concave conductor pad having a larger connection area with solder than a normal connection pad can be formed. This is because, in addition to the concave portion of the connection pad, the side wall of the solder resist opening is also subjected to electroless copper plating.

この結果、本発明によれば、通常の接続パッドよりも接続信頼性が高い半導体パッケージの製造が実現可能となる。   As a result, according to the present invention, it is possible to realize the manufacture of a semiconductor package having higher connection reliability than a normal connection pad.

従来のはんだバンプ形成方法を示す工程手順の説明図である。It is explanatory drawing of the process procedure which shows the conventional solder bump formation method. 本発明に基づく実施形態に係る半導体パッケージ１００の完成図である。It is a completion figure of the semiconductor package 100 which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る半導体パッケージ１００の製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the semiconductor package 100 which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る半導体パッケージ１００の製造方法を示す説明図である。It is explanatory drawing which shows the manufacturing method of the semiconductor package 100 which concerns on embodiment based on this invention. 本発明に基づく実施形態に係る半導体パッケージ（はんだ形成前）１１０を説明する図であって、（ａ）は上面から見た図であり、（ｂ）はその断面拡大図である。It is a figure explaining the semiconductor package (before solder formation) 110 concerning embodiment based on this invention, Comprising: (a) is the figure seen from the upper surface, (b) is the cross-sectional enlarged view.

以下、本発明の実施形態について図面を参照して説明する。
図２は、本発明に基づき製造された半導体パッケージ１００の完成状態を示す断面図である。
コア層１０に形成される導電層１１は、エッチング処理を利用したサブストラクティブ法で形成されたものや、電解めっきを利用したセミアディティブ法で形成したものが挙げられ、いずれの工法で形成されたものを用いてもよい。 Embodiments of the present invention will be described below with reference to the drawings.
FIG. 2 is a sectional view showing a completed state of the semiconductor package 100 manufactured according to the present invention.
Examples of the conductive layer 11 formed on the core layer 10 include those formed by a subtractive method using an etching process and those formed by a semi-additive method using electrolytic plating. A thing may be used.

コア基板を形成するコア基材としては、代表的なものとして銅張積層板（ＣＣＬ）がよく用いられ、絶縁層１２としてはガラスエポキシ材やポリイミドフィルム、ポリアミドフィルム、液晶フィルム、アラミド材等を用いることができる。銅張積層板としては絶縁層に接着剤層を介して銅箔を加熱圧着したものや、絶縁層１２そのものを銅箔に加熱圧着したもの、銅箔に絶縁素材をキャストして加熱したもの、絶縁層１２に表面処理を施した後、シード層としてニクロムなどシード層をスパッタした後、導電層１１をスパッタやめっきによって銅箔層を形成したものなどが挙げられる。   As a core substrate for forming the core substrate, a copper clad laminate (CCL) is often used as a representative material, and the insulating layer 12 is made of glass epoxy material, polyimide film, polyamide film, liquid crystal film, aramid material, or the like. Can be used. As a copper clad laminate, a copper foil is thermocompression bonded to the insulating layer via an adhesive layer, a thermocompression bonding of the insulating layer 12 itself to the copper foil, an insulating material cast on the copper foil and heated, For example, the insulating layer 12 may be subjected to a surface treatment, a seed layer such as nichrome is sputtered as a seed layer, and then the conductive layer 11 is formed with a copper foil layer by sputtering or plating.

次に、半導体パッケージ１００の製造方法の工程を、図３を参照して説明する。
図３は、本実施形態における、半導体パッケージ１００の製造方法の工程を示す説明図である。図４は半導体パッケージ（はんだ形成前）１１０を示す図である。
まず、コア層１０の片面または両面に、所望のパターン形状を有する導電層１１を形成する。更に、導電層１１が形成されたコア層１０の上に、絶縁樹脂を塗布して温度１２０℃程度において真空ラミネートを行い、さらに高温でポストベークすることで絶縁樹脂層１２を形成する（図３（ｆ））。ここでは便宜上、コア層１０にスルーホールを図示していないが、必要に応じてコア層１０を貫通するスルーホール銅配線を形成してもよい。また、図３は、コア層１０の両面に導電層１１を形成する例である。 Next, the steps of the method for manufacturing the semiconductor package 100 will be described with reference to FIG.
FIG. 3 is an explanatory diagram showing the steps of the method for manufacturing the semiconductor package 100 in the present embodiment. FIG. 4 is a view showing a semiconductor package 110 (before solder formation).
First, the conductive layer 11 having a desired pattern shape is formed on one side or both sides of the core layer 10. Furthermore, an insulating resin is applied on the core layer 10 on which the conductive layer 11 is formed, vacuum lamination is performed at a temperature of about 120 ° C., and post baking is performed at a high temperature to form the insulating resin layer 12 (FIG. 3). (F)). Here, for convenience, a through hole is not shown in the core layer 10, but a through hole copper wiring penetrating the core layer 10 may be formed as needed. FIG. 3 shows an example in which the conductive layer 11 is formed on both surfaces of the core layer 10.

絶縁樹脂層１２には、任意の有機材料および無機材料を使用することができる。具体的には、エポキシ樹脂やポリイミド樹脂等の絶縁性樹脂からなるが、これに限定されるものではない。また、導電層１１には金属から成るものであれば構わないが、コストおよび導電性の観点から一般的に銅が好ましい。
次いで、絶縁樹脂層１２に導電層１１に達する、φ５０μｍ程度のビアホール１３を形成する（図３（ｇ））。 Arbitrary organic materials and inorganic materials can be used for the insulating resin layer 12. Specifically, although it consists of insulating resin, such as an epoxy resin and a polyimide resin, it is not limited to this. The conductive layer 11 may be made of metal, but copper is generally preferable from the viewpoint of cost and conductivity.
Next, a via hole 13 having a diameter of about 50 μm is formed in the insulating resin layer 12 so as to reach the conductive layer 11 (FIG. 3G).

ビアホールを形成する方法については、レーザ加工が好ましい。レーザについては炭酸ガスレーザ、ＹＡＧレーザ（基本波、第２高調波、第３高調波、又は第４高調波）、或いはエキシマーレーザ等があるが、導電層１１及び絶縁樹脂層１２を共に加工を行う為、両者を同時に加工することのできる４００ｎｍ以下の短波長レーザであるＹＡＧレーザ（第３高調波、又は第４高調波）、或いはエキシマーレーザがより好ましい。   As a method for forming the via hole, laser processing is preferable. As the laser, there are a carbon dioxide laser, a YAG laser (fundamental wave, second harmonic, third harmonic, or fourth harmonic), an excimer laser, etc., but both the conductive layer 11 and the insulating resin layer 12 are processed. Therefore, a YAG laser (third harmonic or fourth harmonic) or an excimer laser which is a short wavelength laser of 400 nm or less capable of processing both at the same time is more preferable.

その後、ビア加工時に発生する、ビアホール１３内の下層に堆積した有機絶縁材料の残渣を除去するため、過マンガン酸カリウムと水酸化ナトリウムの混合液等によりデスミア処理を行う。
デスミア処理としては、公知のデスミア処理を適用することができる。例えば、市販品であるＭＬＢ２１１（ロームアンドハース電子材料株式会社製）を２０容量％、キューポジットＺ１０容量％を含む膨潤浴に、６０〜８５℃で１〜１５分間浸漬した後、ＭＬＢ２１３Ａ（ロームアンドハース電子材料株式会社製）を１０容量％とＭＬＢ２１３Ｂ（ロームアンドハース電子材料株式会社製）を１５容量％含むエッチング浴に５５℃〜８５℃で２〜１５分間浸漬処理し、ＭＬＢ２１６−２（ロームアンドハース電子材料株式会社製）を２０容量％含む中和浴に３５℃〜５５℃で２〜１０分間浸漬する等の公知の方法で適宜実施することができる。 Thereafter, desmear treatment is performed with a mixed liquid of potassium permanganate and sodium hydroxide or the like in order to remove the residue of the organic insulating material deposited in the lower layer in the via hole 13 that is generated during via processing.
As the desmear process, a known desmear process can be applied. For example, after MLB211 (made by Rohm and Haas Electronic Materials Co., Ltd.), which is a commercial product, is immersed in a swelling bath containing 20% by volume and 10% by volume of Cuposit Z at 60 to 85 ° C. for 1 to 15 minutes, MLB213A (Rohm and Haas) MLB 216-2 (Rohm and Haas Electronic Materials Co., Ltd.) was immersed in an etching bath containing 10% by volume and MLB213B (Rohm and Haas Electronic Materials Co., Ltd.) 15% by volume at 55 to 85 ° C. for 2 to 15 minutes. It can be suitably carried out by a known method such as immersing in a neutralization bath containing 20% by volume of ANDHAAS ELECTRONIC MATERIAL CO., LTD. At 35 ° C. to 55 ° C. for 2 to 10 minutes.

上述のようなデスミア処理を行うことで、ビアホール１３の底部における絶縁層や有機物残渣を除去することができる。なお、デスミア処理は基板全面に対して行われるため、ビアホール１３の底部における絶縁層１２や有機物残渣が除去されると共に、絶縁層１２の上部、及びビアホール１３の内部が粗化される。
その後、無電解銅めっきにて、約１μｍ厚の導体パターンのない第一の無電解銅めっき層１４を形成する（図３（ｈ））。この第一の無電解銅めっき層１４は、従来のセミアディティブ工法におけるシード層と呼ばれる層であり、後の工程において第一の無電解銅めっき層１４に給電することにより、第一の無電解銅めっき層１４の上に所定のパターンの電解銅めっきを行うためのものである。 By performing the desmear process as described above, the insulating layer and the organic residue at the bottom of the via hole 13 can be removed. Since the desmear process is performed on the entire surface of the substrate, the insulating layer 12 and organic residue at the bottom of the via hole 13 are removed, and the upper portion of the insulating layer 12 and the inside of the via hole 13 are roughened.
Then, the 1st electroless copper plating layer 14 without a conductor pattern of about 1 micrometer thickness is formed by electroless copper plating (FIG.3 (h)). The first electroless copper plating layer 14 is a layer referred to as a seed layer in the conventional semi-additive method, and the first electroless copper plating layer 14 is powered by supplying power to the first electroless copper plating layer 14 in a later step. This is for performing electrolytic copper plating of a predetermined pattern on the copper plating layer 14.

次に、この第一の無電解銅めっき層１４の上に対しドライフィルムレジストをラミネートするが、以下に述べる手順により、最終的な導体パターンとして所望するパターン形状に第一の無電解銅めっき層１４が露出するようなドライフィルムレジストのレジストパターン形状１５を形成する。   Next, a dry film resist is laminated on the first electroless copper plating layer 14, and the first electroless copper plating layer is formed into a desired pattern shape as a final conductor pattern by the procedure described below. A resist pattern shape 15 of a dry film resist is formed so that 14 is exposed.

ここで、このパターン形状が、後にはんだとの接続点となる接続パッド部が、凹型形状となるように、レジストパターン形状を形成する。ドライフィルムレジストとしては、例えば、支持体フィルムと保護層で挟まれた厚み２５μｍ程度の感光性樹脂層であり、第一の無電解銅めっき層１４へドライフィルムレジストの保護層を剥がしながら、支持体フィルムをコア層１０と逆側に向けて、ホットロールラミネーターにより、ロール温度１２０℃程度で基材にラミネートする。その後、ドライフィルムレジストの支持体フィルム側に所望のパターンを有するフォトマスクを設置し、フォトマスクの上から露光し、硬化レジストパターンを有するドライフィルムレジストを得る。次に、支持体フィルムを剥離して基材をＮａ2ＣＯ3水溶液中に浸漬して現像し、所望のレジストパターンを有するレジストパターン形状１５を得る（図３（ｉ））。
はんだ接続パッドの凹型部、つまりここではレジストが形成された箇所であるが、これはどのような形状でもよい。ここでは便宜上、図５に示した円形のパターンとした。 Here, the resist pattern shape is formed so that the connection pad portion, which later becomes a connection point with the solder, becomes a concave shape. The dry film resist is, for example, a photosensitive resin layer having a thickness of about 25 μm sandwiched between a support film and a protective layer, and is supported while peeling the protective layer of the dry film resist from the first electroless copper plating layer 14. The body film is directed to the opposite side of the core layer 10 and laminated to the substrate at a roll temperature of about 120 ° C. by a hot roll laminator. Thereafter, a photomask having a desired pattern is placed on the support film side of the dry film resist, and exposure is performed from above the photomask to obtain a dry film resist having a cured resist pattern. Next, the support film is peeled off, and the substrate is dipped in a Na 2 CO 3 aqueous solution and developed to obtain a resist pattern shape 15 having a desired resist pattern (FIG. 3 (i)).
Although it is a concave part of a solder connection pad, that is, a portion where a resist is formed here, this may have any shape. Here, for convenience, the circular pattern shown in FIG. 5 is used.

次に、形成したレジストパターン形状１５の間隙から露出する、第一の無電解銅めっき層１４上に給電することにより、電解銅めっき層１６を形成する（図３（ｊ））。
電解銅めっき層１６を形成した後、ドライフィルムレジストを剥離し、電解銅めっき層１６で形成された導体パターンの底部に露出している第一の無電解銅めっき層１４をエッチング（以後フラッシュエッチングと呼ぶ。）し、予め設計した所望の導体パターンを得る（図３（ｋ））。
さらに多層の基板を作製する場合は、絶縁樹脂層形成からフラッシュエッチングまで同様の工程を繰り返し行うことにより、積層部の導体回路を形成することができる。 Next, the electrolytic copper plating layer 16 is formed by supplying power to the first electroless copper plating layer 14 exposed from the gap between the formed resist pattern shapes 15 (FIG. 3 (j)).
After the electrolytic copper plating layer 16 is formed, the dry film resist is peeled off, and the first electroless copper plating layer 14 exposed at the bottom of the conductor pattern formed by the electrolytic copper plating layer 16 is etched (hereinafter referred to as flash etching). Then, a desired conductor pattern designed in advance is obtained (FIG. 3 (k)).
Further, when a multilayer substrate is manufactured, a conductor circuit in the laminated portion can be formed by repeating the same steps from the formation of the insulating resin layer to the flash etching.

最外層まで導体回路を形成した後、基板上にソルダーレジスト層１７を塗布する（図４（ｌ））。上記ソルダーレジスト層１７は、未硬化の樹脂（樹脂組成物）をロールコータ法等により塗布したり、未硬化の樹脂フィルムを熱圧着したりすることにより形成することができる。上記ソルダーレジスト層１７の厚さは、５μｍ以上７０μｍ以下が望ましい。上記厚さが５μｍ未満では、ソルダーレジスト層の剥がれ、クラックの発生等が起こりやすく、７０μｍを超えると開口しにくくなる。   After the conductor circuit is formed up to the outermost layer, a solder resist layer 17 is applied on the substrate (FIG. 4L). The solder resist layer 17 can be formed by applying an uncured resin (resin composition) by a roll coater method or the like, or thermocompression bonding an uncured resin film. The thickness of the solder resist layer 17 is preferably 5 μm or more and 70 μm or less. When the thickness is less than 5 μm, the solder resist layer is easily peeled off and cracks are easily generated. When the thickness is more than 70 μm, opening is difficult.

ソルダーレジスト材料は、電気絶縁性の樹脂であれば特に制限はなく、エポキシ系、フェノール樹脂系、キシレン系、アクリル系、ポリイミド系などの一般的なレジスト材料から選択することができる。
次に、形成されたソルダーレジスト層１７をパターン露光、現像によりパターニングし、ソルダーレジスト開口１８を形成する（図４（ｍ））。ソルダーレジスト層のパターン形成方法は、半導体パッケージの製造時に使用されている方法が何れも使用可能である。 The solder resist material is not particularly limited as long as it is an electrically insulating resin, and can be selected from general resist materials such as epoxy, phenol resin, xylene, acrylic, and polyimide.
Next, the formed solder resist layer 17 is patterned by pattern exposure and development to form a solder resist opening 18 (FIG. 4M). As the solder resist layer pattern forming method, any of the methods used in the manufacture of semiconductor packages can be used.

次に、本工程では、基板表面に無電解銅めっきを行い、第二の無電解めっき層１９を形成する（図４（ｎ））。これにより、凹型の導体パッド２０が形成される。その後、ソルダーレジスト開口１７の側壁を除く、ソルダーレジスト上にめっきレジスト層２１を形成する（図４（ｏ））。めっきレジスト層２１は公知の方法で形成することができ、一般的なドライフィルムレジストやソルダーレジスト等を用いることができる。   Next, in this step, electroless copper plating is performed on the substrate surface to form a second electroless plating layer 19 (FIG. 4 (n)). Thereby, the concave conductor pad 20 is formed. Thereafter, a plating resist layer 21 is formed on the solder resist excluding the side wall of the solder resist opening 17 (FIG. 4 (o)). The plating resist layer 21 can be formed by a known method, and a general dry film resist, solder resist, or the like can be used.

めっきレジストとしては、如何なる材料も使用でき、ネガ型、ポジ型、液状、フィルム状のものが使用できる。めっきレジスト層２１の厚みは、形成使用とするさらなる配線の厚みに応じて選択されるが、一般的には、５μｍ以上２００μｍ以下が好ましい。５μｍ未満ではフィルムが切れやすいため取扱いにくく、一方耐折性を満たすといったハンドリング性の観点からは２００μｍ以下であることが好ましい。   Any material can be used as the plating resist, and negative, positive, liquid, and film-like ones can be used. Although the thickness of the plating resist layer 21 is selected according to the thickness of the further wiring to be formed and used, it is generally preferably 5 μm or more and 200 μm or less. If it is less than 5 μm, it is difficult to handle because the film is easily cut, while it is preferably 200 μm or less from the viewpoint of handling properties such as satisfying folding resistance.

次に、パターニングされためっきレジスト層２１をマスクとして金属被膜処理を行い、金属被覆層２２を形成する（図４（ｐ））。ここで、金属被覆層２２は通常、ニッケル、パラジウム、金、銀、白金、錫等の耐食性金属により被覆することが望ましい。具体的には、ニッケル−金、ニッケル−パラジウム−金、錫等の金属により被覆層を形成することが望ましい。このように、上記被覆層２２は、例えば、めっき、蒸着、電着等により形成することができるが、これらのなかでは、被覆層２２の均一性に優れるという点からめっきが望ましい。例えば、無電解ニッケル／置換金めっき（ＥＮＩＧ）、無電解ニッケル／パラジウム／置換金めっき（ＥＮＥＰＩＧ）、無電解錫めっき等で金属被覆層２２を形成する。   Next, a metal coating process is performed using the patterned plating resist layer 21 as a mask to form a metal coating layer 22 (FIG. 4 (p)). Here, it is usually desirable that the metal coating layer 22 be coated with a corrosion-resistant metal such as nickel, palladium, gold, silver, platinum, or tin. Specifically, it is desirable to form the coating layer with a metal such as nickel-gold, nickel-palladium-gold, or tin. Thus, although the said coating layer 22 can be formed by plating, vapor deposition, electrodeposition etc., for these, plating is desirable from the point that the uniformity of the coating layer 22 is excellent. For example, the metal coating layer 22 is formed by electroless nickel / substitution gold plating (ENIG), electroless nickel / palladium / substitution gold plating (ENEPIG), electroless tin plating, or the like.

次に、めっきレジスト層２１をアルカリ系剥離液もしくはアミン系剥離液等で剥離した後、露出した第二の無電解めっき層１９を硫酸過水系のエッチング液で除去し、半導体パッケージ（はんだ形成前）１１０が得られる（図４（ｑ））。
最後に、凹型の導体パッド２０に相当する部分に開口部が形成されたマスクを介して、ソルダーレジスト開口１８内にはんだペーストを充填した後、リフローすることによりはんだバンプ２３を形成する（図４（ｒ））。 Next, after removing the plating resist layer 21 with an alkaline stripping solution or an amine stripping solution or the like, the exposed second electroless plating layer 19 is removed with a sulfuric acid / hydrogen peroxide-based etching solution, and a semiconductor package (before solder formation) ) 110 is obtained (FIG. 4 (q)).
Finally, a solder paste 23 is filled in the solder resist opening 18 through a mask in which an opening is formed in a portion corresponding to the concave conductor pad 20, and then solder bumps 23 are formed by reflowing (FIG. 4). (R)).

はんだバンプ２３の形成は、はんだペースト印刷法だけでなく、ソルダーダムプリコート法やはんだボール搭載法等により形成することもできる。
また、ソルダーレジスト層１７を削除後、接続パッド部を構成する電解銅めっき層１６上にもはんだバンプを形成する。 The solder bumps 23 can be formed not only by a solder paste printing method but also by a solder dam pre-coating method or a solder ball mounting method.
In addition, after the solder resist layer 17 is removed, solder bumps are also formed on the electrolytic copper plating layer 16 constituting the connection pad portion.

まず、コア層１０に形成された導電層１１上に、絶縁樹脂としてＡＢＦ ＧＸ−１３（味の素ファインテクノ（株）製）をラミネート温度１２０℃で真空ラミネートした後、１８０℃でポストベークして、絶縁樹脂層１２を得た（図３（ｆ））。次いで、レーザードリルにて、絶縁樹脂層１２にφ５０μｍのビアホール１３を形成した後、レーザードリルで発生したスミアを除去するため、デスミア処理を行った。   First, ABF GX-13 (manufactured by Ajinomoto Fine Techno Co., Ltd.) as an insulating resin is vacuum-laminated at a laminating temperature of 120 ° C. on the conductive layer 11 formed in the core layer 10 and then post-baked at 180 ° C. An insulating resin layer 12 was obtained (FIG. 3 (f)). Next, a via hole 13 having a diameter of 50 μm was formed in the insulating resin layer 12 with a laser drill, and then desmear treatment was performed in order to remove smear generated by the laser drill.

更に無電解銅めっきにて約１μｍ厚の第一の無電解銅めっき層１４を形成した（図３（ｈ））。
更に、ドライフィルムレジストとして、サンフォート（登録商標）ＵＦＧ−２５５（旭化成エレクトロニクス（株）製）を用いた。これは、支持体フィルムとしてポリエチレンテレフタレートフィルムを、保護層としてポリエチレンフィルムを用いており、感光性樹脂層厚みは２５μｍである。 Further, a first electroless copper plating layer 14 having a thickness of about 1 μm was formed by electroless copper plating (FIG. 3H).
Furthermore, Sunfort (registered trademark) UFG-255 (manufactured by Asahi Kasei Electronics Co., Ltd.) was used as a dry film resist. This uses a polyethylene terephthalate film as the support film and a polyethylene film as the protective layer, and the photosensitive resin layer thickness is 25 μm.

約１μｍ厚の第一の無電解銅めっき層１４へ、ドライフィルムレジストの保護層を剥がしながら、ホットロールラミネーター（旭化成（株）製、ＡＬ−７０）により、ロール温度１２０℃で基材にラミネートした。エアー圧力は０．３ＭＰａとし、ラミネート速度は１．０ｍ／ｍｉｎとした。
ドライフィルムレジストの支持体フィルム側にフォトマスクを設置し、超高圧水銀ランプ（オーク製作所製、ＨＭＷ−２０１ＫＢ）により、１２０ｍＪ／ｃｍ2の露光量で露光し、硬化レジストパターンを有するドライフィルムレジストを得た。次に、支持体フィルムを剥離して基材を３０℃１質量％のＮａ2ＣＯ3水溶液中に５０秒浸漬して現像し、レジストパターン形状１５を得た（図３（ｉ））。 Laminate to a substrate at a roll temperature of 120 ° C. with a hot roll laminator (Asahi Kasei Co., Ltd., AL-70) while peeling off the dry film resist protective layer on the first electroless copper plating layer 14 having a thickness of about 1 μm. did. The air pressure was 0.3 MPa, and the laminating speed was 1.0 m / min.
A photomask is installed on the support film side of the dry film resist, and the dry film resist having a cured resist pattern is exposed with an exposure amount of 120 mJ / cm 2 by an ultrahigh pressure mercury lamp (OMW Seisakusho, HMW-201KB). Obtained. Next, the support film was peeled off, and the substrate was immersed in a 1% by mass Na 2 CO 3 aqueous solution at 30 ° C. for 50 seconds and developed to obtain a resist pattern shape 15 (FIG. 3 (i)).

ついで、第一の無電解銅めっき層１４へ電解銅めっきを行い、２０μｍ厚の電解銅めっき層１６を形成した（図３（ｊ））。
ここでドライフィルムレジスト剥膜液として、３質量％のＮａＯＨ水溶液を用意し、５０℃、圧力０．２ＭＰａで６０秒間スプレーを行った。その後、水洗乾燥し、ドライフィルムレジストの剥離を完了した（図３（ｋ））。 Next, electrolytic copper plating was performed on the first electroless copper plating layer 14 to form an electrolytic copper plating layer 16 having a thickness of 20 μm (FIG. 3 (j)).
Here, a 3% by mass NaOH aqueous solution was prepared as a dry film resist stripping solution, and sprayed at 50 ° C. and a pressure of 0.2 MPa for 60 seconds. Then, it was washed with water and dried to complete the peeling of the dry film resist (FIG. 3 (k)).

次に、ソルダーレジスト（太陽インキ製造（株）製 ＰＳＲ−４０００ ＡＵＳ−７０３）を、厚み２０μｍとなるようソルダーレジスト層１７を形成し（図４（ｌ））、フォトリソグラフィーの手法により所定の位置にソルダーレジスト開口１８を形成した（図４（ｍ））。
更に無電解銅めっきにて約１μｍ厚の第二の無電解銅めっき層１９を形成する（図４（ｎ））。これにより、凹型の導体パッド２０が形成される。 Next, a solder resist layer (PSR-4000 AUS-703 manufactured by Taiyo Ink Manufacturing Co., Ltd.) is formed on the solder resist layer 17 so as to have a thickness of 20 μm (FIG. 4 (l)), and a predetermined position is obtained by photolithography. The solder resist opening 18 was formed in (Fig. 4 (m)).
Further, a second electroless copper plating layer 19 having a thickness of about 1 μm is formed by electroless copper plating (FIG. 4 (n)). Thereby, the concave conductor pad 20 is formed.

次に、温度１１０±１０℃、圧力０．３５±０．０５Ｍｐａにて、ドライフィルムレジスト（ニチゴー・モートン（株）社製 ＡＬＰＨＯ ＮＩＴ３０２５）をラミネートした後、フォトリソグラフィーの手法により、ソルダーレジスト開口１８を再開口し、めっきレジスト２１を形成した（図４（ｏ））。
次に、上述した凹型の導体パッド２０上に、塩化ニッケル（３０ｇ／ｌ）、次亜リン酸ナトリウム（１０ｇ／ｌ）、クエン酸ナトリウム（１０ｇ／ｌ）を含むｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層を形成した。さらに、その基板をシアン化金カリウム（２ｇ／ｌ）、塩化アンモニウム（７５ｇ／ｌ）、クエン酸ナトリウム（５０ｇ／ｌ）、次亜リン酸ナトリウム（１０ｇ／ｌ）を含む無電解めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層上に、厚さ０．０３μｍの金めっき層１６を形成することにより、金属被覆層２２を得た（図４（ｐ））。 Next, after laminating a dry film resist (ALPHON NIT3025 manufactured by Nichigo-Morton Co., Ltd.) at a temperature of 110 ± 10 ° C. and a pressure of 0.35 ± 0.05 MPa, a solder resist opening 18 is formed by photolithography. Was reopened to form a plating resist 21 (FIG. 4 (o)).
Next, electroless nickel plating of pH = 5 containing nickel chloride (30 g / l), sodium hypophosphite (10 g / l), and sodium citrate (10 g / l) on the concave conductive pad 20 described above. It was immersed in the solution for 20 minutes to form a nickel plating layer having a thickness of 5 μm in the opening. Further, the substrate was added to an electroless plating solution containing potassium gold cyanide (2 g / l), ammonium chloride (75 g / l), sodium citrate (50 g / l) and sodium hypophosphite (10 g / l). The metal coating layer 22 was obtained by immersing for 23 seconds under the condition of ° C. to form a 0.03 μm-thick gold plating layer 16 on the nickel plating layer (FIG. 4 (p)).

次に、５質量％水酸化ナトリウム水溶液をレジスト剥離液として用い、８０℃にてスプレー圧０．２ＭＰａにて表面に適用することでめっきレジストパターンを剥離除去処理した後、非回路パターン部分の下地導電層として使用した銅がなくなるように過水硫酸系のソフトエッチング液にて除去し、半導体パッケージ（はんだ形成前）１１０を得た（図４（ｑ））。   Next, using a 5% by mass aqueous sodium hydroxide solution as a resist stripper, the plating resist pattern was stripped and removed by applying it to the surface at a spray pressure of 0.2 MPa at 80 ° C., and then the base of the non-circuit pattern portion The copper used as the conductive layer was removed with a perhydrosulfuric acid-based soft etching solution so that the semiconductor package (before solder formation) 110 was obtained (FIG. 4 (q)).

この後、凹型の導体パッド２０に相当する部分に開口部が形成された、メタルマスクをソルダーレジスト層１７上に載置し、ウレタンスキージを用いて、上記マスクを介してソルダーレジスト開口１８内にはんだペーストを充填した後、２００℃でリフローすることによりはんだバンプ２３を形成し、所望の半導体パッケージ１００を得た（図４（ｒ））。   Thereafter, a metal mask having an opening formed in a portion corresponding to the concave conductor pad 20 is placed on the solder resist layer 17 and is placed in the solder resist opening 18 through the mask using a urethane squeegee. After filling the solder paste, the solder bumps 23 were formed by reflowing at 200 ° C. to obtain a desired semiconductor package 100 (FIG. 4 (r)).

１００・・・半導体パッケージ
１１０・・・半導体パッケージ（はんだ形成前）
１、１２・・・絶縁樹脂層
２・・・導体パッド
３、１７・・・ソルダーレジスト（ＳＲ）層
４、１８・・・ソルダーレジスト開口
５、２２・・・金属被覆層
６・・・はんだペースト
７・・・スキージ
８・・・メタルマスク
９、２３・・・はんだバンプ
１０・・・コア層
１１・・・導電層
１３・・・ビアホール
１４・・・第一の無電解銅めっき層
１５・・・レジストパターン形状
１６・・・電解銅めっき層
１９・・・第二の無電解めっき層
２０・・・凹型の導体パッド
２１・・・めっきレジスト層 100 ... Semiconductor package 110 ... Semiconductor package (before solder formation)
DESCRIPTION OF SYMBOLS 1, 12 ... Insulating resin layer 2 ... Conductor pad 3, 17 ... Solder resist (SR) layer 4, 18 ... Solder resist opening 5, 22 ... Metal coating layer 6 ... Solder Paste 7 ... Squeegee 8 ... Metal mask 9, 23 ... Solder bump 10 ... Core layer 11 ... Conductive layer 13 ... Via hole 14 ... First electroless copper plating layer 15 ... resist pattern shape 16 ... electrolytic copper plating layer 19 ... second electroless plating layer 20 ... concave conductor pad 21 ... plating resist layer

Claims (4)

導体回路を形成した基板上に絶縁樹脂層と導体回路とを積層形成した後、最上層の導体回路上にはんだバンプ形成用のソルダーレジスト開口を有するソルダーレジスト層を設け、前記はんだバンプ形成用のソルダーレジスト開口からなるはんだバンプ形成用開口内にはんだバンプを形成する半導体パッケージの製造方法であって、少なくとも下記ａ〜ｄの工程を有することを特徴とする半導体パッケージの製造方法。
ａ：はんだバンプ形成用のソルダーレジスト開口を有するソルダーレジスト層を設けた後に、基板全面に無電解銅めっき層を形成し、凹型形状の導体パッドを形成する工程
ｂ：前記無電解銅めっき層上の開口部を除くソルダーレジスト上に対してめっきレジスト層を形成し、前記はんだバンプ形成用開口内の無電解銅めっき層上に、金属被覆処理を施す工程
ｃ：前記めっきレジスト層を除去する工程
ｄ：前記無電解銅めっき層を除去する工程 After the insulating resin layer and the conductor circuit are laminated on the substrate on which the conductor circuit is formed, a solder resist layer having a solder resist opening for forming a solder bump is provided on the uppermost conductor circuit, and the solder bump forming A method for manufacturing a semiconductor package, wherein a solder bump is formed in an opening for forming a solder bump comprising a solder resist opening, and the method includes at least the following steps a to d.
a: Step of forming an electroless copper plating layer on the entire surface of the substrate after forming a solder resist layer having a solder resist opening for forming solder bumps, and b: forming a concave conductive pad b: on the electroless copper plating layer Forming a plating resist layer on the solder resist excluding the opening of the metal layer, and performing a metal coating process on the electroless copper plating layer in the opening for forming the solder bump c: removing the plating resist layer d: Step of removing the electroless copper plating layer 前記ソルダーレジスト層を設ける前に、接続パッド部を形成する位置に対し、凹型形状をパターニングにより形成する工程を備えることを特徴とする請求項１に記載した半導体パッケージの製造方法。   2. The method of manufacturing a semiconductor package according to claim 1, further comprising a step of forming a concave shape by patterning at a position where the connection pad portion is formed before providing the solder resist layer. 前記はんだバンプの形成は、下記ｆ〜ｈのいずれか１つの方法で形成することを特徴とする請求項１又は請求項２に記載の半導体パッケージの製造方法。
ｆ：ペースト印刷法
ｇ：ソルダーダムプリコート法
ｈ：はんだボール搭載法 The method of manufacturing a semiconductor package according to claim 1, wherein the solder bump is formed by any one of the following methods f to h.
f: Paste printing method g: Solder dam pre-coating method h: Solder ball mounting method 前記金属被覆処理は、下記ｉ〜ｋのいずれか１つに処理で実施することを特徴とする請求項１又は２に記載の半導体パッケージの製造方法。
ｉ：無電解ニッケル／置換金めっき（ＥＮＩＧ）
ｊ：無電解ニッケル／パラジウム／置換金めっき（ＥＮＥＰＩＧ）
ｋ：無電解錫めっき The method of manufacturing a semiconductor package according to claim 1, wherein the metal coating process is performed by any one of the following i to k.
i: Electroless nickel / displacement gold plating (ENIG)
j: Electroless nickel / palladium / displacement gold plating (ENEPIG)
k: Electroless tin plating
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