JP4082014B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に金属配線上に形成される絶縁膜に関する。
【０００２】
【従来の技術】
図２１は、従来の半導体装置の要部断面図である。ここでは、７５０Ｖ耐圧の横型パワーＭＯＳＦＥＴの要部断面図を示す。
ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。ソース電極１０、ドレイン電極９および絶縁膜９上に層間絶縁膜１２ａを形成し、この層間絶縁膜１２ａ上にＴＥＯＳ酸化膜２２（ＴＭＳ酸化膜の場合もある）を形成し、このＴＥＯＳ酸化膜２２上に、シリコンナイトライド膜からなるパッシベーション膜２３を形成する。
【０００３】
この横型パワーＭＯＳＦＥＴチップ（以下、ＭＯＳＦＥＴチップと称す）を図示しないプラスチックモールド樹脂でパッケージして完成した横型パワーＭＯＳＦＥＴとなる。尚、ＴＥＯＳとはＴｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅで、Ｓｉ（Ｃ2 Ｈ5 Ｏ）4 のことで、ＴＭＳとはＴｒｉ−Ｍｅｔｈｏｘｙ−Ｓｉｌａｎｅで、ＨＳｉ（ＣＨ3 Ｏ）3 のことである。
【０００４】
本素子のｎ+ ソース領域４とｎ+ ドレイン領域６間に７００Ｖ程度未満の逆バイアスが印加されると、ｐ型の高抵抗シリコン基板１とｎウェル領域３との間のｐｎ接合にバランスよく空乏層が伸びることで電界を緩和し高耐圧化を達成している。
しかし、７００Ｖ以上の耐圧を有するＭＯＳＦＥＴチップを、プラスチックモールド樹脂でパッケージした高耐圧の横型パワーＭＯＳＦＥＴでは、高電圧を印加すると、モールド樹脂中の可動イオンや電荷２４（電子のこと）の影響によって、フィールド酸化膜７下のｐウェル領域３に形成される空乏層の伸びに影響を与えて、横型パワーＭＯＳＦＥＴの耐圧が低下する不具合が起きる。
【０００５】
これは、印加電圧によって図示しないモールド樹脂中の可動イオンや電荷２４が図のように誘起され、ＭＯＳＦＥＴチップを構成する酸化膜、特にＴＥＯＳやＴＭＳ等の有機シランを原料ガスとして成膜されたプラズマ酸化膜２２が、この可動イオンや電荷２４によって、分極を起こす。この分極によって、図のように、プラズマ酸化膜２２中に電荷２５が誘起され、その電荷２５によって、デバイス内部の電界強度分布が変動するためである。
【０００６】
これを防止するために、７００Ｖ以上の高耐圧の横型パワーＭＯＳＦＥＴのような高耐圧デバイスでは、分極を起こし易い有機シランを原料ガスとするプラズマ酸化膜の代わりに、比較的分極が起こりにくいモノシラン（ＳｉＨ4 ）を原料ガスとするプラズマ酸化膜が用いられている。
このプラズマ酸化膜はパッシベーション膜２３として用いられるプラズマ窒化膜の耐水性を向上させるために、金属配線等を形成したときにできる下地段差を低減するためや、多層配線の層間絶縁膜として用いられるものであり、一般的な並行平板方式のプラズマＣＶＤ装置で成膜され、平坦化のためにレジストエッチバック法やＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）エッチバック法あるいはまた異方性エッチングと組み合わせて用いられる。
【０００７】
また、近年、デバイスの高機能化を図るために、高耐圧デバイスとこの高耐圧デバイスを制御する制御回路用の低耐圧デバイスを同一チップ上に形成したワンチップパワーＩＣの開発が盛んである。この制御回路用の低耐圧デバイスの低消費電力化や高機能化のために、微細化と多層配線化が進んでいる。それに伴い、このワンチップパワーＩＣの高耐圧デバイス部においても層間絶縁膜の平坦化プロセスが必須になってきている。
【０００８】
しかし、前述のような、従来の並行平板方式のプラズマＣＶＤ装置でモノシランを原料ガスとして成膜していたプラズマ酸化膜では、低耐圧デバイス部および高耐圧デバイス部での段差被覆形状が十分でないため、レジストエッチバック法やＳＯＧエッチバック法または異方性エッチングと組み合わせた場合でも、サブミクロンルールの微細加工された配線間の埋め込みや層間絶縁膜の平坦化が不充分であった。
【０００９】
そのため、サブミクロンルールのデバイスプロセスで平坦化プロセスとして広く使用されているモノシランを原料ガスとし、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＰＣ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ヘリコン波をプラズマ源とする高密度プラズマＣＶＤ装置を用いて層間絶縁膜を形成したの後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨する平坦化プロセスの検討が行われているが、一般的に高密度プラズマＣＶＤ装置やＣＭＰ装置はスループットが低く、コストダウンが難しいという課題があった。
【００１０】
一方、７００Ｖ未満の高耐圧デバイスを集積したワンチップパワーＩＣにおいて、常圧オゾンＴＥＯＳ ＣＶＤ法や準常圧オゾンＴＥＯＳ ＣＶＤ法で成膜した酸化膜を層間絶縁膜に適用する平坦化プロセスの検討も行われている。これらＴＥＯＳを原料ガスとする熱ＣＶＤ法によるプロセスは一般的に埋め込み性や平坦性に優れていることから、現在のＬＳＩでは平坦化プロセスとして広く使われており、またスループットも比較的高いのでデバイスの製造コストの低減を図ることが期待される。
【００１１】
しかし、これらＴＥＯＳ（またはＴＭＳ）を原料ガスとする酸化膜を、７００Ｖを超える高耐圧パワーＭＯＳＦＥＴに適用した場合に、前述のプラズマＴＥＯＳ酸化膜（またはＴＭＳ酸化膜）と同様に酸化膜の分極により高耐圧デバイスの耐圧が低下する不具合が発生する問題があった。
また、モールド樹脂中の可動イオンや電荷の影響を抑制する手段として高耐圧デバイスをアルミ配線のようなものでシールドする構造も提案されており、耐圧の安定化に一定の効果があることが知られている。しかしながら耐圧が７００Ｖ以上の高耐圧デバイスにＴＥＯＳやＴＭＳを原料ガスとする酸化膜を使用した場合にはこのようなシールド構造だけでは不充分であった。
【００１２】
【発明が解決しようとする課題】
前記のように、７００Ｖ以上の高耐圧デバイスで、金属配線上に形成する表面保護膜や、多層配線の層間絶縁膜にプラズマＣＶＤ法や熱ＣＶＤ法によるＴＥＯＳ酸化膜やＴＭＳ酸化膜を適用した場合、モールド樹脂中の可動イオンや電荷の影響を受けて、これらの表面保護膜や層間絶縁膜内で分極が起こり、高耐圧デバイスの耐圧が低下する。
【００１３】
この発明の目的は、前記の課題を解決して、低コストで、耐圧の低下を防止できる高耐圧の半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法において、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して前記第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１５】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１６】
このように、ＴＥＯＳ酸化膜に窒素を添加することにより、窒素が添加されていないＴＥＯＳ酸化膜よりも比抵抗が低い、言い換えれば電気伝導度が比較的高い層間絶縁膜を形成することができる。
これは、一般的にＣＶＤ法で形成される酸化膜の比抵抗は１０15Ω・ｃｍ前後であるが、窒化膜の比抵抗はこれよりも高い１０14Ω・ｃｍ前後であるため、窒素を添加された酸化膜、すなわち窒素酸化膜は純酸化膜と純窒化膜の間の比抵抗を有するためである。
【００１７】
従って、本発明に従って窒素が添加されたＴＥＯＳ酸化膜は窒素を添加されていないものよりも比抵抗が低いので分極をキャンセルするリーク電流が流れ、パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって層間絶縁膜が分極を起こさない。その結果、パワーＭＯＳＦＥＴの耐圧を低下させるような不具合を起こさない。またアルミ配線のようなもので高耐圧デバイスをシールドする構造を併用することにより更に高品質なデバイスの製造が可能になる。
【００１８】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１９】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記第１の金属配線上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００２０】
また、前記原料ガスに添加する窒素の代わりにアンモニアを添加する製造方法とする。
また、前記原料ガスに添加する窒素の代わりに二酸化窒素を添加する製造方法とする。
【００２４】
【発明の実施の形態】
以下の説明で、図２１と同一部位には同一符号を記した。また、ｐ型、ｎ型を逆にしても構わない。
図１から図５は、この発明の第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００２５】
図１に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。
【００２６】
図２に示すように、ＴＥＯＳと酸素を原料ガスとし、窒素を添加したプロセスガスを用いて、プラズマＣＶＤ法により、窒素を添加した酸化膜１２を形成する。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳを用いても構わない。
図３に示すように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布した後、例えば４００℃でキュア（硬化）することにより酸化膜１３を形成する。
【００２７】
図４に示すように、酸化膜エッチャー（酸化膜をエッチングする装置）で全面エッチバックする。この時ＳＯＧ膜中に残留する水分がデバイスに影響を与えることを防止するため、酸化膜１３は全て除去されることが望ましい。
図５に示すように、プラズマＣＶＤ法により窒化膜であるパッシベーション膜１４を形成する。
【００２８】
このように酸化膜１３を犠牲膜として、ソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することで、パッシベーション膜１４である窒化膜の耐水性を大幅に改善することが出来ると同時に、平坦化された窒素を添加した酸化膜１２に、窒素を添加したプラズマＴＥＯＳ酸化膜を使用することで、従来のモノシラン（ＳｉＨ4 ）を使用した酸化膜と比較して、窒素が添加された酸化膜１２では、ステップカバレッジが大幅に改善し、サブミクロンルールの微細加工されたデバイスであっても金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。尚、ＴＥＯＳ酸化膜の代わりにＴＭＳ酸化膜を用いてもよい。
【００２９】
図６から図１１は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図６に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。また、ソース電極１０およびドレイン電極１１は第１金属配線である。
【００３０】
図７に示すように、ＴＥＯＳと酸素を原料ガスとし、窒素やアンモニアを添加したプロセスガスを用いてプラズマＣＶＤ法により、窒素を添加した酸化膜１２を形成する。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳをもちいても構わない。
図８に示すように、ＳＯＧを塗布した後、例えば、４００℃でキュアする事により酸化膜１３を形成する。この酸化膜１３は犠牲膜となる。
【００３１】
図９に示すように、酸化膜エッチャーで全面エッチバックする。この時ＳＯＧ膜中に残留する水分がデバイスに影響を与えることを防止するため、酸化膜１３は全て除去されることが望ましい。
図１０に示すように、フィールドプレートとして機能する第２金属配線１５を形成する。
【００３２】
図１１に示すように、プラズマＣＶＤ法により窒化膜でパッシベーション膜２３を形成する。
このように酸化膜１３を犠牲膜として、ソース電極１０やドレイン電極１１となる第１金属配線上の平坦性を改善することで窒化膜で形成されたパッシベーション膜２３の耐水性を大幅に改善することが出来ると同時に、平坦化された窒素を添加した酸化膜１２に、窒素を添加したプラズマＴＥＯＳ酸化膜を使用することで、従来のモノシランを使用した酸化膜と比較して、窒素が添加された酸化膜１２では、ステップカバレッジが大幅に改善するため、サブミクロンルールの微細加工されたデバイスであってもソース電極１０やドレイン電極１１となる第１金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００３３】
また第２金属配線１５から形成されるフィールドプレートで高耐圧デバイスをシールドする構造を併用することにより、更に高品質なデバイスの製造が可能になる。
図１２から図１５は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００３４】
図１２に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。
【００３５】
図１３に示すように、モノシランを原料ガスとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を形成する。
図１４に示すように、オゾンとＴＥＯＳを原料ガスとし、窒素を添加したプロセスガスを用いて、常圧オゾンＴＥＯＳのＣＶＤ法により酸化膜１８を形成する。尚、窒素が添加された酸化膜１８の屈折率は１．５より大きい。また、原料ガスとして、にＴＥＯＳの代わりにＴＭＳを用いても構わない。
【００３６】
図１５に示すように、プラズマＣＶＤ法により、窒化膜でパッシベーション膜１９を形成する。
このように酸化膜１８でソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することで、窒化膜で形成されたパッシベーション膜１９の耐水性を大幅に改善することが出来ると同時に、平坦化膜に窒素を添加した酸化膜を使用することで従来のモノシランを使用したプロセスと比較して、酸化膜１８のステップカバレッジを大幅に改善することができるので、サブミクロンルールの微細加工されたデバイスであってもソース電極１０やドレイン電極１１となる金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００３７】
図１６から図２０は、この発明の第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１６に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ + ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ + ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。また、ソース電極１０およびドレイン電極１１は第１金属配線である。また、ソース電極１０およびドレイン電極１１は第１金属配線である。
【００３８】
図１７に示すように、モノシランを原料ガスとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を形成する。
図１８に示すように、オゾンとＴＥＯＳを原料ガスとして使用した常圧オゾンＴＥＯＳのＣＶＤ法により、窒素を添加した酸化膜１８を形成する。酸化膜１８に窒素を添加する方法としてはプラズマＣＶＤの原料ガスに窒素やアンモニアガスを添加したプロセスガスを用いて行う方法が用いられる。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳをもちいても構わない。
【００３９】
図１９に示すように、フィールドプレートとして機能する第２金属配線２０を形成する。
図２０に示すように、プラズマＣＶＤ法によりパッシベーション膜である窒化膜２１を形成する。
このように酸化膜１８でソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することでパッシベーション膜である窒化膜の耐水性を大幅に改善することが出来ると同時に、平坦化膜に窒素を添加した酸化膜を使用することで従来のモノシランを使用したプロセスと比較して、酸化膜１８のステップカバレッジを大幅に改善することができるので、サブミクロンルールのデバイスであってもソース電極１０やドレイン電極１１となる第１金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００４０】
また、第２金属配線２０から形成されるフィールドプレートで高耐圧デバイスをシールドする構造を併用することにより、更に高品質なデバイスの製造が可能になる。
尚、第１から第４実施例では、プロセスガスに添加する窒素として、二酸化窒素を添加しても絶縁膜中に窒素を添加することができ、同様の効果が得られることは言うまでも無い。
【００４１】
【発明の効果】
この発明によれば、高耐圧のパワーＭＯＳＦＥＴをチップ上に形成したモノリシックパワーＩＣなどの半導体装置をプラスチックモールド樹脂でパッケージする場合、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によってデバイス内部で平坦化に使用される酸化膜が分極を起こして、高耐圧ＭＯＳＦＥＴの耐圧を低下させるような不具合を起こさない層間絶縁膜を、埋め込み性や平坦性に優れたＴＥＯＳを原料ガスとする並行平板方式のプラズマＣＶＤ法や常圧ＣＶＤ法、準常圧ＣＶＤ法によって工程数を大幅に増やすことなく低コストで提供することができる。
【００４２】
また、窒素を添加したＴＥＯＳ酸化膜またはＴＭＳ酸化膜を並行平板方式のプラズマＣＶＤ法や熱ＣＶＤ法を用いて形成することで、低コストで、耐圧の低下を防止できる高耐圧の半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図６】この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１１】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１２】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１６】この発明の第４実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図２０】図１９に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図２１】従来の半導体装置の要部断面図
【符号の説明】
１ 高抵抗シリコン基板（ｐ型）
２ ｐウェル領域
３ ｎウェル領域
４ ｎ+ ソース領域
５ ｐ+ 領域
６ ｎ+ ドレイン領域
７ａ フィールド酸化膜
７ｂ ＬＯＣＯＳ酸化膜
８ａ ゲート酸化膜
８ｂ ゲート電極（第１金属配線：１層目）
９ 絶縁膜
１０ ソース電極
１１ ドレイン電極（第１金属配線：１層目）
１２、１８ 窒素を添加した酸化膜
１２ａ 層間絶縁膜
１３ 酸化膜（犠牲膜）
１４、１６、２１、２３ パッシベーション膜
１５、２０ 第２金属配線（２層目）
１７ プラズマ酸化膜
２２ ＴＥＯＳ酸化膜
２４ モールド樹脂に誘起される可動イオンまたは電荷
２５ 酸化膜中に誘起される電荷
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に金属配線上に形成される絶縁膜に関する。
【０００２】
【従来の技術】
図２１は、従来の半導体装置の要部断面図である。ここでは、７５０Ｖ耐圧の横型パワーＭＯＳＦＥＴの要部断面図を示す。
ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。ソース電極１０、ドレイン電極９および絶縁膜９上に層間絶縁膜１２ａを形成し、この層間絶縁膜１２ａ上にＴＥＯＳ酸化膜２２（ＴＭＳ酸化膜の場合もある）を形成し、このＴＥＯＳ酸化膜２２上に、シリコンナイトライド膜からなるパッシベーション膜２３を形成する。
【０００３】
この横型パワーＭＯＳＦＥＴチップ（以下、ＭＯＳＦＥＴチップと称す）を図示しないプラスチックモールド樹脂でパッケージして完成した横型パワーＭＯＳＦＥＴとなる。尚、ＴＥＯＳとはＴｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅで、Ｓｉ（Ｃ2 Ｈ5 Ｏ）4 のことで、ＴＭＳとはＴｒｉ−Ｍｅｔｈｏｘｙ−Ｓｉｌａｎｅで、ＨＳｉ（ＣＨ3 Ｏ）3 のことである。
【０００４】
本素子のｎ+ ソース領域４とｎ+ ドレイン領域６間に７００Ｖ程度未満の逆バイアスが印加されると、ｐ型の高抵抗シリコン基板１とｎウェル領域３との間のｐｎ接合にバランスよく空乏層が伸びることで電界を緩和し高耐圧化を達成している。
しかし、７００Ｖ以上の耐圧を有するＭＯＳＦＥＴチップを、プラスチックモールド樹脂でパッケージした高耐圧の横型パワーＭＯＳＦＥＴでは、高電圧を印加すると、モールド樹脂中の可動イオンや電荷２４（電子のこと）の影響によって、フィールド酸化膜７下のｐウェル領域３に形成される空乏層の伸びに影響を与えて、横型パワーＭＯＳＦＥＴの耐圧が低下する不具合が起きる。
【０００５】
これは、印加電圧によって図示しないモールド樹脂中の可動イオンや電荷２４が図のように誘起され、ＭＯＳＦＥＴチップを構成する酸化膜、特にＴＥＯＳやＴＭＳ等の有機シランを原料ガスとして成膜されたプラズマ酸化膜２２が、この可動イオンや電荷２４によって、分極を起こす。この分極によって、図のように、プラズマ酸化膜２２中に電荷２５が誘起され、その電荷２５によって、デバイス内部の電界強度分布が変動するためである。
【０００６】
これを防止するために、７００Ｖ以上の高耐圧の横型パワーＭＯＳＦＥＴのような高耐圧デバイスでは、分極を起こし易い有機シランを原料ガスとするプラズマ酸化膜の代わりに、比較的分極が起こりにくいモノシラン（ＳｉＨ4 ）を原料ガスとするプラズマ酸化膜が用いられている。
このプラズマ酸化膜はパッシベーション膜２３として用いられるプラズマ窒化膜の耐水性を向上させるために、金属配線等を形成したときにできる下地段差を低減するためや、多層配線の層間絶縁膜として用いられるものであり、一般的な並行平板方式のプラズマＣＶＤ装置で成膜され、平坦化のためにレジストエッチバック法やＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）エッチバック法あるいはまた異方性エッチングと組み合わせて用いられる。
【０００７】
また、近年、デバイスの高機能化を図るために、高耐圧デバイスとこの高耐圧デバイスを制御する制御回路用の低耐圧デバイスを同一チップ上に形成したワンチップパワーＩＣの開発が盛んである。この制御回路用の低耐圧デバイスの低消費電力化や高機能化のために、微細化と多層配線化が進んでいる。それに伴い、このワンチップパワーＩＣの高耐圧デバイス部においても層間絶縁膜の平坦化プロセスが必須になってきている。
【０００８】
しかし、前述のような、従来の並行平板方式のプラズマＣＶＤ装置でモノシランを原料ガスとして成膜していたプラズマ酸化膜では、低耐圧デバイス部および高耐圧デバイス部での段差被覆形状が十分でないため、レジストエッチバック法やＳＯＧエッチバック法または異方性エッチングと組み合わせた場合でも、サブミクロンルールの微細加工された配線間の埋め込みや層間絶縁膜の平坦化が不充分であった。
【０００９】
そのため、サブミクロンルールのデバイスプロセスで平坦化プロセスとして広く使用されているモノシランを原料ガスとし、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＰＣ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ヘリコン波をプラズマ源とする高密度プラズマＣＶＤ装置を用いて層間絶縁膜を形成したの後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨する平坦化プロセスの検討が行われているが、一般的に高密度プラズマＣＶＤ装置やＣＭＰ装置はスループットが低く、コストダウンが難しいという課題があった。
【００１０】
一方、７００Ｖ未満の高耐圧デバイスを集積したワンチップパワーＩＣにおいて、常圧オゾンＴＥＯＳ ＣＶＤ法や準常圧オゾンＴＥＯＳ ＣＶＤ法で成膜した酸化膜を層間絶縁膜に適用する平坦化プロセスの検討も行われている。これらＴＥＯＳを原料ガスとする熱ＣＶＤ法によるプロセスは一般的に埋め込み性や平坦性に優れていることから、現在のＬＳＩでは平坦化プロセスとして広く使われており、またスループットも比較的高いのでデバイスの製造コストの低減を図ることが期待される。
【００１１】
しかし、これらＴＥＯＳ（またはＴＭＳ）を原料ガスとする酸化膜を、７００Ｖを超える高耐圧パワーＭＯＳＦＥＴに適用した場合に、前述のプラズマＴＥＯＳ酸化膜（またはＴＭＳ酸化膜）と同様に酸化膜の分極により高耐圧デバイスの耐圧が低下する不具合が発生する問題があった。
また、モールド樹脂中の可動イオンや電荷の影響を抑制する手段として高耐圧デバイスをアルミ配線のようなものでシールドする構造も提案されており、耐圧の安定化に一定の効果があることが知られている。しかしながら耐圧が７００Ｖ以上の高耐圧デバイスにＴＥＯＳやＴＭＳを原料ガスとする酸化膜を使用した場合にはこのようなシールド構造だけでは不充分であった。
【００１２】
【発明が解決しようとする課題】
前記のように、７００Ｖ以上の高耐圧デバイスで、金属配線上に形成する表面保護膜や、多層配線の層間絶縁膜にプラズマＣＶＤ法や熱ＣＶＤ法によるＴＥＯＳ酸化膜やＴＭＳ酸化膜を適用した場合、モールド樹脂中の可動イオンや電荷の影響を受けて、これらの表面保護膜や層間絶縁膜内で分極が起こり、高耐圧デバイスの耐圧が低下する。
【００１３】
この発明の目的は、前記の課題を解決して、低コストで、耐圧の低下を防止できる高耐圧の半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法において、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して前記第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１５】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１６】
このように、ＴＥＯＳ酸化膜に窒素を添加することにより、窒素が添加されていないＴＥＯＳ酸化膜よりも比抵抗が低い、言い換えれば電気伝導度が比較的高い層間絶縁膜を形成することができる。
これは、一般的にＣＶＤ法で形成される酸化膜の比抵抗は１０15Ω・ｃｍ前後であるが、窒化膜の比抵抗はこれよりも高い１０14Ω・ｃｍ前後であるため、窒素を添加された酸化膜、すなわち窒素酸化膜は純酸化膜と純窒化膜の間の比抵抗を有するためである。
【００１７】
従って、本発明に従って窒素が添加されたＴＥＯＳ酸化膜は窒素を添加されていないものよりも比抵抗が低いので分極をキャンセルするリーク電流が流れ、パワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって層間絶縁膜が分極を起こさない。その結果、パワーＭＯＳＦＥＴの耐圧を低下させるような不具合を起こさない。またアルミ配線のようなもので高耐圧デバイスをシールドする構造を併用することにより更に高品質なデバイスの製造が可能になる。
【００１８】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００１９】
また、第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記第１の金属配線上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備する製造方法とする。
【００２０】
また、前記原料ガスに添加する窒素の代わりにアンモニアを添加する製造方法とする。
また、前記原料ガスに添加する窒素の代わりに二酸化窒素を添加する製造方法とする。
【００２４】
【発明の実施の形態】
以下の説明で、図２１と同一部位には同一符号を記した。また、ｐ型、ｎ型を逆にしても構わない。
図１から図５は、この発明の第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００２５】
図１に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。
【００２６】
図２に示すように、ＴＥＯＳと酸素を原料ガスとし、窒素を添加したプロセスガスを用いて、プラズマＣＶＤ法により、窒素を添加した酸化膜１２を形成する。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳを用いても構わない。
図３に示すように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布した後、例えば４００℃でキュア（硬化）することにより酸化膜１３を形成する。
【００２７】
図４に示すように、酸化膜エッチャー（酸化膜をエッチングする装置）で全面エッチバックする。この時ＳＯＧ膜中に残留する水分がデバイスに影響を与えることを防止するため、酸化膜１３は全て除去されることが望ましい。
図５に示すように、プラズマＣＶＤ法により窒化膜であるパッシベーション膜１４を形成する。
【００２８】
このように酸化膜１３を犠牲膜として、ソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することで、パッシベーション膜１４である窒化膜の耐水性を大幅に改善することが出来ると同時に、平坦化された窒素を添加した酸化膜１２に、窒素を添加したプラズマＴＥＯＳ酸化膜を使用することで、従来のモノシラン（ＳｉＨ4 ）を使用した酸化膜と比較して、窒素が添加された酸化膜１２では、ステップカバレッジが大幅に改善し、サブミクロンルールの微細加工されたデバイスであっても金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。尚、ＴＥＯＳ酸化膜の代わりにＴＭＳ酸化膜を用いてもよい。
【００２９】
図６から図１１は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図６に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。また、ソース電極１０およびドレイン電極１１は第１金属配線である。
【００３０】
図７に示すように、ＴＥＯＳと酸素を原料ガスとし、窒素やアンモニアを添加したプロセスガスを用いてプラズマＣＶＤ法により、窒素を添加した酸化膜１２を形成する。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳをもちいても構わない。
図８に示すように、ＳＯＧを塗布した後、例えば、４００℃でキュアする事により酸化膜１３を形成する。この酸化膜１３は犠牲膜となる。
【００３１】
図９に示すように、酸化膜エッチャーで全面エッチバックする。この時ＳＯＧ膜中に残留する水分がデバイスに影響を与えることを防止するため、酸化膜１３は全て除去されることが望ましい。
図１０に示すように、フィールドプレートとして機能する第２金属配線１５を形成する。
【００３２】
図１１に示すように、プラズマＣＶＤ法により窒化膜でパッシベーション膜２３を形成する。
このように酸化膜１３を犠牲膜として、ソース電極１０やドレイン電極１１となる第１金属配線上の平坦性を改善することで窒化膜で形成されたパッシベーション膜２３の耐水性を大幅に改善することが出来ると同時に、平坦化された窒素を添加した酸化膜１２に、窒素を添加したプラズマＴＥＯＳ酸化膜を使用することで、従来のモノシランを使用した酸化膜と比較して、窒素が添加された酸化膜１２では、ステップカバレッジが大幅に改善するため、サブミクロンルールの微細加工されたデバイスであってもソース電極１０やドレイン電極１１となる第１金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００３３】
また第２金属配線１５から形成されるフィールドプレートで高耐圧デバイスをシールドする構造を併用することにより、更に高品質なデバイスの製造が可能になる。
図１２から図１５は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
【００３４】
図１２に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ+ ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ+ ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。
【００３５】
図１３に示すように、モノシランを原料ガスとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を形成する。
図１４に示すように、オゾンとＴＥＯＳを原料ガスとし、窒素を添加したプロセスガスを用いて、常圧オゾンＴＥＯＳのＣＶＤ法により酸化膜１８を形成する。尚、窒素が添加された酸化膜１８の屈折率は１．５より大きい。また、原料ガスとして、にＴＥＯＳの代わりにＴＭＳを用いても構わない。
【００３６】
図１５に示すように、プラズマＣＶＤ法により、窒化膜でパッシベーション膜１９を形成する。
このように酸化膜１８でソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することで、窒化膜で形成されたパッシベーション膜１９の耐水性を大幅に改善することが出来ると同時に、平坦化膜に窒素を添加した酸化膜を使用することで従来のモノシランを使用したプロセスと比較して、酸化膜１８のステップカバレッジを大幅に改善することができるので、サブミクロンルールの微細加工されたデバイスであってもソース電極１０やドレイン電極１１となる金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００３７】
図１６から図２０は、この発明の第４実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。図１６に示すように、ｐ型の１２５Ω・ｃｍ程度の高抵抗シリコン基板１の表面層に、ｐウェル領域２とｎウェル領域３を接して形成し、ｐウェル領域２の表面層にｎ+ ソース領域４とｐ+ 領域５を接して形成し、ｎウェル領域３の表面層にｎ + ドレイン領域６を形成する。ｎ+ ソース領域４とｎウェル領域３に挟まれたｐウェル領域２上にはゲート酸化膜８ａを介してゲート電極を形成する。ｐウェル領域２とｎ + ドレイン領域６に挟まれたｎウェル領域３の表面にはフィールド酸化膜７ａを形成し、ｎ+ ソース領域４とｐ+ 領域５上にソース電極１０を形成し、ｎ+ ドレイン領域６上にはドレイン電極１１を形成する。前記したゲート電極８ｂはフィールド酸化膜７上に張り出して形成され、ソース電極１０とドレイン電極１１はフィールド酸化膜上に、絶縁膜９を介して張り出して形成される。また、ｎ+ ソース領域４とｎ+ ドレイン領域５の間隔は８０μｍ程度である。尚、図中の７ｂはＬＯＣＯＳ酸化膜（選択酸化膜）であり、フィールド酸化膜７ａと同時に形成される。また、ソース電極１０およびドレイン電極１１は第１金属配線である。また、ソース電極１０およびドレイン電極１１は第１金属配線である。
【００３８】
図１７に示すように、モノシランを原料ガスとしたプラズマＣＶＤ法によりプラズマ酸化膜１７を形成する。
図１８に示すように、オゾンとＴＥＯＳを原料ガスとして使用した常圧オゾンＴＥＯＳのＣＶＤ法により、窒素を添加した酸化膜１８を形成する。酸化膜１８に窒素を添加する方法としてはプラズマＣＶＤの原料ガスに窒素やアンモニアガスを添加したプロセスガスを用いて行う方法が用いられる。尚、窒素が添加された酸化膜１２の屈折率は１．５より大きい。また、原料ガスとして、ＴＥＯＳの代わりにＴＭＳをもちいても構わない。
【００３９】
図１９に示すように、フィールドプレートとして機能する第２金属配線２０を形成する。
図２０に示すように、プラズマＣＶＤ法によりパッシベーション膜である窒化膜２１を形成する。
このように酸化膜１８でソース電極１０やドレイン電極１１となる金属配線上の平坦性を改善することでパッシベーション膜である窒化膜の耐水性を大幅に改善することが出来ると同時に、平坦化膜に窒素を添加した酸化膜を使用することで従来のモノシランを使用したプロセスと比較して、酸化膜１８のステップカバレッジを大幅に改善することができるので、サブミクロンルールのデバイスであってもソース電極１０やドレイン電極１１となる第１金属配線上の平坦化が容易になる。また、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によって、窒素を添加したＴＥＯＳ酸化膜は分極を起こさないので、高耐圧ＭＯＳＦＥＴの耐圧の低下が起こらない。
【００４０】
また、第２金属配線２０から形成されるフィールドプレートで高耐圧デバイスをシールドする構造を併用することにより、更に高品質なデバイスの製造が可能になる。
尚、第１から第４実施例では、プロセスガスに添加する窒素として、二酸化窒素を添加しても絶縁膜中に窒素を添加することができ、同様の効果が得られることは言うまでも無い。
【００４１】
【発明の効果】
この発明によれば、高耐圧のパワーＭＯＳＦＥＴをチップ上に形成したモノリシックパワーＩＣなどの半導体装置をプラスチックモールド樹脂でパッケージする場合、高電圧を印加されたパワーＭＯＳＦＥＴ部に集まったモールド樹脂中の可動イオンや電荷の影響によってデバイス内部で平坦化に使用される酸化膜が分極を起こして、高耐圧ＭＯＳＦＥＴの耐圧を低下させるような不具合を起こさない層間絶縁膜を、埋め込み性や平坦性に優れたＴＥＯＳを原料ガスとする並行平板方式のプラズマＣＶＤ法や常圧ＣＶＤ法、準常圧ＣＶＤ法によって工程数を大幅に増やすことなく低コストで提供することができる。
【００４２】
また、窒素を添加したＴＥＯＳ酸化膜またはＴＭＳ酸化膜を並行平板方式のプラズマＣＶＤ法や熱ＣＶＤ法を用いて形成することで、低コストで、耐圧の低下を防止できる高耐圧の半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図６】この発明の第２実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１１】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１２】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１５】図１４に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１６】この発明の第４実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図２０】図１９に続く、この発明の第４実施例の半導体装置の要部製造工程断面図
【図２１】従来の半導体装置の要部断面図
【符号の説明】
１ 高抵抗シリコン基板（ｐ型）
２ ｐウェル領域
３ ｎウェル領域
４ ｎ+ ソース領域
５ ｐ+ 領域
６ ｎ+ ドレイン領域
７ａ フィールド酸化膜
７ｂ ＬＯＣＯＳ酸化膜
８ａ ゲート酸化膜
８ｂ ゲート電極（第１金属配線：１層目）
９ 絶縁膜
１０ ソース電極
１１ ドレイン電極（第１金属配線：１層目）
１２、１８ 窒素を添加した酸化膜
１２ａ 層間絶縁膜
１３ 酸化膜（犠牲膜）
１４、１６、２１、２３ パッシベーション膜
１５、２０ 第２金属配線（２層目）
１７ プラズマ酸化膜
２２ ＴＥＯＳ酸化膜
２４ モールド樹脂に誘起される可動イオンまたは電荷
２５ 酸化膜中に誘起される電荷
Claims (6)
- 第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法において、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して前記第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスを合わせた原料ガスに窒素を添加したプロセスガスを用いたプラズマＣＶＤ法により、窒素が添加された第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後に、該第２の絶縁膜上に第３の絶縁膜を形成する工程と、
該第３の絶縁膜と前記第２の絶縁膜の表面層とを除去して第２の絶縁膜を平坦化する工程と、
該平坦化された第２の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記ソース電極、及び前記ドレイン電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 第１導電型の高抵抗シリコン基板の表面層に互いに接して形成された第１導電型のウェル領域、及び第２導電型のウェル領域と、
前記第１導電型のウェル領域の表面層に互いに接して形成された第２導電型のソース領域、及び第１導電型の高濃度領域と、
前記第２導電型のウェル領域の表面層に形成された第２導電型のドレイン領域と、
前記ソース領域と前記第２導電型のウェル領域に挟まれた前記第１導電型のウェル領域上にゲート酸化膜を介して形成されたゲート電極と、
前記第１導電型のウェル領域と前記ドレイン領域に挟まれた前記第２導電型のウェル領域の表面には形成されたフィールド酸化膜と、
前記ソース領域と前記第１導電型の高濃度領域上に形成された金属からなるソース電極と、
前記ドレイン領域上に形成された金属からなるドレイン電極と、を備え、
前記ゲート電極は前記フィールド酸化膜上に張り出して形成され、前記ゲート電極、及び前記フィールド絶縁膜が第１の絶縁膜で覆われ、前記ソース電極と前記ドレイン電極は前記フィールド酸化膜上に前記第１の絶縁膜を介して張り出して形成されている高耐圧の横型パワーＭＯＳＦＥＴ上に、パッシベーション膜が形成されている半導体装置の製造方法であって、
前記第１の絶縁膜上と前記第１の金属配線上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ ｔｅ）をガス化し、該ガスと酸素ガスと合わせた原料ガスに窒素を添加したプロセスガスを用いた熱ＣＶＤ法により、窒素が添加された第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にフィールドプレートとして機能する金属配線を形成した後、パッシベーション膜であるシリコン窒化膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記原料ガスに添加する窒素の代わりにアンモニアを添加することを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
- 前記原料ガスに添加する窒素の代わりに二酸化窒素を添加することを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
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