JP4081843B2 - メモリ制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリ制御装置に関するものであり、特に、メモリアクセスの優先順位を変更してメモリアクセス効率化に特徴を有するものである。
【0002】
【従来の技術】
外部記憶装置等に使用される信号処理LSIシステム等においては、記録媒体への読み出し/書き込みの為のメモリアクセス、制御マイコンからのメモリアクセス、ホストコンピュータとのデータ転送の為のメモリアクセス、バッファに格納されたデータに対する誤り訂正の為のメモリアクセス等を調停し、バッファメモリを有効に使用する必要がある。従来、バッファメモリの調停においては、あらかじめ決定された優先順位に従って調停を行っている。例えば、記録媒体への読み出し/書き込みの為のメモリアクセスを1番、制御マイコンからのメモリアクセスを2番、ホストコンピュータとのデータ転送の為のメモリアクセスを3番、誤り訂正の為のメモリアクセスを4番と優先順位を決定し、メモリアクセス調停を行っている。しかしこの方法では、ホストとのデータ転送速度が上がると誤り訂正処理の為のメモリアクセスが充分にできなくなり、誤り訂正処理が一定期間中に終了できなくなるという問題が生じることがあり、そのために、誤り訂正の為のメモリアクセスを3番、ホストとのデータ転送の為のメモリアクセスを4番とし、誤り訂正処理の為のメモリアクセスを一定間隔で発生させることによって、メモリへのアクセスを調停していた。
【0003】
【発明が解決しようとする課題】
このようなメモリ制御装置においては、誤り訂正処理の為のメモリアクセスを一定間隔で発生している為、ホスト転送や、記録媒体とのデータ転送が中断している場合にメモリへのアクセスが可能であっても、誤り訂正処理の為のメモリアクセスができなくなったり、また、その期間の誤り訂正の為のメモリアクセスを許可するようなシステムであったとしても、その期間に誤り訂正処理の為にメモリアクセスを行ったという情報はそれ以後のメモリ調停に生かされず、メモリアクセスの効率化に問題があった。
【0004】
【課題を解決するための手段】
前記課題を解決するために、本発明のメモリ制御装置は、所定のフレーム期間T内に、バッファメモリにN回のアクセスを必要とする第1の回路ブロックを含む複数の回路ブロックからの前記バッファメモリへのアクセス要求を、予め定められた優先順位に従って許可するメモリアクセスの調停を行うメモリ制御装置において、比較基準値に予め定められた数値Mを有する比較手段と、前記T内で、周期T/(N+M)毎カウントアップし前記第1の回路ブロックに対してメモリアクセスが許可されればカウントダウンするアップダウンカウント手段を有し、そのアップダウンカウント手段の計数値と前記基準値Mを前記比較手段にて比較し、その比較出力に応じて前記第1の回路ブロックの優先順位を変更することを特徴としたものである。
【0005】
本発明によれば、ホストへの転送速度を落とさずに、メモリアクセスを調停できバッファメモリを有効に活用することができるメモリ制御装置を提供できる。
【0006】
【発明の実施の形態】
本発明の請求項1に記載のメモリ制御装置は、所定のフレーム期間T内に、バッファメモリにN回のアクセスを必要とする第1の回路ブロックを含む複数の回路ブロックからの前記バッファメモリへのアクセス要求を、予め定められた優先順位に従って許可するメモリアクセスの調停を行うメモリ制御装置において、比較基準値に予め定められた数値Mを有する比較手段と、前記T内で、周期T/(N+M)毎カウントアップし前記第1の回路ブロックに対してメモリアクセスが許可されればカウントダウンするアップダウンカウント手段を有し、そのアップダウンカウント手段の計数値と前記基準値Mを前記比較手段にて比較し、その比較出力に応じて前記第1の回路ブロックの優先順位を変更することを特徴としたものであり、ホストへの転送速度を落とさずに、メモリアクセス要求を調停できバッファメモリを効率的に活用することができる。
【0007】
次に、請求項2に記載されたメモリ制御装置は、請求項1において、前記フレームの始まりに同期して、前記アップダウンカウント手段に初期値Pを与えることを特徴としたものであり、前記アップダウンカウンタのカウントアップ周期を変えることなく、優先順位変更手段が先行的なメモリアクセスを考慮することにより、メモリ利用効率を上げることができる。
【0008】
(実施の形態1)
以下に本発明の請求項1及び請求項2に記載された発明の実施の形態について、図1、図2及び図3を用いて説明する。
【0009】
図1において、11は例えばデータを記憶するバッファメモリ、12は記録媒体18とバッファメモリ11との間で同期検出やデータのフォーマット変換(DCバランスをとるための10−8変換、16−8変換等)を行うフォーマッタブロック、13は制御マイコン17とバッファメモリ11とのデータ転送を行う制御マイコンインタフェースブロック、14はバッファメモリ11に格納されたデータに対して誤り訂正を行う誤り訂正ブロック、15はバッファメモリ11とホストコンピュータ19とのデータ転送を行うホストインタフェースブロック、16はバッファメモリ11を制御するメモリコントロールブロックである。
【0010】
前述のように構成されるメモリ制御装置において、記録媒体18から読み出されたデータは、フォーマッタブロック12に取り込まれ、同期信号検出と所定のデータフォーマット変換される。フォーマッタブロック12はメモリコントロールブロック16の制御によってフォーマット変換後のデータをバッファメモリ11に書き込む。1ブロック分のデータがバッファメモリ11に書き込まれると、誤り訂正ブロック14はメモリコントロールブロック16の制御によってバッファメモリ11に格納されたデータをリード/ライトすることによって誤り訂正を行う。誤り訂正後のデータは、メモリコントロールブロック16の制御で読み出され、ホストインタフェースブロック15を介してホストコンピュータ19にデータが転送される。また、制御マイコン17は、メモリコントロールブロック16の制御によってバッファメモリ11に格納されたデータをリード/ライトすることができる。ここにおいて各ブロックからのメモリアクセス要求はメモリコントロールブロック16内部の調停回路によって優先順位に従って調停される。
【0011】
図2は、誤り訂正ブロック14に内蔵されている優先順位変更器(以降、プライオリティチェインジャーと呼ぶ。)を示している。23は制御マイコン17から設定されるアップカウンタ21のカウント周期を設定するアップ周期設定レジスタ、22はアップ周期設定設定レジスタ23とアップカウンタ21の出力を比較する比較器、25はある時点までに誤り訂正ブロック14がメモリにアクセスしていなければならないメモリアクセス数と実際にメモリにアクセスした数の差を示すアップダウンカウンタ、24はアップダウンカウンタ25の値が一定値以上になったかどうかを比較する比較器、26は比較器24によりアップダウンカウンタ25が一定の値以上になった場合により優先順位の高いメモリアクセス要求を有効にする為のANDゲートである。
【0012】
プライオリティチェインジャーは、誤り訂正ブロック14からのメモリアクセス要求がメモリコントロールブロック16によって一定数受付けられない場合に、誤り訂正ブロック14のメモリアクセス要求の優先順位をより高い優先順位に切り替える機能をもっている。誤り訂正ブロック14が一定期間T内にメモリにN回アクセスする必要がある場合、M回アクセス要求が受け付けられないと優先順位を切り換えるとすると、制御マイコン17は周期T/(N+M)の値をアップダウンカウンタ25のアップカウント周期としてアップ周期設定レジスタ23に設定する。アップカウンタ21は一定周期のクロックに同期してカウントアップし、比較器22はアップカウンタ21とアップ周期設定レジスタ23の出力の一致を検出する。すなわち、アップカウンタ21は実施の形態では、システムクロック(例えば40MHz)を計数し、そのシステムクロックの周期でアップダウンカウンタ25のアップ周期を計数するもので、システムクロックの周波数を上げることにより、前記アップ周期を正確に計数することができる。
【0013】
アップダウンカウンタ25は、誤り訂正ブロック14がメモリにアクセスしていなければならないメモリアクセス数と実際にメモリにアクセスした数の差を示すアップダウンカウンタであるので、比較器22から一致信号が出力されるとカウントアップし、メモリコントロールブロック16からのアクセス許可信号がくるとカウントダウンする。つまり、制御マイコン17によってアップ周期設定レジスタ23に設定された間隔でカウントアップし、メモリアクセスが許可されるとカウントダウンする。従って、比較器22から一致信号が出力された場合、メモリコントロールブロック16からのアクセス許可信号が来ていなければカウントアップを行い、許可信号が来ていればカウント値を保持する。すなわち、一致信号とアクセス許可信号が同時に発生すれば、カウント値を保持する。そして、比較器22からの一致信号が出力されていない場合、メモリコントロールブロック16からのアクセス許可信号が来るとカウントダウンし、許可信号が来なければカウント値を保持する。
【0014】
つぎに、アップダウンカウンタ25の出力は比較器24に入力される。比較器24では予め決められた判定値Mと比較し、カウント値がその判定値M以上になった場合、優先順位を上げる為の許可信号を出力する。アンドゲート26では、誤り訂正ブロック14のメモリアクセス要求信号が有効になっており、かつ比較器24からの優先順位を上げる為の許可信号が有効になっている場合、優先順位の高いメモリアクセス要求信号を有効にする。
【0015】
今、フォーマッタブロック12のメモリアクセス優先順位を1番、制御マイコンインタフェースブロック13の優先順位を2番、誤り訂正ブロック14の高い方の優先順位を3番、ホストインタフェース15の優先順位を4番、誤り訂正ブロック14の低い方の優先順位を5番とする。制御マイコン17からのアクセス頻度は低いので、制御マイコン17からのメモリアクセスを除くフォーマッタブロック12、誤り訂正ブロック14、ホストインタフェースブロック15がメモリにアクセスする場合を図3を用いて説明する。
【0016】
フォーマッタブロック12は、各フレームの前半はメモリに対してアクセス要求はなく、各フレームの後半においてメモリに集中的にメモリアクセスを行う必要がある。誤り訂正ブロック14は、各フレームにおいて、メモリにいつでもアクセスしてもよいが、1フレーム内にメモリアクセスしなければならないアクセス数は決まっている。ホストインタフェース15からのメモリアクセスは数フレームに渡って連続的に発生する。また、メモリにアクセスする3つのブロック全てのメモリアクセス要求が重なった場合のみ、3ブロックからのメモリアクセス要求を完全に満たせなくなるとする。プライオリティチェインジャーの動作を図3を用いて説明する。最初は、誤り訂正ブロック14内のプライオリティチェインジャーは初期化されるので、誤り訂正ブロック14からのメモリアクセス要求の優先順位は5番であるとし、フォーマッタメモリ要求、誤り訂正メモリ要求、ホスト転送メモリ要求が、図3の場合である各区間において動作を説明する。
【0017】
(1)区間3−1(誤り訂正メモリ要求のみ)
誤り訂正ブロック14のみメモリを要求しているので、メモリは全て誤り訂正ブロックに割り当てられる。誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるので、アップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0018】
(2)区間3−2
フォーマッタブロック12と誤り訂正ブロック14がメモリを要求しており、フォーマッタブロック12に優先的にメモリが割り当てられるが、残りは全て誤り訂正ブロック14にメモリが割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0019】
(3)区間3−3
全てのブロックがメモリを要求しており、フォーマッタブロック12、ホストインタフェース15に優先的にメモリが割り当てられ、残りのメモリアクセスが誤り訂正ブロック14に割り当てられ、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも長い間隔でしかメモリアクセスが許可されないので、アップダウンカウンタ25のカウント値は増加する。
【0020】
(4)区間3−4
フレームの始めでアップダウンカウンタ25のカウント値が初期化される。その後、ホストインタフェース15と誤り訂正ブロックがメモリを要求しているので、ホストインタフェース15に優先的にメモリが割り当てられるが、残りのメモリアクセスが誤り訂正ブロック14に割り当てられる。従って、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0021】
(5)区間3−5
全てのブロックがメモリを要求しており、フォーマッタブロック12、ホストインタフェース15に優先的にメモリが割り当てられ、残りのメモリアクセスが誤り訂正ブロック14に割り当てられ、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも長い間隔でしかメモリアクセスが許可されないのでアップダウンカウンタ25のカウント値は増加する。
【0022】
(6)区間3−6
全てのブロックがメモリを要求しており、フォーマッタブロック12、ホストインタフェース15に優先的にメモリが割り当てられ、残りのメモリアクセスが誤り訂正ブロック14に割り当てられ、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも長い間隔でしかメモリアクセスが許可されないのでアップダウンカウンタ25のカウント値は増加する。アップダウンカウンタ25のカウント値がM以上になると比較器24から、優先順位を上げる為の許可信号が出力され、誤り訂正ブロック14のメモリアクセス要求の優先順位が3番になる。その結果、誤り訂正ブロック14がホストインタフェース15よりもメモリアクセス要求の優先順位が高くなり、誤り訂正ブロック14に優先的にメモリが割り当てられるので、アップダウンカウンタ25のカウント値が減少する。カウント値がMよりも小さくなるとプライオリティチェインジャーによって、誤り訂正ブロック14のメモリアクセス優先順位は再び低く設定されるので、カウント値が増加する。プライオリティチェインジャーはこのような動作を繰り返すので、アップダウンカウンタ25のカウント値はM近辺となる。
【0023】
(7)区間3−7
フレームの始めでアップダウンカウンタ25のカウント値が初期化される。その後、ホストインタフェース15と誤り訂正ブロックがメモリを要求しているので、ホストインタフェース15に優先的にメモリが割り当てられるが、残りのメモリアクセスが誤り訂正ブロック14に割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0024】
(8)区間3−8
誤り訂正ブロック14のみメモリを要求しているので、メモリは全て誤り訂正ブロックに割り当てられる。誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0025】
(9)区間3−9
フォーマッタブロック12と誤り訂正ブロック14がメモリを要求しており、フォーマッタブロック12に優先的にメモリが割り当てられるが、残りは全て誤り訂正ブロック14にメモリが割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0026】
このように、プライオリティチェインジャーを使用することによって、誤り訂正に必要なメモリアクセスを確保しつつ、ホストインタフェースに優先的にメモリを割り当てるシステムが実現できる。ただし、図3の区間3−6を見ればわかるとおり全てのブロックからメモリアクセス要求が出されている場合、プライオリティチェインジャーがメモリアクセスの優先順位を上げるまで(アップダウンカウンタ25のカウント値がMより小さい値の時)誤り訂正ブロックがメモリにアクセスできない可能性がある。その為確実に1フレーム期間Tの間にN回のメモリアクセスを確保する為には、{T/(N+M)}の周期でアップダウンカウンタ25に対してアップパルスを供給する必要がある。
【0027】
(実施の形態2)
次に本発明の請求項2に記載された発明の実施の形態について、図4を用いて説明する。図4において、フォーマッタブロック12、誤り訂正ブロック14、ホストインタフェース15からのメモリアクセス要求は図3と同じとする。
【0028】
(1)区間4−1
フレームの始めでアップダウンカウンタ25のカウント値が初期値Pに初期化される。誤り訂正ブロック14のみメモリを要求しているので、メモリは全て誤り訂正ブロックに割り当てられる。誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は減少する。
【0029】
(2)区間4−2
フォーマッタブロック12と誤り訂正ブロック14がメモリを要求しており、フォーマッタブロック12に優先的にメモリが割り当てられるが、残りは全て誤り訂正ブロック14にメモリが割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は0近辺になる(アンダーフロー防止回路によって0より小さい値はとらない。)。
【0030】
(3)区間4−3
全てのブロックがメモリを要求しており、フォーマッタブロック12、ホストインタフェース15に優先的にメモリが割り当てられ、残りのメモリアクセスが誤り訂正ブロック14に割り当てられ、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも長い間隔でしかメモリアクセスが許可されないのでアップダウンカウンタ25のカウント値は増加する。
【0031】
(4)区間4−4
フレームの始めでアップダウンカウンタ25のカウント値がPに初期化される。その後、ホストインタフェース15と誤り訂正ブロックがメモリを要求しているので、ホストインタフェース15に優先的にメモリが割り当てられるが、残りのメモリアクセスが誤り訂正ブロック14に割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は徐々に減少する。
【0032】
(5)区間4−5
全てのブロックがメモリを要求しており、フォーマッタブロック12、ホストインタフェース15に優先的にメモリが割り当てられ、残りのメモリアクセスが誤り訂正ブロック14に割り当てられ、誤り訂正ブロック14が必要とするメモリアクセス間隔よりも長い間隔でしかメモリアクセスが許可されないのでアップダウンカウンタ25のカウント値は増加する。
【0033】
(6)区間4−6
フレームの始めでアップダウンカウンタ25のカウント値がPに初期化される。その後、ホストインタフェース15と誤り訂正ブロックがメモリを要求しているので、ホストインタフェース15に優先的にメモリが割り当てられるが、残りのメモリアクセスが誤り訂正ブロック14に割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は徐々に減少する。
【0034】
(7)区間4−7
誤り訂正ブロック14のみメモリを要求しているので、メモリは全て誤り訂正ブロックに割り当てられる。誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は減少する。
【0035】
(8)区間4−8
フォーマッタブロック12と誤り訂正ブロック14がメモリを要求しており、フォーマッタブロック12に優先的にメモリが割り当てられるが、残りは全て誤り訂正ブロック14にメモリが割り当てられるので誤り訂正ブロック14が必要とするメモリアクセス間隔よりも頻繁にメモリアクセスが行えるのでアップダウンカウンタ25のカウント値は徐々に減少する。
【0036】
このように、プライオリティチェインジャーのアップダウンカウンタ25に初期値Pを設定することにより、すなわち、フレームの最初にアップダウンカウンタ25に初期値(オフセット値)をセットしてカウンタ動作をさせることによって、1フレーム期間の始めの方で誤り訂正ブロック14にメモリが頻繁に与えられた場合でも、それを考慮したメモリの調停が実現できる。また、1フレーム期間が長いシステムの場合、効率よくメモリを調停する為にはメモリへのアクセス要求の優先順位を切り替える為の判定基準Mの値を大きくとる必要があるが、Mを大きくするとアップダウンカウンタのアップカウント周期{T/(N+M)}が小さくなってしまい、誤り訂正ブロック14の優先順位が上がった場合にホストコンピュータ19との転送速度が極端に落ちてしまう。そこで、アップダウンカウンタ25に初期値を与えることによってアップパルスの発生周期を変えることなくMの値を大きくすることができる。
【0037】
すなわち、アップダウンカウンタ25にオフセットPを与えることにより、等価的に、優先順位切り換え点Mの値を大きく設定することとなり、誤り訂正ブロック14の優先順位の切り換え期間を短く、あるいは、ほとんど零にする事ができ、メモリアクセスの調停が実現でき、ホストコンピュータ19との転送速度の低下を防止することができる。
【0038】
【発明の効果】
以上のように、本発明のメモリ制御装置によれば、システム内の各ブロックからのメモリアクセス要求を効率的に調停することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるメモリ制御装置のブロック図
【図2】本発明の実施の形態におけるメモリ制御装置のプライオリティチェインジャーのブロック図
【図3】本発明の実施の形態におけるメモリ制御装置のプライオリティチェインジャー動作を説明するための図
【図4】本発明の他の実施の形態におけるメモリ制御装置のプライオリティチェインジャーの動作を説明するための図
【符号の説明】
11 バッファメモリ
12 フォーマッタブロック
13 制御マイコンインタフェースブロック
14 誤り訂正ブロック
15 ホストインタフェースブロック
16 メモリコントロールブロック
17 制御マイコン
18 記録媒体
19 ホストコンピュータ
Claims (2)
- 所定のフレーム期間T内に、バッファメモリにN回のアクセスを必要とする第1の回路ブロックを含む複数の回路ブロックからの前記バッファメモリへのアクセス要求を、予め定められた優先順位に従って許可するメモリアクセスの調停を行うメモリ制御装置において、比較基準値に予め定められた数値Mを有する比較手段と、前記T内で、周期T/(N+M)毎カウントアップし前記第1の回路ブロックに対してメモリアクセスが許可されればカウントダウンするアップダウンカウント手段を有し、そのアップダウンカウント手段の計数値と前記基準値Mを前記比較手段にて比較し、その比較出力に応じて前記第1の回路ブロックの優先順位を変更することを特徴とするメモリ制御装置。
- 前記フレームの始まりに同期して、前記アップダウンカウント手段に初期値Pを与えることを特徴とする請求項1に記載のメモリ制御装置。
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