JP4063840B2 - 画像処理装置 - Google Patents
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Description
まず、本実施の形態にかかる画像処理装置の原理について説明する。図1は、この発明の本実施の形態にかかる画像処理装置の構成を機能的に示すブロック図である。図1において、画像処理装置は、以下に示す5つのユニットを含む構成である。
画像データ制御ユニット100によりおこなわれる処理としては以下のようなものがある。
(1)データのバス転送効率を向上させるためのデータ圧縮処理(一次圧縮)、
(2)一次圧縮データの画像データへの転送処理、
(3)画像合成処理(複数ユニットからの画像データを合成することが可能である。また、データバス上での合成も含む。)、
(4)画像シフト処理(主走査および副走査方向の画像のシフト)、
(5)画像領域拡張処理(画像領域を周辺へ任意量だけ拡大することが可能)、
(6)画像変倍処理(たとえば、50%または200%の固定変倍)、
(7)パラレルバス・インターフェース処理、
(8)シリアルバス・インターフェース処理(後述するプロセス・コントローラー211とのインターフェース)、
(9)パラレルデータとシリアルデータのフォーマット変換処理、
(10)画像読取ユニット101とのインターフェース処理、
(11)画像処理ユニット103とのインターフェース処理、
(12)データの伸張処理、
等である。
画像読取ユニット101によりおこなわれる処理としては以下のようなものがある。
(1)光学系による原稿反射光の読み取り処理、
(2)CCD(Charge Coupled Device:電荷結合素子)での電気信号への変換処理、
(3)A/D変換器でのディジタル化処理、
(4)シェーディング補正処理(光源の照度分布ムラを補正する処理)、
(5)スキャナーγ補正処理(読み取り系の濃度特性を補正する処理)、
等である。
画像メモリー制御ユニット102によりおこなわれる処理としては以下のようなものがある。
(1)システム・コントローラーとのインターフェース制御処理、
(2)パラレルバス制御処理(パラレルバスとのインターフェース制御処理)、
(3)ネットワーク制御処理、
(4)シリアルバス制御処理(複数の外部シリアルポートの制御処理)、
(5)内部バスインターフェース制御処理(操作部とのコマンド制御処理)、
(6)ローカルバス制御処理(システム・コントローラーを起動させるためのROM、RAM、フォントデータのアクセス制御処理)、
(7)メモリー・モジュールの動作制御処理(メモリー・モジュールの書き込み/読み出し制御処理等)、
(8)メモリー・モジュールへのアクセス制御処理(複数のユニットからのメモリー・アクセス要求の調停をおこなう処理)、
(9)表面および裏面の画像データの圧縮/伸張処理(メモリー有効活用のためのデータ量の削減するための処理)、
(10)画像編集処理(メモリー領域のデータクリア、画像データの回転処理、メモリー上での画像合成処理等)、
(11)読取ユニットから入力する表面および裏面の画像データの入力制御、
等である。
画像処理ユニット103によりおこなわれる処理としては以下のようなものがある。
(1)シェーディング補正処理(光源の照度分布ムラを補正する処理)、
(2)スキャナーγ補正処理(読み取り系の濃度特性を補正する処理)、
(3)MTF補正処理、
(4)平滑処理、
(5)主走査方向の任意変倍処理、
(6)濃度変換(γ変換処理:濃度ノッチに対応)、
(7)単純多値化処理、
(8)単純二値化処理、
(9)誤差拡散処理、
(10)ディザ処理、
(11)ドット配置位相制御処理(右寄りドット、左寄りドット)、
(12)孤立点除去処理、
(13)像域分離処理(色判定、属性判定、適応処理)、
(14)密度変換処理、
等である。
画像書込ユニット104によりおこなわれる処理としては以下のようなものがある。
(1)エッジ平滑処理(ジャギー補正処理)、
(2)ドット再配置のための補正処理、
(3)画像信号のパルス制御処理、
(4)パラレルデータとシリアルデータのフォーマット変換処理、
等である。
つぎに、本実施の形態にかかる画像処理装置がディジタル複合機を構成する場合のハードウエア構成について説明する。図2は本実施の形態にかかる画像処理装置のハードウエア構成の一例を示すブロック図である。なお、以降において、添字aは表面の画像データを処理する各部位に付し、添字bは裏面の画像データを処理する各部位に付することとし、総称する場合には添字を付さないものとする。
つぎに、画像処理ユニット103を構成する画像処理プロセッサー204における処理の概要について説明する。図3は本実施の形態にかかる画像処理装置の画像処理プロセッサー204の処理の概要を示すブロック図である。なお、画像処理プロセッサー204は、表面の画像データを処理する表面画像処理プロセッサー204aおよび裏面の画像データを処理する裏面画像処理プロセッサー204bとから構成されるが、ここでは、特に両者を区別することなく説明する。
つぎに、画像データ制御ユニット100を構成する画像データ制御部203における処理の概要について説明する。図4は本実施の形態にかかる画像処理装置の画像データ制御部203の処理の概要を示すブロック図である。
つぎに、画像書込ユニット104の一部を構成するビデオ・データ制御部205における処理の概要について説明する。図5は本実施の形態にかかる画像処理装置のビデオ・データ制御部205の処理の概要を示すブロック図である。
つぎに、画像メモリー制御ユニット102の一部を構成する画像メモリー・アクセス制御部221における処理の概要について説明する。図6は本実施の形態にかかる画像処理装置の画像メモリー・アクセス制御部221の処理の概要を示すブロック図である。
つぎに、ファクシミリ制御ユニット224の機能的な構成について説明する。図7は、本実施の形態における画像処理装置のファクシミリ制御ユニット224の構成を示すブロック図である。
つぎに、本実施の形態にかかる画像処理装置のユニット構成について説明する。図8は、画像処理装置がディジタル複合機の場合のユニット構成の一例を示すブロック図である。
つぎに、本実施の形態にかかる画像処理装置の画像データの圧縮処理について説明する。なお、ここでは、画像データ制御部203内のデータ圧縮部403(図4参照)の構成および動作について説明するが、使用の態様によっては画像メモリー・アクセス制御部221内のデータ圧縮部606(図6参照)、もしくは、ファクシミリ送受信部701内の画像圧縮伸張部707も、同様の構成とすることができる。
本実施の形態では、バスを共有することにより、回路構成を単純化する両面画像入力可能なディジタル複合機について説明する。なお、本実施の形態では実施の形態1と同一の構成部分については同一の符合を付し、その説明を省略するものとする。
101 画像読取ユニット
102 画像メモリー制御ユニット
103 画像処理ユニット
104 画像書込ユニット
201 読取ユニット
201a 表面読取ユニット
201b 裏面読取ユニット
202 センサー・ボード・ユニット
202a 表面センサー・ボード・ユニット
202b 裏面センサー・ボード・ユニット
203 画像データ制御部
203a 表面画像データ制御部
203b 裏面画像データ制御部
204 画像処理プロセッサー
204a 表面画像処理プロセッサー
204b 裏面画像処理プロセッサー
205 ビデオ・データ制御部
206 作像ユニット
210 シリアルバス
211 プロセス・コントローラー
220 パラレルバス
221 画像メモリー・アクセス制御部
222 メモリー・モジュール
224 ファクシミリ制御ユニット
231 システム・コントローラー
234 操作パネル
302 スキャナー画像処理部
305 画質処理部
401 画像データ入出力制御部
402a 表面画像データ入力制御部
402b 裏面画像データ入力制御部
403 データ圧縮部
405 パラレルデータI/F
406 データ伸張部
410 コマンド制御部
411 データ圧縮伸張部
501 エッジ平滑処理部
502 パルス制御部
505 データ変換部
603 メモリー・アクセス制御部
605 ビデオ制御部
606 データ圧縮部
607 データ伸張部
703 ファクシミリ画像処理部
704 画像メモリー
707 画像圧縮伸張部
800 画像エンジン制御ユニット
901 ラインメモリー群
901a 表面ラインメモリー群
901b 裏面ラインメモリー群
902 圧縮器
903 出力切替器
903a 表面出力切替器
903b 裏面出力切替器
904,9041,9042,9043,9044 入力切替器
1101 画像処理プロセッサー
1201 スキャナー画像処理部
1201a 表面スキャナー画像処理部
1201b 裏面スキャナー画像処理部
1301 画像処理装置
1501 読取ユニット
1502 画像処理ユニット
1503 ビデオ制御部
1504 読取ユニット
1505 メモリー制御ユニット
1506 メモリー・モジュール
1511 マザーボード
1512 ファクシミリ制御ユニット
1513 プリンター制御ユニット
1514 スキャナー制御ユニット
1515a 表面画像転送バス
1515b 裏面画像転送バス
1601 データ圧縮部
1603 圧縮器
1603a 表面圧縮器
1603b 裏面圧縮器
1604 制御部
1605 ラインメモリー群
FM1,FM1a,FM1b,FM2a,FM3a,FM4a,FM5a FIFOメモリー
TL4,TL4a,TL4b スルーライン
Claims (2)
- 原稿の表裏両面の原稿の画像データを同時に読み取る読取手段と、
前記読取手段により読み取られた画像データのうちの表面の画像データに対して画像処理をおこなう表面画像処理手段と、
前記読取手段により読み取られた画像データのうちの裏面の画像データに対して画像処理をおこなう裏面画像処理手段と、
前記読取手段により読み取られた画像データが表面の画像データであるか裏面の画像データであるかを識別する識別情報を付加する付加手段と、
前記表面画像処理手段、及び前記裏面画像処理手段と接続され、画像データを格納する画像メモリーとの間で画像データの送受信をおこなう際に使用する共通線とを備え、
前記識別情報は、前記画像メモリーの格納場所を示す情報を含み、
さらに、前記表面画像処理手段あるいは前記裏面画像処理手段に対し入出力される前記画像データの所定数ライン毎に圧縮処理をおこなう圧縮手段と、
前記圧縮手段に対する前記画像データの送出を制御するものであり、表面のラインデータを第1のメモリに書き込み、表面の書き込みに対して1ライン分遅延させて裏面のラインデータを第2のメモリに書き込み、前記第1のメモリ又は前記第2のメモリに所定数ライン(以下「Nライン」という)分のラインデータが蓄積された場合に前記圧縮手段にNライン分のラインデータを送出するように制御する制御手段と、
を備えたことを特徴とする画像処理装置。 - 前記画像処理装置は、前記第1のメモリと前記第2のメモリをN−1ライン分備え、
前記制御手段は、表面のN−1ライン分のデータを前記第1のメモリに書き込み、表面の書き込みに対して1ライン分遅延させて裏面のN−1ライン分のデータを前記第2のメモリに書き込み、前記第1のメモリに書き込まれたN−1ライン分のデータと表面の1ライン分のデータとを前記圧縮手段に送出した後、前記第2のメモリに書き込まれたN−1ライン分のデータと裏面の1ライン分のデータとを前記圧縮手段に送出するように制御することを特徴とする請求項1に記載の画像処理装置。
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JP2005255538A JP4063840B2 (ja) | 2005-09-02 | 2005-09-02 | 画像処理装置 |
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