JP6225202B2 - 画像処理装置及びその制御方法、並びに、プログラム - Google Patents
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画像処理装置であって、
前記画像処理装置の外部の外部記憶に保持されている画像データを部分画像データごとに処理する複数の画像処理手段と、
前記複数の画像処理手段が共有し、前記外部記憶と前記画像処理手段とのデータのやり取りを媒介する、前記画像処理装置が内部に有する共有メモリと、
前記共有メモリに、前記画像処理手段へ前記外部記憶から入力される前記部分画像データであって前記画像処理手段が処理する前の前記部分画像データを一時的に保持する入力バッファ領域と、前記画像処理手段から前記外部記憶へ出力される前記画像処理手段が処理した後の前記部分画像データを一時的に保持する出力バッファ領域と、前記画像処理手段が前記部分画像データを処理するための参照データの記憶領域と、を割り当てるメモリ制御回路と、
を有し、
前記外部記憶から新しい部分画像データが入力されると、前記入力バッファ領域と前記出力バッファ領域とに保持されるデータが新しい部分画像データによって上書きされることを特徴とする。
図1は、第1実施形態による画像処理装置10の全体構成の一例を示すブロック図である。図1において、画像読み取り部120は、レンズ124、CCDセンサ126、及びA/D変換部127等を有する。画像読み取り部120において、レンズ124を介しCCDセンサ126に結像された原稿110の画像情報が、CCDセンサ126によりR(Red),G(Green),B(Blue)のアナログ電気信号に変換される。アナログ電気信号に変換された画像情報は、A/D変換部127に入力され、R,G,Bの色毎に補正等が行われた後にアナログ/デジタル変換(A/D変換)される。こうして、デジタル化されたフルカラー信号(デジタル画像信号という)が生成される。1組のR,G,Bで構成されるデジタル画像信号が画像の1画素を表現する。
画像処理部150の外部にある読出用DMAC194を経由してデジタル画像信号205が入力される。このデジタル画像信号205はR,G,Bの輝度信号で構成される。画像処理入力回路210は、ダブルバッファ構成のメモリを制御可能でデジタル画像信号205を受け取りながら、一旦バッファに格納する。また一方で前回バッファに格納したデジタル画像信号を読み出してデジタル画像信号215として出力する。
画像処理入力回路210から出力されたデジタル画像信号215が、空間フィルタ処理回路(1)220に入力される。空間フィルタ処理回路(1)220は、フィルタ処理を行うための遅延メモリを制御可能であり、すでに遅延メモリに蓄積されたデジタル画像信号と入力されたデジタル画像信号215をもとに平滑化やエッジ強調といった局所(近傍)画像処理を行う。処理結果は、デジタル画像信号225として出力される。処理と同時に、既に遅延メモリに蓄積されたデジタル画像信号のうち、不必要なデジタル画像信号を入力されたデジタル画像信号215と置き換える。
空間フィルタ処理回路(2)230から出力されたデジタル画像信号235が、色空間変換回路240に入力される。色空間変換回路240は色変換のための3D−LUTや4D−LUTを保持するメモリを制御可能である。色空間変換回路240は、3D−LUTから参照データを取得して補間演算を行い、入力されたデジタル画像信号235の輝度信号R,G,Bを別色空間の輝度信号R',G',B'や濃度信号C,M,Yや濃度信号C,M,Y,Kに変換する。変換結果は、デジタル画像信号245として出力される。また入力されたデジタル画像信号235が、濃度信号C,M,Y,Kの4成分の場合、色空間変換回路240は、4D−LUTから参照データを取得して補間演算を行う。デジタル画像信号235の濃度信号C,M,Y,Kは、別の濃度信号C',M',Y',K'に変換され、デジタル画像信号245として出力される。
色空間変換回路240から出力されたデジタル画像信号(輝度信号R',G',B'、濃度信号C,M,Yなど)245が、出力γ補正回路250に入力される。出力γ補正回路250は出力デバイス機器固有の色補正を行うための1D−LUTを保持するメモリを制御可能である。出力γ補正回路250は、1D−LUTから参照データを取得して補間演算を行い、入力されたデジタル画像信号245を補正し、デジタル画像信号255として出力する。
画像処理出力回路260は、ダブルバッファ構成のメモリを制御可能でデジタル画像信号255を受け取りながら、一旦バッファに格納する。また一方で前回バッファに格納したデジタル画像信号を読み出して画像処理部150の外部にある書込用DMAC196を経由してRAM106へデジタル画像信号265を出力する。
テーブル値のメモリ・アクセス方法が書き込み(Write)の場合、相対開始アドレス(ポインタ)と開始アドレスの加算結果からメモリ制御回数だけ連続で共有メモリに書き込み(ライト)データを書き込む。
テーブル値のメモリ・アクセス方法が読み出し(Read)の場合、相対開始アドレス(ポインタ)と開始アドレスの加算結果からメモリ制御回数だけ連続で共有メモリから読み出し(リード)データを読み出す。
テーブル値のメモリ・アクセス方法が読み出し後の書き込み(Read&Write)の場合、相対開始アドレス(ポインタ)と開始アドレスの加算結果からメモリ制御回数だけ連続で共有メモリから読み出し(リード)データを読み出す。その後、共有メモリの同アドレスに書き込み(ライト)データを書き込む。
テーブル値のメモリ・アクセス方法がライト・キャッシュの場合、相対開始アドレス(ポインタ)をキャッシュのタグ番号に見立て、キャッシュのヒット/ミスヒットを判定する。ヒットであれば相対開始アドレス(ポインタ)と開始アドレスの加算結果からメモリ制御回数だけ連続で共有メモリに書き込み(ライト)データを書き出す。
テーブル値のメモリ・アクセス方法がリード・キャッシュの場合、相対開始アドレス(ポインタ)をキャッシュのタグ番号に見立て、キャッシュのヒット/ミスヒットを判定する。ヒットであれば相対開始アドレス(ポインタ)と開始アドレスの加算結果から、メモリ制御回数だけ連続で共有メモリから読み出し(リード)データを読み出す。また、ミスヒットであれば相対開始アドレス(ポインタ)と開始アドレスの加算結果から、メモリ制御回数だけ連続で読出用DMACコントローラ350で読出用DMACを制御する。そして、RAM106から読み出し(リード)データを再取得し、共有メモリの所定アドレスに(リード)データを書き込むと同時に読み出し(リード)データを読み出す。
第1の実施形態ではメモリ・アクセス方法を一般的なメモリ制御要件で定義し、画像処理回路がそれらを組み合わせて共有メモリへの読み書きを実現した。
図5は、本実施形態を示し、未使用メモリのクロックを停止可能な状態の画像処理部の回路構成の一例と共有メモリのアドレスマップの一例を説明する図である。図5の回路構成では共有メモリは同容量のメモリ(1)280−1、メモリ(2)280−2、メモリ(3)280−3、およびメモリ(4)280−4の4個のメモリにより構成されている。またアドレスマップも図5に示すようにメモリ(1)、メモリ(2)、メモリ(3)、メモリ(4)の順で同容量ずつ割り振られているとする。
特開2006−139606号公報に記載されるように、エッジ強調処理やぼかし処理といった局所(近傍)画像処理の空間フィルタ処理回路に必要な遅延メモリ容量を小さくすることができる。たとえば、図7のデジタル画像データ700に対してエッジ強調処理やぼかし処理といった局所画像処理を施すとする。このときデジタル画像データを領域ごとに分割し、別々の領域ごとに局所画像処理を行なう。一般に、かかる技術では、図7の(a)〜(d)に示されるように、1枚のデジタル画像データ全体が帯状(短冊状)に分割され、逐次的に領域毎に各種の画像処理が行なわれる。
本発明によれば、画像処理装置10の画像処理回路の一部が動作しない場合でも、常に他の動作中の画像処理回路がメモリを使用し、画像処理用に実装されたメモリを有効活用でき、LSI全体のメモリの活性率を向上できる。また、各画像処理回路は接続先のメモリが共有されていることを意識する必要がないため、各画像処理回路にとってメモリ制御方法は容易で、各画像処理回路の設計も容易となる。
なお、本発明は、複数の機器(例えばホストコンピュータ、インタフェイス機器、リーダ、プリンタなど)から構成されるシステムに適用しても、一つの機器からなる装置(例えば、複写機、ファクシミリ装置など)に適用してもよい。
Claims (14)
- 画像処理装置であって、
前記画像処理装置の外部の外部記憶に保持されている画像データを部分画像データごとに処理する複数の画像処理手段と、
前記複数の画像処理手段が共有し、前記外部記憶と前記画像処理手段とのデータのやり取りを媒介する、前記画像処理装置が内部に有する共有メモリと、
前記共有メモリに、前記画像処理手段へ前記外部記憶から入力される前記部分画像データであって前記画像処理手段が処理する前の前記部分画像データを一時的に保持する入力バッファ領域と、前記画像処理手段から前記外部記憶へ出力される前記画像処理手段が処理した後の前記部分画像データを一時的に保持する出力バッファ領域と、前記画像処理手段が前記部分画像データを処理するための参照データの記憶領域と、を割り当てるメモリ制御回路と、
を有し、
前記外部記憶から新しい部分画像データが入力されると、前記入力バッファ領域と前記出力バッファ領域とに保持されるデータが新しい部分画像データによって上書きされることを特徴とする画像処理装置。 - 前記参照データは、前記画像処理手段が使用するキャッシュされたデータであることを特徴とする請求項1記載の画像処理装置。
- 前記参照データは、前記画像処理手段が使用するルックアップテーブルであることを特徴とする請求項1記載の画像処理装置。
- 前記メモリ制御回路では、前記画像処理装置の画像処理モードが使用する画像処理手段によって、前記共有メモリに割り当てる前記参照データの記憶領域に記憶する参照データの種類を異ならせることを特徴とする請求項1記載の画像処理装置。
- 前記入力バッファ領域は、DMA転送量に基づいて割り当てられることを特徴とする請求項1記載の画像処理装置。
- 前記出力バッファ領域は、DMA転送量に基づいて割り当てられることを特徴とする請求項1記載の画像処理装置。
- 前記外部記憶から前記入力バッファ領域にDMA転送により、前記画像処理手段が処理する前の前記部分画像データを入力することを特徴とする請求項1記載の画像処理装置。
- 前記入力バッファ領域には、ダブルバッファ可能な記憶領域を確保することを特徴とする請求項1記載の画像処理装置。
- 前記出力バッファ領域には、ダブルバッファ可能な記憶領域を確保することを特徴とする請求項1記載の画像処理装置。
- 前記共有メモリは、複数のSRAMで構成される共有SRAMであることを特徴とする請求項1記載の画像処理装置。
- 前記画像処理手段が処理する前の前記部分画像データのデータ量と、前記画像処理手段が処理した後の前記部分画像データのデータ量とが予め定められており、前記メモリ制御回路は、前記共有SRAMに前記入力バッファ領域と前記出力バッファ領域とを割り当てた残りの記憶領域の少なくとも一部を、前記参照データの記憶領域として割り当てることを特徴とする請求項10記載の画像処理装置。
- 前記メモリ制御回路は、前記入力バッファ領域と前記出力バッファ領域と前記参照データの記憶領域とを割り当てた残りの領域の共有SRAMへのクロック供給を停止することを特徴とする請求項11記載の画像処理装置。
- 画像処理装置の外部の外部記憶に保持されている画像データを部分画像データごとに処理する複数の画像処理手段と、
前記複数の画像処理手段が共有し、前記外部記憶と前記画像処理手段とのデータのやり取りを媒介する、前記画像処理装置が内部に有する共有メモリと、
を有する画像処理装置の制御方法であって、
前記共有メモリに、前記画像処理手段へ前記外部記憶から入力される前記部分画像データであって前記画像処理手段が処理する前の前記部分画像データを一時的に保持する入力バッファ領域と、前記画像処理手段から前記外部記憶へ出力される前記画像処理手段が処理した後の前記部分画像データを一時的に保持する出力バッファ領域と、前記画像処理手段が前記部分画像データを処理するための参照データの記憶領域と、を割り当てるメモリ制御工程を有し、
前記外部記憶から新しい部分画像データが入力されると、前記入力バッファ領域と前記出力バッファ領域とに保持されるデータが新しい部分画像データによって上書きされる、画像処理装置の制御方法。 - コンピュータを、
画像処理装置の外部の外部記憶に保持されている画像データを部分画像データごとに処理する複数の画像処理手段と、
前記複数の画像処理手段が共有し、前記外部記憶と前記画像処理手段とのデータのやり取りを媒介する、前記画像処理装置が内部に有する共有メモリに、前記画像処理手段へ前記外部記憶から入力される前記部分画像データであって前記画像処理手段が処理する前の前記部分画像データを一時的に保持する入力バッファ領域と、前記画像処理手段から前記外部記憶へ出力される前記画像処理手段が処理した後の前記部分画像データを一時的に保持する出力バッファ領域と、前記画像処理手段が前記部分画像データを処理するための参照データの記憶領域と、を割り当てるメモリ制御手段として機能させるためのプログラムであって、
前記外部記憶から新しい部分画像データが入力されると、前記入力バッファ領域と前記出力バッファ領域とに保持されるデータが新しい部分画像データによって上書きされる、プログラム。
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