JP4056988B2 - Buffer circuit and display device - Google Patents
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Description
本明細書で開示する発明は、結晶性を有する薄膜半導体を用いた半導体装置を有する表示装置およびその作製方法に関する。特に、アクティブマトリクス型液晶表示装置に関する。 The invention disclosed in this specification relates to a display device including a semiconductor device using a crystalline thin film semiconductor and a manufacturing method thereof. In particular, the present invention relates to an active matrix liquid crystal display device.
液晶表示装置とは一対のガラス基板間に液晶層を挟持した構造を有してなり、その液晶層に電界を加えてその光学特性を変化させることにより、液晶層を透過する可視光を変調する機能を有した画像表示装置である。 A liquid crystal display device has a structure in which a liquid crystal layer is sandwiched between a pair of glass substrates, and modulates visible light transmitted through the liquid crystal layer by applying an electric field to the liquid crystal layer to change its optical characteristics. This is an image display device having a function.
この液晶層の光学特性を変化させる電界は画素電極およびコモン電極との間に形成され、画像信号に応じて画素電極に出入りする電荷量を制御することで所望の階調表示を行うことができる。 An electric field that changes the optical characteristics of the liquid crystal layer is formed between the pixel electrode and the common electrode, and a desired gradation display can be performed by controlling the amount of charge entering and exiting the pixel electrode in accordance with an image signal. .
そのため、最近ではアクティブマトリクス型表示装置が次世代ディスプレイの代表となって、さかんに研究開発が進められている。 For this reason, recently, active matrix display devices have become representatives of next-generation displays, and research and development have been promoted.
アクティブマトリクス型表示装置とは、マトリクス状に配置された数百万個もの各画素のそれぞれに薄膜トランジスタ(TFT)を配置し、各画素電極に出入りする電荷をTFTのスイッチング機能により制御するものである。 An active matrix display device is a device in which a thin film transistor (TFT) is arranged in each of millions of pixels arranged in a matrix, and the electric charge entering and exiting each pixel electrode is controlled by the switching function of the TFT. .
そして、各画素TFT(これら複数の画素TFTを総称してアクティブマトリクス回路と呼ぶ)は画素領域の周辺に形成された周辺駆動回路領域に配置される回路TFTによって制御される。また、回路TFTはその組み合わせによってバッファ回路やシフトレジスタ回路などの各種回路を構成している。 Each pixel TFT (the plurality of pixel TFTs are collectively referred to as an active matrix circuit) is controlled by a circuit TFT disposed in a peripheral drive circuit region formed around the pixel region. In addition, the circuit TFT constitutes various circuits such as a buffer circuit and a shift register circuit by the combination.
即ち、アクティブマトリクス型表示装置とは、画素領域にマトリクス状に配置される画素TFTと、周辺駆動回路領域に配置される回路TFTとを全て同一基板上に集積化した構成でなる。 That is, the active matrix display device has a configuration in which pixel TFTs arranged in a matrix in the pixel region and circuit TFTs arranged in the peripheral drive circuit region are all integrated on the same substrate.
しかしながら、現在アクティブマトリクス型の液晶表示装置において表示にムラが生じたり、縞模様が出てしまうということが問題となっている。特に、この縞模様は画像表示の際に視覚的な外観を極めて害するものである。 However, the current active matrix type liquid crystal display device has a problem in that display is uneven or striped. In particular, this striped pattern is extremely detrimental to the visual appearance during image display.
そして、本発明者らは表示装置を駆動させた際に発生する縞模様の様に見える表示不良(表示欠陥)についての研究を重ねた結果、その原因が画素TFTの活性層に形成されるLDD領域にあることを見出した。その理由は以下に示すような理由による。 Then, as a result of repeated research on display defects (display defects) that look like striped patterns generated when the display device is driven, the cause of this is the LDD formed in the active layer of the pixel TFT. Found it in the area. The reason is as follows.
アクティブマトリクス型液晶表示装置を構成する際、薄膜トランジスタの活性層には一般的に結晶性珪素膜が用いられる。結晶性珪素膜は非晶質珪素膜を結晶化して得るのが一般的である。 When an active matrix liquid crystal display device is constructed, a crystalline silicon film is generally used for the active layer of the thin film transistor. The crystalline silicon film is generally obtained by crystallizing an amorphous silicon film.
結晶化手段としては低温で結晶化できる利点を持つエキシマレーザーアニールが多用されている。レーザーアニールによる結晶化は線状や矩形状にビーム加工したレーザーを照射して行われる。一般的にレーザーアニールによって結晶化した結晶性珪素膜は均一な結晶性を得るのが困難であることが知られている。 As the crystallization means, excimer laser annealing, which has the advantage that it can be crystallized at a low temperature, is frequently used. Crystallization by laser annealing is performed by irradiating a laser beam processed into a linear or rectangular shape. In general, it is known that a crystalline silicon film crystallized by laser annealing is difficult to obtain uniform crystallinity.
また、瞬間的に結晶成長する結晶粒間に押し寄せられた溶融状態の珪素膜はちょうど波のように盛り上がった状態で固相となってしまう。すると、このような部分は得られた結晶性珪素膜表面において丘状の突起(以下、この突起をリッジと呼ぶ)として確認される。 In addition, a molten silicon film that is pushed between crystal grains that instantaneously grow crystals becomes a solid phase in a state of rising just like a wave. Then, such a portion is confirmed as a hill-shaped projection (hereinafter, this projection is called a ridge) on the surface of the obtained crystalline silicon film.
このように、レーザーアニールにより得られた結晶性珪素膜は基板面内において結晶性や表面状態が様々に異なる状態となっている。 Thus, the crystalline silicon film obtained by laser annealing is in a state where the crystallinity and the surface state are variously different in the substrate plane.
LDD領域を形成する際、結晶性珪素膜は不純物イオンを注入されるため結晶性が乱されて一旦非晶質化する。この時、上記結晶性の違いやリッジの存在確率の違い等の影響で、不純物イオン濃度にバラツキが生じている。 When forming the LDD region, since the crystalline silicon film is implanted with impurity ions, the crystallinity is disturbed and temporarily becomes amorphous. At this time, the impurity ion concentration varies due to the influence of the difference in crystallinity and the existence probability of ridges.
その結果、レーザーアニールによる不純物イオンの活性化と珪素膜の再結晶化を行った際に、上記結晶性のバラツキやリッジの存在による不純物イオン濃度のバラツキ等を反映してLDD領域のシート抵抗にバラツキが生じる。 As a result, when the impurity ions are activated by laser annealing and the silicon film is recrystallized, the sheet resistance of the LDD region reflects the variation in the impurity ions concentration due to the crystallinity variation and the presence of the ridge. Variations occur.
即ち、レーザーアニールに起因するバラツキがそのままLDD領域のシート抵抗のバラツキに大きな影響を与えるのである。このLDD領域のシート抵抗のバラツキがTFT動作時のオン電流のバラツキに対応する。 That is, the variation due to laser annealing has a great influence on the variation in sheet resistance in the LDD region. The variation in sheet resistance in the LDD region corresponds to the variation in on-current during TFT operation.
そして、そのオン電流のバラツキが大きい場合には画素電極への電荷の蓄積が不十分となり所望の画像表示が不可能となる。また、オン電流のバラツキは画素電極への蓄積電荷量に影響するため画素電極の保持電圧レベルがオン電流のバラツキに応じて変化し、所望の階調表示が得られないといった問題も発生する。 If the variation in on-current is large, charge accumulation on the pixel electrode is insufficient, and a desired image display becomes impossible. In addition, since the variation in on-current affects the amount of charge accumulated in the pixel electrode, the holding voltage level of the pixel electrode changes in accordance with the variation in on-current, causing a problem that a desired gradation display cannot be obtained.
一方で、高速動作および高出力を要求される回路TFTは発熱やホットキャリアによる劣化が重要な問題となるので、必然的にLDD領域は必要不可欠な構成であった。 On the other hand, in circuit TFTs that require high speed operation and high output, deterioration due to heat generation and hot carriers is an important problem, and therefore the LDD region is inevitably an essential configuration.
従って、特開平1-289917号公報に記載される様に画素TFTおよび回路TFTとを同一構造のTFTでもって構成すると、必ず画素TFTにもLDD領域が設けられていた。 Therefore, as described in Japanese Patent Laid-Open No. 1-289917, when the pixel TFT and the circuit TFT are configured with TFTs having the same structure, the pixel TFT is always provided with an LDD region.
即ち、同一構造を有するTFTを全ての回路(アクティブマトリクス回路および周辺駆動回路)に適用する場合、周辺駆動回路を念頭におくと必然的に耐劣化性を重視してLDD領域を構成することになり、その事が逆に画素TFTのオン電流のバラツキを招き、縞模様の様な表示欠陥を発生させる原因となってしまっていたのである。 That is, when applying TFTs having the same structure to all the circuits (active matrix circuit and peripheral drive circuit), if the peripheral drive circuit is kept in mind, the LDD region is inevitably configured with emphasis on degradation resistance. This, on the contrary, causes variations in the on-currents of the pixel TFTs and causes display defects such as stripes.
また一方で、16V 程度の高耐圧を要求するバッファ回路を構成する回路TFTにLDD領域を配置すると、動作速度が遅くなり回路特性が低下するといったことが問題となっている。 On the other hand, when the LDD region is arranged in a circuit TFT constituting a buffer circuit that requires a high breakdown voltage of about 16 V, there is a problem that the operation speed is reduced and the circuit characteristics are deteriorated.
本明細書で開示する発明は、上記問題点を解決して高耐圧と高速動作、さらに大オン電流特性を有するバッファ回路およびそれを実現する技術を提供することを課題とする。
An object of the invention disclosed in this specification is to provide a buffer circuit having a high withstand voltage and a high-speed operation and a large on-current characteristic by solving the above-described problems, and a technology for realizing the same.
本明細書で開示するバッファ回路は、
薄膜トランジスタの島状半導体層に、第1の導電型を呈するソース領域と、第1の導電型を呈するドレイン領域と、ソース領域とドレイン領域の間に存在し、真性もしくは第1の導電型とは逆の導電型を呈するベース領域と、第1の導電型を呈し、ソース領域とドレイン領域とはベース領域によって分離された浮島領域と、を有し、
ベース領域のみを経由してソース領域からドレイン領域へ至る最短距離は、ベース領域と浮島領域を経由してソース領域からドレイン領域へ至る最短距離よりも大きいことを特徴とする。
The buffer circuit disclosed in this specification includes:
A source region exhibiting a first conductivity type, a drain region exhibiting a first conductivity type, and a source region and a drain region existing in an island-shaped semiconductor layer of a thin film transistor. What is intrinsic or first conductivity type? A base region exhibiting a reverse conductivity type, a floating island region exhibiting a first conductivity type, wherein the source region and the drain region are separated by the base region;
The shortest distance from the source region to the drain region via only the base region is larger than the shortest distance from the source region to the drain region via the base region and the floating island region.
即ち、本明細書で開示するバッファ回路において、薄膜トランジスタのオン電流の経路とオフ電流の経路とは異なることを特徴とする。
That is, the buffer circuit disclosed in this specification is characterized in that the on-current path and the off-current path of the thin film transistor are different.
また、本明細書で開示するバッファ回路において、薄膜トランジスタのオフ電流はベース領域のみを経路として流れ、薄膜トランジスタのオン電流はベース領域および浮島領域を経路として流れることを特徴とする。
In the buffer circuit disclosed in this specification, the off-state current of the thin film transistor flows through only the base region, and the on-state current of the thin film transistor flows through the base region and the floating island region.
ここでアクティブマトリクス型液晶表示装置の集積化回路を構成する側の基板(アクティブマトリクス基板と呼ぶ)の簡略化した回路構成を図1に示す。 Here, FIG. 1 shows a simplified circuit configuration of a substrate (referred to as an active matrix substrate) on the side constituting an integrated circuit of an active matrix liquid crystal display device.
図1において100はアクティブマトリクス回路であり、マトリクス状に配置された複数の画素TFTで構成されている。この画素TFTは上述の様にLDD領域を設けない様に形成されている。 In FIG. 1, reference numeral 100 denotes an active matrix circuit, which is composed of a plurality of pixel TFTs arranged in a matrix. This pixel TFT is formed so as not to provide the LDD region as described above.
また、101の点線で囲まれた領域は垂直走査駆動回路領域、102の点線で囲まれた領域は水平走査駆動回路領域である。垂直走査駆動回路領域101および水平走査駆動回路領域102は機能毎に以下に示す様な回路に区別される。 An area surrounded by a dotted line 101 is a vertical scanning driving circuit area, and an area surrounded by a dotted line 102 is a horizontal scanning driving circuit area. The vertical scan drive circuit area 101 and the horizontal scan drive circuit area 102 are classified into the following circuits for each function.
まず、垂直走査駆動回路はシフトレジスタ回路103、レベルシフタ回路104、バッファ回路105、サンプリング回路106とで構成される。なお、シフトレジスタ回路103はカウンタ回路とデコーダ回路を組み合わせて代用する場合もある。 First, the vertical scanning drive circuit includes a shift register circuit 103, a level shifter circuit 104, a buffer circuit 105, and a sampling circuit 106. Note that the shift register circuit 103 may be used in combination with a counter circuit and a decoder circuit.
ここでレベルシフタ回路104とは、駆動電圧の増幅を行う回路のことである。例えば、現状ではシフトレジスタ回路が10V で駆動されるので、バッファ回路105を16V で駆動するにはレベルシフタ回路104で10V から16V への電圧変換を行う必要がある。 Here, the level shifter circuit 104 is a circuit that amplifies the drive voltage. For example, since the shift register circuit is driven at 10V at present, the level shifter circuit 104 needs to perform voltage conversion from 10V to 16V in order to drive the buffer circuit 105 at 16V.
また、水平走査駆動回路はシフトレジスタ回路107、レベルシフタ回路108、バッファ回路109とで構成される。勿論、シフトレジスタ回路107はカウンタ回路とデコーダ回路を組み合わせて代用することができる。 The horizontal scanning drive circuit is composed of a shift register circuit 107, a level shifter circuit 108, and a buffer circuit 109. Of course, the shift register circuit 107 can be combined with a counter circuit and a decoder circuit.
また近年、同一基板上に全てのシステムを構築するシステム・オン・グラスの研究が急速に進められており、近い将来には上記回路以外にメモリ回路110、CPU回路111、デジタル/アナログ変換回路112等で構成されるコントロール回路領域113が形成されることも予想される。 In recent years, research on system-on-glass that constructs all systems on the same substrate has been rapidly advanced, and in the near future, in addition to the above circuits, a memory circuit 110, a CPU circuit 111, and a digital / analog conversion circuit 112. It is also expected that a control circuit region 113 composed of, for example, will be formed.
これら各種回路は大抵の場合は低電力化が求められるため、3 〜10V 程度の駆動電圧で動作する。この程度の駆動電圧であるならば、その回路を構成するTFTに対して特に高耐圧を要求する必要はない。 Since these circuits usually require low power, they operate with a drive voltage of about 3 to 10V. If the driving voltage is at this level, it is not necessary to require a particularly high breakdown voltage for the TFT constituting the circuit.
しかしながら、バッファ回路105、109はその機能上、前述の回路よりも5V以上またはそれ以上の高電圧(例えば16V)で駆動する必要がある。従って、その場合は耐圧の高いTFTでバッファ回路105、109を構成しなければならない。 However, the buffer circuits 105 and 109 need to be driven at a higher voltage (for example, 16 V) than 5 V or more than the above-mentioned circuit due to their functions. Therefore, in that case, the buffer circuits 105 and 109 must be formed of TFTs having a high breakdown voltage.
ところが、バッファ回路105、109は高耐圧と同時に高速動作が要求されるため、LDD領域やオフセットゲイト領域のような緩衝領域を配置することによる耐圧の向上には限界がある。 However, since the buffer circuits 105 and 109 are required to operate at the same time as the high breakdown voltage, there is a limit to improving the breakdown voltage by arranging a buffer region such as an LDD region or an offset gate region.
なぜならば、LDD領域やオフセットゲイト領域を配置するとソース/ドレイン領域間の抵抗が高くなり、オン電流や移動度を高めることが出来ず高速動作には不利な構造となるからである。 This is because if the LDD region and the offset gate region are arranged, the resistance between the source / drain regions is increased, and the on-current and mobility cannot be increased, resulting in a disadvantageous structure for high-speed operation.
この様に高い耐圧と高速動作、さらに大オン電流特性が要求されるバッファー回路105、109には、本発明者らが発明したソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するTFTを使用する。 The buffer circuits 105 and 109 that require such a high breakdown voltage and high-speed operation and a large on-current characteristic have an active layer composed of a source region, a floating island region, a base region, and a drain region invented by the present inventors. Use TFT.
このソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するTFTとは、概略的に以下に説明するような特徴を有する薄膜トランジスタのことである。この説明は図2〜図4を用いて行う。 The TFT having an active layer composed of the source region, the floating island region, the base region, and the drain region is a thin film transistor having characteristics as schematically described below. This description will be given with reference to FIGS.
このTFTは基本的に絶縁ゲイト型電界効果トランジスタの構成を有している。そして、オン動作時のオン電流の流れる経路と、オフ動作時のオフ電流の流れる経路とが異なる動作をするものである。 This TFT basically has a configuration of an insulated gate type field effect transistor. The path through which the on current flows during the on operation and the path through which the off current flows during the off operation operate differently.
即ち、オン動作時におけるキャリア(Nチャネル型であれば電子)の移動経路とオフ動作時のキャリア(Nチャネル型であればホール)の移動経路とを異ならせた構成を有している。 That is, the moving path of carriers (electrons if N-channel type) during the on operation and the moving path of carriers (holes if N-channel type) during the off operation are different.
このような構成とすることにより、低オフ電流特性、高耐圧、高信頼性を有した構成とすることができる。そして、高速動作させることができ、さらに大きなオン電流を流すことができる。 With such a structure, a structure with low off-state current characteristics, high withstand voltage, and high reliability can be obtained. Further, it can be operated at high speed, and a larger on-current can flow.
上記構成を有するTFTの具体的な構成例を図2〜図4を用いて説明する。図2(A)に示すのは薄膜トランジスタの活性層となる島状半導体層である。この島状半導体層のソースとなる領域201およびドレインとなる領域202で挟まれた領域200は、選択的にイオン注入が行なわれ、一導電性を付与した領域(この領域を特に浮島領域とよぶ)203〜205が形成されている。 A specific configuration example of the TFT having the above configuration will be described with reference to FIGS. FIG. 2A shows an island-shaped semiconductor layer that becomes an active layer of a thin film transistor. A region 200 sandwiched between the source region 201 and the drain region 202 of the island-like semiconductor layer is selectively ion-implanted to give one conductivity (this region is particularly called a floating island region). ) 203 to 205 are formed.
この浮島領域203〜205の導電性はソースとなる領域201およびドレインとなる領域202の導電性と等しく、例えばNチャネル型TFTを作製する場合、P+イオンを1×1012〜1×1014原子/cm2 、好ましくは3×1012〜3×1013原子/cm2 のドーズ量でイオン注入する。 The conductivity of the floating island regions 203 to 205 is equal to the conductivity of the region 201 serving as the source and the region 202 serving as the drain. For example, when an N-channel TFT is manufactured, P + ions are 1 × 10 12 to 1 × 10 14 atoms. Ions are implanted at a dose of / cm 2 , preferably 3 × 10 12 to 3 × 10 13 atoms / cm 2 .
この際、浮島領域203〜205は必ずしも図2(A)の様に島状半導体層の外縁に接してなくても構わない。即ち、領域200内に島状に点在するような状態であっても良い。 At this time, the floating island regions 203 to 205 are not necessarily in contact with the outer edge of the island-shaped semiconductor layer as shown in FIG. That is, a state where islands are scattered in the region 200 may be used.
また、領域200内においてイオン注入が行われなかった領域206は実質的に真性であり、チャネルを形成する領域(この領域を特にベース領域とよぶ)となる。 Further, the region 206 in which no ion implantation is performed in the region 200 is substantially intrinsic, and becomes a region for forming a channel (this region is particularly referred to as a base region).
このようなイオン注入が施された島状半導体層を用いて作製した薄膜トランジスタの電気特性の概略を以下に説明する。なお、以下の記載は断らない限りNチャネル型TFTを例にとって行う。 An outline of electrical characteristics of a thin film transistor manufactured using an island-shaped semiconductor layer subjected to such ion implantation will be described below. The following description will be made with an N-channel TFT as an example unless otherwise noted.
図2(A)に示すような構成でなる島状半導体層において、薄膜トランジスタがオフ状態の時は、ベース領域206と浮島領域203〜205との境界はポテンシャルバリア(エネルギー障壁)が高く、キャリアの移動は殆ど行われない。そのため、キャリアはベース領域206のみを経路として移動し、矢印に沿ってキャリアの移動による電流(オフ電流)が観測される。 In the island-shaped semiconductor layer having the structure illustrated in FIG. 2A, when the thin film transistor is in an off state, the boundary between the base region 206 and the floating island regions 203 to 205 has a high potential barrier (energy barrier), There is little movement. Therefore, the carriers move using only the base region 206 as a route, and a current (off-state current) due to the movement of the carriers is observed along the arrow.
ところが、薄膜トランジスタがオン状態の時は、ベース領域206が反転して浮島領域203〜205との境界はポテンシャルバリアが極めて小さい状態となる。その結果、キャリアはベース領域206と浮島領域203〜205との間を容易に移動するようになり、図2(B)の矢印で示すような経路でキャリアの移動による電流(オン電流)が観測される。 However, when the thin film transistor is in the on state, the base region 206 is inverted and the boundary between the floating island regions 203 to 205 is in a very small potential barrier state. As a result, carriers easily move between the base region 206 and the floating island regions 203 to 205, and a current (on-current) due to carrier movement is observed along the path indicated by the arrow in FIG. Is done.
このように薄膜トランジスタのオフ状態とオン状態とでポテンシャルバリアが変化する様子を図3を用いて概略説明する。なお、図3においてVgはゲイト電圧(Vg>0)、Ecは伝導帯、Evは価電子帯、Efはフェルミレベルを表している。 The manner in which the potential barrier changes between the off state and the on state of the thin film transistor in this way will be schematically described with reference to FIG. In FIG. 3, Vg represents a gate voltage (Vg> 0), Ec represents a conduction band, Ev represents a valence band, and Ef represents a Fermi level.
まず、薄膜トランジスタがオフ状態(ゲイトに負電圧が印加された状態)の時、ベース領域206においては図3(A)のようなバンド状態となっている。即ち、少数キャリアである正孔が半導体表面に集まり、電子が払われた状態にあるため、ソース/ドレイン間では正孔が若干移動する。これがオフ電流として観測される。 First, when the thin film transistor is in an off state (a state where a negative voltage is applied to the gate), the base region 206 is in a band state as shown in FIG. That is, since holes that are minority carriers gather on the semiconductor surface and electrons are removed, the holes move slightly between the source and drain. This is observed as an off-current.
一方、浮島領域203〜205はP+イオンを注入してあるため、フェルミレベルEfは伝導帯Ecの近くへと押し上げられている。この時、浮島領域203〜205においては図3(B)のようなバンド状態となっている。 On the other hand, since the floating island regions 203 to 205 are implanted with P + ions, the Fermi level Ef is pushed closer to the conduction band Ec. At this time, the floating island regions 203 to 205 are in a band state as shown in FIG.
図3(B)のように、N型を示す半導体層である浮島領域203〜205においてはゲイトに負電圧を印加しても、エネルギーバンドは僅かにしか曲がらない。 As shown in FIG. 3B, in the floating island regions 203 to 205 which are N-type semiconductor layers, even if a negative voltage is applied to the gate, the energy band is bent only slightly.
従って、図3(A)における半導体表面の価電子帯のエネルギーと図3(B)における半導体表面の価電子帯のエネルギーとのエネルギー差がポテンシャルバリアに相当する。そのため、正孔がベース領域206と浮島領域203〜205を往復することはない。 Therefore, the energy difference between the energy of the valence band on the semiconductor surface in FIG. 3A and the energy of the valence band on the semiconductor surface in FIG. 3B corresponds to the potential barrier. Therefore, holes do not reciprocate between the base region 206 and the floating island regions 203 to 205.
次に、薄膜トランジスタがオン状態(ゲイトに正電圧が印加された状態)の時、ベース領域206においては図3(C)のようなバンド状態となっている。即ち、多数キャリアである電子が半導体表面に蓄積されるため、ソース/ドレイン間には電子の移動が生じる。 Next, when the thin film transistor is in an on state (a state where a positive voltage is applied to the gate), the base region 206 is in a band state as shown in FIG. That is, electrons, which are majority carriers, are accumulated on the semiconductor surface, so that electrons move between the source and drain.
この時、浮島領域203〜205においては図3(D)のようなバンド状態となっている。図3(D)に示す様に、前述のゲイトに負電圧を印加した時同様、N型を示す半導体層である浮島領域203〜205においてはゲイトに正電圧を印加してもエネルギーバンドは殆ど曲がらない。 At this time, the floating island regions 203 to 205 are in a band state as shown in FIG. As shown in FIG. 3D, as in the case where a negative voltage is applied to the gate described above, in the floating island regions 203 to 205 that are N-type semiconductor layers, even if a positive voltage is applied to the gate, the energy band is almost constant. Unyielding.
しかしながら、図3(D)において元々フェルミレベルEfは伝導帯Ecの近くに押し上げられているため、伝導帯には多数の電子が常に存在している。 However, since the Fermi level Ef is originally pushed up near the conduction band Ec in FIG. 3D, a large number of electrons are always present in the conduction band.
従って、ゲイトに正電圧を印加した場合、ベース領域206および浮島領域203〜205は共に電子が移動し易いバンド状態となっているため、ベース領域206および浮島領域203〜205の境界のポテンシャルバリアは無視することが出来る。 Therefore, when a positive voltage is applied to the gate, the base region 206 and the floating island regions 203 to 205 are both in a band state in which electrons easily move, so the potential barrier at the boundary between the base region 206 and the floating island regions 203 to 205 is Can be ignored.
以上の様に、オフ状態ではベース領域206のみがキャリアの移動経路となり、オン状態ではベース領域206および浮島領域203〜205がキャリアの移動経路となる。この様子を簡略化したモデルを用いて以下にまとめる。 As described above, in the off state, only the base region 206 is a carrier movement path, and in the on state, the base area 206 and the floating island areas 203 to 205 are carrier movement paths. This situation is summarized below using a simplified model.
図4(A)に示すのは図2(A)と同じ半導体層である。なお、ベース領域の上方にはゲイト絶縁膜を介してゲイト電極400が示されている。 FIG. 4A shows the same semiconductor layer as FIG. A gate electrode 400 is shown above the base region through a gate insulating film.
薄膜トランジスタがオン状態にある時、即ち、ゲイト電極に正電圧が印加されると図4(A)中に記載されたA−A’で示される実線方向にオン電流が流れる。この時、A−A’における断面は図4(B)の構造であり、回路図は図4(C)のようになる。なお、図4(B)のゲイト電極401下のベース領域は反転層402が形成されている。 When the thin film transistor is in the on state, that is, when a positive voltage is applied to the gate electrode, an on current flows in the direction of the solid line indicated by A-A ′ in FIG. At this time, the cross section along A-A ′ is the structure of FIG. 4B, and the circuit diagram is as shown in FIG. Note that an inversion layer 402 is formed in the base region under the gate electrode 401 in FIG.
また、薄膜トランジスタがオフ状態にある時、即ち、ゲイト電極に負電圧が印加されると図4(A)中に記載されたB−B’で示される破線に沿ってオフ電流が流れる。この時、B−B’における断面は図4(D)の構造であり、回路図は図4(E)のようになる。即ち、1つの長いゲイト電極403下に長いベース領域が存在し、実質的にチャネル長が極端に長いトランジスタを構成していると見なせる。 Further, when the thin film transistor is in an off state, that is, when a negative voltage is applied to the gate electrode, an off current flows along a broken line indicated by B-B ′ illustrated in FIG. At this time, the cross section taken along the line B-B 'is the structure shown in FIG. 4D, and the circuit diagram is as shown in FIG. That is, it can be considered that a long base region exists under one long gate electrode 403 and a transistor having a substantially long channel length is formed.
従って、薄膜トランジスタがオン状態の時はキャリアが最短距離を通って移動し、実質的にチャネル長が短く、かつ、チャネル幅が広くなるため、観測されるオン電流は大きな値となる。 Therefore, when the thin film transistor is in the on state, carriers move through the shortest distance, the channel length is substantially short, and the channel width is widened, so that the observed on current has a large value.
一方、薄膜トランジスタがオフ状態の時は、キャリアがベース領域のみを移動し、実質的にチャネル長が長く、かつ、チャネル幅が狭くなると見なせる。即ち、チャネル領域の抵抗成分が実質的に増加した構成となり、観測されるオフ電流は小さな値となる。 On the other hand, when the thin film transistor is in an off state, it can be considered that carriers move only in the base region, the channel length is substantially long, and the channel width is narrowed. That is, the resistance component of the channel region is substantially increased, and the observed off-current is a small value.
以上説明したような構造とすると、島状半導体層の占有面積をさほど変えずに大幅なオフ電流の低減およびオン電流の増加、即ち、オン/オフ比を向上する効果を得られ、従来以上の性能を有する活性層を形成することができる。 With the structure as described above, the effect of significantly reducing the off-current and increasing the on-current, that is, improving the on / off ratio, can be obtained without changing the occupied area of the island-shaped semiconductor layer. An active layer having performance can be formed.
またオフ動作時において、図2(A)における領域200の側面を経由して伝導するキャリアの経路を無くす構成とできることも耐圧や信頼性を向上させる上で重要となる。 In addition, it is important to improve the breakdown voltage and the reliability that the path of carriers conducted through the side surface of the region 200 in FIG.
活性層の側面には、パターニングの際に形成された高密度のトラップが存在しており、そこを経由してのキャリアの移動経路が形成されやすい。特にオフ動作時におけるオフ電流の原因は、この活性層の側面を経由したキャリアの移動によるものが大きい。また、この活性層の側面におけるキャリア移動経路は、不安定なものでTFTの信頼性の低下を招く要因ともなる。 On the side surface of the active layer, there are high-density traps formed at the time of patterning, and a carrier movement path through the trap is easily formed. In particular, the cause of the off-current during the off-operation is largely due to carrier movement via the side surface of the active layer. Further, the carrier movement path on the side surface of the active layer is unstable and causes a decrease in TFT reliability.
よって、オフ動作におけるキャリアの移動経路を図2(A)の矢印で示されるようなものとすることはオフ動作時の耐圧を高め、また高い信頼性を与えることに有用なものとなる。 Therefore, setting the carrier movement path in the off operation as shown by the arrow in FIG. 2A is useful for increasing the withstand voltage during the off operation and providing high reliability.
また、以上説明した様な薄膜トランジスタはそれ自体が高い耐圧性と耐劣化性を有するものであるので、特にLDD領域の如き緩衝領域を設けなくても十分な信頼性を得ることができる。 In addition, since the thin film transistor as described above has high pressure resistance and deterioration resistance, sufficient reliability can be obtained without providing a buffer region such as an LDD region.
本発明によれば、バッファ回路を図2〜図4を用いて説明したTFTで構成することにより、高速動作が可能で、かつ高耐圧性を有する信頼性の高い回路を構成することが可能となる。
According to the present invention, by configuring the buffer circuit with the TFT described with reference to FIGS. 2 to 4, it is possible to configure a highly reliable circuit that can operate at high speed and has high withstand voltage. Become.
以上のように、本発明を利用することで高耐圧と高速動作、さらに大オン電流特性が要求されるバッファ回路を実現することができる。従って、本発明は工業上、非常に有益なものである。
As described above, the high breakdown voltage and high speed operation by utilizing the present invention, it is possible to realize a buffer circuit is further required a large on-current characteristic. Therefore, the present invention is very useful industrially.
図1において、アクティブマトリクス回路100内に配置される画素TFTはLDD領域を設けない構成とする。 In FIG. 1, the pixel TFT disposed in the active matrix circuit 100 is configured not to have an LDD region.
また、周辺駆動回路101、102を構成する各種回路の内、高耐圧特性と速い動作速度を要求するバッファ回路105、109は、従来のTFTよりも高耐圧、高信頼性を有する図2〜図4を用いて説明したTFTを用いる。 Among the various circuits constituting the peripheral drive circuits 101 and 102, the buffer circuits 105 and 109 that require high withstand voltage characteristics and high operating speed have higher withstand voltage and higher reliability than conventional TFTs. The TFT described with reference to FIG.
従って、周辺駆動回路においてはLDD領域を配置した通常の薄膜トランジスタと、図2〜図4を用いて説明したTFTとが配置される。この2種類の薄膜トランジスタは、その構造も動作原理も異なる。 Therefore, a normal thin film transistor in which an LDD region is arranged and a TFT described with reference to FIGS. 2 to 4 are arranged in the peripheral drive circuit. The two types of thin film transistors have different structures and operating principles.
また、アクティブマトリクス回路においてはLDD領域を配置しない通常の薄膜トランジスタが配置される。この薄膜トランジスタ(画素TFT)は、LDD領域の有無または動作原理の違いから、周辺駆動回路に配置される2種類のTFTのどちらとも異なるものである。
画素TFTにLDD領域を配置しない構成とすることにより、縞模様として認識される画像表示不良を発生しない表示装置を作製することができる。
In the active matrix circuit, a normal thin film transistor without an LDD region is disposed. This thin film transistor (pixel TFT) is different from both of the two types of TFTs arranged in the peripheral drive circuit due to the presence or absence of the LDD region or the difference in operating principle.
By adopting a configuration in which the LDD region is not disposed in the pixel TFT, a display device that does not cause an image display defect recognized as a striped pattern can be manufactured.
また、バッファ回路を図2〜図4を用いて説明したTFTでもって構成することにより、高速動作を行うことができ、かつ高い耐圧性を有するバッファ回路を形成できる。 In addition, by configuring the buffer circuit with the TFTs described with reference to FIGS. 2 to 4, a high-speed operation and a high withstand voltage buffer circuit can be formed.
即ち、本発明に従えば高精細で高い信頼性を有する表示装置を作製することが可能である。 That is, according to the present invention, a display device having high definition and high reliability can be manufactured.
上記構成でなる本発明の詳細について、以下に記載する実施例でもって説明を行うこととする。 The details of the present invention configured as described above will be described with reference to the embodiments described below.
〔実施例1〕
本実施例では、Nチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS構造と、バッファ回路を構成するTFTと、複数のゲイト電極を有するマルチゲイト型TFTとを同一基板上に形成する場合のそれぞれの作製工程を示す。
[Example 1]
In this embodiment, a CMOS structure in which an N-channel TFT and a P-channel TFT are complementarily combined, a TFT constituting a buffer circuit, and a multi-gate TFT having a plurality of gate electrodes are formed on the same substrate. Each manufacturing process in the case of performing is shown.
その際に、本実施例は陽極酸化用配線の一部を分断して、選択的に一部のゲイト電極との電気的な接続を切り離し、陽極酸化用配線と電気的に接続したゲイト電極のみを陽極酸化する例を示す。説明は図5を用いて行う。 At this time, in this embodiment, a part of the anodizing wiring is divided, and the electrical connection with a part of the gate electrode is selectively disconnected, and only the gate electrode electrically connected to the anodizing wiring is used. An example of anodizing is shown. The description will be given with reference to FIG.
まず、図5(A)において絶縁性を有する基板、代表的にはガラス基板上に酸化珪素膜等の絶縁膜を成膜した基板501を準備する。そして、その上に図示しない非晶質珪素膜をプラズマCVD法や減圧熱CVD法により200 〜1000Åの厚さに成膜する。 First, in FIG. 5A, an insulating substrate, typically a substrate 501 in which an insulating film such as a silicon oxide film is formed over a glass substrate, is prepared. Then, an amorphous silicon film (not shown) is formed thereon to a thickness of 200 to 1000 mm by plasma CVD or low pressure thermal CVD.
この図示しない非晶質珪素膜を適当な結晶化方法により結晶化して図示しない結晶性珪素膜を得る。結晶化方法としては、500 〜700 ℃、代表的には600 ℃の温度で1 〜24hr程度の加熱処理を施したり、KrFやXeClのエキシマレーザーによるアニールを行えば良い。また、両手段を併用することも効果的である。 The amorphous silicon film (not shown) is crystallized by an appropriate crystallization method to obtain a crystalline silicon film (not shown). As a crystallization method, heat treatment may be performed at a temperature of 500 to 700 ° C., typically 600 ° C. for about 1 to 24 hours, or annealing with an excimer laser of KrF or XeCl may be performed. It is also effective to use both means together.
また、結晶化に際して結晶化を助長する金属元素を導入すると低温、短時間で優れた結晶性を得ることが可能であるので好ましい。 In addition, it is preferable to introduce a metal element that promotes crystallization at the time of crystallization because excellent crystallinity can be obtained at a low temperature in a short time.
次に、得られた図示しない結晶性珪素膜をパターニングして活性層502〜505を形成する。 Next, the obtained crystalline silicon film (not shown) is patterned to form active layers 502 to 505.
なお、502はCMOS構造においてPチャネル型TFTを、503はNチャネル型TFTを形成する活性層であり、シフトレジスタ回路等の周辺駆動回路を形成する。 Reference numeral 502 denotes an active layer for forming a P-channel TFT and 503 for an N-channel TFT in a CMOS structure, and forms a peripheral drive circuit such as a shift register circuit.
また、504は図2〜図4を用いて説明したTFTを形成する活性層であり、バッファ回路を形成する。 Reference numeral 504 denotes an active layer for forming the TFT described with reference to FIGS. 2 to 4, and forms a buffer circuit.
また、505はマルチゲイト型TFTを形成するための活性層であり、アクティブマトリクス回路に配置される画素TFTを形成する。 Reference numeral 505 denotes an active layer for forming a multigate TFT, which forms a pixel TFT arranged in an active matrix circuit.
各活性層502〜505を形成したら、それを覆う様に酸化珪素膜でなるゲイト絶縁膜506を1200Åの厚さに成膜する。ゲイト絶縁膜506としては、他にも窒化珪素膜やSiO X N Y で示される酸化窒化珪素膜等の絶縁膜を用いることができる。 When each of the active layers 502 to 505 is formed, a gate insulating film 506 made of a silicon oxide film is formed to a thickness of 1200 mm so as to cover it. As the gate insulating film 506, an insulating film such as a silicon nitride film or a silicon oxynitride film indicated by SiO X N Y can be used.
次に、0.2wt%のスカンジウムを含有したアルミニウム膜を2500〜4000Åの厚さに成膜する(図示せず)。スカンジウムは後の熱処理工程でヒロックやウィスカーといった刺状に突起物の発生を抑制する効果がある。 Next, an aluminum film containing 0.2 wt% scandium is formed to a thickness of 2500 to 4000 mm (not shown). Scandium has the effect of suppressing the occurrence of protrusions in the form of stabs such as hillocks and whiskers in the subsequent heat treatment step.
次に、このアルミニウム膜の表面に図示しない極薄い陽極酸化膜を形成する。この陽極酸化膜は、3%の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを電解溶液として行う。即ち、この電解溶液中において、アルミニウム膜を陽極、白金を陰極として陽極酸化を行う。 Next, an extremely thin anodic oxide film (not shown) is formed on the surface of the aluminum film. This anodic oxide film is obtained by neutralizing an ethylene glycol solution containing 3% tartaric acid with aqueous ammonia as an electrolytic solution. That is, in this electrolytic solution, anodization is performed using an aluminum film as an anode and platinum as a cathode.
この工程で形成される陽極酸化膜は緻密な膜質を有し、アルミニウム膜のパターニングを行う際に形成されるレジストマスクとの密着性を向上させるために機能する。なお、この図示しない陽極酸化膜の膜厚は100 Å程度とする。またこの膜厚は印加電圧によって制御することができる。 The anodic oxide film formed in this step has a dense film quality and functions to improve adhesion to a resist mask formed when patterning the aluminum film. The film thickness of the anodic oxide film (not shown) is about 100 mm. The film thickness can be controlled by the applied voltage.
次に、レジストマスク507を利用して図示しないアルミニウム膜をパターニングし、ゲイト電極の基となるアルミニウム膜のパターン508〜511を形成する。 Next, an aluminum film (not shown) is patterned by using the resist mask 507 to form aluminum film patterns 508 to 511 to be a base of the gate electrode.
なお、510で示されるパターンを上面から見ると図4(A)のゲイト電極400の様に、1つのゲイト電極の一部をくり抜いたような形状となっている。従って、断面図では3つのゲイト電極に分断されている様に見えるが、全て1つのゲイト電極の一部である。 In addition, when the pattern indicated by 510 is viewed from the top, it has a shape in which a part of one gate electrode is cut out like the gate electrode 400 of FIG. Therefore, in the cross-sectional view, it seems that it is divided into three gate electrodes, but all are part of one gate electrode.
また、511で示されるアルミニウムのパターンの断面図が図5(A)の様に分断されている様に見えるのは、一般的にマルチゲイト型TFTはジグザグに曲がりくねった活性層を1本のゲイト線(実質的にはゲイト電極)が横切る様な構成でなるからである。 In addition, the cross-sectional view of the aluminum pattern indicated by reference numeral 511 seems to be divided as shown in FIG. 5A. In general, a multigate type TFT has an active layer formed in a zigzag winding with a single gate. This is because the structure is such that the line (substantially the gate electrode) crosses.
なお、図5、図6で示すマルチゲイト型TFTの図面は、このTFTが等価的に複数のTFTを直列に接続した構成と見なせることを表現している。 Note that the drawings of the multigate TFT shown in FIGS. 5 and 6 express that this TFT can be regarded as a structure in which a plurality of TFTs are equivalently connected in series.
なお、512は後にゲイト絶縁膜506を介して活性層505との間に補助容量を形成する容量線の基となるパターンである。 Reference numeral 512 denotes a pattern that becomes a base of a capacitance line that forms an auxiliary capacitance between the active layer 505 and the gate insulating film 506 later.
また、図示されないが上記アルミニウムのパターン以外にも、同一材料で陽極酸化用配線が形成される。この陽極酸化用配線容量は、電気的に全てのゲイト電極、ゲイト線および容量線と電気的に接続している。 Although not shown, anodizing wiring is formed of the same material other than the aluminum pattern. This anodic oxidation wiring capacitance is electrically connected to all the gate electrodes, gate lines and capacitance lines.
以上の様に図示しないアルミニウム膜をパターニングしてパターン形成を行うのであるが、本発明ではこの時に陽極酸化用配線の一部をパターン形成と同時に分断することが重要である。 As described above, patterning is performed by patterning an aluminum film (not shown). In the present invention, it is important at this time to divide a part of the anodizing wiring at the same time as the pattern formation.
即ち、陽極酸化用配線の一部を分断して特定のアルミニウムのパターンのみを電気的に切り離した状態とする。本実施例では、アルミニウムのパターン509、510、511を図示しない陽極酸化用配線から切り離す。 That is, a part of the anodic oxidation wiring is divided so that only a specific aluminum pattern is electrically separated. In this embodiment, the aluminum patterns 509, 510, and 511 are separated from an anodic oxidation wiring (not shown).
こうして図5(A)に示す状態を得る。図5(A)に示す状態では、陽極酸化用配線と接続しているのはアルミニウム膜のパターン508、509のみとなっている。 In this way, the state shown in FIG. In the state shown in FIG. 5A, only the aluminum film patterns 508 and 509 are connected to the anodizing wiring.
次に、再びアルミニウム膜のパターン508、509を陽極とした陽極酸化を行う。なお、ここでは陽極酸化の電解溶液として3%のシュウ酸水溶液を用いる。 Next, anodization is performed again using the aluminum film patterns 508 and 509 as anodes. Here, a 3% oxalic acid aqueous solution is used as an electrolytic solution for anodization.
この陽極酸化工程においては、レジストマスク507が存在するために陽極酸化がアルミニウムのパターン508、509の側面のみにおいて進行する。従って、図5(B)の513、514で示されるように陽極酸化膜が形成される。 In this anodic oxidation process, since the resist mask 507 is present, the anodic oxidation proceeds only on the side surfaces of the aluminum patterns 508 and 509. Accordingly, an anodic oxide film is formed as indicated by 513 and 514 in FIG.
また、この工程で形成される陽極酸化膜513、514は、多孔質状を有しており、その成長距離も数μmまで行わせることができる。本実施例では上記の多孔質状の陽極酸化膜513、514の膜厚を7000Åとする。またこの陽極酸化膜513、514の膜厚は陽極酸化時間によって制御することができる。 Further, the anodic oxide films 513 and 514 formed in this step have a porous shape, and the growth distance can be increased to several μm. In this embodiment, the thickness of the porous anodic oxide films 513 and 514 is 7000 mm. The thickness of the anodic oxide films 513 and 514 can be controlled by the anodic oxidation time.
この時、前述の分断工程によりアルミニウムのパターン509、510、511は陽極酸化用配線から切り離されているので陽極酸化は行われない。即ち、図5(B)に示す様に多孔質状の陽極酸化膜は形成されない。 At this time, since the aluminum patterns 509, 510, and 511 are separated from the anodizing wiring by the above-described dividing step, anodization is not performed. That is, as shown in FIG. 5B, a porous anodic oxide film is not formed.
次に、図5(B)に示す多孔質状の陽極酸化膜513、514を形成したら、レジストマスク507を取り除く。そして、再度の陽極酸化を行うことにより、緻密な陽極酸化膜515、516を形成する。この陽極酸化工程は、前述の緻密な陽極酸化膜を形成したのと同じ条件で行う。 Next, after the formation of the porous anodic oxide films 513 and 514 shown in FIG. 5B, the resist mask 507 is removed. Then, dense anodic oxide films 515 and 516 are formed by performing anodic oxidation again. This anodic oxidation step is performed under the same conditions as those for forming the above-described dense anodic oxide film.
ただし、形成する膜厚を500 〜2000Åとする。この工程においては、多孔質状の陽極酸化膜513、514の内部に電解溶液が進入するために図5(C)に示すように緻密で強固な陽極酸化膜515、516が形成される。 However, the film thickness to be formed is 500 to 2000 mm. In this step, since the electrolytic solution enters the porous anodic oxide films 513 and 514, dense and strong anodic oxide films 515 and 516 are formed as shown in FIG.
この陽極酸化膜の膜厚を1500Å以上というように厚くすると、後の不純物イオンの注入工程において、オフセットゲイト領域を形成することができる。 When the thickness of the anodic oxide film is increased to 1500 mm or more, an offset gate region can be formed in a subsequent impurity ion implantation step.
また、この緻密な陽極酸化膜515、516は、後の工程においてゲイト電極517、518の表面にヒロックが発生することを抑制するために機能する。 The dense anodic oxide films 515 and 516 function to suppress generation of hillocks on the surfaces of the gate electrodes 517 and 518 in a later step.
なお、陽極酸化用配線と切り離した他のアルミニウム膜にパターン510〜512は、この工程においても当然陽極酸化膜を形成されない。従って、アルミニウムのパターン510、511が後にそのままゲイト電極となり、512が容量線となる。 Note that the patterns 510 to 512 on the other aluminum film separated from the anodizing wiring are naturally not formed in this process. Therefore, the aluminum patterns 510 and 511 later become gate electrodes as they are, and 512 becomes a capacitance line.
次に、この状態においてソース/ドレイン領域を形成するための不純物イオンの注入を行う。まず始めにNチャネル型の薄膜トランジスタを作製するためにP(リン)イオンの注入を行う。 Next, impurity ions are implanted to form source / drain regions in this state. First, P (phosphorus) ions are implanted in order to manufacture an N-channel thin film transistor.
このイオン注入は0.2 〜5 ×1015/cm2、好ましくは1 〜2 ×1015/cm2という高いドーズ量でイオン注入法(イオンドーピング法)により行う。この工程において、高濃度に不純物が添加された領域519〜531が形成される。 This ion implantation is performed by an ion implantation method (ion doping method) at a high dose of 0.2 to 5 × 10 15 / cm 2 , preferably 1 to 2 × 10 15 / cm 2 . In this step, regions 519 to 531 to which impurities are added at a high concentration are formed.
この時、519、520は後にコンタクトパッドと呼ばれる領域であり、521、522はそれぞれCMOS構造を構成するNチャネル型TFTのドレイン領域、ソース領域である。 At this time, reference numerals 519 and 520 denote areas which will be called contact pads later, and reference numerals 521 and 522 denote a drain area and a source area of an N-channel TFT constituting a CMOS structure, respectively.
また、523、526はそれぞれ図2〜図4を用いて説明したTFTのソース領域、ドレイン領域であり、524および525は浮島領域である。 Reference numerals 523 and 526 denote TFT source and drain regions described with reference to FIGS. 2 to 4, respectively. Reference numerals 524 and 525 denote floating island regions.
また、527、531はそれぞれマルチゲイト型TFTのソース領域、ドレイン領域であり、528、529、530は活性層のチャネル同士を繋ぐ配線の様な役目を果たす導電領域となる。 Reference numerals 527 and 531 denote a source region and a drain region of the multigate TFT, and reference numerals 528, 529 and 530 denote conductive regions which function like wirings connecting channels of the active layer.
こうして図5(C)に示す様に高濃度不純物領域519〜531が形成された状態が得られる。次に、酢酸とリン酸と硝酸とを混合した混酸を用いて、多孔質状の陽極酸化膜513、514を選択的に除去した後に、Pチャネル型TFTを構成する素子上にレジストマスク532を設けて再度Pイオンのイオン注入を行なう。 Thus, a state in which the high concentration impurity regions 519 to 531 are formed as shown in FIG. Next, the porous anodic oxide films 513 and 514 are selectively removed using a mixed acid in which acetic acid, phosphoric acid and nitric acid are mixed, and then a resist mask 532 is formed on the element constituting the P-channel TFT. Then, ion implantation of P ions is performed again.
このイオン注入は、先のソース/ドレイン領域を形成する際よりも低ドーズ量でもって行なわれる。本実施例では、0.1 〜5 ×1014/cm2、好ましくは0.3 〜1 ×1014/cm2という低いドーズ量でイオン注入法により行う。 This ion implantation is performed with a lower dose than in the previous formation of the source / drain regions. In this embodiment, the ion implantation is performed at a low dose of 0.1 to 5 × 10 14 / cm 2 , preferably 0.3 to 1 × 10 14 / cm 2 .
すると、前記高濃度不純物領域519〜531と比較して不純物濃度の低い、低濃度不純物領域533、534がCMOS構造を構成するNチャネル型TFTに形成される。さらに、自己整合的にチャネル領域535が形成される。なお、チャネル領域535とドレイン領域521との間に配置された低濃度不純物領域533が通常LDD領域と呼ばれる領域である。(図5(D)) Then, low-concentration impurity regions 533 and 534 having a lower impurity concentration than the high-concentration impurity regions 519 to 531 are formed in the N-channel TFT constituting the CMOS structure. Further, a channel region 535 is formed in a self-aligning manner. Note that the low-concentration impurity region 533 disposed between the channel region 535 and the drain region 521 is a region generally referred to as an LDD region. (Fig. 5 (D))
次に、図6(A)に示す様に、Nチャネル型TFTを構成する素子(本実施例では、CMOS構造を構成する片方のTFTのみをP型とする)上にレジストマスク536を設け、P型導電性を付与する不純物イオンの注入を行う。この際、図5(C)の高濃度不純物領域519、520をN型からP型へ反転させる必要があるため、1度目のPイオン注入よりも高いドーズ量でイオン注入を行う。 Next, as shown in FIG. 6A, a resist mask 536 is provided on an element constituting the N-channel TFT (in this embodiment, only one TFT constituting the CMOS structure is P-type), Impurity ions that impart P-type conductivity are implanted. At this time, since it is necessary to invert the high-concentration impurity regions 519 and 520 in FIG. 5C from N-type to P-type, ion implantation is performed with a dose amount higher than the first P ion implantation.
本実施例では、このP型導電性を付与する不純物イオンとしてB(ボロン)イオンの注入を0.1 〜2.5 ×1016/cm2、好ましくは0.5 〜1 ×1016/cm2という高いドーズ量でイオン注入法により行う。 In this embodiment, implantation of B (boron) ions as impurity ions imparting P-type conductivity is performed at a high dose of 0.1 to 2.5 × 10 16 / cm 2 , preferably 0.5 to 1 × 10 16 / cm 2. Performed by ion implantation.
上記不純物イオン(Bイオン)の注入工程により、Pチャネル型TFTを構成する活性層にはP型を示す領域537、538と、これより強いP型を示す領域539、540およびチャネル領域541が形成される。 By the impurity ion (B ion) implantation step, P-type regions 537 and 538, stronger P-type regions 539 and 540, and a channel region 541 are formed in the active layer constituting the P-channel TFT. Is done.
なお、本発明者らは領域537、538を実質的に後に形成するソース/ドレイン電極との電気的接触をとるためのパッド(コンタクトパッドと呼ぶ)として定義している。また、領域539をソース領域、540をドレイン領域として定義する。 Note that the present inventors have defined the regions 537 and 538 as pads (referred to as contact pads) for making electrical contact with the source / drain electrodes that will be formed later. Further, the region 539 is defined as a source region and 540 is defined as a drain region.
このようにソース領域539およびドレイン領域540は実質的に真性であった領域にBイオンのみを注入して形成されている。そのため、他のイオンが混在しないので不純物濃度の制御が用意なものとなり、整合性の良いPI接合を実現できる。しかもイオン注入による結晶性の乱れも比較的小さなもので済む。 As described above, the source region 539 and the drain region 540 are formed by implanting only B ions into a substantially intrinsic region. Therefore, since other ions are not mixed, the impurity concentration can be controlled and a PI junction with good matching can be realized. Moreover, the crystallinity disturbance due to ion implantation can be relatively small.
従って、本実施例の構造ではPチャネル型TFTに対してはLDD領域は配置されない。ただし、Pチャネル型TFTはそれ自体で耐劣化性に優れるため、LDD領域を配置しなくても問題とはならない。 Therefore, in the structure of this embodiment, the LDD region is not arranged for the P-channel TFT. However, since the P-channel TFT itself is excellent in deterioration resistance, there is no problem even if the LDD region is not provided.
また、例えば図5(C)のイオン注入の段階でPチャネルTFT側の素子をレジストマスクで隠して図5(C)および図5(D)で説明した工程に従ってNチャネル型TFTを完成し、その後で今度はNチャネル型TFT側の素子をレジストマスクで隠して同様の工程でPチャネル型TFTを形成することもできる。 Further, for example, an element on the P-channel TFT side is hidden with a resist mask at the stage of ion implantation in FIG. 5C, and an N-channel TFT is completed according to the process described in FIGS. 5C and 5D. Thereafter, a P-channel TFT can be formed in the same process by hiding the element on the N-channel TFT side with a resist mask.
すると、多少工程数が増えるがNチャネル型TFTとPチャネル型TFTの両方にLDD領域を形成することができる。 Then, although the number of processes is somewhat increased, LDD regions can be formed in both the N-channel TFT and the P-channel TFT.
次に、542の領域は図2〜図4を用いて説明したTFTのベース領域であり、実質的にはチャネル領域として機能する。このベース領域542は浮島領域524、525によって分断されている様に見えるが、ゲイト電極510下に自己整合的に形成されるため図2(A)のベース領域206のように全て繋がっている。 Next, a region 542 is a TFT base region described with reference to FIGS. 2 to 4 and substantially functions as a channel region. The base region 542 seems to be divided by the floating island regions 524 and 525, but is formed in a self-aligned manner under the gate electrode 510 and thus is connected together as in the base region 206 of FIG.
また、543〜545で示される領域はマルチゲイト型TFTのチャネル領域であり、ゲイト電極511によって自己整合的に形成される。 A region indicated by 543 to 545 is a channel region of the multigate TFT, and is formed in a self-aligned manner by the gate electrode 511.
なお、546で示される領域は実質的に真性な領域であるが、実際にTFTを駆動する際には容量線512に対して常に固定電圧が印加されるので常時オン状態、即ちチャネルを形成した導電性を有する状態となる。 Note that the region indicated by 546 is a substantially intrinsic region, but when the TFT is actually driven, a fixed voltage is always applied to the capacitor line 512, so that the channel is always on. It will be in the state which has electroconductivity.
さらに、上記の不純物イオンの注入工程の後、レーザー光または赤外光または紫外光の照射を行うことによって、イオンの注入が行われた領域のアニールを行う。このアニールによって注入された不純物イオンの活性化と同時に活性層受けた損傷の回復を行うことができる。 Further, after the impurity ion implantation step, laser light, infrared light, or ultraviolet light irradiation is performed to anneal the region where the ions have been implanted. The damage received by the active layer can be recovered simultaneously with the activation of the impurity ions implanted by this annealing.
以上の様にして図6(A)に示す状態が得られたら、第1の層間絶縁膜547を3000Åの厚さに成膜する。第1の層間絶縁膜547としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。 When the state shown in FIG. 6A is obtained as described above, the first interlayer insulating film 547 is formed to a thickness of 3000 mm. As the first interlayer insulating film 547, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like can be used.
次に、第1の層間絶縁膜547にコンタクトホールを形成して、ソース電極548〜551およびドレイン電極552〜554を形成する。なお、552で示される様に、CMOS構造を構成するNチャネル型TFTおよびPチャネル型TFTのドレイン電極は接続した構造とする。 Next, contact holes are formed in the first interlayer insulating film 547 to form source electrodes 548 to 551 and drain electrodes 552 to 554. Note that, as indicated by 552, the drain electrodes of the N-channel TFT and the P-channel TFT constituting the CMOS structure are connected.
次に、第2の層間絶縁膜555を0.3 〜5 μmの厚さに成膜する。第2の層間絶縁膜555としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂材料等を用いることができる。(図6(B)) Next, a second interlayer insulating film 555 is formed to a thickness of 0.3 to 5 μm. As the second interlayer insulating film 555, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin material, or the like can be used. (Fig. 6 (B))
特に、ポリイミドなどに代表される有機性樹脂材料を用いると、容易に膜厚を稼ぐことができる上、比誘電率が低いため第2の層間絶縁膜555を介した寄生容量の形成を問題のないレベルとすることができる。 In particular, when an organic resin material typified by polyimide or the like is used, a film thickness can be easily obtained, and formation of parasitic capacitance through the second interlayer insulating film 555 is problematic because of a low relative dielectric constant. There can be no level.
また、有機性樹脂材料は膜厚を容易に稼ぐことができるため、平坦化膜としての効果が大きいばかりでなく、製造工程のスループットが向上するといった利点を持っている。 In addition, since the organic resin material can easily increase the film thickness, it has not only a great effect as a planarizing film but also an advantage that the throughput of the manufacturing process is improved.
次に、第2の層間絶縁膜555にコンタクトホールを形成し、その上に透明導電膜でなる画素電極556を形成する。本実施例では、画素電極556として1000Å厚のITO(Indium Tin Oxide) 膜を用いる。 Next, a contact hole is formed in the second interlayer insulating film 555, and a pixel electrode 556 made of a transparent conductive film is formed thereon. In this embodiment, a 1000-thick ITO (Indium Tin Oxide) film is used as the pixel electrode 556.
なお、この画素電極556はマルチゲイト型TFTのドレイン電極554と電気的に接続する様に形成する。画素電極(ITO膜)556とドレイン領域(珪素膜)531との接触抵抗は非線形であるので、直接接触するとコンタクト不良を起こしやすくなる。 Note that the pixel electrode 556 is formed so as to be electrically connected to the drain electrode 554 of the multigate TFT. The contact resistance between the pixel electrode (ITO film) 556 and the drain region (silicon film) 531 is non-linear.
従って、本実施例の様にドレイン電極554を介してドレイン領域531と電気的に接続する構造とすると、コンタクト不良のない良好なオーミックコンタクトが得られる。 Therefore, when the structure is electrically connected to the drain region 531 through the drain electrode 554 as in this embodiment, a good ohmic contact without contact failure can be obtained.
また、コンタクトホールを形成する際に第2の層間絶縁膜555のみをエッチング除去すれば良いのも利点である。すると、直接ドレイン領域531と接続するよりも製造工程を容易なものとし、形状を崩さずにコンタクトホールを形成できる。 In addition, it is an advantage that only the second interlayer insulating film 555 needs to be removed by etching when forming the contact hole. Then, the manufacturing process can be facilitated rather than connecting directly to the drain region 531 and the contact hole can be formed without breaking the shape.
以上の様にして、図6(C)に示す様なNチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS構造と、バッファ回路を構成する図2〜図4を用いて説明したTFTと、複数のゲイト電極を有するマルチゲイト型TFT(本実施例では、画素TFT)とを同一基板上に形成することができる。 As described above, a CMOS structure in which an N-channel TFT and a P-channel TFT are complementarily combined as shown in FIG. 6C and a buffer circuit are described with reference to FIGS. A TFT and a multigate TFT (a pixel TFT in this embodiment) having a plurality of gate electrodes can be formed on the same substrate.
図6(C)に示した様なCMOS構造は、主にシフトレジスタ回路、レベルシフタ回路、サンプリング回路、メモリ回路、CPU回路およびデジタル/アナログ変換回路等の低電圧駆動回路に専ら使用する。 The CMOS structure as shown in FIG. 6C is mainly used for a low voltage driving circuit such as a shift register circuit, a level shifter circuit, a sampling circuit, a memory circuit, a CPU circuit and a digital / analog conversion circuit.
また、図2〜図4を用いて説明したTFTはバッファ回路等の様に高い耐圧性能を要求する高電圧駆動回路に専ら使用する。なお、図6(C)ではNチャネル型TFTのみを記載しているが、実際に回路を構成する際は、Pチャネル型TFTを同時に形成して、CMOS構造を構成することも可能であることは言うまでもない。 Also, the TFT described with reference to FIGS. 2 to 4 is exclusively used for a high voltage driving circuit that requires high withstand voltage performance such as a buffer circuit. In FIG. 6C, only the N-channel TFT is shown, but when actually configuring a circuit, it is also possible to form a CMOS structure by simultaneously forming a P-channel TFT. Needless to say.
また、LDD領域を配置しないマルチゲイト型TFTはアクティブマトリクス回路を構成する画素TFTとして専ら使用する。LDD領域を配置しない事は縞模様に見える表示欠陥を防ぐための対策となり、マルチゲイト型TFTの採用は耐圧を高めるための対策となる。 In addition, a multigate type TFT without an LDD region is exclusively used as a pixel TFT constituting an active matrix circuit. The absence of the LDD region is a measure for preventing display defects that appear to be a striped pattern, and the use of a multigate TFT is a measure for increasing the breakdown voltage.
〔実施例2〕
本実施例では、LDD領域を選択的に形成する手段について実施例1とは異なる手段を用いる場合の例を示す。具体的には、多孔質の陽極酸化膜を一旦全てのアルミニウム膜側面に形成し、後に選択的に除去する場合の例である。
[Example 2]
In this embodiment, an example in which means different from that in Embodiment 1 is used as means for selectively forming an LDD region will be described. Specifically, this is an example in which a porous anodic oxide film is once formed on all aluminum film side faces and then selectively removed.
基本的な説明は実施例1と同様であるので、ここでは変更点のみを図7を用いて説明する。 Since the basic description is the same as that of the first embodiment, only the changes will be described here with reference to FIG.
まず、実施例1の工程に従って図5(A)と同じ状態を得る。この際、全てのアルミニウムのパターンは、後に多孔質の陽極酸化膜の膜厚分だけ内側に細くなることを考慮して、ゲイト電極の設計寸法よりも若干太めにパターン形成しておくことが望ましい。 First, the same state as that shown in FIG. At this time, it is desirable to form all the aluminum patterns slightly thicker than the design dimensions of the gate electrode in consideration of the fact that the thickness of the porous anodic oxide film is later thinned inward. .
次に、実施例1の2度目の陽極酸化と同じ条件で陽極酸化を行い、全てのアルミニウムのパターンの側面に多孔質の陽極酸化膜701〜705を形成する。(図7(A)) Next, anodization is performed under the same conditions as the second anodization in Example 1, and porous anodic oxide films 701 to 705 are formed on the side surfaces of all the aluminum patterns. (Fig. 7 (A))
次に、アルミニウムのパターン上に配置されていたレジストマスク507を除去し、再度、緻密な陽極酸化膜の形成を行う。本実施例では、実施例1と異なり陽極酸化用配線の分断を行っていないので、全てのアルミニウムのパターンに緻密な陽極酸化膜706〜710が形成される。(図7(B)) Next, the resist mask 507 arranged on the aluminum pattern is removed, and a dense anodic oxide film is formed again. In this embodiment, unlike the first embodiment, the anodizing wiring is not divided, so that dense anodic oxide films 706 to 710 are formed on all the aluminum patterns. (Fig. 7 (B))
次に、CMOS構造を構成するNチャネル型TFTおよびPチャネル型TFTを覆って再びレジストマスク711を形成する。(図7(C)) Next, a resist mask 711 is formed again to cover the N-channel TFT and the P-channel TFT constituting the CMOS structure. (Fig. 7 (C))
この状態で酢酸、リン酸、硝酸を混合した混酸を用いて多孔質の陽極酸化膜708〜710の除去を行う。 In this state, the porous anodic oxide films 708 to 710 are removed using a mixed acid obtained by mixing acetic acid, phosphoric acid and nitric acid.
以上の過程を経て図7(D)に示す様な構造が得られる。この構造は基本的に図5(C)に示す構造と同一のものとなる(緻密な陽極酸化膜708〜710が形成されている点のみ異なる)。 Through the above process, a structure as shown in FIG. 7D is obtained. This structure is basically the same as that shown in FIG. 5C (differing only in that dense anodic oxide films 708 to 710 are formed).
従って、以降の工程は実施例1に従えば基本的には図6(C)に示す様な状態が得られる。ただし、本実施例では、全てのゲイト電極、ゲイト配線および容量線に緻密な陽極酸化膜706〜710が形成される点が実施例1とは異なる。 Accordingly, in the subsequent steps, the state shown in FIG. 6C is basically obtained according to the first embodiment. However, this embodiment is different from the first embodiment in that dense anodic oxide films 706 to 710 are formed on all gate electrodes, gate wirings, and capacitor lines.
即ち、本実施例によればゲイト電極やゲイト配線等に発生するヒロックやウィスカーを効果的に抑制することが可能であり、これら突起物に起因する配線間ショート(短絡)などを防止することができる。 That is, according to the present embodiment, it is possible to effectively suppress hillocks and whiskers generated in the gate electrode, the gate wiring, etc., and to prevent a short circuit between the wirings caused by these protrusions. it can.
〔実施例3〕
実施例1では、アクティブマトリクス回路、即ち画素TFTの全てをNチャネル型TFTで構成する例を示したが、画素TFTをPチャネル型TFTで構成しても良い。
Example 3
In the first embodiment, the active matrix circuit, that is, the example in which all of the pixel TFTs are configured by N-channel TFTs is shown, but the pixel TFTs may be configured by P-channel TFTs.
画素TFTをPチャネル型TFTとするには、図6(A)に示す工程において画素TFTとなる領域にはレジストマスク536を配置しない構成とし、Bイオンの注入を行えば良い。 In order to make the pixel TFT a P-channel TFT, a resist mask 536 is not provided in a region to be the pixel TFT in the process shown in FIG. 6A, and B ions may be implanted.
画素TFTをPチャネル型TFTとすると、画素TFTの耐劣化性が向上するため、信頼性の高い画像表示領域を構成することができる。 When the pixel TFT is a P-channel TFT, the deterioration resistance of the pixel TFT is improved, so that a highly reliable image display region can be configured.
〔実施例4〕
実施例1では、バッファ回路を構成する図2〜図4を用いて説明したTFTをNチャネル型TFTで構成する例を示したが、Pチャネル型TFTで構成しても良い。また、Nチャネル型とPチャネル型の両方を形成してCMOS構造を構成することも可能である。
Example 4
In the first embodiment, an example in which the TFT described with reference to FIGS. 2 to 4 constituting the buffer circuit is configured with an N-channel TFT is shown, but it may be configured with a P-channel TFT. It is also possible to form a CMOS structure by forming both an N channel type and a P channel type.
バッファ回路をPチャネル型TFTで構成するには、図6(A)に示す工程においてバッファ回路を構成するTFTとなる領域にはレジストマスク536を配置しない構成とし、Bイオンの注入を行えば良い。 In order to configure the buffer circuit with a P-channel TFT, a resist mask 536 is not disposed in a region to be a TFT constituting the buffer circuit in the step shown in FIG. 6A, and B ions may be implanted. .
バッファ回路をPチャネル型TFTで構成すると、従来の高い耐圧性に加えてさらに耐劣化性も向上するため、信頼性の高い画像表示領域を構成することが可能である。 When the buffer circuit is composed of a P-channel TFT, the deterioration resistance is further improved in addition to the conventional high voltage resistance, so that a highly reliable image display region can be formed.
〔実施例5〕
本発明においてアクティブマトリクス回路を構成する画素TFTに対してLDD領域を設けない理由として、LDD領域に起因するオン電流のバラツキが、縞模様に見える表示欠陥の原因となっていることは既に述べた。
Example 5
As described above, the reason why the LDD region is not provided for the pixel TFT constituting the active matrix circuit in the present invention is that the variation in on-current due to the LDD region causes a display defect that looks like a striped pattern. .
しかし、本発明により画素TFTにLDD領域を配置しない構成としても、例えばソース領域やドレイン領域の導電性がバラツキを持ってしまえば、その影響を受けてオン電流にもバラツキが発生してしまう。 However, even if the LDT region is not arranged in the pixel TFT according to the present invention, for example, if the conductivity of the source region and the drain region varies, the on-current also varies due to the influence.
従って、ソース領域およびドレイン領域を形成するN型もしくはP型の導電層のシート抵抗は、そのバラツキの影響が階調表示に悪影響を及ぼさない程度にまで十分小さくなくてはならない。 Therefore, the sheet resistance of the N-type or P-type conductive layer forming the source region and the drain region must be sufficiently small to the extent that the influence of the variation does not adversely affect the gradation display.
本発明者らの解析結果によれば、ソース領域およびドレイン領域のシート抵抗が1×103 Ω/□以下、好ましくは0.5 ×103 Ω/□以下であれば、上記問題を生じない表示装置を構成することが可能である。 According to the analysis results of the present inventors, when the sheet resistance of the source region and the drain region is 1 × 10 3 Ω / □ or less, preferably 0.5 × 10 3 Ω / □ or less, a display device that does not cause the above problem Can be configured.
なお、実施例1に示した条件による不純物イオン注入を行った場合、N型とP型のどちらのソース領域およびドレイン領域のシート抵抗も、300 〜500 Ω/□の範囲に納まるものであった。 When impurity ion implantation was performed under the conditions shown in Example 1, the sheet resistance of both the N-type and P-type source region and drain region was within the range of 300 to 500 Ω / □. .
〔実施例6〕
実施例1または実施例2において、図6(C)に示される様に図2〜図4を用いて説明したTFTは低濃度不純物領域を配置しない構成であったが、低濃度不純物領域を配置した構成とすることも可能である。
Example 6
In the first or second embodiment, as shown in FIG. 6C, the TFT described with reference to FIGS. 2 to 4 has a configuration in which the low concentration impurity region is not disposed, but the low concentration impurity region is disposed. It is also possible to adopt the configuration described above.
実施例1に記載した方法に従って選択的に低濃度不純物領域を設ける場合、多孔質の陽極酸化膜を形成しないアルミニウムのパターンを陽極酸化用配線と切り離す際に、図2〜図4を用いて説明したTFTのゲイト電極となるアルミニウムのパターンを切り離さなければ良い。 In the case where a low concentration impurity region is selectively provided in accordance with the method described in the first embodiment, an aluminum pattern that does not form a porous anodic oxide film will be described with reference to FIGS. It is sufficient that the aluminum pattern that becomes the gate electrode of the TFT is not cut off.
こうすることで、2度目の陽極酸化の際に多孔質の陽極酸化膜が形成されるので、実施例1と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。 By doing so, a porous anodic oxide film is formed at the time of the second anodic oxidation, so that the low-concentration impurity region can be arranged by performing the same ion implantation process as in the first embodiment.
また、実施例2に記載した方法に従って選択的に低濃度不純物領域を設ける場合、図7(C)の工程において、図2〜図4を用いて説明したTFTをレジストマスク712で覆ってしまえば良い。 In the case where a low concentration impurity region is selectively provided according to the method described in Embodiment 2, the TFT described with reference to FIGS. 2 to 4 may be covered with a resist mask 712 in the process of FIG. good.
こうすることで、多孔質の陽極酸化膜703を残すことができるので実施例1と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。 By doing so, the porous anodic oxide film 703 can be left, so that the low-concentration impurity region can be disposed by performing the same ion implantation process as in the first embodiment.
以上の様にして、図2〜図4を用いて説明したTFTに低濃度不純物領域を配置した場合の活性層の構成を図8に示す。 FIG. 8 shows the configuration of the active layer when the low concentration impurity region is arranged in the TFT described with reference to FIGS.
図8において、活性層801にはソース領域802、浮島領域803〜805、ドレイン領域806が同じ濃度の不純物イオンを注入して形成されている。また、図示しないゲイト電極で遮蔽されて不純物イオンの注入されなかった領域はベース領域807を形成する。 In FIG. 8, a source region 802, floating island regions 803 to 805, and a drain region 806 are formed in the active layer 801 by implanting impurity ions of the same concentration. Further, a base region 807 is formed in a region which is shielded by a gate electrode (not shown) and is not implanted with impurity ions.
そして、上記2通りの方法により低濃度に不純物イオンを注入することにより浮島領域803〜805の周辺にはそれぞれ低濃度不純物領域808〜812が形成される。 Then, low concentration impurity regions 808 to 812 are formed around the floating island regions 803 to 805 by implanting impurity ions at a low concentration by the above two methods.
この図2〜図4を用いて説明したTFTはオフ動作時において、浮島領域803〜805とベース領域(この時、浮島領域とは逆の導電型を示している)との間にはPN接合が形成される。半導体膜が多結晶状態や微結晶状態にある時は、この接合部分で強電界による劣化や接合状態の変化は生じやすい。 The TFT described with reference to FIGS. 2 to 4 has a PN junction between the floating island regions 803 to 805 and the base region (in this case, the opposite conductivity type to that of the floating island region) during the off operation. Is formed. When the semiconductor film is in a polycrystalline state or a microcrystalline state, deterioration due to a strong electric field or a change in the bonding state is likely to occur at this bonding portion.
この様な時、図8に示す低濃度不純物領域808〜812は、上記PN接合部分に形成される強電界を緩和することができる点で有意である。 In such a case, the low-concentration impurity regions 808 to 812 shown in FIG. 8 are significant in that the strong electric field formed in the PN junction portion can be relaxed.
また、低濃度不純物領域812はオン動作時において導電領域813とドレイン806との間に形成される強電界を緩和するLDD領域となる。なお、ここで導電領域812とは、浮島領域803〜805と反転したベース領域807とで構成される領域を意味する。 The low-concentration impurity region 812 serves as an LDD region that relieves a strong electric field formed between the conductive region 813 and the drain 806 during the on operation. Here, the conductive region 812 means a region composed of floating island regions 803 to 805 and an inverted base region 807.
また、上記方法以外に別の手段によりLDD領域を形成することもできる。例えば、活性層を構成する島状の半導体層を形成した後、必要箇所以外をレジストマスク等で隠して、所望の位置に選択的に不純物イオンを注入する。ただし、不純物イオンのドーズ量は、後に形成するソース/ドレイン領域よりも低濃度とする。 In addition to the above method, the LDD region can be formed by other means. For example, after forming an island-shaped semiconductor layer that constitutes the active layer, impurity ions are selectively implanted into a desired position by hiding a portion other than a necessary portion with a resist mask or the like. However, the dose amount of impurity ions is lower than that of a source / drain region to be formed later.
以上の様に、本実施例に従い図8に示す様な活性層を有する薄膜トランジスタを形成し、それを用いてバッファ回路を構成すると高い信頼性を有する回路を構成することができる。 As described above, when a thin film transistor having an active layer as shown in FIG. 8 is formed according to this embodiment and a buffer circuit is formed using the thin film transistor, a highly reliable circuit can be formed.
〔実施例7〕
実施例1において、非晶質珪素膜を結晶化する際に結晶化を助長する触媒として利用する金属元素は、結晶化後の珪素膜中に残留することで何らかの悪影響を与える可能性があり好ましいものではない。
Example 7
In Example 1, the metal element used as a catalyst for promoting crystallization when crystallizing the amorphous silicon film may be adversely affected by remaining in the crystallized silicon film, which is preferable. It is not a thing.
本発明者らの研究によれば、金属元素が偏析した場合にそこが電流の流れる経路となってオフ電流が増加する可能性が示唆されている。 According to the study by the present inventors, there is a possibility that when a metal element is segregated, it becomes a current flow path and the off-current increases.
特に、低オフ電流を要求する画素TFTにとってはオフ電流の増加は致命的な問題であり、画素電極の電荷保持時間、延いては液晶表示装置の画像表示能力に影響を与える。 In particular, an increase in off-current is a fatal problem for pixel TFTs that require a low off-current, which affects the charge retention time of the pixel electrode and thus the image display capability of the liquid crystal display device.
そこで、本実施例では非晶質珪素膜に結晶化を助長する金属元素を導入する結晶化方法を採用するにあたって、アクティブマトリクス回路には金属元素を導入せず、周辺駆動回路には金属元素を導入する場合の例を示す。 Therefore, in this embodiment, when adopting a crystallization method in which a metal element for promoting crystallization is introduced into an amorphous silicon film, a metal element is not introduced into an active matrix circuit, and a metal element is introduced into a peripheral drive circuit. An example of introduction is shown.
結晶化を助長する金属元素を用いた結晶性珪素膜の形成方法についての詳細は本発明者らによる特開平6-232509号公報、特開平7-321339号公報に記載されているので、ここでは説明を省略することとする。当該公報によれば、金属元素としてはNi(ニッケル)元素を用いるのが好ましい。 Details of a method for forming a crystalline silicon film using a metal element that promotes crystallization are described in Japanese Patent Laid-Open Nos. 6-232509 and 7-321339 by the present inventors. The description will be omitted. According to the publication, it is preferable to use Ni (nickel) element as the metal element.
本実施例では、実施例1と同様の工程に従って非晶質珪素膜まで成膜したら、酸化珪素膜を500 〜1000Åの厚さに堆積する。この酸化珪素膜は金属元素(本実施例ではニッケルを例にとる)を選択的に導入するためのマスク材として機能するものである。 In this embodiment, when the amorphous silicon film is formed according to the same process as in the first embodiment, a silicon oxide film is deposited to a thickness of 500 to 1000 mm. This silicon oxide film functions as a mask material for selectively introducing a metal element (in this embodiment, nickel is taken as an example).
酸化珪素膜を堆積したら、周辺駆動回路を構成する領域のみに選択的に窓を設け、その上にニッケル元素の導入を行う。ニッケル元素の導入はニッケル塩溶液をスピンコートして、ニッケル元素を含んだ水膜を非晶質珪素膜表面に形成することにより行われる。 After the silicon oxide film is deposited, a window is selectively provided only in a region constituting the peripheral drive circuit, and nickel element is introduced thereon. The nickel element is introduced by spin-coating a nickel salt solution to form a water film containing nickel element on the surface of the amorphous silicon film.
この状態で600 ℃4hr 程度の加熱処理を施すと、窓を開けた領域にのみニッケル元素が導入されているので、その領域のみで結晶化が進行する。即ち、周辺駆動回路となる領域は結晶性珪素膜となり、アクティブマトリクス回路となる領域は非晶質珪素膜のままとなる。 When heat treatment is performed at 600 ° C. for about 4 hours in this state, nickel element is introduced only in the region where the window is opened, and crystallization proceeds only in that region. That is, the region that becomes the peripheral drive circuit is a crystalline silicon film, and the region that becomes the active matrix circuit remains an amorphous silicon film.
その後、酸化珪素膜でなるマスク材を除去して、基板全体に対してエキシマレーザーによるレーザーアニール処理を施すことにより、結晶性珪素膜の結晶化向上および非晶質珪素膜の結晶化を同時に行う。 Thereafter, the mask material made of the silicon oxide film is removed, and the entire substrate is subjected to laser annealing with an excimer laser, thereby simultaneously improving the crystallization of the crystalline silicon film and the crystallization of the amorphous silicon film. .
以上の過程を経ると、周辺駆動回路はニッケル元素を含有した結晶性珪素膜で構成され、アクティブマトリクス回路はニッケル元素を含有しない結晶性珪素膜で構成することができる。 Through the above process, the peripheral drive circuit can be composed of a crystalline silicon film containing nickel element, and the active matrix circuit can be composed of a crystalline silicon film not containing nickel element.
本実施例に示す構成とすると、アクティブマトリクス回路を構成する画素TFTの活性層にはニッケルのような金属元素が含まれない。従って、低オフ電流特性を有する画素TFTを形成できるので、高い画像表示能力を有する表示装置を作製することが可能となる。 With the structure shown in this embodiment, the active layer of the pixel TFT constituting the active matrix circuit does not contain a metal element such as nickel. Accordingly, since a pixel TFT having a low off-state current characteristic can be formed, a display device having high image display capability can be manufactured.
〔実施例8〕
本実施例ではゲイト電極として導電性を付与した結晶性珪素膜を用いるシリコンゲイト型TFTを用いる場合の例を示す。シリコンゲイト型TFTでは、LDD領域の形成方法が実施例1や実施例2とは異なるので、そこに注目して説明することとする。説明は図9を用いて行う。
Example 8
In this embodiment, an example in which a silicon gate type TFT using a crystalline silicon film imparted with conductivity is used as a gate electrode is shown. In the silicon gate type TFT, the method of forming the LDD region is different from that in the first and second embodiments, and therefore, description will be made with attention to that. The description will be given with reference to FIG.
まず、図9においてガラス基板901上には酸化珪素膜でなるバッファ層902が2000Åの厚さに成膜され、その上に周辺駆動回路を構成するTFTの活性層903と、アクティブマトリクス回路を構成するTFTの活性層904とを形成する。(図9(A)) First, in FIG. 9, a buffer layer 902 made of a silicon oxide film is formed on a glass substrate 901 with a thickness of 2000 mm, and an active layer 903 of a TFT constituting a peripheral drive circuit and an active matrix circuit are formed thereon. The active layer 904 of the TFT to be formed is formed. (Fig. 9 (A))
活性層を構成する手段については実施例1で既に説明したので、ここでの説明は省略する。 Since the means for forming the active layer has already been described in Example 1, the description thereof is omitted here.
次に、活性層903、904を覆って酸化珪素膜でなるゲイト絶縁膜905を1200Åの厚さに成膜する。 Next, a gate insulating film 905 made of a silicon oxide film is formed to a thickness of 1200 mm so as to cover the active layers 903 and 904.
そして、ゲイト絶縁膜905上に図示しない導電性を付与した結晶性珪素膜を成膜し、パターニングしてゲイト電極906、907を形成する。図示しない導電性を付与した結晶性珪素膜は、真性の結晶性珪素膜を成膜した後に一導電性を付与する不純物イオンを注入して形成する方法をとっても良い。 Then, a crystalline silicon film having conductivity (not shown) is formed on the gate insulating film 905 and patterned to form gate electrodes 906 and 907. A crystalline silicon film imparted with conductivity (not shown) may be formed by implanting impurity ions imparting one conductivity after forming an intrinsic crystalline silicon film.
こうして、ゲイト電極906、907が得られたら、不純物イオンの注入を行い、ソース領域908、911およびドレイン領域910、913を形成する。例えば、Nチャネル型TFTを作製する場合、不純物イオンとしてPイオンを用いれば良い。 When the gate electrodes 906 and 907 are thus obtained, impurity ions are implanted to form source regions 908 and 911 and drain regions 910 and 913. For example, when an N-channel TFT is manufactured, P ions may be used as impurity ions.
また、ゲイト電極906、907の直下は不純物イオンが注入されず、実質的に真性な領域909、912が自己整合的に形成される。なお、領域909の一部および領域912は後にチャネル形成領域となる。 Immediately below the gate electrodes 906 and 907, impurity ions are not implanted, and substantially intrinsic regions 909 and 912 are formed in a self-aligned manner. Note that part of the region 909 and the region 912 will be channel formation regions later.
こうして、図9(B)の状態が得られる。図9(B)の状態が得られたら、ゲイト電極906、907の形成に利用した図示しないレジストマスクを除去し、再びレジストマスク914、915を形成する。本実施例の特徴は、レジストマスク914はゲイト電極906のみを覆う様に形成し、レジストマスク915はアクティブマトリクス回路側の素子全体を覆う様に形成する点にある。 In this way, the state of FIG. 9B is obtained. When the state of FIG. 9B is obtained, the resist mask (not shown) used for forming the gate electrodes 906 and 907 is removed, and resist masks 914 and 915 are formed again. The feature of this embodiment is that the resist mask 914 is formed so as to cover only the gate electrode 906, and the resist mask 915 is formed so as to cover the entire element on the active matrix circuit side.
このような状態で、フッ素系ガスを用いたドライエッチング法によりゲイト電極906の等方的なエッチングを行う。この時、ゲイト電極906の上面にはレジストマスク914が存在するので図9(C)の矢印が示す様な方向にエッチングが進行する。 In this state, isotropic etching of the gate electrode 906 is performed by a dry etching method using a fluorine-based gas. At this time, since the resist mask 914 exists on the upper surface of the gate electrode 906, the etching proceeds in the direction indicated by the arrow in FIG.
次に、ゲイト電極906のエッチングが終了したら、レジストマスク914、915を除去して再度不純物イオンの注入を行う。この不純物イオンの注入工程は前の不純物イオン注入工程と同じ不純物イオンを、前回よりも低いドーズ量で行う。(図9(D)) Next, when the etching of the gate electrode 906 is completed, the resist masks 914 and 915 are removed, and impurity ions are implanted again. In this impurity ion implantation step, the same impurity ions as in the previous impurity ion implantation step are performed at a dose lower than the previous time. (Figure 9 (D))
こうして、916、917で示される領域にはソース領域908やドレイン領域910と比較して低濃度に不純物イオンの注入された低濃度不純物領域が形成される。なお、低濃度不純物領域916、917で挟まれた領域918はチャネル形成領域となる。 Thus, low concentration impurity regions into which impurity ions are implanted at a lower concentration than the source region 908 and the drain region 910 are formed in the regions indicated by 916 and 917. Note that a region 918 sandwiched between the low-concentration impurity regions 916 and 917 serves as a channel formation region.
この時、チャネル形成領域918とドレイン領域910との間に配置される低濃度不純物領域917はLDD領域と一般的に呼ばれている。LDD領域917はチャネル/ドレイン接合部にかかる強電界を緩和する効果を有する。 At this time, the low concentration impurity region 917 disposed between the channel formation region 918 and the drain region 910 is generally called an LDD region. The LDD region 917 has an effect of relaxing a strong electric field applied to the channel / drain junction.
また、2度目の不純物イオン注入工程を行わなければ、領域916、917は実質的に真性のまま残り、ゲイト電極906により電圧を印加されないオフセットゲイト領域とすることができる。 If the second impurity ion implantation step is not performed, the regions 916 and 917 remain substantially intrinsic and can be offset gate regions to which no voltage is applied by the gate electrode 906.
領域916、917をオフセットゲイト領域とした場合においても、領域916、917は単なる抵抗成分として機能し、チャネル/ドレイン接合部にかかる強電界を緩和する効果を有する。 Even when the regions 916 and 917 are offset gate regions, the regions 916 and 917 function as simple resistance components, and have an effect of reducing a strong electric field applied to the channel / drain junction.
以上の様にして図9(D)に示す状態が得られる。これ以降の工程は実施例1と同様であるので説明は行わない。本実施例によれば、シリコンゲイト型TFTを作製する場合において選択的にLDD領域を配置することが可能となり、本発明を実施することができる。 As described above, the state shown in FIG. 9D is obtained. Since the subsequent steps are the same as those in the first embodiment, no description will be given. According to this embodiment, it is possible to selectively dispose the LDD region when manufacturing a silicon gate type TFT, and the present invention can be carried out.
〔実施例9〕
実施例1および実施例2では、薄膜トランジスタとしてプレーナ型TFTを形成する例を示したが、他のタイプのTFT、例えば逆スタガ型TFTを用いて本発明を実施することも可能である。
Example 9
In the first and second embodiments, an example in which a planar TFT is formed as a thin film transistor has been described. However, the present invention can be implemented using another type of TFT, for example, an inverted staggered TFT.
例えば、図6(C)に示す様なCMOS構造を構成するTFTを形成する場合でも、図2〜図4を用いて説明したTFTを形成する場合でも基本的には同一手段により逆スタガ型TFTを構成することが可能である。 For example, even when a TFT having a CMOS structure as shown in FIG. 6C is formed or when the TFT described with reference to FIGS. 2 to 4 is formed, an inverted stagger type TFT is basically formed by the same means. Can be configured.
そこで、本実施例では一般的な構造を有する逆スタガ型TFTの作製工程例について、アクティブマトリクス回路と周辺駆動回路とに区別して説明する。説明は図10を用いて行う。なお、逆スタガ型TFTの作製工程についての詳細は特開平5-275452号公報に記載されているので参照すると良い。 Therefore, in this embodiment, an example of a manufacturing process of an inverted staggered TFT having a general structure will be described by distinguishing between an active matrix circuit and a peripheral driver circuit. The description will be given with reference to FIG. The details of the manufacturing process of the inverted stagger type TFT are described in Japanese Patent Application Laid-Open No. 5-275252.
まず、図10(A)において11は絶縁表面を有する基板(例えば、バッファ層を設けたガラス基板や石英基板)である。その上には導電性材料でなるゲイト電極12、13が形成される。 First, in FIG. 10A, reference numeral 11 denotes a substrate having an insulating surface (for example, a glass substrate or a quartz substrate provided with a buffer layer). Gate electrodes 12 and 13 made of a conductive material are formed thereon.
このゲイト電極12、13は後の珪素膜の結晶化を考慮して耐熱性に優れた材料であることが望ましい。また、ゲイト電極12は周辺駆動回路を構成するTFTに使用され、13はアクティブマトリクス回路を構成するTFTに使用されるものとする。 The gate electrodes 12 and 13 are preferably made of a material having excellent heat resistance in consideration of later crystallization of the silicon film. The gate electrode 12 is used for a TFT constituting a peripheral drive circuit, and 13 is used for a TFT constituting an active matrix circuit.
また、耐圧を高めるために公知の技術である陽極酸化法によりゲイト電極12、13の表面および側面に陽極酸化膜を形成してもよい。 Further, an anodic oxide film may be formed on the surfaces and side surfaces of the gate electrodes 12 and 13 by an anodic oxidation method which is a known technique in order to increase the breakdown voltage.
次に、ゲイト絶縁膜として機能する酸化珪素膜14をプラズマCVD法により形成し、その上に図示しない非晶質珪素膜をプラズマCVD法や減圧熱CVD法により形成する。この図示しない非晶質珪素膜は実施例1で示した手段により結晶化され、活性層を構成する結晶性珪素膜15となる。(図10(A)) Next, a silicon oxide film 14 functioning as a gate insulating film is formed by a plasma CVD method, and an amorphous silicon film (not shown) is formed thereon by a plasma CVD method or a low pressure thermal CVD method. This amorphous silicon film (not shown) is crystallized by the means shown in the first embodiment, and becomes a crystalline silicon film 15 constituting an active layer. (Fig. 10 (A))
また、非晶質珪素膜を結晶化するのではなく、直接結晶性珪素膜を成膜することも可能である。結晶性珪素膜の成膜は減圧熱CVD法を用いれば良い。 It is also possible to directly form a crystalline silicon film instead of crystallizing the amorphous silicon film. The crystalline silicon film may be formed by using a low pressure thermal CVD method.
次に、結晶性珪素膜15が得られたらパターニングを行い、周辺駆動回路を構成するTFTに用いる活性層16と、アクティブマトリクス回路を構成するTFTに用いる活性層17を形成する。 Next, when the crystalline silicon film 15 is obtained, patterning is performed to form an active layer 16 used for the TFT constituting the peripheral drive circuit and an active layer 17 used for the TFT constituting the active matrix circuit.
活性層の形成方法は上記手段に限ったものではなく、例えばチャネル形成領域上(ゲイト電極上)にレジストマスクを配置して、その上から不純物イオンの注入を行い、レジストの除去、パターニングを施した後にレーザーアニールを行って結晶化とソース領域およびドレイン領域の形成とを同時に行っても良い。 The method of forming the active layer is not limited to the above-described means. For example, a resist mask is disposed on the channel formation region (on the gate electrode), impurity ions are implanted from the resist mask, and the resist is removed and patterned. Then, laser annealing may be performed to simultaneously perform crystallization and formation of the source region and the drain region.
また、前記手段において、不純物イオンの注入の代わりにレジストマスクを配置した状態で導電性を付与した非晶質珪素膜を堆積し、それを不純物イオンの供給源としてソース領域およびドレイン領域の形成を行う方法もとれる。 Further, in the above means, an amorphous silicon film imparted with conductivity is deposited in a state where a resist mask is arranged instead of impurity ion implantation, and the source region and the drain region are formed using the amorphous silicon film as a source of impurity ions. How to do is taken.
次に、活性層16、17に対してUV光の照射を行い、図示しない薄い酸化膜を活性層16、17の表面に形成する。この図示しない酸化膜は、後に形成するレジストマスクと活性層16、17とが直接触れない様にするための保護膜として機能する。 Next, the active layers 16 and 17 are irradiated with UV light, and a thin oxide film (not shown) is formed on the surfaces of the active layers 16 and 17. This oxide film (not shown) functions as a protective film for preventing a resist mask to be formed later and the active layers 16 and 17 from directly touching each other.
次に、図示しないレジストマスクを成膜して、それを裏面露光法によりパターニングしてチャネル形成領域上にのみにレジストマスク18、19を残す。こうして形成されたレジストマスク18、19は後のイオン注入工程においてマスク材として機能することになる。(図10(B)) Next, a resist mask (not shown) is formed, and is patterned by a backside exposure method to leave the resist masks 18 and 19 only on the channel formation region. The resist masks 18 and 19 formed in this manner function as a mask material in a later ion implantation process. (Fig. 10 (B))
次に、一導電性を付与する不純物を露出した活性層16、17に対して注入する。この工程は公知のイオン注入法によればよい。 Next, an impurity imparting one conductivity is implanted into the exposed active layers 16 and 17. This step may be performed by a known ion implantation method.
こうして、活性層16、17にはソース領域20、22およびドレイン領域21、23が形成される。(図10(C)) Thus, source regions 20 and 22 and drain regions 21 and 23 are formed in the active layers 16 and 17. (Fig. 10 (C))
次に、一旦レジストマスク18、19を除去して、再度レジストマスク24、25を形成する。この際、レジストマスク24は先に形成したレジストマスク18よりも細く形成しておくことが重要である。この細くした分が後に形成されるLDD領域の領域幅となる。 Next, the resist masks 18 and 19 are once removed, and resist masks 24 and 25 are formed again. At this time, it is important that the resist mask 24 is formed thinner than the resist mask 18 previously formed. This thinned portion becomes the region width of the LDD region to be formed later.
また、レジストマスク25はアクティブマトリクス回路を構成する側のTFTの全面を覆うようにして形成する。即ち、LDD領域が形成されないようにマスクを形成する。 The resist mask 25 is formed so as to cover the entire surface of the TFT constituting the active matrix circuit. That is, the mask is formed so that the LDD region is not formed.
そして、前回よりも低いドーズ量でもって、同じ導電性を付与する不純物イオンの注入を行い、低濃度不純物領域26、27を形成する。また、この時レジストマスク24によって不純物イオンの注入が行われなかった領域はチャネル形成領域28となる。 Then, impurity ions imparting the same conductivity are implanted with a lower dose than the previous time to form the low concentration impurity regions 26 and 27. At this time, the region where the impurity ions are not implanted by the resist mask 24 becomes the channel formation region 28.
なお、チャネル形成領域28とドレイン領域21との間に配置された低濃度不純物領域を一般的にはLDD領域と呼んでいる。 Note that the low-concentration impurity region disposed between the channel formation region 28 and the drain region 21 is generally called an LDD region.
こうして、図10(D)に示す状態が得られる。この状態において、周辺駆動回路(主としてシフトレジスタ回路やサンプリング回路)を構成するTFTにはソース領域20、チャネル形成領域28、ドレイン領域21、濃度不純物領域26、27が配置された構成となっている。 In this way, the state shown in FIG. 10D is obtained. In this state, the source region 20, the channel formation region 28, the drain region 21, and the concentration impurity regions 26 and 27 are arranged in the TFT constituting the peripheral driver circuit (mainly a shift register circuit or a sampling circuit). .
また、図中右側のアクティブマトリクス回路を構成するTFTにはソース領域22、チャネル形成領域29、ドレイン領域23が配置された構成となっている。 In addition, a source region 22, a channel formation region 29, and a drain region 23 are arranged in the TFT constituting the active matrix circuit on the right side in the drawing.
次に、レジストマスク24、25を除去した後、レーザーアニール等により不純物イオンの活性化を行う。このレーザーアニールによりイオン注入時に活性層が受けた損傷も回復する。 Next, after removing the resist masks 24 and 25, impurity ions are activated by laser annealing or the like. Damage caused to the active layer during ion implantation is also recovered by this laser annealing.
次に、層間絶縁膜30として酸化珪素膜を成膜し、コンタクトホールを形成する。そして、導電性材料でなるソース電極31、33およびドレイン電極32、34を形成して、図10(E)に示すような逆スタガ型TFTが完成する。 Next, a silicon oxide film is formed as the interlayer insulating film 30 to form a contact hole. Then, source electrodes 31 and 33 and drain electrodes 32 and 34 made of a conductive material are formed to complete an inverted staggered TFT as shown in FIG.
以上の様に、逆スタガ型TFTを用いても本発明は十分実施することができる。逆スタガ型TFTは活性層の下方にゲイト電極12、13が配置されているため、不純物イオンの活性化等にレーザーアニールを用いる場合、ゲイト電極12、13に遮蔽されることなく活性層全域に渡って均一な処理を行うことができるという利点を持つ。 As described above, the present invention can be satisfactorily implemented even when an inverted staggered TFT is used. In the inverted stagger type TFT, the gate electrodes 12 and 13 are disposed below the active layer. Therefore, when laser annealing is used for the activation of impurity ions, etc., the gate electrode 12 and 13 is not shielded by the gate electrodes 12 and 13 and the entire active layer There is an advantage that uniform processing can be performed across.
また、その構造上に理由から基体11からの汚染等に強く、信頼性の高いトランジスタを構成できる利点がある。 Further, because of its structure, there is an advantage that a highly reliable transistor that is resistant to contamination from the base 11 and the like can be configured.
〔実施例10〕
実施例1に示した工程でCMOS構造を作製すると、Nチャネル型TFTもしくはPチャネル型TFTのどちらかにはLDD領域が形成されない。
Example 10
When a CMOS structure is manufactured by the process shown in Embodiment 1, no LDD region is formed in either the N-channel TFT or the P-channel TFT.
そこで、本実施例ではNチャネル型TFTおよびPチャネル型TFTのどちらに対してもLDD領域を配置する作製工程例について図11を用いて説明する。なお、説明はCMOS構造の部分のみについて行う。 Therefore, in this embodiment, an example of a manufacturing process in which an LDD region is arranged for both an N-channel TFT and a P-channel TFT will be described with reference to FIGS. The description will be given only for the CMOS structure.
まず、図5(C)に示す状態におけるCMOS構造を構成する領域を図11(A)に示す。なお、各符号は図5、図6で用いてものを引用する。 First, a region forming the CMOS structure in the state shown in FIG. 5C is shown in FIG. In addition, each code | symbol quotes what is used in FIG. 5, FIG.
次に、ゲイト電極517、518および多孔質の陽極酸化膜513、514をマスクとしてゲイト絶縁膜506のドライエッチングを行い、島状のゲイト絶縁膜41、42を形成する。 Next, the gate insulating film 506 is dry-etched using the gate electrodes 517 and 518 and the porous anodic oxide films 513 and 514 as masks to form island-like gate insulating films 41 and 42.
次に、多孔質の陽極酸化膜513、514を混酸を用いて除去し、図11(B)に示す状態を得る。 Next, the porous anodic oxide films 513 and 514 are removed using a mixed acid to obtain the state shown in FIG.
この状態で、まずPイオンの注入を行う。このイオン注入により高濃度にPイオンが注入された高濃度不純物領域43〜46が形成される。また、ゲイト絶縁膜41、42を通してPイオンを注入された領域は、領域43〜46より低濃度にPイオンの注入された低濃度不純物領域47〜50が形成される。なお、領域51、52はPイオンが注入されず、実質的に真性な領域となる。 In this state, P ions are implanted first. By this ion implantation, high concentration impurity regions 43 to 46 into which P ions are implanted at a high concentration are formed. Further, in the region where P ions are implanted through the gate insulating films 41 and 42, low concentration impurity regions 47 to 50 in which P ions are implanted at a lower concentration than the regions 43 to 46 are formed. The regions 51 and 52 are substantially intrinsic regions without being implanted with P ions.
こうして、図11(C)に示す状態が得られる。この状態で、Nチャネル型TFT側にはソース領域45、チャネル形成領域52、ドレイン領域46、低濃度不純物領域49、52が形成されている。 Thus, the state shown in FIG. 11C is obtained. In this state, a source region 45, a channel formation region 52, a drain region 46, and low-concentration impurity regions 49 and 52 are formed on the N-channel TFT side.
この場合、チャネル形成領域52とドレイン領域46との間に形成された低濃度不純物領域50がLDD領域と呼ばれる。 In this case, the low concentration impurity region 50 formed between the channel formation region 52 and the drain region 46 is called an LDD region.
次に、Nチャネル型TFT側にレジストマスク53を設け、P型導電性を付与するBイオンの注入を行う。このイオン注入は、Pイオンの注入よりも高いドーズ量でもって行う。 Next, a resist mask 53 is provided on the N-channel TFT side, and B ions for imparting P-type conductivity are implanted. This ion implantation is performed with a higher dose than the P ion implantation.
その結果、領域43、44、47、48、51の導電型はN型からP型へと反転し、Pチャネル型TFTのソース領域54、チャネル形成領域55、ドレイン領域56、低濃度不純物領域57、58が形成される。 As a result, the conductivity type of the regions 43, 44, 47, 48, 51 is reversed from N-type to P-type, and the source region 54, channel formation region 55, drain region 56, and low-concentration impurity region 57 of the P-channel TFT. , 58 are formed.
この場合、チャネル形成領域55とドレイン領域56との間に形成された低濃度不純物領域58がLDD領域となる。 In this case, the low concentration impurity region 58 formed between the channel formation region 55 and the drain region 56 becomes an LDD region.
以降の工程は実施例1に従えば良く、レジストマスク53を除去した後に、第1の層間絶縁膜547、ソース電極548、549、ドレイン電極552を形成すれば図11(E)に示すCMOS構造を構成することができる。 The subsequent steps may be in accordance with the first embodiment. After removing the resist mask 53, the first interlayer insulating film 547, the source electrodes 548 and 549, and the drain electrode 552 are formed, and the CMOS structure shown in FIG. Can be configured.
なお、本実施例においてPイオン注入工程とBイオン注入工程の順序を入れ換えても問題はない。 In this embodiment, there is no problem even if the order of the P ion implantation step and the B ion implantation step is changed.
本実施例に示すCMOS構造を構成すると、Pチャネル型TFTにもLDD領域を配置することが可能となるため、CMOS構造で構成する回路の信頼性を向上させることができる。 When the CMOS structure shown in this embodiment is configured, an LDD region can be disposed also in a P-channel TFT, so that the reliability of a circuit configured with the CMOS structure can be improved.
〔装置の説明1〕
図12に示すのは、スポット状のレーザー光を照射することにより、アニールを行う装置である。
[Device Description 1]
FIG. 12 shows an apparatus for performing annealing by irradiating spot-like laser light.
図には、矩形状のレーザービーム70をミラー71で反射し、非晶質珪素膜74に照射する状態が模式的に示されている。 In the drawing, a state in which a rectangular laser beam 70 is reflected by a mirror 71 and irradiated to an amorphous silicon film 74 is schematically shown.
図には、レーザービームを77で示されるような軌跡でもって照射し、非晶質珪素膜74を結晶性珪素膜75に変成する状態が示されている。 In the figure, a state in which the amorphous silicon film 74 is transformed into a crystalline silicon film 75 by irradiating a laser beam with a locus as indicated by 77 is shown.
珪素膜はガラス基板73上に形成さており、ステージ72を76で示すように2次元X−Y方向に移動させることによって、77で示されるような軌跡でレーザー光が照射される。 The silicon film is formed on the glass substrate 73. By moving the stage 72 in the two-dimensional XY direction as indicated by 76, the laser beam is irradiated along a locus as indicated by 77.
図12に示すような構成は、大面積への照射には不利であるが、光学系が簡単であり、保守や調整が容易があるという特徴がある。 The configuration as shown in FIG. 12 is disadvantageous for irradiation to a large area, but has a feature that the optical system is simple and maintenance and adjustment are easy.
〔装置の説明2〕
以下に線状のレーザー光の照射を行う装置の概要を示す。図13に示すのは、光学系によって線状に加工されたレーザー光1200を非晶質珪素膜1204に照射して、結晶性珪素膜1205に変成する状態を示す模式図面である。
[Device Description 2]
The outline of an apparatus for irradiating linear laser light is shown below. FIG. 13 is a schematic diagram showing a state in which the amorphous silicon film 1204 is irradiated with laser light 1200 processed into a linear shape by an optical system to be transformed into a crystalline silicon film 1205.
図13において、非晶質珪素膜1204はガラス基板1203上に成膜されており、基板1203を載せたステージ1202が矢印1206の方向に移動することにより、ミラー1201で反射されたレーザー光が走査されて照射される構成を有している。 In FIG. 13, the amorphous silicon film 1204 is formed on the glass substrate 1203, and the stage 1202 on which the substrate 1203 is placed moves in the direction of the arrow 1206, so that the laser beam reflected by the mirror 1201 is scanned. It is configured to be irradiated.
このような構成は、大面積に対してのレーザー光の照射を行うことができるという利点がある。しかし、光学系が複雑になり、またその調整が手間がかかるという欠点がある。 Such a configuration has an advantage that laser light can be irradiated to a large area. However, there are drawbacks that the optical system becomes complicated and that adjustment takes time.
こような装置に利用されるレーザー光としては、KrFエキシマレーザー(波長248nm)やXeClエキシマレーザー(波長308nm)を利用することができる。 As a laser beam used in such an apparatus, a KrF excimer laser (wavelength 248 nm) or a XeCl excimer laser (wavelength 308 nm) can be used.
アニールの形態としては、非晶質珪素膜を結晶性珪素膜に変成する工程、結晶性珪素膜の結晶性をさらに助長する工程、不純物イオンの注入後の活性化工程、等々がある。 As a form of annealing, there are a step of transforming an amorphous silicon film into a crystalline silicon film, a step of further promoting the crystallinity of the crystalline silicon film, an activation step after implantation of impurity ions, and the like.
100 アクティブマトリクス回路
101 垂直走査駆動回路領域
102 水平走査駆動回路領域
103、107 シフトレジスタ回路
104、108 レベルシフタ回路
105、109 バッファ回路
106 サンプリング回路
110 メモリ回路
111 CPU回路
112 デジタル/アナログ変換回路
113 コントロール回路領域
DESCRIPTION OF SYMBOLS 100 Active matrix circuit 101 Vertical scanning drive circuit area 102 Horizontal scanning drive circuit area 103, 107 Shift register circuit 104, 108 Level shifter circuit 105, 109 Buffer circuit 106 Sampling circuit 110 Memory circuit 111 CPU circuit 112 Digital / analog conversion circuit 113 Control circuit region
Claims (5)
前記ベース領域のみを経由して前記ソース領域から前記ドレイン領域へ至る経路は、前記ベース領域と前記浮島領域を順に経由して前記ソース領域から前記ドレイン領域へ至る経路よりも大きいことを特徴とするバッファ回路。A path from the source region to the drain region via only the base region is larger than a route from the source region to the drain region via the base region and the floating island region in order. Buffer circuit.
前記薄膜トランジスタのオン電流の経路とオフ電流の経路とは異なることを特徴とするバッファ回路。 In claim 1,
The buffer circuit according to claim different from the route of the path and the off current of the ON current before Symbol thin film transistor.
前記薄膜トランジスタのオフ電流は前記ベース領域のみを経路として流れることを特徴とするバッファ回路。 In claim 1 or 2,
Off current before Symbol thin film transistor buffer circuit, characterized in that flow through only the base region as a route.
前記薄膜トランジスタのオン電流は前記ベース領域および前記浮島領域を経路として流れることを特徴とするバッファ回路。The buffer circuit according to claim 1, wherein an on-current of the thin film transistor flows through the base region and the floating island region.
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