JP4249886B2

JP4249886B2 - Method for manufacturing thin film semiconductor device

Info

Publication number: JP4249886B2
Application number: JP2000223261A
Authority: JP
Inventors: 健一吉野; 公士大形; 康由三島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-07-25
Filing date: 2000-07-25
Publication date: 2009-04-08
Anticipated expiration: 2020-07-25
Also published as: JP2002043577A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜半導体装置の製造方法に関するものであり、特に、ＧＯＬＤ（ＧａｔｅＯｖｅｒｌａｐｅｄＬｉｇｈｔｌｙｄｏｐｅｄＤｒａｉｎ）型ＴＦＴにおけるゲート電極の積層膜構造に特徴のある薄膜半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のアクティブ素子を設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置においては、表示部における個々の画素をＴＦＴ等のアクティブ素子で動作させることによって、単純マトリクス型液晶表示装置の様な非選択時のクロストークを完全に排除することができ、優れた表示特性を示すことが可能になる。
【０００４】
なかでも、ＴＦＴを用いたアクティブマトリクス型液晶表示装置は、制御素子として駆動能力が高いので、データドライバやゲートバスライン等を内蔵したドライバ内蔵液晶表示装置や、高解像度・高精細液晶表示装置に適用されているが、特に多結晶シリコンはアモルファスシリコンに比べて移動度が高いので、高速動作に適しており、また、周辺回路を同時に形成することが可能であるので、高級機種のアクティブマトリクス型液晶表示装置用としては多結晶シリコンを用いたＴＦＴが用いられている。
【０００５】
ここで、図５及び図６を参照して従来のＴＦＴの製造工程を説明する。
図５（ａ）参照
まず、ガラス基板３１上に下地絶縁膜となるＳｉＯ₂膜３２を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用いて、厚さが、例えば、５０ｎｍのアモルファスシリコン膜３３を堆積させる。
【０００６】
図５（ｂ）参照
次いで、エキシマレーザを用いてアモルファスシリコン膜３３にレーザ光３４を照射してレーザアニールを行うことによってチャネル層を形成するのに十分な結晶性を有する多結晶シリコン膜３５に変換する。
【０００７】
図５（ｃ）参照
次いで、所定形状のレジストパターン（図示せず）をマスクとして、ドライ・エッチングを施すことによって多結晶シリコン膜３５を所定形状の多結晶シリコンパターン３６にしたのち、再び、ＰＣＶＤ法によってＳｉＯ₂膜を堆積させてゲート酸化膜３７とし、次いで、スパッタリング法によってゲート電極となるＭｏ膜３８及びＡｌ膜３９を順次堆積させる。
【０００８】
図６（ｄ）参照
次いで、レジストパターン４０をマスクとしてリン酸，硝酸、酢酸からなるＨ₃ＰＯ₄系エッチャントを用たウェット・エッチングを施すことによってＡｌ膜３９をエッチングしたのち、ＣＦ₄＋Ｏ₂からなるＦ系ガスを用いたドライエッチングを施すことによってＭｏ膜３８をエッチングする。
なお、ウェット・エッチング工程において、Ａｌ膜３９をレジストパターン４０の端部から０．６〜１．０μｍ程度後退するように過剰エッチングする。
【０００９】
図６（ｅ）参照
次いで、Ｍｏ膜３８をマスクとして、ドライ・エッチングを施すことによってゲート酸化膜３７の露出部をエッチング除去したのち、Ｐイオン４１をイオン注入してｎ⁺型ソース・ドレイン領域４３を形成する。
この場合、Ｍｏ膜３８は薄いので、Ｍｏ膜３８を透過してＰイオン４１が注入された領域がｎ^-型ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域４２となる。
【００１０】
図６（ｆ）参照
次いで、エキシマレーザを用いて不純物の注入された多結晶シリコンパターン３６にレーザ光４４を照射してレーザアニールを施すことによって、注入された不純物を活性化する。
【００１１】
以降は図示しないものの、全面にＳｉＯ₂膜及びＳｉＮ膜を順次堆積させて層間絶縁膜とし、次いで、ｎ型ソース・ドレイン領域４３、及び、ゲート電極に対するコンタクトホールを形成したのち、全面に、Ｔｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極及びゲート引出電極（いずれも図示せず）を形成することによってＴＦＴの基本構成が得られる。
【００１２】
この様なｎ^-型ＬＤＤ領域４２がゲート電極に覆われている所謂ＧＯＬＤ型ＴＦＴにおいては、ｏｆｆ時にはｎ^-型ＬＤＤ領域４２が抵抗領域として作用するので、低リーク電流を実現することができるとともに、ｏｎ時にはｎ^-型ＬＤＤ領域４２はゲート電圧の影響を受けて実効的に低抵抗のチャネル領域として作用するので、移動度が低下することがない。
【００１３】
【発明が解決しようとする課題】
しかし、従来の低温多結晶シリコン膜を用いたＧＯＬＤ型ＴＦＴにおいては、上述のように注入された不純物を活性化するためにアニールを行う必要があるが、ゲート電極を構成するＭｏ膜３８の直下のｎ^-型ＬＤＤ領域４２においては、Ｍｏ膜３８がレーザ光４４を反射して、十分活性化することができず抵抗が高すぎて移動度が抑制されるという問題がある。
【００１４】
一方、熱アニールでは、ガラス基板を用いているので上限温度に制約があり、不純物を十分に活性化することが困難である。
【００１５】
また、ガラス基板３１の裏面からレーザ光を照射した場合には、ｎ^-型ＬＤＤ領域４２に注入された不純物の活性化が可能であるが、そうすると、レーザ光がチャネル領域にも照射されることになり、上述の図２（ｂ）の工程において最適化した多結晶シリコンパターン３６の結晶性に悪影響を与えるという問題がある。
【００１６】
したがって、本発明は、チャネル領域に影響を与えることなく、ゲート電極直下のＬＤＤ領域に注入された不純物を活性化することを目的とする。
【００１７】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、絶縁基板１上に少なくとも多結晶半導体膜３、ゲート絶縁膜４、及び、ゲート電極７を順に積層した薄膜半導体装置の製造方法において、ゲート電極７を、ゲート絶縁膜４側から順にソース・ドレイン領域９に注入された不純物を活性化する際に照射する光エネルギー８に対する吸収率及び反射率の小さな透明導電膜５と、透明導電膜５より幅が狭く且つ前記光エネルギー８に対する吸収率及び反射率の大きな不透明導電膜６とによって構成する工程と、不透明導電膜６をマスクとして、多結晶半導体膜３に不純物を注入することによって、不透明導電膜６と投影的に重ならない透明導電膜５の直下の多結晶半導体膜３に低不純物濃度領域１０を形成する工程と、透明導電膜５を介して光エネルギーを照射して低不純物濃度領域１０の不純物を活性化する工程とを有することを特徴とする。
【００１８】
この様なゲート電極７構成を採用することによって、透明導電膜５の不透明導電膜６と投影的に重ならない領域直下の多結晶半導体膜３に注入された不純物を十分活性化して低不純物濃度領域１０、即ち、ＬＤＤ領域とすることができ、低不純物濃度領域１０における移動度の低下を抑制することができる。
特に、透明導電膜５を介して光エネルギー８を照射して不透明導電膜６と投影的に重ならない領域直下の多結晶半導体膜３に注入された不純物を活性化することによって、予め最適化してあるチャネル領域に悪影響を与えることがない。
【００１９】
また、本発明は、上記（１）において、絶縁基板１として透明絶縁基板を用いるとともに、多結晶半導体膜３として下地絶縁膜２を介して多結晶シリコン膜を設けることが望ましい。
【００２０】
この様に、多結晶半導体膜３としては、優れた特性の多結晶膜が得られる多結晶シリコン膜が好適であり、また、ガラス基板等の透明絶縁基板からの不純物の拡散を防止するために下地絶縁膜２を介することが好適である。
【００２１】
（２）また、本発明は、上記（１）において、不透明導電膜６が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且つ、透明導電膜５が、ＩＴＯ，Ｉｎ₂Ｏ₃，ＳｎＯ₂，ＺｎＯ，ＣｄＯのいずれかであることを特徴とする。
【００２２】
この様に、ゲート電極７の上部を構成する不透明導電膜６としては、ＴＦＴのゲート電極７として実績のあるＡｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかが好適であり、また、ゲート電極７の下部を構成する透明導電膜５としては、不純物を活性化するために照射する光エネルギー８を透過することができ且つ優れた導電性を有するＩＴＯ，Ｉｎ₂Ｏ₃，ＳｎＯ₂，ＺｎＯ，ＣｄＯのいずれかが好適である。
【００２５】
また、本発明は、上記（１）において、多結晶半導体膜３として、非晶質半導体膜に光エネルギー８を照射することによって結晶化させた膜を用いた場合に適用することが望ましい。
【００２６】
上述のように、不純物の活性化工程がチャネル領域に悪影響を与えることがないので、多結晶半導体膜３の結晶性を、チャネル領域に好適な程度に予め光照射によって最適化することができる。
【００２７】
【発明の実施の形態】
ここで、図２乃至図４を参照して本発明の実施の形態のＴＦＴの製造工程を説明する。
図２（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、ＰＣＶＤ法を用いて下地絶縁膜となる厚さが、例えば、１００ｎｍのＳｉＯ₂膜１２、及び、厚さが、例えば、５０ｎｍのアモルファスシリコン膜１３を順次堆積させる。
【００２８】
図２（ｂ）参照
次いで、ＸｅＣｌエキシマレーザを用いてレーザ光１４をオーバラップさせながらスキャンニングしてレーザアニールすることによってアモルファスシリコン膜１３を結晶化し、チャネル領域にとって好適な結晶性を有する多結晶シリコン膜１５に変換する。
【００２９】
図２（ｃ）参照
次いで、多結晶化シリコン膜１５にドライ・エッチングを施すことによって島状の多結晶シリコンパターン１６としたのち、再びＰＣＶＤ法を用いて、全面に厚さが、例えば、１２０ｎｍのＳｉＯ₂膜を堆積させてゲート酸化膜１７とし、次いで、スパッタリング法によってゲート電極となる厚さが、例えば、３０ｎｍのＩＴＯ膜１８、３０ｎｍのＭｏ膜１９、及び、３００ｎｍのＡｌ膜２０を順次堆積させる。
この場合、ＩＴＯ膜１８上にＡｌ膜２０を直接設けた場合には、電気陰性度の関係で電池効果が生ずるので、Ｍｏ膜１９を介在させている。
【００３０】
図３（ｄ）参照
次いで、レジストパターン２１をマスクとして、リン酸、硝酸、酢酸からなるＨ₃ＰＯ₄系エッチャントを用いたウェット・エッチングを施すことによって、Ａｌ膜２０及びＭｏ膜１９を順次エッチングする。
なお、この場合、Ａｌ膜２０及びＭｏ膜１９を、レジストパターン２１の端部から０．６μｍ程度後退するように過剰エッチングする。
【００３１】
図３（ｅ）参照
次いで、レジストパターン２１をマスクとして、ＴＣＰ（ＴｒａｎｓｆｏｒｍｅｒＣｏｕｐｌｅｄＰｌａｓｍａ）法、即ち、上部コイルの形状に特徴のあるＩＣＰ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ）装置を用いたプラズマエッチング法を用いて、ＨＢｒを３００ｓｃｃｍ流して７ｍＴｏｒｒの圧力下で、基板温度を４０℃とした状態で、４ＭＨｚで６００Ｗのバイアス電圧を印加するとともに、１３．５６ＭＨｚで３ｋＷのトップ電力を印加することによってＩＴＯ膜１８をエッチングする。
なお、トップ電力とは、上部からプラズマを発生させるために印加する電力である。
【００３２】
図３（ｆ）参照
次いで、ＩＴＯ膜１８をマスクとして、ＣＨＦ₃をエッチングガスとするドライ・エッチングを施すことによってゲート酸化膜１７の露出部を除去したのち、Ａｌ膜２０／Ｍｏ膜１９をマスクとして多結晶シリコンパターン１６にＰイオン２２をイオン注入することによって、ｎ⁺型ソース・ドレイン領域２４を形成するとともに、Ａｌ膜２０／Ｍｏ膜１９と投影的に重ならないＩＴＯ膜１８の直下にｎ^-型ＬＤＤ領域２３を形成する。
【００３３】
図４（ｇ）参照
次いで、再び、ＸｅＣｌエキシマレーザを用いてレーザ光２５をオーバラップさせながらスキャンニングしてレーザアニールすることによって、注入したＰを活性化する。
このレーザアニール工程において、ｎ^-型ＬＤＤ領域２３にはＩＴＯ膜１８を介してレーザ光２５が照射されるので、ｎ^-型ＬＤＤ領域２３に注入されたＰも十分活性化される。
【００３４】
図４（ｈ）参照
次いで、全面に、エッチングストッパ層となるＳｉＯ₂膜２６及び層間絶縁膜の主要部となるＳｉＮ膜２６を順次堆積させたのち、ｎ⁺型ソース・ドレイン領域２４及びＡｌ膜２０に対するコンタクトホールを形成し、次いで、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極２８、及び、ゲート引出電極（図示せず）を形成することによってｎチャネル型ＴＦＴの基本構成が得られる。
【００３５】
この様に、本発明の実施の形態においては、ｎ^-型ＬＤＤ領域２３の形成予定領域に不純物を注入したのち、ＩＴＯ膜１８を介してレーザ光２５を照射してレーザアニールしているので、注入したＰを十分活性化することができ、それによって、ｏｎ時に十分低抵抗なｎ^-型ＬＤＤ領域２３とすることができるので、移動度が低下することがない。
【００３６】
また、Ａｌ膜２０がマスクとなって、チャネル領域にレーザ光２５が照射されることがないので、予め最適化したチャネル領域の結晶性が変化してＴＦＴの特性が低下することがない。
【００３７】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、ガラス基板上に下地絶縁膜を介してアモルファスシリコン膜を用いているが、下地絶縁膜は必ずしも必要はないものであり、特に、基板として、Ｎａイオンを含まない絶縁基板を用いた場合には、基板上に直接アモルファスシリコン膜を堆積させても良いものである。
【００３８】
また、上記の実施の形態においては、能動層を多結晶シリコンによって構成しているが、多結晶シリコンに限られるものではなく、多結晶シリコンゲルマニウムを用いても良いものであり、それによって、移動度を高めることが可能になる。
【００３９】
また、上記の実施の形態においては、アクティブマトリクス型液晶表示装置のＴＦＴ基板を前提として説明しているために、基板として透明なガラス基板を設けているが、本発明はアクティブマトリクス型液晶表示装置用のＴＦＴに限られるものではないので、基板は透明である必要はなく、かつ、ガラス基板である必要はない。
【００４０】
また、上記の実施の形態においては、ゲート電極の下部を構成する透明電極としてＩＴＯを用いているが、ＩＴＯに限られるものではなく、Ｉｎ₂Ｏ₃、ＳｎＯ₂、ＺｎＯ、ＣｄＯ等の他の透明導電膜を用いても良いものである。
【００４１】
また、上記の実施の形態においては、ＩＴＯ膜との間の電池効果の発生を抑制するために、ゲート電極の上部を構成する不透明電極としてＭｏ／Ａｌ積層膜を用いているが、透明電極の種類によってはＭｏ／Ａｌ積層膜に限られるものではなく、電気陰性度を考慮して電池効果が発生しないのであれば、Ａｌ，Ｔｉ，Ｃｒ，Ｍｏ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌを用いても良いものである。
【００４２】
また、上記の実施の形態においては、ｎチャネル型ＴＦＴとして説明しているが、ｎチャネル型ＴＦＴに限られるものではなく、ｐチャネル型ＴＦＴにも適用されることは言うまでもないことであり、さらには、相補型ＴＦＴにも適用されるものである。
【００４３】
また、上記の実施の形態においては、不純物の活性化工程において、エキシマレーザを用いたレーザアニールを用いているが、レーザアニールに限られるものではなく、フラッシュランプ等を用いたランプアニールを行っても良いものである。
【００４４】
【発明の効果】
本発明によれば、ゲート電極を幅広の透明導電膜と幅狭の不透明導電膜の積層構造によって構成することによって、ゲート電極の覆われたＬＤＤ領域を透明導電膜を介して光アニールすることが可能になり、それによって、チャネル領域の悪影響を与えることなくＬＤＤ領域に注入した不純物を十分活性化して薄膜半導体装置の動作特性を向上することができ、ひいては、アクティブマトリクス型液晶表示装置等の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の製造工程の説明図である。
【図５】従来のＴＦＴの途中までの製造工程の説明図である。
【図６】従来のＴＦＴの図５以降の製造工程の説明図である。
【符号の説明】
１絶縁基板
２下地絶縁膜
３多結晶半導体膜
４ゲート絶縁膜
５透明導電膜
６不透明導電膜
７ゲート電極
８光エネルギー
９ソース・ドレイン領域
１０低不純物濃度領域
１１ガラス基板
１２ＳｉＯ₂膜
１３アモルファスシリコン膜
１４レーザ光
１５多結晶シリコン膜
１６多結晶シリコンパターン
１７ゲート酸化膜
１８ＩＴＯ膜
１９Ｍｏ膜
２０Ａｌ膜
２１レジストパターン
２２Ｐイオン
２３ｎ^-型ＬＤＤ領域
２４ｎ⁺型ソース・ドレイン領域
２５レーザ光
２６ＳｉＯ₂膜
２７ＳｉＮ膜
２８ソース・ドレイン領域
３１ガラス基板
３２ＳｉＯ₂膜
３３アモルファスシリコン膜
３４レーザ光
３５多結晶シリコン膜
３６多結晶シリコンパターン
３７ゲート酸化膜
３８Ｍｏ膜
３９Ａｌ膜
４０レジストパターン
４１Ｐイオン
４２ｎ^-型ＬＤＤ領域
４３ｎ⁺型ソース・ドレイン領域
４４レーザ光[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a thin film semiconductor equipment, in particular, to a GOLD (Gate Overlaped Lightly doped Drain) type method for producing a thin film semiconductor equipment characterized by the laminated film structure of the gate electrode in the TFT.
[0002]
[Prior art]
Conventionally, since liquid crystal display devices are small, light, and have low power consumption, they have been used for OA terminals, projectors, etc., or have been used for small liquid crystal televisions, etc., taking advantage of portability. For a quality liquid crystal display device, an active matrix liquid crystal display device in which an active element for switching is provided for each pixel is used.
[0003]
In such an active matrix type liquid crystal display device, the individual pixels in the display unit are operated by active elements such as TFTs, thereby completely eliminating non-selection crosstalk as in the case of a simple matrix type liquid crystal display device. And excellent display characteristics can be exhibited.
[0004]
In particular, active matrix liquid crystal display devices using TFTs have high driving capability as control elements, so they can be used in driver built-in liquid crystal display devices with built-in data drivers, gate bus lines, etc., and high-resolution, high-definition liquid crystal display devices. Although polycrystalline silicon has higher mobility than amorphous silicon, it is suitable for high-speed operation and can form peripheral circuits at the same time. TFTs using polycrystalline silicon are used for liquid crystal display devices.
[0005]
Here, a conventional TFT manufacturing process will be described with reference to FIGS.
5A. First, an amorphous silicon film 33 having a thickness of, for example, 50 nm is formed on a glass substrate 31 through a SiO ₂ film 32 serving as a base insulating film by using a PCVD method (plasma CVD method). Deposit.
[0006]
Next, referring to FIG. 5B, an amorphous silicon film 33 is irradiated with laser light 34 using an excimer laser and laser annealing is performed to form a polycrystalline silicon film 35 having sufficient crystallinity to form a channel layer. Convert.
[0007]
Next, referring to FIG. 5C, a polycrystalline silicon film 35 is formed into a polycrystalline silicon pattern 36 having a predetermined shape by dry etching using a resist pattern (not shown) having a predetermined shape as a mask, and then again PCVD. A SiO ₂ film is deposited by the method to form a gate oxide film 37, and then a Mo film 38 and an Al film 39 to be a gate electrode are sequentially deposited by sputtering.
[0008]
Next, referring to FIG. 6D, the Al film 39 is etched by performing wet etching using an H ₃ PO ₄ etchant made of phosphoric acid, nitric acid, and acetic acid using the resist pattern 40 as a mask, and then CF ₄ + O _2. The Mo film 38 is etched by performing dry etching using an F-based gas comprising
In the wet etching process, the Al film 39 is excessively etched so as to recede from the end of the resist pattern 40 by about 0.6 to 1.0 μm.
[0009]
6E. Next, using the Mo film 38 as a mask, dry etching is performed to remove the exposed portion of the gate oxide film 37, and then P ions 41 are implanted to form n ⁺ type source / drain regions. 43 is formed.
In this case, since the Mo film 38 is thin, an area where the P ions 41 are implanted through the Mo film 38 becomes an n ⁻ type LDD (Lightly Doped Drain) area 42.
[0010]
Next, referring to FIG. 6F, the implanted impurity is activated by irradiating laser light 44 to the polycrystalline silicon pattern 36 into which the impurity has been implanted using an excimer laser and performing laser annealing.
[0011]
Although not shown in the drawings, an SiO ₂ film and an SiN film are sequentially deposited on the entire surface to form an interlayer insulating film. Next, after forming contact holes for the n-type source / drain regions 43 and the gate electrode, Ti , Al and Ti are sequentially deposited and patterned to form a source / drain electrode and a gate lead electrode (both not shown) having a Ti / Al / Ti structure, thereby obtaining the basic structure of the TFT.
[0012]
In a so-called GOLD type TFT in which such an n ⁻ type LDD region 42 is covered with a gate electrode, since the n ⁻ type LDD region 42 acts as a resistance region at the time of off, a low leakage current can be realized. When turned on, the n ⁻ -type LDD region 42 is effectively affected by the gate voltage and acts as a low-resistance channel region, so that the mobility does not decrease.
[0013]
[Problems to be solved by the invention]
However, in the conventional GOLD type TFT using the low-temperature polycrystalline silicon film, it is necessary to carry out annealing in order to activate the implanted impurities as described above, but directly under the Mo film 38 constituting the gate electrode. In the n ⁻ -type LDD region 42, the Mo film 38 reflects the laser beam 44 and cannot be activated sufficiently, and there is a problem that the resistance is too high and the mobility is suppressed.
[0014]
On the other hand, in thermal annealing, since a glass substrate is used, the upper limit temperature is limited, and it is difficult to sufficiently activate impurities.
[0015]
Further, when laser light is irradiated from the back surface of the glass substrate 31, the impurity implanted into the n ⁻ -type LDD region 42 can be activated. In this case, the laser light is also irradiated to the channel region. Thus, there is a problem that the crystallinity of the polycrystalline silicon pattern 36 optimized in the process of FIG.
[0016]
Therefore, an object of the present invention is to activate the impurities implanted in the LDD region immediately below the gate electrode without affecting the channel region.
[0017]
[Means for Solving the Problems]
Here, means for solving the problems in the present invention will be described with reference to FIG.
Refer to FIG. 1 (1) The present invention relates to a method of manufacturing a thin film semiconductor device in which at least a polycrystalline semiconductor film 3, a gate insulating film 4, and a gate electrode 7 are sequentially laminated on an insulating substrate 1, and the gate electrode 7 A transparent conductive film 5 having a low absorptance and reflectance with respect to light energy 8 irradiated when activating the impurities implanted into the source / drain regions 9 in order from the insulating film 4 side, and a width narrower than the transparent conductive film 5 and The step of forming the opaque conductive film 6 having a large absorption rate and reflectance with respect to the light energy 8 and the implantation of the impurity into the polycrystalline semiconductor film 3 using the opaque conductive film 6 as a mask make it possible to project the opaque conductive film 6 and the projection. Forming a low impurity concentration region 10 in the polycrystalline semiconductor film 3 directly below the transparent conductive film 5 that does not overlap, and irradiating light energy through the transparent conductive film 5 And a step of activating impurities in the pure substance concentration region 10 .
[0018]
By adopting such a configuration of the gate electrode 7, the impurity implanted into the polycrystalline semiconductor film 3 immediately below the region of the transparent conductive film 5 that does not overlap with the opaque conductive film 6 is sufficiently activated to reduce the low impurity concentration region. 10, that is, an LDD region, and a decrease in mobility in the low impurity concentration region 10 can be suppressed.
In particular, it is optimized in advance by irradiating light energy 8 through the transparent conductive film 5 and activating impurities implanted in the polycrystalline semiconductor film 3 immediately below the region that does not overlap with the opaque conductive film 6. It does not adversely affect a certain channel region.
[0019]
In the present invention, in the above (1), it is desirable that a transparent insulating substrate is used as the insulating substrate 1 and a polycrystalline silicon film is provided as the polycrystalline semiconductor film 3 through the base insulating film 2.
[0020]
As described above, the polycrystalline semiconductor film 3 is preferably a polycrystalline silicon film from which a polycrystalline film having excellent characteristics can be obtained, and in order to prevent diffusion of impurities from a transparent insulating substrate such as a glass substrate. It is preferable to pass through the base insulating film 2.
[0021]
(2) Further, according to the present invention, in the above (1), the opaque conductive film 6 is any one of Al, Mo, Ti, Cr, Mo / Al, Ti / Al, Cr / Al, and a transparent conductive film. The film 5 is any one of ITO, In ₂ O ₃ , SnO ₂ , ZnO, and CdO.
[0022]
As described above, the opaque conductive film 6 constituting the upper portion of the gate electrode 7 is any one of Al, Mo, Ti, Cr, Mo / Al, Ti / Al, and Cr / Al, which has a proven record as the gate electrode 7 of the TFT. The transparent conductive film 5 constituting the lower portion of the gate electrode 7 is made of ITO, In which can transmit light energy 8 irradiated for activating impurities and has excellent conductivity. Any of ₂ O ₃ , SnO ₂ , ZnO, and CdO is preferable.
[0025]
In addition, the present invention is preferably applied to the case where a film crystallized by irradiating the amorphous semiconductor film with light energy 8 is used as the polycrystalline semiconductor film 3 in ( 1 ).
[0026]
As described above, since the impurity activation process does not adversely affect the channel region, the crystallinity of the polycrystalline semiconductor film 3 can be optimized in advance by light irradiation to an extent suitable for the channel region.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Here, a manufacturing process of the TFT according to the embodiment of the present invention will be described with reference to FIGS.
2A. First, on a transparent glass substrate 11 having a thickness of, for example, 1.1 mm as a TFT substrate, SiO ₂ having a thickness of, for example, 100 nm as a base insulating film using the PCVD method. A film 12 and an amorphous silicon film 13 having a thickness of, for example, 50 nm are sequentially deposited.
[0028]
Next, referring to FIG. 2B, the amorphous silicon film 13 is crystallized by scanning and laser annealing using the XeCl excimer laser while overlapping the laser light 14, and having a crystallinity suitable for the channel region. The silicon film 15 is converted.
[0029]
Next, referring to FIG. 2C, after the polycrystalline silicon film 15 is dry-etched to form an island-shaped polycrystalline silicon pattern 16, the thickness is again increased to, for example, 120 nm using the PCVD method. The SiO ₂ film is deposited to form the gate oxide film 17, and then the ITO film 18 having a thickness of 30 nm, the Mo film 19 having a thickness of 30 nm, and the Al film 20 having a thickness of 300 nm are sequentially formed by sputtering. Deposit.
In this case, when the Al film 20 is directly provided on the ITO film 18, the battery effect is generated due to the electronegativity, so the Mo film 19 is interposed.
[0030]
Next, with reference to the resist pattern 21 as a mask, the Al film 20 and the Mo film 19 are sequentially etched by performing wet etching using an H ₃ PO ₄ etchant made of phosphoric acid, nitric acid, and acetic acid. To do.
In this case, the Al film 20 and the Mo film 19 are excessively etched so as to recede about 0.6 μm from the end of the resist pattern 21.
[0031]
Next, referring to FIG. 3E, using the resist pattern 21 as a mask, a TCP (Transformer Coupled Plasma) method, that is, a plasma etching method using an ICP (Inductively Coupled Plasma) device characterized by the shape of the upper coil is used. Etching the ITO film 18 by applying a bias voltage of 600 W at 4 MHz and a top power of 3 kW at 13.56 MHz with a substrate temperature of 40 ° C. under a flow of 300 sccm of HBr and a substrate temperature of 40 ° C. To do.
The top power is the power applied to generate plasma from the top.
[0032]
3F, the exposed portion of the gate oxide film 17 is removed by dry etching using the ITO film 18 as a mask and CHF ₃ as an etching gas, and then the Al film 20 / Mo film 19 is masked. As a result, n ⁺ -type source / drain regions 24 are formed by implanting P ions 22 into the polycrystalline silicon pattern 16, and the n film is formed immediately below the ITO film 18 that does not projectably overlap the Al film 20 / Mo film 19. ^A -type LDD region 23 is formed.
[0033]
Next, referring to FIG. 4G, the implanted P is activated by scanning and laser annealing using the XeCl excimer laser while overlapping the laser beam 25 again.
In this laser annealing step, the n ⁻ type LDD region 23 is irradiated with the laser light 25 through the ITO film 18, so that the P injected into the n ⁻ type LDD region 23 is also sufficiently activated.
[0034]
Next, after sequentially depositing an SiO ₂ film 26 as an etching stopper layer and an SiN film 26 as a main part of the interlayer insulating film on the entire surface, an n ⁺ type source / drain region 24 and an Al film are formed. Next, Ti, Al, and Ti are sequentially deposited on the entire surface and patterned to form a source / drain electrode 28 having a Ti / Al / Ti structure and a gate lead electrode (not shown). By doing so, the basic configuration of the n-channel TFT can be obtained.
[0035]
Thus, in the embodiment of the present invention, after the impurity is injected into the region where the n ⁻ -type LDD region 23 is to be formed, laser annealing is performed by irradiating the laser beam 25 through the ITO film 18. The implanted P can be sufficiently activated, whereby the n ⁻ -type LDD region 23 having a sufficiently low resistance when turned on can be obtained, so that the mobility does not decrease.
[0036]
In addition, since the Al film 20 is used as a mask and the channel region is not irradiated with the laser beam 25, the crystallinity of the channel region optimized in advance does not change and the TFT characteristics do not deteriorate.
[0037]
Although the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications can be made.
For example, in the above embodiment, an amorphous silicon film is used on a glass substrate with a base insulating film interposed therebetween. However, the base insulating film is not necessarily required, and particularly, the substrate contains Na ions. In the case where a non-insulating substrate is used, an amorphous silicon film may be deposited directly on the substrate.
[0038]
In the above embodiment, the active layer is made of polycrystalline silicon. However, the active layer is not limited to polycrystalline silicon, and polycrystalline silicon germanium may be used. It becomes possible to increase the degree.
[0039]
In the above-described embodiment, since the TFT substrate of the active matrix type liquid crystal display device is described as a premise, a transparent glass substrate is provided as the substrate. However, the present invention provides an active matrix type liquid crystal display device. Therefore, the substrate need not be transparent and need not be a glass substrate.
[0040]
In the above embodiment, ITO is used as the transparent electrode that forms the lower part of the gate electrode. However, the present invention is not limited to ITO, and other materials such as In ₂ O ₃ , SnO ₂ , ZnO, and CdO are used. A transparent conductive film may be used.
[0041]
In the above embodiment, the Mo / Al laminated film is used as the opaque electrode constituting the upper part of the gate electrode in order to suppress the battery effect between the ITO film and the transparent electrode. Depending on the type, it is not limited to the Mo / Al laminated film, and Al, Ti, Cr, Mo, Ti / Al, Cr / Al can be used if the battery effect does not occur in consideration of electronegativity. It ’s good.
[0042]
In the above-described embodiment, the description is made on the n-channel TFT. However, the present invention is not limited to the n-channel TFT, but can be applied to the p-channel TFT. Is also applied to complementary TFTs.
[0043]
In the above embodiment, laser annealing using an excimer laser is used in the impurity activation step. However, the present invention is not limited to laser annealing, and lamp annealing using a flash lamp or the like is performed. Is also good.
[0044]
【The invention's effect】
According to the present invention, the LDD region covered with the gate electrode can be optically annealed through the transparent conductive film by configuring the gate electrode with a laminated structure of a wide transparent conductive film and a narrow opaque conductive film. As a result, it is possible to sufficiently activate the impurities implanted into the LDD region without adversely affecting the channel region, thereby improving the operating characteristics of the thin film semiconductor device. As a result, the performance of the active matrix liquid crystal display device and the like can be improved. The place that contributes to improvement is great.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process up to the middle of the embodiment of the present invention.
FIG. 3 is an explanatory diagram of the manufacturing process up to the middle of FIG. 2 and subsequent steps of the embodiment of the present invention.
FIG. 4 is an explanatory diagram of the manufacturing process of FIG.
FIG. 5 is an explanatory diagram of a manufacturing process up to the middle of a conventional TFT.
FIG. 6 is an explanatory diagram of the manufacturing process of the conventional TFT from FIG. 5 onward.
[Explanation of symbols]
1 Insulating substrate 2 Underlying insulating film 3 Polycrystalline semiconductor film 4 Gate insulating film 5 Transparent conductive film 6 Opaque conductive film 7 Gate electrode 8 Light energy 9 Source / drain region 10 Low impurity concentration region 11 Glass substrate 12 SiO ₂ film 13 Amorphous silicon Film 14 Laser beam 15 Polycrystalline silicon film 16 Polycrystalline silicon pattern 17 Gate oxide film 18 ITO film 19 Mo film 20 Al film 21 Resist pattern 22 P ion 23 n ⁻ type LDD region 24 n ⁺ type source / drain region 25 Laser beam 26 SiO ₂ film 27 SiN film 28 Source / drain region 31 Glass substrate 32 SiO ₂ film 33 Amorphous silicon film 34 Laser light 35 Polycrystalline silicon film 36 Polycrystalline silicon pattern 37 Gate oxide film 38 Mo film 39 Al film 40 Resist pattern 41 P ion 42 n ^- type LD D region 43 n ⁺ -type source / drain region 44 Laser light

Claims

絶縁基板上に少なくとも多結晶半導体膜、ゲート絶縁膜、及び、ゲート電極を順に積層した薄膜半導体装置の製造方法において、前記ゲート電極を、前記ゲート絶縁膜側から順に不純物を活性化する際に照射する光エネルギーに対する吸収率及び反射率の小さな透明導電膜と、前記透明導電膜より幅が狭く且つ前記光エネルギーに対する吸収率及び反射率の大きな不透明導電膜とによって構成する工程と、
前記不透明導電膜をマスクとして、前記多結晶半導体膜に不純物を注入することによって、前記不透明導電膜と投影的に重ならない前記透明導電膜の直下の前記多結晶半導体膜に低不純物濃度領域を形成する工程と、
前記透明導電膜を介して光エネルギーを照射して前記低不純物濃度領域の不純物を活性化する工程と
を有することを特徴とする薄膜半導体装置の製造方法。 In a method of manufacturing a thin film semiconductor device in which at least a polycrystalline semiconductor film, a gate insulating film, and a gate electrode are sequentially stacked on an insulating substrate, the gate electrode is irradiated when impurities are activated sequentially from the gate insulating film side. A step of forming a transparent conductive film having a low absorptance and reflectance with respect to light energy, and a non-transparent conductive film having a narrower width than the transparent conductive film and a large absorption ratio and reflectance with respect to the light energy ;
By implanting impurities into the polycrystalline semiconductor film using the opaque conductive film as a mask, a low impurity concentration region is formed in the polycrystalline semiconductor film immediately below the transparent conductive film that does not projectably overlap the opaque conductive film And a process of
Irradiating light energy through the transparent conductive film to activate the impurities in the low impurity concentration region;
A method for manufacturing a thin film semiconductor device, comprising:

上記不透明導電膜が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且つ、上記透明導電膜が、ＩＴＯ，Ｉｎ_２Ｏ_３，ＳｎＯ_２，ＺｎＯ，ＣｄＯのいずれかであることを特徴とする請求項１記載の薄膜半導体装置の製造方法。 The opaque conductive film is any one of Al, Mo, Ti, Cr, Mo / Al, Ti / Al, and Cr / Al, and the transparent conductive film is ITO, In ₂ O ₃ , SnO ₂ , ZnO. 2. The method of manufacturing a thin film semiconductor device according to claim 1, wherein the method is any one of CdO and CdO .