JP3153203B2 - Active matrix type liquid crystal display - Google Patents
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Description
【0001】[0001]
【発明が属する技術分野】本明細書で開示する発明は、
結晶性珪素を用いた半導体装置で制御するアクティブマ
トリクス型液晶表示装置の構成に関する。特に、その画
素領域の構成に関する。TECHNICAL FIELD [0001] The invention disclosed in the present specification is:
The present invention relates to a structure of an active matrix liquid crystal display device controlled by a semiconductor device using crystalline silicon. In particular, it relates to the configuration of the pixel region.
【0002】[0002]
【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ(TFT)を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。2. Description of the Related Art Recently, a technique for manufacturing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. The reason is that the demand for the active matrix type liquid crystal display device has increased.
【0003】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数百万個もの各画素のそれぞ
れにTFTを配置し、各画素電極に出入りする電荷をT
FTのスイッチング機能により制御するものである。An active matrix type liquid crystal display device is
TFTs are arranged in each of the millions of pixels arranged in a matrix, and the charge flowing into and out of each pixel electrode is determined by T
It is controlled by the switching function of the FT.
【0004】各画素電極と対向電極との間には液晶が挟
み込まれ、一種のコンデンサーを形成している。従っ
て、TFTによりこのコンデンサーへの電荷の出入りを
制御することで液晶の電気光学特性を変化させ、液晶パ
ネルを透過する光を制御して画像表示を行うことが出来
る。A liquid crystal is sandwiched between each pixel electrode and a counter electrode to form a kind of capacitor. Therefore, by controlling the flow of charges into and out of the capacitor by the TFT, the electro-optical characteristics of the liquid crystal can be changed, and light transmitted through the liquid crystal panel can be controlled to display an image.
【0005】ここで、従来のアクティブマトリクス型液
晶表示装置における画素領域の構成図を図5に示す。図
5(A)に示す様に、ゲート線501とそれに平行に形
成された容量線502がデータ線503と格子状に交差
している。それらで囲まれた領域内には画素電極504
が配置されている。容量線502と画素電極504は第
1、第2の層間絶縁膜を介して立体的に重なり、保持容
量を形成している。Here, FIG. 5 shows a configuration diagram of a pixel region in a conventional active matrix type liquid crystal display device. As shown in FIG. 5A, a gate line 501 and a capacitor line 502 formed in parallel with the gate line 501 intersect with the data line 503 in a lattice pattern. A pixel electrode 504 is provided in a region surrounded by these.
Is arranged. The capacitor line 502 and the pixel electrode 504 are three-dimensionally overlapped via the first and second interlayer insulating films to form a storage capacitor.
【0006】なお、505で示されるのはTFTの活性
層を構成する半導体膜であり、506はデータ線とのコ
ンタクト部、507は画素電極とのコンタクト部であ
る。この時の等価回路は図6(A)の様になっている。Reference numeral 505 denotes a semiconductor film constituting an active layer of the TFT, 506 denotes a contact portion with a data line, and 507 denotes a contact portion with a pixel electrode. The equivalent circuit at this time is as shown in FIG.
【0007】ところで、図5(A)に示す様にこれまで
はゲート線501およびデータ線503で囲まれた領域
と画素電極504は立体的に重ならないような構造とし
ていた。これは、画素電極が層間絶縁膜を介してデータ
線やゲート線と立体的に重なる構造とすると、その間に
寄生容量が発生して液晶表示の動作速度を落としてしま
うためである。By the way, as shown in FIG. 5A, the structure surrounded by the gate line 501 and the data line 503 and the pixel electrode 504 have not been three-dimensionally overlapped. This is because, if the pixel electrode has a structure in which the data line and the gate line are three-dimensionally overlapped with the interlayer insulating film interposed therebetween, a parasitic capacitance is generated therebetween, thereby lowering the operation speed of the liquid crystal display.
【0008】しかし、上記のような構造とするとデータ
線やゲート線と画素電極との間には図5(A)に示すよ
うなすきま部分508が生じてしまう。このすきま部分
508は画素電極の縁部分に当たるため電界が乱れて画
像表示がぼやけるといった問題を持つ。また、すきま部
分508から漏れた光が鮮明な画像表示をぼかす原因と
なる。However, with the above-described structure, a gap portion 508 as shown in FIG. 5A occurs between the data line or the gate line and the pixel electrode. Since the gap portion 508 hits the edge portion of the pixel electrode, the electric field is disturbed and the image display is blurred. In addition, light leaked from the gap portion 508 causes a clear image display to be blurred.
【0009】また、TFTの活性層を構成する半導体膜
505に光が照射されると、光励起現象が発生してリー
ク電流が増加するという問題が生じる。Further, when the semiconductor film 505 constituting the active layer of the TFT is irradiated with light, there arises a problem that a photo-excitation phenomenon occurs and a leak current increases.
【0010】そこで、図5(B)に示す様に、すきま部
分やTFTの設置箇所等の画像表示を行う必要箇所以外
をブラックマトリクス509で遮光して視野に入らない
ようにする構成が一般的である。ブラックマトリクス5
09としては、クロム(Cr)やチタン(Ti)等がよ
く用いられる。Therefore, as shown in FIG. 5B, a configuration is generally adopted in which a portion other than a portion required to display an image, such as a clearance portion or a TFT installation portion, is shielded by a black matrix 509 so as not to enter a visual field. It is. Black matrix 5
As 09, chromium (Cr), titanium (Ti), or the like is often used.
【0011】この構成ではブラックマトリクス509を
設けるが故に画像表示可能な領域10が内側にせばめら
れてしまうことになる。即ち、ゲート線501およびデ
ータ線503で囲まれた領域を最大限に有効利用するこ
とが出来ない。また、容量線502はゲート線501と
同じ物質で形成されるため、遮光性を有する場合がほと
んどである。In this configuration, since the black matrix 509 is provided, the image display area 10 is fitted inside. That is, the area surrounded by the gate line 501 and the data line 503 cannot be effectively used to the maximum. In addition, since the capacitor line 502 is formed using the same material as the gate line 501, the capacitor line 502 has light shielding properties in most cases.
【0012】従って、容量線502およびブラックマト
リクス509を設けることで画像表示可能な領域510
は必要以上に狭くなり、開口率を上げるうえで大きな障
害となっている。Accordingly, by providing the capacitance line 502 and the black matrix 509, an image display area 510 is provided.
Becomes narrower than necessary, which is a major obstacle in increasing the aperture ratio.
【0013】[0013]
【発明が解決しようとする課題】本明細書で開示する発
明は、上記従来の問題点を解決するための技術を提供す
るものである。即ち、容量線やブラックマトリクスとい
った液晶パネルの開口率を上げるうえで障害となるもの
を使用せず、高開口率を実現する技術を提供することを
課題とする。The invention disclosed in this specification provides a technique for solving the above-mentioned conventional problems. That is, it is an object of the present invention to provide a technique for realizing a high aperture ratio without using an obstacle such as a capacitance line or a black matrix that increases the aperture ratio of a liquid crystal panel.
【0014】[0014]
【課題を解決するための手段】本明細書で開示する第1
の発明の構成は、遮光性を有した配線と、前記配線を陽
極酸化して得られた陽極酸化膜と、前記陽極酸化膜に接
して前記配線と重なるように形成された画素電極と、を
有することを特徴とする。The first aspect disclosed in the present specification is described below.
The configuration of the invention of the present invention comprises a light-shielding wiring, an anodized film obtained by anodizing the wiring, and a pixel electrode formed in contact with the anodized film and overlapped with the wiring. It is characterized by having.
【0015】また、第2の発明の構成は、遮光性を有し
た配線と、前記配線を陽極酸化して得られた陽極酸化膜
と、前記陽極酸化膜の上に形成された層間絶縁膜と、前
記層間絶縁膜に形成された開孔と、前記層間絶縁膜及び
前記開孔を覆って形成された画素電極と、を有し、前記
画素電極は前記陽極酸化膜に接して前記配線と重なるよ
うに形成されていることを特徴とする。Further, according to a second aspect of the present invention, a wiring having a light shielding property, an anodic oxide film obtained by anodizing the wiring, and an interlayer insulating film formed on the anodic oxide film are provided. An opening formed in the interlayer insulating film, and a pixel electrode formed to cover the interlayer insulating film and the opening, wherein the pixel electrode is in contact with the anodic oxide film and overlaps the wiring. It is characterized by being formed as follows.
【0016】上記構成でなる本発明の概略を図1の模式
図を用いて説明する。図1において、101で示される
のがゲート電極から延在するゲート線、102がTFT
のソース領域と接続する配線電極から延在するデータ線
である。また、103の太線で示されるのがITO等の
透明導電性膜でなる画素電極である。An outline of the present invention having the above configuration will be described with reference to the schematic diagram of FIG. In FIG. 1, reference numeral 101 denotes a gate line extending from a gate electrode, and reference numeral 102 denotes a TFT.
Is a data line extending from a wiring electrode connected to the source region of FIG. Also, a bold line 103 indicates a pixel electrode made of a transparent conductive film such as ITO.
【0017】第1の発明の主旨は、ゲート線101と画
素電極103とを利用して保持容量104を形成するこ
とである。ただし、ある一つの画素に注目した時、その
画素の保持容量を形成するゲート線が上からN本目のゲ
ート線である時、その保持容量を形成する画素電極はN
+1本目のゲート線により制御される画素TFTによっ
て電圧を印加される。The gist of the first invention is to form a storage capacitor 104 using the gate line 101 and the pixel electrode 103. However, when attention is paid to a certain pixel, when the gate line forming the storage capacitance of the pixel is the Nth gate line from the top, the pixel electrode forming the storage capacitance is N
A voltage is applied by a pixel TFT controlled by the (+1) th gate line.
【0018】上記構成とすると、保持容量にデータが書
き込まれる時はその保持容量を形成するゲート線の走査
が終了しているので、保持容量の電圧レベルがゲート電
圧の変化に引っ張られて降下するのを防ぐことが出来
る。With the above configuration, when data is written in the storage capacitor, the scanning of the gate line forming the storage capacitor has been completed, so that the voltage level of the storage capacitor drops due to the change in the gate voltage. Can be prevented.
【0019】また、本来ゲート線101と画素電極10
3との間には第1、第2の層間絶縁膜が存在する。しか
しながら、本発明では画素電極103を成膜する前に、
予め保持容量104となる領域を選択的にエッチングし
てある。そのため、保持容量104はゲート線101と
画素電極103との間に陽極酸化膜と第1の層間絶縁膜
との積層膜、または陽極酸化膜のみを有した構造となっ
ている。Also, the gate line 101 and the pixel electrode 10
3, there are first and second interlayer insulating films. However, in the present invention, before forming the pixel electrode 103,
A region to be the storage capacitor 104 has been selectively etched in advance. Therefore, the storage capacitor 104 has a structure in which a stacked film of the anodic oxide film and the first interlayer insulating film or only the anodic oxide film is provided between the gate line 101 and the pixel electrode 103.
【0020】そのため、第1の層間絶縁膜はできる限り
比誘電率の高い材料を用いるのが望ましい。なぜなら
ば、比誘電率が高い程、保持容量のキャパシティーを稼
ぐことが出来るからである。また、第1の層間絶縁膜の
膜厚をできる限り薄くすることで同様の効果を得ること
が出来る。Therefore, it is desirable that the first interlayer insulating film be made of a material having a relative dielectric constant as high as possible. This is because the higher the relative permittivity, the more the capacity of the storage capacitor can be obtained. The same effect can be obtained by making the thickness of the first interlayer insulating film as thin as possible.
【0021】次に、第2の発明の主旨は、図1に示す様
に画素電極103の縁がゲート線101およびデータ線
102の上に重なるようにすることである。即ち、ゲー
ト線101やデータ線102をブラックマトリクスとし
て代用することになる。Next, the gist of the second invention is to make the edge of the pixel electrode 103 overlap the gate line 101 and the data line 102 as shown in FIG. That is, the gate lines 101 and the data lines 102 are used as black matrices.
【0022】この場合、問題となるのは画素電極103
とゲート線101またはデータ線102との間で形成さ
れる寄生容量である。しかしながら、本発明においては
第2の層間絶縁膜として低い比誘電率を持つ有機性樹脂
材料や無機性材料を用いるため、寄生容量を極力小さく
することが出来る。In this case, the problem is that the pixel electrode 103
And a parasitic capacitance formed between the gate line 101 and the data line 102. However, in the present invention, since an organic resin material or an inorganic material having a low dielectric constant is used as the second interlayer insulating film, the parasitic capacitance can be reduced as much as possible.
【0023】さらに、有機性樹脂材料や無機性材料を1
〜5μm程度に膜厚を稼いで成膜するため、寄生容量を
無視しうるレベルに抑えることが可能である。Further, an organic resin material or an inorganic material is
Since the film is formed while increasing the film thickness to about 5 μm, the parasitic capacitance can be suppressed to a negligible level.
【0024】以上の様に、本発明の必要条件としては陽
極酸化膜および第1の層間絶縁膜の比誘電率は第2の層
間絶縁膜の比誘電率よりも高いことが挙げられる。望ま
しくは、第1の層間絶縁膜は比誘電率のできるだけ高い
材料、第2の層間絶縁膜は比誘電率のできるだけ低い材
料を用いると良い。As described above, a necessary condition of the present invention is that the relative dielectric constant of the anodic oxide film and the first interlayer insulating film is higher than that of the second interlayer insulating film. Desirably, the first interlayer insulating film is made of a material having a relative dielectric constant as high as possible, and the second interlayer insulating film is made of a material having a relative dielectric constant as low as possible.
【0025】なお、図1で示す構成の画素領域の等価回
路は図6(B)で示される構成となる。The equivalent circuit of the pixel region having the structure shown in FIG. 1 has the structure shown in FIG.
【0026】また、図1に示す様に配線電極および該配
線電極から延在するデータ線の形成と同時に、少なくと
もチャネルを形成する領域を遮光する遮光膜105を設
けることで半導体層の光励起を防ぐことが出来る。Further, as shown in FIG. 1, at the same time as the formation of the wiring electrode and the data line extending from the wiring electrode, a light-shielding film 105 for shielding at least a region where a channel is formed is provided to prevent photoexcitation of the semiconductor layer. I can do it.
【0027】上記構成でなる発明について、以下に記載
する実施例でもって詳細な説明を行うこととする。The invention having the above-described configuration will be described in detail with reference to the embodiments described below.
【実施例】〔実施例1〕本実施例では、本発明を利用し
て図1で示した構成を有する画素領域を形成する例を示
す。具体的にはゲート線とデータ線でもってブラックマ
トリクスを代用する技術と、ゲート線でもって容量線を
代用する技術の詳細な説明を行なうこととする。[Embodiment 1] In this embodiment, an example in which a pixel region having the structure shown in FIG. 1 is formed using the present invention will be described. More specifically, a technique of substituting a black matrix with a gate line and a data line and a technique of substituting a capacitor line with a gate line will be described in detail.
【0028】図3に示すのは、図1で示した画素領域を
構成する画素TFTの作製工程図である。まず、表面に
下地膜として2000Åの絶縁膜を有したガラス基板301
の上に、図示しない非晶質珪素膜500 Åの厚さに成膜す
る。絶縁膜は酸化珪素(SiO2)、酸化窒化珪素(S
iOXNY)、窒化珪素膜(SiN)等をプラズマCV
D法や減圧熱CVD法により成膜すれば良い。FIG. 3 is a process chart for manufacturing a pixel TFT constituting the pixel region shown in FIG. First, a glass substrate 301 having a 2000-mm insulating film as a base film on the surface.
Is formed to a thickness of an amorphous silicon film 500 (not shown). The insulating film is made of silicon oxide (SiO2), silicon oxynitride (S
iOXNY), silicon nitride film (SiN), etc.
The film may be formed by the method D or the low pressure thermal CVD method.
【0029】次に、この図示しない非晶質珪素膜を加熱
またはレーザーアニール、もしくは両者を併用するなど
の手段により結晶化する。また、結晶化の際、結晶化を
助長する金属元素を添加すると効果的である。Next, the amorphous silicon film (not shown) is crystallized by means such as heating, laser annealing, or a combination of both. It is effective to add a metal element that promotes crystallization during crystallization.
【0030】結晶化が終了したら、得られた図示しない
結晶性珪素膜をパターニングして島状半導体層302を
形成する。島状半導体層302を形成したら、後にゲー
ト絶縁膜として機能する酸化珪素膜303を1500Åの厚
さに成膜する。勿論、酸化窒化珪素膜や窒化珪素膜であ
っても良い。After the crystallization is completed, the obtained crystalline silicon film (not shown) is patterned to form an island-shaped semiconductor layer 302. After the island-shaped semiconductor layer 302 is formed, a silicon oxide film 303 functioning as a gate insulating film is formed to a thickness of 1500 ° later. Of course, a silicon oxynitride film or a silicon nitride film may be used.
【0031】次に、遮光性を有した導電性被膜304を
3000Åの厚さに成膜する。本実施例では、0.2 wt%の
スカンジウムを含有したアルミニウム膜を用いる。スカ
ンジウムは加熱処理等の際にアルミニウム表面に発生す
るヒロックやウィスカーといった突起物を抑える効果を
持つ。このアルミニウム膜304は後にゲート電極とし
て機能する。Next, a conductive film 304 having a light-shielding property is formed.
Deposit a film to a thickness of 3000 mm. In this embodiment, an aluminum film containing 0.2 wt% of scandium is used. Scandium has an effect of suppressing protrusions such as hillocks and whiskers generated on the aluminum surface during heat treatment or the like. This aluminum film 304 functions as a gate electrode later.
【0032】こうして、図3(A)の状態が得られる。
図3(A)の状態が得られたら、電解溶液中でアルミニ
ウム膜304を陽極として陽極酸化を行う。電解溶液と
しては、3%の酒石酸のエチレングリコール溶液をアン
モニア水で中和して、PH=6.92に調整したものを
使用する。また、白金を陰極として化成電流5mA、到
達電圧10Vとして処理する。Thus, the state shown in FIG. 3A is obtained.
When the state shown in FIG. 3A is obtained, anodization is performed in an electrolytic solution using the aluminum film 304 as an anode. As the electrolytic solution, a solution obtained by neutralizing a 3% solution of tartaric acid in ethylene glycol with aqueous ammonia to adjust the pH to 6.92 is used. The treatment is performed using platinum as a cathode with a formation current of 5 mA and a reaching voltage of 10 V.
【0033】こうして形成される図示しない薄く緻密な
陽極酸化膜は、アルミニウム膜304をパターニングす
る際にフォトレジストとの密着性を高める効果がある。
また、電圧印加時間を制御することで膜厚を制御でき
る。The thus formed thin and dense anodic oxide film (not shown) has an effect of improving the adhesion to the photoresist when patterning the aluminum film 304.
Further, the film thickness can be controlled by controlling the voltage application time.
【0034】次に、アルミニウム膜304をパターニン
グして、図示しないゲート電極を形成する。ただし、実
質的にゲート電極として機能するのは最終的に残存する
内部の一部分である。Next, the aluminum film 304 is patterned to form a gate electrode (not shown). However, the part that actually functions as the gate electrode is a part of the inner part that finally remains.
【0035】次に、2度目の陽極酸化を行い、多孔質の
陽極酸化膜305を形成する。電解溶液は3%のシュウ
酸水溶液とし、白金を陰極として化成電流2〜3mA、
到達電圧8Vとして処理する。Next, a second anodic oxidation is performed to form a porous anodic oxide film 305. The electrolytic solution is a 3% oxalic acid aqueous solution, and a formation current is 2-3 mA using platinum as a cathode.
The processing is performed with a reaching voltage of 8V.
【0036】この時陽極酸化は基板に対して平行な方向
に進行する。また、電圧印加時間を制御することで多孔
質の陽極酸化膜305の長さを制御できる。At this time, the anodic oxidation proceeds in a direction parallel to the substrate. Further, the length of the porous anodic oxide film 305 can be controlled by controlling the voltage application time.
【0037】さらに、アルミニウム膜のパターニングに
使用した図示しないフォトレジストを専用の剥離液で除
去した後、3度目の陽極酸化を行い、図3(B)の状態
を得る。Further, after removing the photoresist (not shown) used for patterning the aluminum film with a dedicated stripper, the third anodization is performed to obtain the state shown in FIG. 3B.
【0038】この陽極酸化には、電解溶液は3%の酒石
酸のエチレングリコール溶液をアンモニア水で中和し
て、PH=6.92に調整したものを使用する。そし
て、白金を陰極として化成電流5〜6mA、到達電圧1
00Vとして処理する。For the anodic oxidation, an electrolytic solution prepared by neutralizing a 3% solution of tartaric acid in ethylene glycol with aqueous ammonia and adjusting the pH to 6.92 is used. Then, using platinum as a cathode, a formation current of 5 to 6 mA and an ultimate voltage of 1
Process as 00V.
【0039】この際形成される陽極酸化膜306は、非
常に緻密、かつ、強固である。そのため、ド−ピング工
程などの後工程で生じるダメージや熱からゲート電極3
07を保護する効果を持つ。The anodic oxide film 306 formed at this time is very dense and strong. Therefore, the gate electrode 3 is not damaged due to damage or heat generated in a later process such as a doping process.
07 is protected.
【0040】また、強固な陽極酸化膜306はエッチン
グされにくいため、コンタクトホール開孔の際にエッチ
ング時間が長くなる問題がある。そのため、1000Å以下
の厚さにするのが望ましい。Further, since the strong anodic oxide film 306 is hard to be etched, there is a problem that the etching time is long when a contact hole is opened. Therefore, it is desirable that the thickness be 1000 mm or less.
【0041】次に、多孔質の陽極酸化膜305およびゲ
ート電極307をマスクとして酸化珪素膜303をドラ
イエッチングし、ゲート絶縁膜308を形成する。Next, the silicon oxide film 303 is dry-etched using the porous anodic oxide film 305 and the gate electrode 307 as a mask to form a gate insulating film 308.
【0042】次いで、イオンドーピング法により、島状
半導体層302に不純物を注入する。例えば、Nチャネ
ル型TFTを作製するならば、不純物としてP+イオン
を、Pチャネル型TFTを作製するならば、不純物とし
てB+イオンを注入すれば良い。Next, impurities are implanted into the island-shaped semiconductor layer 302 by an ion doping method. For example, if an N-channel TFT is manufactured, P + ions may be implanted as impurities, and if a P-channel TFT is manufactured, B + ions may be implanted as impurities.
【0043】まず、図3(B)の状態で1度目のイオン
ドーピングを行う。なお、本実施例ではP+イオンの注
入を加速電圧90kV、ドーズ量3×1013原子/c
m2で行う。First, the first ion doping is performed in the state shown in FIG. In this embodiment, the implantation of P + ions is performed at an acceleration voltage of 90 kV and a dose of 3 × 10 13 atoms / c.
m2.
【0044】すると、ゲイト電極307、多孔質の陽極
酸化膜305がマスクとなり、後にソース/ドレインと
なる領域309、310が自己整合的に形成される。
(図3(C))Then, the gate electrode 307 and the porous anodic oxide film 305 serve as a mask, and regions 309 and 310 which will later become the source / drain are formed in a self-aligned manner.
(FIG. 3 (C))
【0045】次に、図3(C)に示す様に、多孔質の陽
極酸化膜305を除去して、2度目のドーピングを行
う。なお、2度目のP+イオンの注入は加速電圧10k
V、ドーズ量5 ×1014原子/cm2で行う。Next, as shown in FIG. 3C, the porous anodic oxide film 305 is removed, and a second doping is performed. The second P + ion implantation was performed at an acceleration voltage of 10 k.
V, at a dose of 5 × 10 14 atoms / cm 2.
【0046】すると、ゲイト電極307がマスクとな
り、ソース領域309、ドレイン領域310と比較して
不純物濃度の低い、低濃度不純物領域311、312が
自己整合的に形成される。Then, low concentration impurity regions 311 and 312 having a lower impurity concentration than source region 309 and drain region 310 are formed in a self-aligned manner with gate electrode 307 serving as a mask.
【0047】同時に、ゲイト電極307の直下は不純物
が全く注入されないため、TFTのチャネルとして機能
する領域313が自己整合的に形成される。At the same time, since no impurity is implanted immediately below the gate electrode 307, a region 313 functioning as a TFT channel is formed in a self-aligned manner.
【0048】このようにして形成される低濃度不純物領
域(またはLDD領域)312は、チャネル領域313
とドレイン領域310との間に高電界が形成されるのを
抑制する効果を持つ。The low concentration impurity region (or LDD region) 312 thus formed is
Has an effect of suppressing the formation of a high electric field between the gate electrode and the drain region 310.
【0049】次いで、KrFエキシマレーザーを200 〜
300mJ/cm2のエネルギー密度で照射することによって、
イオン注入されたP+イオンの活性化を行なう。なお、
活性化は300 〜450 ℃2hr の熱アニールによっても良い
し、レーザーアニールと熱アニールとを併用しても良
い。Next, a KrF excimer laser was used for 200 to
By irradiating with an energy density of 300 mJ / cm2,
Activation of the ion-implanted P + ions is performed. In addition,
Activation may be performed by thermal annealing at 300 to 450 ° C. for 2 hours, or laser annealing and thermal annealing may be used in combination.
【0050】次に、第1の層間絶縁膜314をプラズマ
CVD法により成膜する。層間絶縁膜314としては、
酸化珪素膜、酸化窒化珪素膜、窒化珪素膜等を用いるこ
とができる。この第1の層間絶縁膜314は図1におい
て保持容量104の絶縁層となるため、できるだけ比誘
電率の高い絶縁膜を用いることが望ましい。そのため、
本実施例では比誘電率が約7である窒化珪素膜を用い
る。また、その膜厚は1000Å程度に薄くすることで容量
を稼ぐことが可能である。Next, a first interlayer insulating film 314 is formed by a plasma CVD method. As the interlayer insulating film 314,
A silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like can be used. Since the first interlayer insulating film 314 serves as an insulating layer of the storage capacitor 104 in FIG. 1, it is preferable to use an insulating film having a relative dielectric constant as high as possible. for that reason,
In this embodiment, a silicon nitride film having a relative dielectric constant of about 7 is used. In addition, it is possible to increase the capacity by reducing the film thickness to about 1000 °.
【0051】第1の層間絶縁膜314を成膜したら、ソ
ース領域309にコンタクトホールを形成して、図示し
ないアルミニウム膜を3000Åの厚さに成膜する。次い
で、図示しないアルミニウム膜をパターニングして、ソ
ース電極315と遮光膜316を形成する。遮光膜31
6は、チャネル領域313の周辺部に光が照射されてキ
ャリアが励起するのを防ぐ役割を担う。(図3(D))After forming the first interlayer insulating film 314, a contact hole is formed in the source region 309, and an aluminum film (not shown) is formed to a thickness of 3000 °. Next, a source electrode 315 and a light shielding film 316 are formed by patterning an aluminum film (not shown). Light shielding film 31
Reference numeral 6 plays a role in preventing light from being irradiated to the periphery of the channel region 313 to excite carriers. (FIG. 3 (D))
【0052】次に、ソース電極315、遮光膜316を
覆って第2の層間絶縁膜317を1〜5μmの厚さに成
膜する。この第2の層間絶縁膜317は有機性樹脂材料
や無機性材料を用いることが出来るが、本実施例では有
機性樹脂材料としてポリイミドを用いる。Next, a second interlayer insulating film 317 is formed to a thickness of 1 to 5 μm so as to cover the source electrode 315 and the light shielding film 316. The second interlayer insulating film 317 can be made of an organic resin material or an inorganic material. In this embodiment, polyimide is used as the organic resin material.
【0053】そして、第2の層間絶縁膜317をパター
ニングして、保持容量を形成するための開孔をゲート線
上に形成した後、透明導電性膜でなる画素電極318を
形成する。(図3(E))Then, after patterning the second interlayer insulating film 317 to form an opening for forming a storage capacitor on the gate line, a pixel electrode 318 made of a transparent conductive film is formed. (FIG. 3 (E))
【0054】本発明において、図1のようにゲート線1
01やデータ線102で構成される配線をブラックマト
リクスとして活用すると、画素電極と配線との間の寄生
容量が問題となる。しかしながら、樹脂材料は比誘電率
が2.8 〜3.4 であり、窒化珪素膜等の珪化膜と比較して
低く、さらに容易に膜厚を稼ぐことができるため、寄生
容量を問題ないレベルとすることが可能である。In the present invention, as shown in FIG.
When a wiring composed of the data line 01 and the data line 102 is used as a black matrix, a parasitic capacitance between the pixel electrode and the wiring becomes a problem. However, the relative permittivity of the resin material is 2.8 to 3.4, which is lower than that of a silicide film such as a silicon nitride film, and the film thickness can be easily increased. It is possible.
【0055】また、樹脂材料317の表面は優れた平坦
性を示すため、その上に形成された画素電極318も良
好な平坦性を示し、セル組みの際のラビング不良や液晶
への印加電界の乱れをなくすことが出来る。Further, since the surface of the resin material 317 exhibits excellent flatness, the pixel electrode 318 formed thereon also exhibits excellent flatness. Disturbance can be eliminated.
【0056】このようにして、図3(E)に示すような
構造の画素TFTが作製される。また、本実施例では説
明していないが、同一基板上に駆動回路を組み込む場合
はドライバーTFTと画素TFTを同時に作製すること
になる。Thus, a pixel TFT having a structure as shown in FIG. 3E is manufactured. Although not described in this embodiment, when a driving circuit is incorporated on the same substrate, a driver TFT and a pixel TFT are manufactured at the same time.
【0057】ドライバーTFTは、基本的に画素TFT
と同じ工程で作製される。ただし、画素電極は必要な
く、図3(D)においてソース電極315、遮光膜31
6を形成すると同時にドレイン電極を形成することで完
成することになる。The driver TFT is basically a pixel TFT.
It is manufactured in the same process as the above. However, a pixel electrode is not required, and the source electrode 315 and the light shielding film 31 in FIG.
This is completed by forming a drain electrode at the same time as forming 6.
【0058】ここで、図1においてA−Bで示した線で
保持容量104を分断した断面図を図4に示す。図4
(A)において、401はゲート絶縁膜、402はゲー
ト電極から延在するゲート線、403は陽極酸化膜であ
る。Here, FIG. 4 is a cross-sectional view in which the storage capacitor 104 is divided by a line indicated by AB in FIG. FIG.
3A, reference numeral 401 denotes a gate insulating film, 402 denotes a gate line extending from a gate electrode, and 403 denotes an anodized film.
【0059】図4(A)に示す様に、第1の層間絶縁膜
404は膜厚が1000Å程度と薄く、かつ、高比誘電率で
あるので画素電極405とゲート線402との間に保持
容量として機能しうるコンデンサーを形成する。なお、
406で示されるのは、隣接する別の画素の画素電極端
である。As shown in FIG. 4A, the first interlayer insulating film 404 is as thin as about 1000 ° and has a high relative dielectric constant, so that it is held between the pixel electrode 405 and the gate line 402. A capacitor that can function as a capacitor is formed. In addition,
Reference numeral 406 denotes a pixel electrode end of another adjacent pixel.
【0060】また、画素電極405、406はゲート線
402と立体的に重なるため、ゲート線402にブラッ
クマトリクスと同等の効果を付与することが出来る。こ
の場合、樹脂材料でなる第2の層間絶縁膜407は膜厚
が1〜5μmと厚く、かつ、低比誘電率であるので透明
電極405とゲート線402との間に形成される寄生容
量の影響は無視することが出来る。Further, since the pixel electrodes 405 and 406 are three-dimensionally overlapped with the gate line 402, the same effect as the black matrix can be given to the gate line 402. In this case, the second interlayer insulating film 407 made of a resin material is as thick as 1 to 5 μm and has a low relative dielectric constant, so that the parasitic capacitance formed between the transparent electrode 405 and the gate line 402 is reduced. The effects can be ignored.
【0061】また、図4(B)に示す様に、保持容量の
絶縁層として陽極酸化膜のみを用いた構造とすることも
可能である。この時、保持容量の厚さを500 〜1000Å程
度まで薄くすることが出来る。Further, as shown in FIG. 4B, a structure using only the anodic oxide film as the insulating layer of the storage capacitor can be used. At this time, the thickness of the storage capacitor can be reduced to about 500 to 1000 mm.
【0062】以上に示したように、第1の層間絶縁層と
して薄い高比誘電率の材料を用い、第2の層間絶縁膜と
して厚い低誘電率の材料を用いることが本発明の必要条
件である。As described above, it is a necessary condition of the present invention that a thin high dielectric constant material is used for the first interlayer insulating layer and a thick low dielectric constant material is used for the second interlayer insulating film. is there.
【0063】この条件を満たすことで、ゲート線を従来
の容量線として代用することと、ゲート線およびデータ
線を従来のブラックマトリクスとして代用することが出
来る。即ち、アクティブマトリクス型液晶表示装置にお
いて高い開口率を実現することが可能となる。 〔実施例2〕本実施例では、実施例1の島状半導体層の
形状を変化させた例を説明する。画素TFTやドライバ
TFTの作製工程は既に実施例1で詳細に説明したので
ここでは省略する。By satisfying this condition, the gate line can be used as a conventional capacitance line and the gate line and data line can be used as a conventional black matrix. That is, a high aperture ratio can be realized in an active matrix liquid crystal display device. [Embodiment 2] In this embodiment, an example in which the shape of the island-shaped semiconductor layer of Embodiment 1 is changed will be described. The manufacturing steps of the pixel TFT and the driver TFT have already been described in detail in the first embodiment, and a description thereof will be omitted.
【0064】図2において、201で示されるのがゲー
ト線、202がデータ線、203が活性層を構成する島
状半導体層である。図2が示す通り、ゲート線201は
そのままゲート電極として機能する。In FIG. 2, reference numeral 201 denotes a gate line, 202 denotes a data line, and 203 denotes an island-like semiconductor layer constituting an active layer. As shown in FIG. 2, the gate line 201 functions as a gate electrode as it is.
【0065】本実施例の特徴は、島状半導体層203が
完全にゲート線201およびデータ線202によって遮
光される点である。このため、画像表示領域には画素電
極204とのコンタクト部分のみが突出する構成とな
る。従って、実施例1で必要であったアルミニウム膜で
なる遮光膜316を設ける必要もない。The feature of this embodiment is that the island-shaped semiconductor layer 203 is completely shielded from light by the gate lines 201 and the data lines 202. Therefore, only the contact portion with the pixel electrode 204 protrudes from the image display area. Therefore, it is not necessary to provide the light-shielding film 316 made of an aluminum film, which is required in the first embodiment.
【0066】他の構成は、実施例1と同様にゲート線2
01が画素電極204と陽極酸化膜と第1の層間絶縁膜
との積層膜または陽極酸化酸化膜のみを介して保持容量
205を形成し、ゲート線201およびデータ線202
がブラックマトリクスの役割を果たしている。The other structure is the same as that of the first embodiment.
01 forms a storage capacitor 205 only through a laminated film of a pixel electrode 204, an anodic oxide film and a first interlayer insulating film, or only through an anodic oxide film, and forms a gate line 201 and a data line 202.
Plays the role of a black matrix.
【0067】従って、本実施例によれば画像表示可能な
領域を最大限に活用した90%以上の高開口率を有する
液晶表示装置を作製することが可能である。 〔実施例3〕Therefore, according to the present embodiment, it is possible to manufacture a liquid crystal display device having a high aperture ratio of 90% or more by making the most of the image display area. [Example 3]
【0068】本実施例では、実施例1または実施例2に
おいて島状半導体層に付加価値を加えた例を説明する。
具体的には、チャネル領域のチャネル長およびチャネル
幅がTFTのオン状態とオフ状態とで変化する構造を採
る例である。In this embodiment, an example in which an added value is added to the island-shaped semiconductor layer in the first or second embodiment will be described.
Specifically, this example employs a structure in which the channel length and channel width of the channel region change between the on state and the off state of the TFT.
【0069】この技術は本発明者らによって既に報告さ
れているもので、その主旨は、TFTがオフ状態の時に
実質的にチャネル長を長く、チャネル幅を狭くすること
でオフ電流を低減するものである。以下にその技術の概
要を説明する。This technique has already been reported by the present inventors. The gist of the technique is to substantially increase the channel length when the TFT is in the off state and to reduce the off-current by reducing the channel width. It is. The outline of the technology will be described below.
【0070】図7に示すのは実施例1の工程手順に従っ
て形成した島状半導体層701である。後にチャネルと
して機能する領域702に対しては選択的にイオン注入
が行なわれる。例えば、Nチャネル型TFTを作製する
場合、P+イオンを1×1012〜1×1014原子/
cm2、好ましくは3×1012〜3×1013原子/
cm2のドーズ量でドーピングする。FIG. 7 shows an island-shaped semiconductor layer 701 formed according to the procedure of the first embodiment. Later, ion implantation is selectively performed on a region 702 functioning as a channel. For example, when fabricating an N-channel TFT, P + ions are added at 1 × 10 12 to 1 × 10 14 atoms /
cm 2, preferably 3 × 10 12 to 3 × 10 13 atoms /
Doping is performed at a dose of cm 2.
【0071】すると、チャネル領域を遮るようにイオン
注入された領域703〜705が形成される。この領域
703〜705は必ずしも図7の様に島状半導体層の外
縁に接してなくても構わない。即ち、後にチャネルとな
る領域702の内に島状に点在するような状態であって
も良い。Then, regions 703 to 705 implanted with ions are formed so as to block the channel region. These regions 703 to 705 do not necessarily have to be in contact with the outer edge of the island-shaped semiconductor layer as shown in FIG. In other words, a state in which the channel 702 is scattered in an island shape in a region 702 to be a channel later may be used.
【0072】このようなイオン注入が施された島状半導
体層を用いて作製したTFTの電気特性の概略を図8を
用いて説明する。The outline of the electrical characteristics of the TFT manufactured using the island-shaped semiconductor layer into which such ion implantation has been performed will be described with reference to FIG.
【0073】図8(A)において801はソース領域、
802はドレイン領域であり、803〜805は前述の
ように予めイオン注入した領域であり、浮島領域と呼ぶ
こととする。この時、ドーピングされていない実質的に
真性な半導体領域(ベース領域と呼ぶこととする)80
6と、浮島領域803〜805との境界はポテンシャル
バリアが高い。そのため、Nチャネル型TFTがオフ状
態の時はベース領域806の矢印に沿って僅かに電子が
移動する。この電子の移動がオフ電流(またはリーク電
流)として観測される。In FIG. 8A, 801 is a source region,
Reference numeral 802 denotes a drain region, and reference numerals 803 to 805 denote regions which have been ion-implanted in advance as described above, and are referred to as floating island regions. At this time, an undoped substantially intrinsic semiconductor region (referred to as a base region) 80
6 and the boundary between the floating island regions 803 to 805 have a high potential barrier. Therefore, when the N-channel TFT is off, electrons move slightly along the arrow in the base region 806. This movement of the electrons is observed as an off current (or a leak current).
【0074】ところが、Nチャネル型TFTがオン状態
の時はベース領域806が反転して浮島領域803〜8
05とのポテンシャルバリアが無視しうる程度となるた
め、図8(B)の矢印で示すような経路で大量の電子が
移動する。この電子の移動がオン電流として観測され
る。However, when the N-channel TFT is in the ON state, the base region 806 is inverted and the floating island regions 803 to 8-3 are turned off.
Since the potential barrier to the area 05 becomes negligible, a large amount of electrons move along the path shown by the arrow in FIG. This electron movement is observed as an on-current.
【0075】このようにTFTのオフ状態とオン状態と
でポテンシャルバリアが変化する様子を図9を用いて概
略説明する。なお、図9においてVgはゲート電圧(V
g>0)、Ecは伝導帯、Evは価電子帯、Efはフェ
ルミレベルを表している。The manner in which the potential barrier changes between the off state and the on state of the TFT in this manner will be schematically described with reference to FIG. In FIG. 9, Vg is the gate voltage (V
g> 0), Ec represents a conduction band, Ev represents a valence band, and Ef represents a Fermi level.
【0076】まず、Nチャネル型TFTがオフ状態(ゲ
ートに負電圧が印加された状態)の時、ベース領域80
6においては図9(A)のようなバンド状態となってい
る。即ち、少数キャリアであるホールが半導体表面に集
まり、電子が払われた状態にあるため、ソース/ドレイ
ン間の電子の移動は極めて少ない。First, when the N-channel type TFT is off (state in which a negative voltage is applied to the gate), the base region 80
6 is in a band state as shown in FIG. That is, holes which are minority carriers are collected on the surface of the semiconductor and electrons are discharged, so that the movement of electrons between the source and the drain is extremely small.
【0077】一方、浮島領域803〜805はP+イオ
ンを注入してあるため、フェルミレベルEfは伝導帯E
cの近くへと押し上げられている。この時、浮島領域8
03〜805においては図9(B)のようなバンド状態
となっている。On the other hand, since the floating island regions 803 to 805 have been implanted with P + ions, the Fermi level Ef is lower than the conduction band Ef.
It is pushed up near c. At this time, the floating island area 8
From 03 to 805, the band state is as shown in FIG.
【0078】図9(B)のように、N型を示す半導体層
である浮島領域803〜805においてはゲートに負電
圧を印加しても、エネルギーバンドは僅かにしか曲がら
ない。As shown in FIG. 9B, in the floating island regions 803 to 805, which are N-type semiconductor layers, the energy band is slightly bent even when a negative voltage is applied to the gate.
【0079】従って、図9(A)における半導体表面の
価電子帯のエネルギーと図9(B)における半導体表面
の価電子帯のエネルギーとのエネルギー差がポテンシャ
ルバリアに相当する。そのため、電子がベース領域80
6と浮島領域803〜805を往復することはない。Therefore, the energy difference between the energy of the valence band on the semiconductor surface in FIG. 9A and the energy of the valence band on the semiconductor surface in FIG. 9B corresponds to a potential barrier. Therefore, electrons are transferred to the base region 80.
6 and the floating island regions 803 to 805 do not reciprocate.
【0080】次に、Nチャネル型TFTがオン状態(ゲ
ートに正電圧が印加された状態)の時、ベース領域80
6においては図9(C)のようなバンド状態となってい
る。即ち、多数キャリアである電子が半導体表面に蓄積
されるため、ソース/ドレイン間には電子の移動が生じ
る。Next, when the N-channel TFT is in the ON state (state in which a positive voltage is applied to the gate), the base region 80
6 is in a band state as shown in FIG. In other words, electrons, which are majority carriers, are accumulated on the semiconductor surface, so that electrons move between the source and the drain.
【0081】この時、浮島領域803〜805において
は図9(D)のようなバンド状態となっている。図9
(D)に示す様に、前述のゲートに負電圧を印加した時
同様、N型を示す半導体層である浮島領域803〜80
5においてはゲートに正電圧を印加してもエネルギーバ
ンドは殆ど曲がらない。At this time, the floating island regions 803 to 805 are in a band state as shown in FIG. FIG.
As shown in (D), similarly to the case where a negative voltage is applied to the gate, the floating island regions 803 to 80 which are N-type semiconductor layers are formed.
In No. 5, even when a positive voltage is applied to the gate, the energy band hardly bends.
【0082】しかしながら、図9(D)において元々フ
ェルミレベルEfは伝導帯Ecの近くに押し上げられて
いるため、伝導体には多数の電子が常に存在している。However, in FIG. 9D, since the Fermi level Ef is originally pushed up near the conduction band Ec, a large number of electrons always exist in the conductor.
【0083】従って、ゲートに正電圧を印加した場合、
ベース領域806および浮島領域803〜805は共に
電子が移動し易いバンド状態となっているため、ベース
領域806および浮島領域803〜805の境界のポテ
ンシャルバリアは無視することが出来る。Therefore, when a positive voltage is applied to the gate,
Since both the base region 806 and the floating island regions 803 to 805 are in a band state in which electrons can easily move, the potential barrier at the boundary between the base region 806 and the floating island regions 803 to 805 can be ignored.
【0084】以上の様に、オフ状態ではベース領域80
6のみが電子の移動経路となり、オン状態ではベース領
域806および浮島領域803〜805が電子の移動経
路となる。As described above, in the off state, the base region 80
6 is the electron movement path, and in the ON state, the base area 806 and the floating island areas 803 to 805 are the electron movement paths.
【0085】即ち、TFTがオフ状態の時のW/L比に
比べ、オン状態の時のW/L比は遙に大きくなり、オン
電流を損なうことなくオフ電流を低減することが可能で
ある。これにより、オン/オフ電流比を大きくすること
が出来る。That is, the W / L ratio when the TFT is on is much larger than the W / L ratio when the TFT is off, and it is possible to reduce the off-current without impairing the on-current. . Thereby, the on / off current ratio can be increased.
【0086】このような構造とすると、画素TFTの島
状半導体層を極力小さくすることが出来る上、オン/オ
フ電流比を大きくすることが出来る。従って、例えば図
1に示すような回路構成を採った場合においても、開口
率を落とすことなく高性能な画素TFTを配置すること
が可能である。With such a structure, the island-shaped semiconductor layer of the pixel TFT can be reduced as much as possible, and the on / off current ratio can be increased. Therefore, for example, even when the circuit configuration shown in FIG. 1 is employed, it is possible to arrange high-performance pixel TFTs without reducing the aperture ratio.
【0087】〔実施例4〕本実施例では実施例1乃至実
施例3において、保持容量の形状を変化させた例を示
す。TFTや保持容量の作製工程は実施例1と同様であ
るので、ここでは説明を省略する。[Embodiment 4] This embodiment shows an example in which the shape of the storage capacitor is changed in Embodiments 1 to 3. The manufacturing steps of the TFT and the storage capacitor are the same as those in the first embodiment, and the description is omitted here.
【0088】本実施例における保持容量断面構造図を図
10に示す。図10(A)において、11はゲート絶縁
膜、12はゲート電極から延在するゲート線、13は陽
極酸化膜である。FIG. 10 is a sectional view showing the structure of a storage capacitor according to this embodiment. In FIG. 10A, 11 is a gate insulating film, 12 is a gate line extending from a gate electrode, and 13 is an anodized film.
【0089】図10(A)に示す様に、第1の層間絶縁
膜14は膜厚が1000Å程度と薄く、かつ、高比誘電率で
あるので画素電極15とゲート線12との間に保持容量
として機能しうるコンデンサーを形成する。なお、16
で示されるのは、隣接する別の画素の画素電極端であ
る。As shown in FIG. 10A, the first interlayer insulating film 14 is as thin as about 1000 ° and has a high relative dielectric constant, so that it is held between the pixel electrode 15 and the gate line 12. A capacitor that can function as a capacitor is formed. Note that 16
Are pixel electrode ends of another adjacent pixel.
【0090】実施例1で説明した図4(A)との相違点
は、図4(A)がゲート線の上面でのみ容量を形成して
いるのに対し、図10(A)ではゲート線の上面と側面
で容量を形成している点である。The difference from FIG. 4A described in the first embodiment is that the capacitor is formed only on the upper surface of the gate line in FIG. 4A, while the gate line is formed in FIG. Is that a capacitance is formed by the upper surface and the side surface of the substrate.
【0091】また、画素電極15、16はゲート線12
と立体的に重なるため、ゲート線12にブラックマトリ
クスと同等の効果を付与することが出来る。この場合、
樹脂材料でなる第2の層間絶縁膜17は膜厚が1〜5μ
mと厚く、かつ、低比誘電率であるので画素電極15と
ゲート線12との間に形成される寄生容量の影響は無視
することが出来る。The pixel electrodes 15 and 16 are connected to the gate line 12.
Therefore, the same effect as the black matrix can be given to the gate line 12. in this case,
The second interlayer insulating film 17 made of a resin material has a thickness of 1 to 5 μm.
m and a low dielectric constant, the effect of the parasitic capacitance formed between the pixel electrode 15 and the gate line 12 can be neglected.
【0092】また、図10(B)に示す様に、保持容量
の絶縁層として陽極酸化膜のみを用いた構造とすること
も可能である。この時、保持容量の厚さを500 〜1000Å
程度まで薄くすることが出来る。Further, as shown in FIG. 10B, a structure using only an anodic oxide film as an insulating layer of a storage capacitor is also possible. At this time, the thickness of the holding capacity is 500 ~ 1000Å
It can be made as thin as possible.
【0093】以上の様な構造とすることで、保持容量を
さらに大きく確保することが出来る。即ち、アクティブ
マトリクス型液晶表示装置において高い開口率と高精彩
な画像表示を実現することが可能となる。With the above structure, a larger storage capacity can be ensured. That is, a high aperture ratio and high-definition image display can be realized in the active matrix type liquid crystal display device.
【0094】〔実施例5〕本実施例では、第2の層間絶
縁膜としてLPD(Liquid PhaseDepo
sition)法により塗布した絶縁膜を利用する例を
示す。勿論、実施例1で示した様に、低比誘電率であり
膜厚を容易に稼げるものであることが重要である。な
お、画素TFTやドライバTFTの作製工程は既に実施
例1で詳細に説明したのでここでは省略する。[Embodiment 5] In this embodiment, an LPD (Liquid Phase Depo) is used as the second interlayer insulating film.
An example is shown in which an insulating film applied by a method is used. Of course, as shown in Example 1, it is important that the dielectric constant be low and the film thickness can be easily increased. Note that the manufacturing steps of the pixel TFT and the driver TFT have already been described in detail in the first embodiment, and a description thereof will be omitted.
【0095】LPD法(スピン法とも呼ばれる)による
被膜形成の概要は以下の手順による。なお、説明は無機
性材料である酸化珪素系被膜(SiOX)の場合につい
て行なうが、他の無機性材料としてSiOF膜(比誘電
率3.2 〜3.3 )や有機性樹脂材料としてポリイミド(比
誘電率2.8 〜3.4 )等を用いることも出来る。The outline of the film formation by the LPD method (also called the spin method) is as follows. The description will be made in the case of a silicon oxide-based film (SiOX) which is an inorganic material. To 3.4) can also be used.
【0096】まず、H2SiF6溶液を準備し、これに
SiO2:xH2Oを加えて3hrの攪拌を行なう。こ
の時の処理温度は30℃に保持しておく。次に、攪拌後
の溶液を濾過して、所望の濃度の溶液となるように調節
する。調節が終了したら、ウォーターバス等で50℃に
達するまで温めながら攪拌する。First, an H2SiF6 solution is prepared, SiO2: xH2O is added thereto, and the mixture is stirred for 3 hours. The processing temperature at this time is kept at 30 ° C. Next, the solution after stirring is filtered to adjust the solution to a desired concentration. When the adjustment is completed, the mixture is stirred while warming it to 50 ° C. in a water bath or the like.
【0097】以上で、塗布用の溶液の準備が終了する。
また、例えばこの溶液にH3BO3を加えれば膜中にB
+イオンを含有した酸化珪素系被膜(いわゆるBSGと
呼ばれる被膜)を形成することが出来る。Thus, the preparation of the solution for application is completed.
For example, if H3BO3 is added to this solution, B
A silicon oxide-based coating containing + ions (a coating called a so-called BSG) can be formed.
【0098】上記手順に従って準備した溶液に被処理基
体を浸した後、純粋でリンスして乾燥させれば被膜形成
は完了する。なお、有機性樹脂材料を塗布するのであれ
ば、所望の被膜塗布用溶液を準備し、LPD法により被
膜形成を行えば良い。After the substrate to be treated is immersed in the solution prepared according to the above procedure, rinsed with pure water and dried, the film formation is completed. If an organic resin material is applied, a desired coating solution may be prepared and a coating may be formed by the LPD method.
【0099】有機性樹脂材料としてはポリイミド等が挙
げられ、比誘電率は2.8 〜3.4 と低い。この場合、スピ
ナー上に保持した被処理基体上に被膜塗布用溶液を塗布
し、スピナーを2000rpm で回転させることで被膜を形成
する。被膜形成後は300 ℃30min 程度のベークを行い膜
質を改善する。Examples of the organic resin material include polyimide and the like, and the relative dielectric constant is as low as 2.8 to 3.4. In this case, a coating solution is applied onto the substrate to be processed held on the spinner, and the spinner is rotated at 2000 rpm to form a coating. After forming the film, bake it at 300 ° C for about 30 minutes to improve the film quality.
【0100】以上の様に、LPD法による場合、比較的
容易に所望の被膜を形成することが出来る。即ち、スル
ープットを大幅に向上することが可能である。また、溶
液に浸す時間(スピナーを用いる場合は回転数等)や溶
液濃度で自在に膜厚を調節できるため、厚く平坦な被膜
を形成し易い。As described above, the desired film can be formed relatively easily by the LPD method. That is, it is possible to greatly improve the throughput. In addition, since the film thickness can be freely adjusted by the time of immersion in the solution (the number of revolutions when a spinner is used) and the concentration of the solution, a thick and flat film can be easily formed.
【0101】[0101]
【発明の効果】本明細書で開示する第1の発明によれ
ば、まずゲート線を容量線として代用することが可能と
なる。また、本明細書で開示する第2の発明によれば、
ゲート線およびデータ線をブラックマトリクスとして代
用することが出来る。According to the first invention disclosed in this specification, first, it is possible to substitute a gate line as a capacitance line. According to the second invention disclosed in this specification,
The gate lines and data lines can be used as black matrices.
【0102】以上の発明の効果として、容量線とブラッ
クマトリクスを設けずに画素領域を構成できるため、ゲ
ート線およびデータ線で囲まれた領域を最大限に有効利
用して、90%以上の高開口率を実現することが可能と
なる。As an effect of the present invention, since the pixel region can be formed without providing the capacitance line and the black matrix, the region surrounded by the gate line and the data line can be effectively used to the maximum and the high region of 90% or more can be obtained. It is possible to realize an aperture ratio.
【0103】[0103]
【図1】 液晶表示装置における画素領域の構成を示
す図。FIG. 1 is a diagram illustrating a configuration of a pixel region in a liquid crystal display device.
【図2】 液晶表示装置における画素領域の構成を示
す図。FIG. 2 is a diagram illustrating a configuration of a pixel region in a liquid crystal display device.
【図3】 画素TFTの作製工程の概略を示す図。FIG. 3 is a diagram schematically illustrating a manufacturing process of a pixel TFT.
【図4】 保持容量の断面構造を示す図。FIG. 4 is a diagram showing a cross-sectional structure of a storage capacitor.
【図5】 従来の量の液晶表示装置における画素領域
の構成を示す図。FIG. 5 is a diagram showing a configuration of a pixel region in a conventional liquid crystal display device.
【図6】 液晶表示装置における画素領域の等価回路
を示す図。FIG. 6 is a diagram showing an equivalent circuit of a pixel region in a liquid crystal display device.
【図7】 半導体層の構造の概略を示す図。FIG. 7 is a diagram schematically illustrating a structure of a semiconductor layer.
【図8】 半導体層の電気特性の概略を示す図。FIG. 8 is a diagram schematically illustrating electric characteristics of a semiconductor layer.
【図9】 半導体層のバンド状態の概略を示す図。FIG. 9 is a diagram schematically illustrating a band state of a semiconductor layer.
【図10】 保持容量の断面構造を示す図。FIG. 10 illustrates a cross-sectional structure of a storage capacitor.
101 ゲート線 102 データ線 103 画素電極 104 保持容量 105 遮光膜 301 ガラス基板 302 島状半導体層 303 酸化珪素膜 304 導電性被膜 305 多孔質の陽極酸化膜 306 緻密な陽極酸化膜 307 ゲート電極 308 ゲート絶縁膜 309 ソース領域 310 ドレイン領域 311、312 低濃度不純物領域 313 チャネル形成領域 314 第1の層間絶縁膜 315 配線電極 316 遮光膜 317 第2の層間絶縁膜 318 画素電極 508 すきま部分 509 ブラックマトリクス 701 島状半導体層 702 チャネル領域 703〜705 イオン注入領域 801 ソース領域 802 ドレイン領域 803〜805 浮島領域 806 ベース領域 Reference Signs List 101 gate line 102 data line 103 pixel electrode 104 storage capacitor 105 light-shielding film 301 glass substrate 302 island-like semiconductor layer 303 silicon oxide film 304 conductive film 305 porous anodic oxide film 306 dense anodic oxide film 307 gate electrode 308 gate insulation Film 309 Source region 310 Drain region 311, 312 Low-concentration impurity region 313 Channel formation region 314 First interlayer insulating film 315 Wiring electrode 316 Light shielding film 317 Second interlayer insulating film 318 Pixel electrode 508 Clearance portion 509 Black matrix 701 Island shape Semiconductor layer 702 channel region 703 to 705 ion implantation region 801 source region 802 drain region 803 to 805 floating island region 806 base region
フロントページの続き (56)参考文献 特開 平1−274116(JP,A) 特開 平2−137826(JP,A) 特開 平2−48639(JP,A) 特開 平2−310536(JP,A) 特開 平1−217325(JP,A) 特開 平2−73329(JP,A) 特開 平3−288824(JP,A) 特開 平4−305627(JP,A) 特開 平4−68318(JP,A) (58)調査した分野(Int.Cl.7,DB名) G02F 1/136 Continuation of the front page (56) References JP-A-1-274116 (JP, A) JP-A-2-137826 (JP, A) JP-A-2-48639 (JP, A) JP-A-2-310536 (JP) JP-A-1-217325 (JP, A) JP-A-2-73329 (JP, A) JP-A-3-288824 (JP, A) JP-A-4-305627 (JP, A) 4-68318 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G02F 1/136
Claims (12)
極と、 を有し、 前記画素電極は前記陽極酸化膜に接して前記配線と重な
るように形成されていることを特徴とするアクティブマ
トリクス型液晶表示装置。A light-shielding wiring; an anodic oxide film obtained by anodizing the wiring; an interlayer insulating film formed on the anodic oxide film; And a pixel electrode formed so as to cover the interlayer insulating film and the opening, wherein the pixel electrode is formed so as to be in contact with the anodic oxide film and overlap the wiring. Active matrix type liquid crystal display device.
配線、前記陽極酸化膜及び前記画素電極は保持容量を形
成していることを特徴とするアクティブマトリクス型液
晶表示装置。Wherein Oite to claim 1, wherein having a light shielding property lines, the anodic oxide film and the pixel electrode active matrix type liquid crystal display device, characterized by forming the storage capacitor.
て、 前記遮光性を有した配線、前記陽極酸化膜及び前記画素
電極は保持容量を形成しており、前記保持容量を形成し
ている部分において前記層間絶縁膜が除去されているこ
とを特徴とするアクティブマトリクス型液晶表示装置。 3. A wiring having a light shielding property, an anodic oxide film obtained by anodizing the wiring, an interlayer insulating film formed on the anodic oxide film, and An active matrix liquid crystal display device having a pixel electrode formed thereon.
The light-shielding wiring, the anodic oxide film and the pixel
The electrodes form a storage capacitor, and the electrodes form the storage capacitor.
That the interlayer insulating film has been removed
An active matrix type liquid crystal display device characterized by the following.
前記陽極酸化膜の比誘電率は前記層間絶縁膜の比誘電率
よりも高いことを特徴とするアクティブマトリクス型液
晶表示装置。4. A any one of claims 1 to 3,
The relative dielectric constant of the anodic oxide film is higher than the relative dielectric constant of the interlayer insulating film.
前記層間絶縁膜は有機性樹脂材料又は無機性材料でなる
ことを特徴とするアクティブマトリクス型液晶表示装
置。5. A any one of claims 1 to 4,
An active matrix liquid crystal display device, wherein the interlayer insulating film is made of an organic resin material or an inorganic material.
膜と、 前記第2の層間絶縁膜に形成された開孔と、 前記第2の層間絶縁膜及び前記開孔を覆って形成された
画素電極と、 を有し、 前記画素電極は前記第1の層間絶縁膜に接して前記配線
及び前記陽極酸化膜と重なるように形成されていること
を特徴とするアクティブマトリクス型液晶表示装置。 6. A wiring having a light shielding property, an anodic oxide film obtained by anodizing the wiring, a first interlayer insulating film formed on the anodic oxide film , Second interlayer insulation formed on interlayer insulation film
A film, an opening formed in the second interlayer insulating film, and a film formed covering the second interlayer insulating film and the opening.
A pixel electrode , wherein the pixel electrode is in contact with the first interlayer insulating film and the wiring
And formed so as to overlap the anodic oxide film
An active matrix type liquid crystal display device characterized by the above-mentioned.
配線、前記陽極酸化膜、前記第1の層間絶縁膜及び前記
画素電極は保持容量を形成していることを特徴とするア
クティブマトリクス型液晶表示装置。 7. The device according to claim 6, wherein said light-shielding property is provided.
Wiring, the anodic oxide film, the first interlayer insulating film, and the
The pixel electrode forms a storage capacitor.
Active matrix type liquid crystal display device.
膜と、 前記第2の層間絶縁膜の上に形成された画素電極と、 を有するアクティブマトリクス型液晶表示装置であっ
て、 前記遮光性を有した配線、前記陽極酸化膜、前記第1の
層間絶縁膜及び前記画素電極は保持容量を形成してお
り、前記保持容量を形成している部分において前記第2
の層間絶縁膜が除去されていることを特徴とするアクテ
ィブマトリクス型液晶表示装置。 8. A wiring having a light shielding property, an anodic oxide film obtained by anodizing the wiring, a first interlayer insulating film formed on the anodic oxide film , Second interlayer insulation formed on interlayer insulation film
An active matrix liquid crystal display device comprising: a film; and a pixel electrode formed on the second interlayer insulating film.
The light-shielding wiring, the anodic oxide film, the first
The interlayer insulating film and the pixel electrode form a storage capacitor.
In the portion forming the storage capacitor, the second
Wherein the interlayer insulating film is removed.
Active matrix type liquid crystal display device.
前記陽極酸化膜及び前記第1の層間絶縁膜の比誘電率は
前記第2の層間絶縁膜の比誘電率よりも高いことを特徴
とするアクティブマトリクス型液晶表示装置。 9. The method according to claim 6, wherein
The relative dielectric constants of the anodic oxide film and the first interlayer insulating film are
The dielectric constant is higher than the relative dielectric constant of the second interlayer insulating film.
Active matrix type liquid crystal display device.
て、前記第2の層間絶縁膜は有機性樹脂材料又は無機性
材料でなることを特徴とするアクティブマトリクス型液
晶表示装置。 10. The method according to claim 6, wherein :
The second interlayer insulating film is made of an organic resin material or an inorganic resin.
Active matrix liquid characterized by being made of a material
Crystal display device.
て、前記第1の層間絶縁膜は酸化珪素膜、酸化窒化珪素
膜又は窒化珪素膜であることを特徴とするアクティブマ
トリクス型液晶表示装置。 11. The method according to claim 6, wherein :
The first interlayer insulating film is a silicon oxide film, a silicon oxynitride
Active film characterized by being a film or a silicon nitride film.
Trix type liquid crystal display.
て、前記遮光性を有した配線はアルミニウム膜でなるこ
とを特徴とするアクティブマトリクス型液晶表示装置。12. Any one smell <br/> of claims 1 to 11 Te, wiring having the light-shielding active matrix type liquid crystal display device according to claim Rukoto such an aluminum film.
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