JP2011118865A - 過電流保護回路及び定電圧電源回路 - Google Patents

Abstract

【課題】回路規模を縮小し、さらに短絡電流の温度係数を０以下に設定可能な過電流保護回路及び定電圧電源回路を提供する。
【解決手段】出力電流が上限値を超えないように出力トランジスタを制御する過電流制限部と、前記出力トランジスタの出力電圧の低下に応じて前記出力電流の一部を入力し電圧に変換して出力する電流電圧変換回路を有し、前記出力電圧の低下とともに前記出力電流が減少するように前記電流電圧変換回路の出力を調整することにより前記出力トランジスタを制御する短絡電流制限部と、を備え、前記出力電圧が０のときに前記出力電流が温度の上昇に対して減少するように、前記電流電圧変換回路の出力と、前記電流電圧変換回路のトランスインピーダンスと、が設定されたことを特徴とする過電流保護回路が提供される。
【選択図】図１

Description

本発明は、過電流保護回路及び定電圧電源回路に関する。

定電圧電源回路は、負荷変動などに対して一定電圧を安定して供給する。しかし、変動が大きく定格値を超えた電流が流れる場合、例えば短絡した場合などにも、焼損などの事故を防ぐ必要がある。そのため、定電圧電源回路には、出力の最大電流が定格値として規定された上限値を越えないように制限する過電流保護回路が必要とされる。

最大電流は、できるだけ大きく、また短絡電流は小さい方が望ましい。そのため、過電流保護回路には、出力が最大電流を越えるとき電流を制限して出力電圧を低下させるリミット回路と、出力電圧とともに出力電流を低下させる短絡電流制限回路とを組み合わせて構成される。
過電流保護回路は、これらの要求を満たすため差動増幅回路などを用いて構成され、回路規模が大きく、定電圧電源回路の中でも大きな面積を占めている。

そこで、リミット回路と短絡電流制限回路の機能を１つの回路で構成し、回路の簡略化と小型化を可能とした提案がある（例えば、特許文献１、特許文献２を参照）。

特開２００３−１８６５５４号公報 特開２００８−１９３７６１号公報

短絡電流が流れると発熱により温度が上昇するため、短絡電流の温度係数は０以下であることが望ましい。しかし、従来の過電流保護回路では、短絡電流の温度係数を負に設定するために、温度係数が負の電流生成回路などを用いると、回路規模が大きくなるという問題がある。
本発明は、回路規模を縮小し、さらに短絡電流の温度係数を０以下に設定可能な過電流保護回路及び定電圧電源回路を提供する。

本発明の一態様によれば、出力電流が上限値を超えないように出力トランジスタを制御する過電流制限部と、前記出力トランジスタの出力電圧の低下に応じて前記出力電流の一部を入力し電圧に変換して出力する電流電圧変換回路を有し、前記出力電圧の低下とともに前記出力電流が減少するように前記電流電圧変換回路の出力を調整することにより前記出力トランジスタを制御する短絡電流制限部と、を備え、前記出力電圧が０のときに前記出力電流が温度の上昇に対して減少するように、前記電流電圧変換回路の出力と、前記電流電圧変換回路のトランスインピーダンスと、が設定されたことを特徴とする過電流保護回路が提供される。

また、本発明の他の一態様によれば、出力電流が上限値を超えないように出力トランジスタを制御する過電流制限部と、前記出力電流とバイアス電流とを入力し電圧に変換して出力する電流電圧変換回路を有し、前記出力電圧の低下とともに前記出力電流が減少するように前記電流電圧変換回路の出力を調整することにより前記出力トランジスタを制御する短絡電流制限部と、を備え、前記出力電圧が０のときに前記出力電流が温度の上昇に対して減少するように、前記電流電圧変換回路に流れる電流と、前記バイアス電流と、が設定されたことを特徴とする過電流保護回路が提供される。

また、本発明の他の一態様によれば、出力トランジスタと、前記出力トランジスタの出力と接地との間に接続され、前記出力電圧または前記出力電圧を分圧して参照電圧として帰還する帰還回路と、基準電圧を生成する電圧生成回路と、前記参照電圧と前記基準電圧との誤差を増幅して前記出力トランジスタを制御する誤差増幅回路と、上記のいずれか１つの過電流保護回路と、を備えたことを特徴とする定電圧電源回路が提供される。

本発明によれば、回路規模を縮小し、さらに短絡電流の温度係数を０以下に設定可能な過電流保護回路及び定電圧電源回路が提供される。

本発明の第１の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。 図１に表した過電流保護回路の特性を例示するグラフ図である。 本発明の第２の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。 本発明の第３の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。 本発明の第４の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。 本発明の第５の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書においては、電圧の高低は、電圧の絶対値について用い、降圧とは、電圧の絶対値を小さくすることをいう。

図１は、本発明の第１の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。
図１に表したように、定電圧電源回路１は、出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５、及び過電流保護回路６を備える。

定電圧電源回路１は、電源電圧Ｖｄｄから安定化した出力電圧Ｖｏｕｔを出力するシリーズレギュレータである。
出力トランジスタ２のソースには、電源電圧Ｖｄｄが供給され、ドレインには降圧した出力電圧Ｖｏｕｔが出力される。

帰還回路３は、出力トランジスタ２のドレインと接地との間、すなわち、出力トランジスタ２の出力に接続されている。帰還回路３は、出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔを分圧して、参照電圧ＶＦＢとして誤差増幅回路４の非反転入力端に帰還する。

誤差増幅回路４の反転入力端には、電圧生成回路５により生成された基準電圧Ｖｒｅｆが入力される。誤差増幅回路４の出力は、出力トランジスタ２のゲートに接続される。誤差増幅回路４は、出力電圧Ｖｏｕｔが一定となるように出力トランジスタ２を制御する。

また、過電流保護回路６は、電源電圧Ｖｄｄを供給され、誤差増幅回路４とともに、出力トランジスタ２のゲートに制御信号Ｖｇａｔｅを出力する。過電流保護回路６は、出力トランジスタ２に流れる電流Ｉｏｕｔ、出力電圧Ｖｏｕｔを制限して保護する。

負荷７が定電圧電源回路１の出力に接続された場合、帰還回路３に流れる電流を無視すれば、負荷７に流れる出力電流は、出力トランジスタ２を流れる電流Ｉｏｕｔとほぼ等しい。そのため、出力トランジスタ２を流れる電流Ｉｏｕｔを制限することにより、負荷７を流れる出力電流を制限することができる。
出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘよりも小さいときは、過電流保護回路６は動作しない。そのため、出力トランジスタ２は、誤差増幅回路４の出力により出力電圧Ｖｏｕｔが一定となるように制御される。

出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘを越えると、過電流保護回路６が動作する。そのため、出力トランジスタ２は、過電流保護回路６の出力により出力電圧Ｖｏｕｔ、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘに制限されるように制御される。

過電流保護回路６は、第１の電流生成回路１１、第２の電流生成回路１２、第３の電流生成回路１３、第１の抵抗Ｒ１、電流電圧変換回路１７、第３の抵抗Ｒ３、第１のトランジスタＰ１、第２のトランジスタＮ８、及び第３のトランジスタＰ７を有する。
過電流保護回路６は、大きく分けると過電流制限部８、短絡電流制限部９、バイアス部１０に分けられる。なお、バイアス部１０は、誤差増幅回路４に含めることもできる。

まず、過電流制限部８について説明する。
過電流制限部８は、第１の電流生成回路１１、第１の抵抗Ｒ１、第１のトランジスタＰ１を有する。
第１の電流生成回路１１は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ２、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１〜Ｎ３を有する。

ＰＭＯＳ Ｐ２のゲート、ソースは、それぞれ出力トランジスタ２のゲート、ソースに接続されている。すなわち、ＰＭＯＳ Ｐ２のゲート・ソース間電圧は、出力トランジスタ２のゲート・ソース間電圧と等しい。

ＰＭＯＳ Ｐ２は、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流をＮＭＯＳ Ｎ１に流す。ＮＭＯＳ Ｎ１、Ｎ２は、カレントミラーを構成し、ＮＭＯＳ Ｎ１を流れる電流は、ＮＭＯＳ Ｎ２に折り返される。ＮＭＯＳ Ｎ２には、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ１が流れる。

なお、ＮＭＯＳ Ｎ２と接地との間には、第１のスイッチ素子Ｎ３が接続されている。第１のスイッチ素子Ｎ３のゲートには、論理レベルの出力制御信号ＶＣが入力される。第１のスイッチ素子Ｎ３は、出力制御信号ＶＣがローレベルのときオフ状態となり、ハイレベルのときオン状態となる。
出力制御信号ＶＣがローレベルのときは、ＮＭＯＳ Ｎ２に電流Ｉ１は流れず、第１の電流生成回路１１、過電流制限部８は停止状態となる。

なお、出力制御信号ＶＣは、誤差増幅回路４にも入力される（図示せず）。誤差増幅回路４は、出力制御信号ＶＣがローレベルのとき、出力トランジスタ２をオフ状態にする。定電圧電源回路１は、停止状態となる。また誤差増幅回路４は、出力制御信号ＶＣがハイレベルのとき、出力トランジスタ２を出力電圧Ｖｏｕｔが一定となるように制御する。すなわち、定電圧電源回路１は動作状態となる。

このように、出力制御信号ＶＣにより、過電流保護回路６及び定電圧電源回路１を動作、停止状態に制御できる。
以下の説明では、出力制御信号ＶＣはハイレベルとする。

ＮＭＯＳ Ｎ２のドレイン、すなわち、第１の電流生成回路１１の出力に第１の抵抗Ｒ１が接続されている。第１の抵抗Ｒ１には、出力トランジスタ２を流れる電流Ｉｏｕｔと比例した電流Ｉ１が流れる。

第１の抵抗Ｒ１の両端の間に生ずる電圧は、第１のトランジスタＰ１のゲート・ソース間に入力される。また、第１のトランジスタＰ１のドレインは、誤差増幅回路４の出力とともに出力トランジスタ２のゲートに接続される。
ここで、第１のトランジスタＰ１は、ＰＭＯＳで構成されている。また、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘに達した場合に、第１の抵抗Ｒ１の両端の間に生ずる電圧、すなわち第１のトランジスタＰ１のゲート・ソース間電圧が、しきい値電圧となるように設定されている。

従って、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘよりも小さい場合、第１のトランジスタＰ１は、オフ状態である。出力トランジスタ２のゲートは、誤差増幅回路４の出力により制御され、第１のトランジスタＰ１には影響されない。

出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘを越えた場合、第１の抵抗Ｒ１の両端の間に生ずる電圧はしきい値電圧を越え、第１のトランジスタＰ１に電流が流れる。第１のトランジスタＰ１のソース・ドレイン間の電圧は、第１の抵抗Ｒ１を流れる電流Ｉ１により変化し、電流Ｉ１が増加すると、ソース・ドレイン間の電圧は低下する。すなわち、出力トランジスタ２を流れる電流Ｉｏｕｔが増加すると、ドレイン・接地間の電圧は上昇する。

このように、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘを越えた場合、第１のトランジスタＰ１には、第１の抵抗Ｒ１の両端の間に生ずる電圧が入力され、第１のトランジスタＰ１のドレインに制御信号Ｖｇａｔｅが出力される。出力トランジスタ２を流れる電流Ｉｏｕｔが増加すると、第１のトランジスタＰ１に出力される制御信号Ｖｇａｔｅの電圧は上昇する。そのため、出力トランジスタ２を流れる電流Ｉｏｕｔは上限値Ｉｍａｘに制限され、出力トランジスタ２の出力電圧Ｖｏｕｔは低下する。

このように第１のトランジスタＰ１は、第１の抵抗Ｒ１の両端の間に生ずる電圧により制御され、出力トランジスタ２に制御信号Ｖｇａｔｅを出力している。
過電流制限部８は、出力トランジスタ２を流れる電流Ｉｏｕｔを一定の上限値Ｉｍａｘに出力トランジスタ２を制限する制御信号Ｖｇａｔｅを出力する。過電流制限部８は、リミット回路として機能する。

次に、短絡電流制限部９について説明する。
短絡電流制限部９は、第２の電流生成回路１２、第３の電流生成回路１３、電流電圧変換回路１７、第３の抵抗Ｒ３、第２のトランジスタＮ８、第３のトランジスタＰ７を有する。

第２の電流生成回路１２は、第１の電流生成回路１１のＰＭＯＳ Ｐ２と同様にＰＭＯＳ Ｐ３で構成され、そのゲート、ソースは、それぞれ出力トランジスタ２のゲート、ソースに接続されている。すなわち、第２の電流生成回路１２のゲート・ソース間電圧は、出力トランジスタ２のゲート・ソース間電圧と等しい。

第２の電流生成回路１２は、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２を生成する。
第３の電流生成回路１３は、ＮＭＯＳ Ｎ６、Ｎ７を有する。ＮＭＯＳ Ｎ６のゲート及びドレインは、ＮＭＯＳ Ｎ７のゲートに接続され、ＮＭＯＳ Ｎ６のソースには出力電圧Ｖｏｕｔが供給される。また、ＮＭＯＳ Ｎ６のドレインには、バイアス部１０から定電流Ｉ０が供給されている。

ここで、バイアス部１０は、定電流源ＩＧ、ＮＭＯＳ Ｎ４、Ｎ５のカレントミラー、ＭＯＳ Ｐ５、Ｐ６のカレントミラーなどから構成される。
定電流源ＩＧは、定電流Ｉ０を生成する。ＮＭＯＳ Ｎ４、Ｎ５のカレントミラー、及びＰＭＯＳ Ｐ５、Ｐ６のカレントミラーは、定電流Ｉ０を折り返して定電流Ｉ０を吸い込み、また定電流Ｉ０を供給する。

電流電圧変換回路１７は、第２の抵抗Ｒ２を有し、入力された電流を電圧に変換して出力する。すなわち、第２の抵抗Ｒ２に電流を入力し、第２の抵抗Ｒ２の両端の間の電圧を出力する。電流電圧変換回路１７のトランスインピーダンスは、第２の抵抗Ｒ２の抵抗値に等しい。

第２の電流生成回路１２のドレイン及びＮＭＯＳ Ｎ７のドレイン、すなわち第２及び第３の電流生成回路１２、１３の出力には、電流電圧変換回路１７の第２の抵抗Ｒ２が接続されている。第２の電流生成回路１２から出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２が、電流電圧変換回路１７の第２の抵抗Ｒ２と第３の電流生成回路１３とに分流して流れる。第２の抵抗Ｒ２には、第２の電流生成回路１２の出力電流Ｉ２と第３の電流生成回路１３の出力電流との差電流が分流して流れる。電流電圧変換回路１７の出力、すなわち第２の抵抗Ｒ２の両端は、第２のトランジスタＮ８のゲートと、第２のスイッチ素子Ｎ９を介してソースとにそれぞれ接続されている。なお、第２の電流生成回路１２は、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２を生成することにより、出力電流を検出している。

第２のスイッチ素子Ｎ９のゲートには、論理レベルの出力制御信号ＶＣが入力される。第２のスイッチ素子Ｎ９は、出力制御信号ＶＣがローレベルのときオフ状態となり、ハイレベルのときオン状態となる。
出力制御信号ＶＣがローレベルのときは、第２のトランジスタＮ８に電流は流れず、短絡電流制限部９は停止状態となる。
このように、第２のスイッチ素子Ｎ９は、上記の第１のスイッチ素子Ｎ３と同様である。以下、出力制御信号ＶＣは、ハイレベルとする。

ＮＭＯＳ Ｎ６のドレインには、上記のとおり定電流Ｉ０が供給されているため、ＮＭＯＳ Ｎ６のゲート・ソース間電圧は、一定である。
上記のとおり、過電流制限部８により電流Ｉｏｕｔが増加して上限値Ｉｍａｘに制限されると、出力電圧Ｖｏｕｔは低下する。出力電圧Ｖｏｕｔの低下に追随して、ＮＭＯＳ Ｎ６のゲート電圧は低下する。

そして、出力電圧Ｖｏｕｔの低下に追随して、ＮＭＯＳ Ｎ７のゲート・ソース間電圧は低下し、ＮＭＯＳ Ｎ７のドレイン電流、すなわち第３の電流生成回路１３の出力が低下する。

第２の電流生成回路１２からは、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２が流れている。そのため、第３の電流生成回路１３の出力の低下に対応して分流比が上昇し、電流電圧変換回路１７の第２の抵抗Ｒ２により多く電流が流れる。電流電圧変換回路１７の出力、すなわち第２の抵抗Ｒ２の両端の間に生ずる電圧が上昇する。そして、電流電圧変換回路１７の第２の抵抗Ｒ２の両端の間に生ずる電圧が第２のトランジスタＮ８のしきい値電圧を越えると、第２のトランジスタＮ８にドレイン、すなわち第２のトランジスタＮ８の出力に電流Ｉ３が流れる。

なお、第３の電流生成回路１３及び電流電圧変換回路１７の第２の抵抗Ｒ２には、ＰＭＯＳ Ｐ４から定電流Ｉ０が供給されている。そのため、出力電圧Ｖｏｕｔ＝０となったとき、第３の電流生成回路１３には定電流Ｉ０が流れ、電流電圧変換回路１７の第２の抵抗Ｒ２には電流Ｉ２が流れる。

第２のトランジスタＮ８のドレイン、すなわち第２のトランジスタＮ８の出力は、第３の抵抗Ｒ３に接続されている。第３の抵抗Ｒ３の両端には、第３のトランジスタＰ７のゲート、ソースが、それぞれ接続されている。第３のトランジスタＰ７のドレインは、第１のトランジスタＰ１のドレインとともに、出力トランジスタ２のゲートに接続されている。すなわち、第３のトランジスタＰ７は、第１のトランジスタＰ１と並列に接続され、第３の抵抗Ｒ３の両端の間に生ずる電圧が入力されている。

ここで、第３のトランジスタＰ７は、ＰＭＯＳで構成されている。また、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘより小さく、出力電圧Ｖｏｕｔが上限値の場合において、第２の電流生成回路１２から出力される電流Ｉ２は、第３の電流生成回路１３に吸い込まれ、電流電圧変換回路１７の第２の抵抗Ｒ２にはほとんど電流が流れないように設定されている。すなわち、電流電圧変換回路１７の第２の抵抗Ｒ２への分流比がほぼ０である。

従って、過電流制限部８により出力電圧Ｖｏｕｔが低下しても、第３の抵抗Ｒ３の両端の間に生ずる電圧が第３のトランジスタＰ７のしきい値電圧よりも小さい間は、第３のトランジスタＰ７は、オフ状態である。出力トランジスタ２のゲートは、第１のトランジスタＰ１の出力により制御され、第３のトランジスタＰ７には影響されない。

出力電圧Ｖｏｕｔが低下して、第３の抵抗Ｒ３の両端の間に生ずる電圧がしきい値電圧を越えると、第３のトランジスタＰ７に電流が流れる。第３のトランジスタＰ７のソース・ドレイン間の電圧は、第３の抵抗Ｒ３を流れる電流Ｉ３により変化し、電流Ｉ３が増加すると、ソース・ドレイン間の電圧は小さくなる。
すなわち、出力電圧Ｖｏｕｔの低下とともに、出力電圧Ｖｏｕｔに追随して分流比が上昇し、電流電圧変換回路１７の第２の抵抗Ｒ２へ入力される電流、第３の抵抗Ｒ３を流れる電流Ｉ３が増加し、第３のトランジスタＰ７のドレイン・接地間の電圧は上昇する。

このように、過電流保護回路６の短絡電流制限部９においては、出力トランジスタ２を流れる電流Ｉｏｕｔに比例する電流Ｉ２が分流されて、電流電圧変換回路１７に入力される。これにより、負荷７を流れる出力電流の一部を、電流電圧変換回路１７に入力するのと同等の機能を実現している。なお、上記のとおり、電流電圧変換回路１７への分流比は出力電圧Ｖｏｕｔにより制御され、０〜１の値をとる。

過電流制限部８により出力電圧Ｖｏｕｔが低下した場合、第３のトランジスタＰ７には、第３の抵抗Ｒ３の両端の間に生ずる電圧が入力され、第３のトランジスタＰ７のドレインに制御信号Ｖｇａｔｅが出力される。出力電圧Ｖｏｕｔが低下すると、第３のトランジスタＰ７に出力される制御信号Ｖｇａｔｅの電圧は上昇する。そのため、出力電圧Ｖｏｕｔの低下に追随して、出力トランジスタ２を流れる電流Ｉｏｕｔは低下する。

出力電圧Ｖｏｕｔ＝０のときの出力電流、すなわち短絡電流Ｉｓｃは、上限値Ｉｍａｘよりも小さい値に制限することができる。
このように、第２のトランジスタＮ８は、電流電圧変換回路１７の出力、すなわち第２の抵抗Ｒ２の両端の間に生じる電圧が一定となるように、第３の抵抗Ｒ３、第３のトランジスタＰ７を介して、出力トランジスタ２に制御信号Ｖｇａｔｅを出力している。
短絡電流制限部９は、出力トランジスタ２を流れる電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔを制限する。

このように、短絡電流制限部９においては、接地電位まで低下する出力電圧Ｖｏｕｔをレベルシフトしたり、出力電圧Ｖｏｕｔと出力トランジスタ２を流れる電流に比例した電流が流れる抵抗の両端の間の電圧とを比較する差動増幅回路を用いていない。
従って、過電流保護回路６によれば、回路規模を縮小することができる。

図２は、図１に表した過電流保護回路の特性を例示するグラフ図である。
図２においては、図１に表した過電流保護回路６の特性により制限された定電圧電源回路１の出力特性を模式的に表している。
定電圧電源回路１は、出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘ以下の場合、安定化された出力電圧Ｖｏｕｔを出力している。

出力トランジスタ２を流れる電流Ｉｏｕｔが増加し、上限値Ｉｍａｘを越えると、上記のとおり、過電流保護回路６の過電流制限部８により出力電圧Ｖｏｕｔが低下する。
そして、出力電圧ＶｏｕｔがＶ１まで低下して、電流電圧変換回路１７の第２の抵抗Ｒ２の両端の間に生ずる電圧が第２のトランジスタＮ８のしきい値電圧を越えると、出力電圧Ｖｏｕｔと電流Ｉｏｕｔが低下する。

出力電圧Ｖｏｕｔ＝０のときの短絡電流Ｉｓｃは、上限値Ｉｍａｘよりも小さい値に制限される。
ところで、熱暴走を防ぐために、温度の上昇に対して短絡電流Ｉｓｃの大きさが増加しない事が望ましい。すなわち、短絡電流Ｉｓｃの温度係数が０以下である事が望ましい。

出力短絡時は、出力電圧Ｖｏｕｔ＝０で、第３の電流生成回路１３の出力には定電流Ｉ０が流れ込み、分流比がほぼ１となる。そのため第２の電流生成回路１２から出力される電流Ｉ２は、電流電圧変換回路１７の第２の抵抗Ｒ２を流れる。短絡電流Ｉｓｃは、電流電圧変換回路１７のトランスインピーダンス、すなわち第２の抵抗Ｒ２の抵抗値をＲ、電流電圧変換回路１７の出力、すなわち第２のトランジスタＮ８のゲート・ソース間の動作電圧をＶｇｓとすると、Ｖｇｓ／Ｒに比例する。

従って、短絡電流Ｉｓｃの温度係数は、（１）式により表される。

短絡電流Ｉｓｃの温度係数が０以下となるための条件として、（１）式から（２）式が得られる。

電流電圧変換回路１７の出力、すなわち第２の抵抗Ｒ２の両端の間の電圧Ｖｇｓ、及び電流電圧変換回路１７のトランスインピーダンス、すなわち第２の抵抗Ｒ２の抵抗値Ｒの大きさは、温度の上昇とともに低下する。
従って、（２）式から、温度の上昇に対して電流電圧変換回路１７の出力の変化率（減少率）の大きさを、電流電圧変換回路１７のトランスインピーダンスＲの変化率（減少率）の大きさ以上とすれば、短絡電流Ｉｓｃの温度係数は０以下となる。

すなわち、電流電圧変換回路１７の出力（第２の抵抗Ｒ２の両端の間の電圧）Ｖｇｓの温度係数を、電流電圧変換回路１７のトランスインピーダンス（第２の抵抗Ｒ２の抵抗値）Ｒの温度係数以下に設定することにより、短絡電流Ｉｓｃの温度係数を０以下にすることができる。

また、第２のトランジスタＮ８のしきい値電圧Ｖｔｈで近似すると（３）式が得られる。

すなわち、短絡電流Ｉｓｃの温度係数を０以下にするためには、第２のトランジスタＮ８の動作電圧Ｖｇｓ、しきい値電圧Ｖｔｈ、電流電圧変換回路１７の第２の抵抗Ｒ２が、（３）式を満たすように動作電圧Ｖｇｓを設定すればよい。

例えば、動作電圧Ｖｇｓ＝０．３５Ｖ、第２の抵抗Ｒ２の抵抗値Ｒ＝１８０ｋΩとすると、周囲温度Ｔ＝２５度のとき短絡電流Ｉｓｃ＝３７ｍＡ、周囲温度Ｔ＝８５度のとき短絡電流Ｉｓｃ＝３０ｍＡとなる。短絡電流Ｉｓｃの温度係数を負にすることができる。

また、短絡電流制限部９が動作を開始する電圧Ｖ１を、上限値Ｉｍａｘと独立に大きく設定することができ、許容される電流領域を広くすることができる。
このように、過電流保護回路６によれば、短絡電流の温度係数を０以下に設定可能である。
さらに、過電流保護回路６においては、温度係数が負の電流生成回路や差動増幅回路などを用いていないため、回路規模を縮小することができる。

ところで、図１に表した過電流保護回路６においては、第３の抵抗Ｒ３及び第３のトランジスタＰ７は、それぞれ第１の抵抗Ｒ１、第１のトランジスタＰ１と共用することができる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。
図３に表したように、定電圧電源回路１４は、出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５、及び過電流保護回路１５を備える。
なお、図３においては、図１と同一の構成要素には、同一の符号を付して説明を省略する。

定電圧電源回路１４は、図１に表した定電圧電源回路１の過電流保護回路６を過電流保護回路１５に置き換えた構成であり、電源電圧Ｖｄｄから安定化した出力電圧Ｖｏｕｔを出力するシリーズレギュレータである。

過電流保護回路１５は、図１に表した第１の実施形態に係る過電流保護回路６の短絡電流制限部９を、短絡電流制限部１６に置き換えた構成であり、過電流保護回路６の第３の抵抗Ｒ３と第３のトランジスタＰ７を、第１の抵抗Ｒ１と第１のトランジスタＰ１で共用した構成である。すなわち、第３の抵抗Ｒ３と第３のトランジスタＰ７とがなく、第２のトランジスタＮ８は、第１の抵抗Ｒ１に電流Ｉ３を出力する。

第１の抵抗Ｒ１には、第１の電流生成回路１１から出力される電流Ｉ１と、第２のトランジスタＮ８から出力される電流Ｉ３とが流れる。短絡電流制限部１６の第２のトランジスタＮ８の動作は、図１に表した短絡電流制限部９の第２のトランジスタＮ８の動作と同様である。

従って、過電流保護回路１５によっても短絡電流Ｉｓｃの温度係数を０以下に設定することが可能である。
第３の抵抗Ｒ３及び第３のトランジスタＰ７を、それぞれ第１の抵抗Ｒ１、第１のトランジスタＰ１とで共用することにより、前述した第１の実施形態に係る過電流保護回路６及びそれを含む定電圧電源回路１の効果に加えて、回路規模をさらに縮小することができる。

（第３の実施形態）
図４は、本発明の第３の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。
図４に表したように、定電圧電源回路１８は、出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５、及び過電流保護回路１９を備える。

定電圧電源回路１８は、図３に表した定電圧電源回路１４の過電流保護回路１５を過電流保護回路１９に置き換えた構成である。出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５については、定電圧電源回路１４と同様である。定電圧電源回路１８は、電源電圧Ｖｄｄから安定化した出力電圧Ｖｏｕｔを出力するシリーズレギュレータである。

過電流保護回路１９は、過電流制限部８、短絡電流制限部２０、バイアス部２１を有する。過電流保護回路１９は、図３に表した第２の実施形態に係る過電流保護回路１５の短絡電流制限部１６、バイアス部１０を、それぞれ短絡電流制限部２０、バイアス部２１に置き換えた構成である。過電流制限部８については、過電流保護回路１５と同様である。

短絡電流制限部２０は、第２の電流生成回路１２、第３の電流生成回路２２、電流電圧変換回路２３、第２のトランジスタＮ８を有する。
第２の電流生成回路１２は、図３に表した短絡電流制限部１６の第２の電流生成回路１２と同様であり、出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２を生成する。

第３の電流生成回路２２は、バイアストランジスタＮ１１を有する。バイアストランジスタＮ１１は、ノーマリー・オンのディプレション型ＮＭＯＳである。バイアストランジスタＮ１１のドレインには電源電圧Ｖｄｄが供給される。バイアストランジスタＮ１１のゲート及びソースは互いに接続されバイアス電流Ｉ４を出力する。バイアストランジスタＮ１１のバックゲートには、接地電位０Ｖが供給されている（図示せず）。なお、他の各ＮＭＯＳのバックゲートにも、接地電位０Ｖが供給され（図示せず）、各ＰＭＯＳのバックゲートには、電源電圧Ｖｄｄが供給されている（図示せず）。また、ディプレション型に規定していない各トランジスタは、エンハンスメント型である。

電流電圧変換回路２３は、制御トランジスタＮ１０を有する。制御トランジスタＮ１０は、ノーマリー・オンのディプレション型ＮＭＯＳで構成される。制御トランジスタＮ１０のドレインには、第２の電流生成回路１２から出力される電流Ｉ２と第３の電流生成回路２２から出力されるバイアス電流Ｉ４との和電流Ｉ５＝Ｉ２＋Ｉ４が入力される。

制御トランジスタＮ１０のソースは接地に接続され、ゲートには、出力電圧Ｖｏｕｔが入力される。また、上記のとおり、制御トランジスタＮ１０のバックゲートには、接地電位０Ｖが供給されている。出力電圧Ｖｏｕｔにより、制御トランジスタＮ１０のドレイン・ソース間のオン抵抗が制御される。そのため、電流Ｉ２＋Ｉ４によるドレイン・ソース間電圧は、出力電圧Ｖｏｕｔで制御される。

例えば、出力電圧Ｖｏｕｔが低下すると、制御トランジスタＮ１０のドレイン・ソース間のオン抵抗は増加する。そのため、電流Ｉ２＋Ｉ４が一定の場合に出力電圧Ｖｏｕｔが低下すると、制御トランジスタＮ１０のドレイン・ソース間電圧は上昇する。
このように、電流電圧変換回路２３は、出力トランジスタ２を流れる電流Ｉｏｕｔに比例する電流Ｉ２とバイアス電流Ｉ４との和電流を入力して、出力電圧Ｖｏｕｔで制御された電圧を出力する。

電流電圧変換回路２３の出力は、第２のトランジスタＮ８のゲートに入力される。第２のトランジスタＮ８は、ＮＭＯＳで構成され、ゲートは、制御トランジスタＮ１０のドレインに接続される。第２のトランジスタＮ８のドレインは、第１の電流生成回路１１の出力とともに、第１のトランジスタＰ１のゲートに接続される。第２のトランジスタＮ８のソースは、第２のスイッチ素子Ｎ９を介して接地に接続される。

なお、第２のトランジスタＮ８及び第２のスイッチ素子Ｎ９については、図３に表した過電流保護回路１５と同様である。第２のスイッチ素子Ｎ９のゲートに入力される出力制御信号ＶＣのレベルにより、過電流保護回路１９及び定電圧電源回路１８を動作、停止状態に制御できる。
以下の説明では、第２のスイッチ素子Ｎ９に入力される出力制御信号ＶＣは、ハイレベルとする。

バイアス部２１は、定電流源ＩＧ、ＮＭＯＳ Ｎ４などから構成される。定電流源ＩＧは、定電流Ｉ０を生成する。ＮＭＯＳ Ｎ４は定電流Ｉ０を入力して、過電流制限部８に定電流Ｉ０を生成させる。

次に、過電流保護回路１９の動作について説明する。
過電流制限部８は、図３に表した過電流保護回路１５と同様であり、出力トランジスタ２を流れる電流Ｉｏｕｔを一定の上限値Ｉｍａｘに制限する制御信号Ｖｇａｔｅを出力トランジスタ２に出力する。

出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘよりも小さい場合、第１のトランジスタＰ１は、オフ状態である。出力トランジスタ２のゲートは、誤差増幅回路４の出力により制御され、第１のトランジスタＰ１には影響されない。

出力トランジスタ２を流れる電流Ｉｏｕｔが上限値Ｉｍａｘを越えた場合、第１のトランジスタＰ１のドレインに制御信号Ｖｇａｔｅが出力される。出力トランジスタ２を流れる電流Ｉｏｕｔが増加すると、第１のトランジスタＰ１に出力される制御信号Ｖｇａｔｅの電圧は上昇する。そのため、出力トランジスタ２を流れる電流Ｉｏｕｔは上限値Ｉｍａｘに制限され、出力トランジスタ２の出力電圧Ｖｏｕｔは低下する。

短絡電流制限部２０には、出力電圧Ｖｏｕｔが入力されている。出力電圧Ｖｏｕｔが、安定化された一定値の場合、短絡電流制限部２０の電流電圧変換回路２３から出力される電圧は低く、第２のトランジスタＮ８はオフ状態である。第２のトランジスタＮ８から第１の抵抗Ｒ１及び第１のトランジスタＰ１へ電流Ｉ３は出力されない。

電流Ｉｏｕｔが増加して、過電流制限部８により上限値Ｉｍａｘに制限されると、出力電圧Ｖｏｕｔは低下する。出力電圧Ｖｏｕｔの低下にともない、電流電圧変換回路２３から出力される電圧は上昇し、第２のトランジスタＮ８はオンする。

第２のトランジスタＮ８から出力される電流Ｉ３は、第１の電流生成回路１１から出力される電流Ｉ１と合成され、第１のトランジスタＰ１及び第１の抵抗Ｒ１に入力される。第１のトランジスタＰ１から出力される制御信号Ｖｇａｔｅの電圧は上昇し、出力電圧Ｖｏｕｔの低下に追随して、出力トランジスタ２を流れる電流Ｉｏｕｔは減少する。

出力電圧Ｖｏｕｔ＝０のときの出力電流、すなわち短絡電流Ｉｓｃは、上限値Ｉｍａｘよりも小さい値に制限することができる。
このように、短絡電流制限部２０は、出力トランジスタ２を流れる電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔを制限する。

短絡電流制限部２０においては、接地電位まで低下する出力電圧Ｖｏｕｔをレベルシフトしたり、出力電圧Ｖｏｕｔと出力トランジスタ２を流れる電流に比例した電流が流れる抵抗の両端の間の電圧とを比較する差動増幅回路を用いていない。
従って、過電流保護回路１９によれば、回路規模を縮小することができる。

なお、出力電圧Ｖｏｕｔの低下に追随して電流Ｉｏｕｔを減少させるためには、第３の電流生成回路２２はなくてもよい。電流電圧変換回路２３には、第２の電流生成回路１２により出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２を入力すればよい。
図４に表した過電流保護回路１９においては、第３の電流生成回路２２により電流電圧変換回路２３にバイアス電流Ｉ４を入力している。これにより、短絡電流Ｉｓｃの温度係数を０以下にすることができる。

電流電圧変換回路２３を流れる電流Ｉ５は、第２の電流生成回路１２が生成する出力トランジスタ２を流れる電流Ｉｏｕｔに比例した電流Ｉ２と、第３の電流生成回路２２が生成するバイアス電流Ｉ４との和である。従って、出力トランジスタ２を流れる電流Ｉｏｕｔは、Ｉ２＝Ｉ５−Ｉ４に比例する。

従って、短絡電流Ｉｓｃの温度特性は、短絡電流Ｉｓｃと電流Ｉ２との比例係数を無視して、（４）式により表される。

（４）式から、短絡電流Ｉｓｃの温度係数を０以下にするためには、出力電圧Ｖｏｕｔ＝０のときに、温度の上昇に対して出力電流が減少するように、電流電圧変換回路２３を流れる電流Ｉ５とバイアス電流Ｉ４を設定すればよい。
すなわち、出力電圧Ｖｏｕｔ＝０のときの温度の上昇に対するバイアス電流Ｉ４の変化の大きさを、電流電圧変換回路２３を流れる電流Ｉ５の変化の大きさ以上に設定すれば、短絡電流Ｉｓｃの温度係数を０以下にできる。

出力電圧Ｖｏｕｔ＝０のときに、電流電圧変換回路２３に入力される電流Ｉ５は、制御トランジスタＮ１０のしきい値電圧をＶｔｈ、ゲート幅をＷ_１、ゲート長をＬ_１として、（５）式により表される。

ここで、βは、制御トランジスタＮ１０により定まる定数であり、Ｋ_１＝βＷ_１／Ｌ_１である。

第３の電流生成回路２２のバイアストランジスタＮ１１のしきい値電圧をＶｔｈ、ゲート幅をＷ_２、ゲート長をＬ_２とする。また、バックゲートは接地されているため、バックゲート・ソース間の逆バイアス電圧は、第２のトランジスタＮ８のゲート・ソース間の動作電圧Ｖｇｓに等しい。この動作電圧Ｖｇｓの逆バイアスによる基板効果をαを係数とする一次式で近似すると、第３の電流生成回路２２から出力されるバイアス電流Ｉ４は、（６）式により表される。

ここで、Ｋ_２＝βＷ_２／Ｌ_２である。

（５）、（６）式を（４）式に代入すると、（７）式のようになる。

また、ディプレション型ＮＭＯＳの制御トランジスタＮ１０及びバイアストランジスタＮ１１のしきい値電圧Ｖｔｈと、エンハンスメント型ＮＭＯＳの第２のトランジスタＮ８のしきい値電圧の温度依存特性は等しいとすると、（８）式が得られる。

（８）式を（７）式に代入すると、（９）式のようになる。

（９）式から、短絡電流Ｉｓｃとしきい値電圧Ｖｔｈの温度依存特性を０以下とする条件を求めると、（１０）式のようになる。

（１０）式を整理すると、（１１）式のようになる。

（１１）式を満たすように、制御トランジスタＮ１０のゲート幅Ｗ_１、ゲート長Ｌ_１、バイアストランジスタＮ１１のゲート幅Ｗ_２、ゲート長Ｌ_２を設定することにより、短絡電流Ｉｓｃの温度係数を０以下にすることができる。

例えば、制御トランジスタＮ１０、バイアストランジスタＮ１１、第２のトランジスタＮ８のサイズ、しきい値電圧を表１のように設定することができる。

表１に表したように、制御トランジスタＮ１０のゲート幅Ｗ_１＝６μｍ、ゲート長Ｌ_１＝２μｍ、バイアストランジスタＮ１１のゲート幅Ｗ_２＝１８μｍ、ゲート長Ｌ_２＝２μｍ、しきい値電圧Ｖｔｈ＝−０．７Ｖに設定する。この設定により、第２のトランジスタＮ８の動作電圧Ｖｇｓ＝０．８３Ｖとして、周囲温度Ｔ＝２５度のとき短絡電流Ｉｓｃ＝８３ｍＡ、周囲温度Ｔ＝８５度のとき短絡電流Ｉｓｃ＝７０ｍＡとなる。短絡電流Ｉｓｃの温度係数を負にすることができる。

（第４の実施形態）
図５は、本発明の第４の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。
図５に表したように、定電圧電源回路２４は、出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５、及び過電流保護回路２５を備える。

定電圧電源回路２４は、図４に表した定電圧電源回路１８の過電流保護回路１９を過電流保護回路２５に置き換えた構成であり、電源電圧Ｖｄｄから安定化した出力電圧Ｖｏｕｔを出力するシリーズレギュレータである。

過電流保護回路２５は、図４に表した過電流保護回路１９の短絡電流制限部２０を、短絡電流制限部２６に置き換えた構成である。短絡電流制限部２６は、短絡電流制限部２０に、ＰＭＯＳ Ｐ８と第３のトランジスタＰ７を追加した構成である。

第３のトランジスタＰ７のソースには、電源電圧Ｖｄｄが供給される。第３のトランジスタＰ７のゲートは、ＰＭＯＳ Ｐ８のゲートとドレインとに接続される。第３のトランジスタＰ７のドレインは、第１のトランジスタＰ１のドレインと接続され、制御信号Ｖｇａｔｅを出力トランジスタ２のゲートに出力する。

ＰＭＯＳ Ｐ８のソースには、電源電圧Ｖｄｄが供給される。第２のトランジスタＮ８から出力される電流Ｉ３は、第３のトランジスタＰ７のゲートと、ＰＭＯＳ Ｐ８のドレイン及びゲートとに入力される。
第３のトランジスタＰ７のドレインから出力される制御信号Ｖｇａｔｅにより、出力トランジスタ２のゲートが制御される。

なお、図５においては、ＰＭＯＳ Ｐ８が第３のトランジスタＰ７のゲートとソースの間に接続されている。しかし、第１のトランジスタＰ１と第１の抵抗Ｒ１のように、ＰＭＯＳ Ｐ８は抵抗に置き換えることができる。同様に、第１の抵抗Ｒ１は、ＰＭＯＳに置き換えることができる。

短絡電流制限部２６の動作は、図４に表した短絡電流制限部２０と同様であり、出力トランジスタ２を流れる電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔを制限する。
短絡電流制限部２６においては、接地電位まで低下する出力電圧Ｖｏｕｔをレベルシフトしたり、出力電圧Ｖｏｕｔと出力トランジスタ２を流れる電流に比例した電流が流れる抵抗の両端の間の電圧とを比較する差動増幅回路を用いていない。
従って、過電流保護回路２５によれば、回路規模を縮小することができる。
また、短絡電流Ｉｓｃの温度係数を０以下に設定することが可能である。

図４及び図５にそれぞれ表した短絡電流制限部２０、２６においては、制御トランジスタＮ１０とバイアストランジスタＮ１１とのサイズ比により、短絡電流Ｉｓｃの温度係数を０以下に設定する構成を例示した。すなわち、制御トランジスタＮ１０のゲート幅Ｗ_１とゲート長Ｌ_１との比Ｗ_１／Ｌ_１、バイアストランジスタＮ１１のゲート幅Ｗ_２とゲート長Ｌ_２との比Ｗ_２／Ｌ_２、及び基板効果により、短絡電流Ｉｓｃの温度係数を０以下に設定している。

図６は、本発明の第５の実施形態に係る過電流保護回路を含む定電圧電源回路の構成を例示する回路図である。
図６に表したように、定電圧電源回路２８は、出力トランジスタ２、帰還回路３、誤差増幅回路４、電圧生成回路５、及び過電流保護回路２９を備える。

定電圧電源回路２８は、図４に表した定電圧電源回路１８の過電流保護回路１９を過電流保護回路２９に置き換えた構成であり、電源電圧Ｖｄｄから安定化した出力電圧Ｖｏｕｔを生成するシリーズレギュレータである。

過電流保護回路２９は、図４に表した過電流保護回路１９の短絡電流制限部２０を、短絡電流制限部３０に置き換えた構成である。
短絡電流制限部３０は、図４に短絡電流制限部２０の電流電圧変換回路２３を電流電圧変換回路３１に置き換えた構成である。

電流電圧変換回路３１は、制御トランジスタＮ１０とバックゲート電圧生成回路３２とを有する。第３の電流生成回路２２のバイアストランジスタＮ１１及び電流電圧変換回路３１の制御トランジスタＮ１０のバックゲートに、バックゲート電圧生成回路３２から電圧Ｖｓｂを供給している。
なお、図６においては、電流電圧変換回路３１は、バックゲート電圧生成回路３２を有する構成を例示した。しかし、第３の電流生成回路２２は、バックゲート電圧生成回路３２を有してもよい。

第３の電流生成回路２２のバイアストランジスタＮ１１及び電流電圧変換回路３１の制御トランジスタＮ１０のバックゲートの電圧Ｖｓｂを調整することにより、基板効果を制御することができる。また、電流電圧変換回路３１の制御トランジスタＮ１０を流れる電流Ｉ５と、第３の電流生成回路２２のバイアストランジスタＮ１１から出力されるバイアス電流Ｉ４との、差分電流として規定される短絡電流Ｉｓｃを可変できる。

従って、バックゲートの電圧Ｖｓｂを設定して、第３の電流生成回路２２のバイアストランジスタＮ１１と制御トランジスタＮ１０とのサイズで規定される短絡電流Ｉｓｃの値と温度係数とを任意に設定、変更することが可能になる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１、１４、１８、２４、２８ 定電圧電源回路
２ 出力トランジスタ
３ 帰還回路
４ 誤差増幅回路
５ 電圧生成回路
６、１５、１９、２５、２９ 過電流保護回路
７ 負荷
８ 過電流制限部
９、１６、２０、２６、３０ 短絡電流制限部
１０、２１ バイアス部
１１ 第１の電流生成回路
１２ 第２の電流生成回路
１３、２２ 第３の電流生成回路
１７、２３、３１ 電流電圧変換回路
３２ バックゲート電圧生成回路
Ｎ１、Ｎ２、Ｎ４〜Ｎ７ Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
Ｎ３ 第１のスイッチ素子
Ｎ８ 第２のトランジスタ
Ｎ９ 第２のスイッチ素子
Ｎ１０ 制御トランジスタ
Ｎ１１ バイアストランジスタ
Ｐ１ 第１のトランジスタ
Ｐ２〜Ｐ６、Ｐ８ Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
Ｐ７ 第３のトランジスタ
Ｒ１ 第１の抵抗
Ｒ２ 第２の抵抗
Ｒ３ 第３の抵抗

Claims (11)

1. 出力電流が上限値を超えないように出力トランジスタを制御する過電流制限部と、
   前記出力トランジスタの出力電圧の低下に応じて前記出力電流の一部を入力し電圧に変換して出力する電流電圧変換回路を有し、前記出力電圧の低下とともに前記出力電流が減少するように前記電流電圧変換回路の出力を調整することにより前記出力トランジスタを制御する短絡電流制限部と、
   を備え、
   前記出力電圧が０のときに前記出力電流が温度の上昇に対して減少するように、前記電流電圧変換回路の出力と、前記電流電圧変換回路のトランスインピーダンスと、が設定されたことを特徴とする過電流保護回路。
2. 前記出力電圧が０のときの温度の上昇に対する前記電流電圧変換回路の出力の変化率の大きさは、前記電流電圧変換回路のトランスインピーダンスの変化率の大きさ以上に設定されたことを特徴とする請求項１記載の過電流保護回路。
3. 前記過電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第１の電流生成回路と、
   前記第１の電流生成回路の出力に接続された第１の抵抗と、
   前記第１の抵抗の両端の間に生ずる電圧により制御され、前記出力トランジスタを制御する第１のトランジスタと、
   を有し、
   前記短絡電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第２の電流生成回路と、
   前記出力電圧により制御される電流を生成する第３の電流生成回路と、
   前記第２及び第３の電流生成回路の出力に接続され、前記第２の電流生成回路の出力電流と第３の電流生成回路の出力電流との差電流が分流して流れる第２の抵抗と、
   前記第２の抵抗の両端の間に生ずる電圧により制御され、前記第１の抵抗に電流を出力する第２のトランジスタと、
   を有し、
   前記電流電圧変換回路は、前記第２の抵抗を有し、
   前記第２のトランジスタのしきい値電圧をＶｔｈ、前記第２のトランジスタのゲート・ソース間電圧をＶｇｓ、前記第２の抵抗の抵抗値をＲ、温度をＴとしたとき、
   

   

   の関係を満たすようにＶｇｓが設定されたことを特徴とする請求項１または２に記載の過電流保護回路。
4. 前記短絡電流制限部は、
   第３の抵抗と、
   前記第１のトランジスタと並列に接続され、前記第３の抵抗の両端の間に生ずる電圧により制御され、前記制御信号を出力する第３のトランジスタと、
   をさらに有し、
   前記第２のトランジスタは、前記第３の抵抗に電流を出力することを特徴とする請求項３記載の過電流保護回路。
5. 前記第１の電流生成回路をオフ状態に切り替える第１のスイッチ素子と、
   前記第２のトランジスタをオフ状態に切り替える第２のスイッチ素子と、
   をさらに備え、
   前記第１の抵抗への出力を停止可能としたことを特徴とする請求項３または４に記載の過電流保護回路。
6. 出力電流が上限値を超えないように出力トランジスタを制御する過電流制限部と、
   前記出力電流とバイアス電流とを入力し電圧に変換して出力する電流電圧変換回路を有し、前記出力電圧の低下とともに前記出力電流が減少するように前記電流電圧変換回路の出力を調整することにより前記出力トランジスタを制御する短絡電流制限部と、
   を備え、
   前記出力電圧が０のときに前記出力電流が温度の上昇に対して減少するように、前記電流電圧変換回路に流れる電流と、前記バイアス電流と、が設定されたことを特徴とする過電流保護回路。
7. 前記出力電圧が０のときの温度の上昇に対する前記バイアス電流の変化の大きさは、前記電流電圧変換回路を流れる電流の変化の大きさ以上に設定されたことを特徴とする請求項６記載の過電流保護回路。
8. 前記過電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第１の電流生成回路と、
   前記第１の電流生成回路の出力を入力して前記出力トランジスタを制御する第１のトランジスタと、
   を有し、
   前記短絡電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第２の電流生成回路と、
   前記バイアス電流を生成するバイアストランジスタを有する第３の電流生成回路と、
   前記第２の電流生成回路の出力電流と前記バイアス電流との和電流が流れ、両端に前記出力電圧で制御された電圧を出力する制御トランジスタと、
   前記制御トランジスタの出力により制御され、前記第１のトランジスタに電流を出力する第２のトランジスタと、
   を有し、
   前記電流電圧変換回路は、前記制御トランジスタを有し、
   前記制御トランジスタのゲート幅とゲート長をそれぞれＷ_１、Ｌ_１とし、前記バイアストランジスタのゲート幅とゲート長をそれぞれＷ_２、Ｌ_２とし、前記制御トランジスタ及び前記バイアストランジスタのしきい値電圧をＶｔｈとし、前記第２のトランジスタのゲート・ソース間電圧をＶｇｓとし、前記バイアストランジスタの基板効果をαとしたとき、
   

   

   の関係を満たすように、Ｗ_１、Ｌ_１、Ｗ_２、Ｌ_２が設定されたことを特徴とする請求項６または７に記載の過電流保護回路。
9. 前記過電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第１の電流生成回路と、
   前記第１の電流生成回路の出力を入力して前記出力トランジスタを制御する第１のトランジスタと、
   を有し、
   前記短絡電流制限部は、
   前記出力トランジスタを流れる電流に比例した電流を生成する第２の電流生成回路と、
   前記バイアス電流を生成するバイアストランジスタを有する第３の電流生成回路と、
   前記第２の電流生成回路の出力電流と前記バイアス電流との和電流が流れ、両端に前記出力電圧で制御された電圧を出力する制御トランジスタと、
   前記制御トランジスタの出力により制御され、前記第１のトランジスタに電流を出力する第２のトランジスタと、
   を有し、
   前記電流電圧変換回路は、
   前記制御トランジスタと、
   前記バイアストランジスタのバックゲートと制御トランジスタのバックゲートに電圧を供給するバックゲート電圧生成回路と、
   を有することを特徴とする請求項６または７に記載の過電流保護回路。
10. 前記短絡電流制限部は、前記出力トランジスタを制御する第３のトランジスタをさらに有し、
    前記第２のトランジスタは、前記第３のトランジスタに出力することを特徴とする請求項８または９に記載の過電流保護回路。
11. 出力トランジスタと、
    前記出力トランジスタの出力と接地との間に接続され、前記出力電圧または前記出力電圧を分圧して参照電圧として帰還する帰還回路と、
    基準電圧を生成する電圧生成回路と、
    前記参照電圧と前記基準電圧との誤差を増幅して前記出力トランジスタを制御する誤差増幅回路と、
    請求項１〜１０のいずれか１つに記載の過電流保護回路と、
    を備えたことを特徴とする定電圧電源回路。

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