JP4044986B2 - 配線基板集合体の製造方法 - Google Patents
配線基板集合体の製造方法 Download PDFInfo
- Publication number
- JP4044986B2 JP4044986B2 JP18290597A JP18290597A JP4044986B2 JP 4044986 B2 JP4044986 B2 JP 4044986B2 JP 18290597 A JP18290597 A JP 18290597A JP 18290597 A JP18290597 A JP 18290597A JP 4044986 B2 JP4044986 B2 JP 4044986B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- dividing
- hole
- board assembly
- assembly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Landscapes
- Structure Of Printed Boards (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の配線基板となる複数の基板部分を有する配線基板集合体の製造方法に関する。
【０００２】
【従来の技術】
一般にセラミック多層配線基板は多数個取りによって量産される。係る複数個の配線基板の集合体の状態において、各配線基板の上面に例えば水晶振動子等の素子を搭載し、個別に電気的特性を測定した後に、上記集合体を分割して複数の配線基板を得る場合がある。
【０００３】
係るセラミック多層配線基板の集合体７０は、例えば図６(Ａ)の平面図に示すように、分割溝７４によって区画された複数の基板部分７２と、分割溝７４上に垂直に形成された貫通孔７６と、この貫通孔７６に一部が接続する素子用の端子７８を有する。各基板部分７２は、分割溝７４に沿い追って分割されて個別の配線基板となる。上記端子７８は、基板部分７２の上面に搭載される素子等と導通される。
また、図６(Ｂ)に示すように、上記貫通孔７６の内周面全体には、各基板部分７２の配線パターンを追ってマザーボードと半田付けして導通するため、中空部を有する円管状の導通部８０が形成されている。
【０００４】
この場合、図６(Ｃ)に示すように、分割溝７４を挟んで隣接する基板部分７２同士は、係る導通部８０を介して互いの配線パターン７３同士が導通している。
このため、前記集合体７０における各基板部分７２の上面の素子搭載部に例えば水晶振動子等の素子を固着し、この素子と上記端子７８を導通しても、個別の基板部分７２の電気的特性を正確に測定できない場合がある。係る集合体７０の状態で、各基板部分７２の電気的特性を測定できないと、検査効率を低下させるということにもなる。
【０００５】
また、前記貫通孔７６内に分割後に外部端子となる導通部８０を得るため、素子用の端子７８と共に、Ｎｉ及びＡｕの無電解メッキを施すに先立ち、それらの下地メタライズに対しＰｄ触媒核等を付着させる活性化処理を施す。この際、断面Ｖ形をなす分割溝７４の底部にもＰｄ触媒核が付着するため、分割溝７４の底部に沿ってＮｉ及びＡｕメッキ層が線状に形成される。
この結果、図６(Ｄ)に示すように、分割溝７４に沿って各基板部分７２毎に分割すると、その側面８２における隣接する半円形に凹んだ外部端子８４同士が線状のＮｉ及びＡｕメッキ層８６を介して短絡し、本来の回路形成を阻害する不具合を招く場合もある。
【０００６】
【発明が解決すべき課題】
本発明は、以上の従来の技術における問題点を解決し、個別の配線基板となる基板部分の電気的特性の測定を配線基板の集合体の状態において可能とした配線基板集合体の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するため、配線基板集合体の貫通孔内に形成される複数の導体層を隣接する基板部分毎に分離して形成し、且つ分割後の配線基板の側面における導体層同士の短絡を断つことに着想して成されたものである。
即ち、本発明の配線基板集合体の製造方法（請求項１）は、配線基板集合体となる複数のグリーンシートにおいて、複数の基板部分を区分する分割溝が追って形成される分割予定線に沿って、該分割予定線と長軸が平行な略長円形又は略楕円形の貫通孔を形成する工程と、上記複数のグリーンシートにおける上記貫通孔毎の内周面で且つ上記分割予定線から離れて対向する基板部分毎の位置に複数の下地メタライズを形成する工程と、上記複数のグリーンシートを上記貫通孔が連通し且つ上記下地メタライズが接続するように積層して積層体を形成する工程と、上記積層体における上記分割予定線に沿って分割溝を形成する工程と、上記積層体を焼成する工程と、係る焼成により得られたセラミックの本体の上記下地メタライズが焼成された下地層にメッキを施して導体層を形成する工程と、を含む、ことを特徴とする。
【０００８】
これによれば、各基板部分の配線パターンが隣接する基板部分の配線パターンと絶縁され、各基板部分の分割溝上における複数の導体層同士も絶縁されていることで、複数の基板部分について、集合体の状態でそれぞれの電気的特性を測定できる配線基板集合体を確実に提供することができる。
【０００９】
尚、前記基板部分とは分割後に個別の配線基板となる集合体内の部分を指す。
また、前記分割溝上とは該溝同士の交差部や、各溝のコーナ、屈曲部も含む。
【００１０】
更に、本発明には、前記貫通孔を形成する工程では、前記分割予定線に沿って貫通孔と通し孔とが交互に形成される、配線基板集合体の製造方法も含まれ得る。
【００１１】
【実施の形態】
以下において本発明の実施に好適な形態を図面と共に説明する。
図１は、本発明により製造される配線基板集合体１に関する。
同図(Ａ)はこの集合体１の平面図を示し、アルミナ等のセラミックからなる板状の本体２内に分割溝４によって上下左右に４つに区分された基板部分６を同一平面上に有する。図示で水平方向の分割溝４上に沿って長円形の貫通孔５が複数個穿設され、各貫通孔５の中央部の上縁に各基板部分６の上面７に形成された素子用の端子８の一部が接続されている。尚、各基板部分６には図示しない複数の配線パターンが形成されている。
【００１２】
図１(Ｂ)に示すように、各貫通孔５内の一対の長手面における平面視で中央部には略垂直に導体層１０が形成され、且つその上端で上記端子８の一部と導通している。また、導体層１０は各基板部分６内の配線パターンの何れかとも導通している。尚、断面Ｖ形の分割溝４は本体２の上下両面の同じ位置に形成されているが、少なくとも一方の面にのみ形成しても良い。
【００１３】
係る配線基板集合体１によれば、基板部分６の各導体層１０は貫通孔５内の左右両側部分５ａで分割溝４に沿って隣接する導体層１０と絶縁されると共に、貫通孔５を挟んで隣接する基板部分６の対向する導体層１０とも絶縁されている。
【００１４】
従って、係る集合体１の状態において、各基板部分６の上面７の中央に図示しない素子を搭載し、これと上記素子用の端子８を半田付けして導通すると、各基板部分６の配線パターンとも導通でき、上記素子を含めた各基板部分６の電気的特性を測定することが可能となる。このため、配線基板毎に分割する前に検査が集合体１上で可能となるので、検査工程の効率を高めることもできる。
しかも、各分割溝４に沿って本体２を分割して得られる各配線基板の側面における導体層１０同士間の絶縁性も確保される。
【００１５】
尚、貫通孔５の形状は上記長円形に限らず、例えば図１(Ｃ)のように横長の上記長円形の上下辺における中央部を更に略半長円形に凹ませた貫通孔５ｂ、図１(Ｄ)のように横長の長円形の上下辺における中央部を更に略半円形に凹ませた貫通孔５ｃ、又は図１(Ｅ)のように横長の楕円形の上下辺における中央部を更に略半円形に凹ませた貫通孔５ｄとすることもできる。
これらのように、貫通孔５の中央部を略半長円形、又は略半円形に更に凹ませると、後述するように貫通孔５の中央部に導体層１０となるメタライズをマスクを介して部分的に形成する際、注入するメタライズインクが濡れ広がるのを防止でき、該インクを一層容易に貫通孔５の中央部に塗布することができる。
また、図１(Ｃ)の貫通孔５ｂの図示で下辺に示すように、複数の導体層１０を互いに絶縁して併設することもできる。
【００１６】
図２は、本発明により製造される異なる形態の配線基板集合体１１に関する。
同図(Ａ)は、この集合体１１の平面図を示し、前記同様のセラミックからなる板状の本体１２内に分割溝１４によって４つに区分された基板部分１６を同一平面上に有する。図示で水平方向の分割溝１４に沿って長円形の貫通孔１５が等間隔に複数個穿設され、各貫通孔１５の上縁には各基板部分１６の上面１７に形成された素子用の端子１８の一部が繋がっている。また、各貫通孔１５，１５間には分割溝１４を遮る丸い通し孔１９が貫通されている。尚、各基板部分１６も図示しない複数の配線パターンを有している。
【００１７】
図２(Ｂ)に示すように、各貫通孔１５内の一対の長手面における平面視で中央部には垂直に導体層２０が形成され、且つその上端で上記端子１８の一部と導通している。尚、導体層２０は各基板部分５６の配線パターンとも導通している。
係る配線基板集合体１１によれば、各基板部分１６の導体層２０は貫通孔１５内の左右両側部分１５ａ及び貫通孔１５間の各通し孔１９によって互いに絶縁され、且つ各貫通孔１５を挟んで隣接する基板部分１６の対向する導体層２０とも互いに絶縁されている。
【００１８】
従って、係る集合体１１の状態のままで、各基板部分１６の上面１７中央に搭載した素子と該素子用の端子１８を半田付けして導通すると、各基板部分１６の配線パターンとも導通でき、上記素子を含めた各基板部分１６の電気的特性を測定することができる。このため、配線基板毎に分割する前の集合体１１上で検査が確実に行えるので、検査工程の効率を高めることもできる。
しかも、各分割溝１４に沿って本体１２を分割して得られる配線基板の側面における導体層２０同士間の絶縁性も確保される。
尚、図２(Ｃ)に示すように、貫通孔１５の内周面全体に円管状の導通部６０′を形成すると、係る貫通孔１５，１５間における分割溝１４上に通し孔１９を形成した参考形態の配線基板集合体１１′を得ることができる。
【００１９】
次に、上記配線基板集合体１１について、本発明の製造方法を、図３により説明する。
図３(Ａ)及び(Ａ′)は主にアルミナからなり、前記本体１２を形成するためのグリーンシート２１の断面と部分平面図を示す。
次に、図３(Ｂ)及び(Ｂ′)に示すように、各グリーンシート２１の前記分割溝１４が追って形成される分割予定線（仮想線）に沿って、複数の長円形を呈する貫通孔１５と丸い通し孔１９とがプレスによって交互に打ち抜かれる。
更に、各グリーンシート２１の上面に、タングステン（Ｗ）やモリブデン（Ｍｏ）等の高融点金属からなる導電ペーストがスクリーン印刷により所定のパターンに倣って塗布される。
【００２０】
また、図３(Ｃ)及び(Ｄ)に示すように、各シート２１の各貫通孔１５の開口部には図中の破線で示す吸引孔２２を有するマスク２３が接触され、Ｗ又はＭｏ等からなるメタライズインクを注入する。係るインクは反対側の開口部からの負圧によって吸引され、図示のように貫通孔１５内の長手面の中央部に下地メタライズ２４を形成する。尚、該メタライズ２４はシート２１の上面にも形成される。
次いで、図３(Ｅ)に示すように、各グリーンシート２１を上記貫通孔１５と通し孔１９が互いに連通するように積層し積層体２６とする。この際、貫通孔１５内の各下地メタライズ２４同士も上下に接続される。
【００２１】
更に、図３(Ｆ)に示すように、上記積層体２６における上下端のグリーンシート２１に、前記分割予定線に沿って断面Ｖ形の分割溝１４を形成する。尚、分割溝１４は、予め個別のグリーンシート２１に形成しておいても良い。
係るシート２１の積層体２６を上下方向に加圧しつつ、約１５００℃に所定時間に渉り加熱・保持して焼成し、前記図２に示すセラミックの本体１２とする。同時に、前記導電ペーストは、配線パターンや素子用の端子１８となる。また、下地メタライズ２４は下地層となる。
次いで、各貫通孔１５内の下地層に対し、マスクを介して活性化処理した上、メッキ用触媒核の付着を行う。上記活性化処理は界面活性剤を付着させ、メッキ用触媒核の付着を確保するために施す。上記メッキ用触媒核はＰｄ(パラジウム)であり、所謂キャタリストとアクセレーティング処理により付着される。
【００２２】
この際、上記Ｐｄ触媒核は、狭い分割溝１４内(特に底の部分)に残留しても通し孔１９内には残留しない。また、Ｐｄ触媒核は、貫通孔１５内においても処理液と共に流下する。最後に各下地層に対し無電解Ｎｉ及びＡｕメッキを行う。
このメッキは上記Ｐｄ触媒核が付着する部分にのみ形成されるので、各下地層及び分割溝１４内にメッキが析出しても、左右両側部分１５ａや通し孔１９には上記Ｎｉ及びＡｕメッキが析出しない。この結果、導体層２０が相互に絶縁された配線基板集合体１１を得ることができる。
【００２３】
尚、係る集合体１１を各分割溝１４に沿って破断し分割することにより、複数の配線基板が得られる。
また、上記各グリーンシート２１に貫通孔１５を打ち抜き且つ上記通し孔１９の形成を省略して、同様の各工程を施すことにより、図１の配線基板集合体１を製造でき、且つこの集合体１を分割することによっても、複数の配線基板が得られる。
【００２４】
次に、前記集合体１を分割して得られた配線基板３１について説明する。
図４(Ａ)は、本発明の製造方法により得られた配線基板３１の平面図を示す。この基板３１は、アルミナ等のセラミックからなる板状の本体３２と、この本体３２の上面(表面)３３に形成した複数の素子用の端子３４を有する。
図４(Ｂ)にも示すように、上記本体３２の側面３６には本体３２に対し半長円形に凹んだ複数の凹部３８が設けられ、この凹部３８の平面視で中央部に端子となる導体層４０が略垂直に形成されている。この導体層４０は、その上端で上記素子用の端子３４と導通すると共に、図４(Ｃ)に示すように、本体３２に内蔵される複数の配線パターン３５，３５とも導通している。
【００２５】
上記本体３２は、例えば厚さ約０．５ｍｍで、各凹部３８の側面３６に沿う長さは約１ｍｍ、その凹みは約０．３ｍｍ、各導体層４０の幅は約０．３ｍｍである。従って、導体層４０の左右には凹部３８の両側部分３９，３９が幅約０．３ｍｍずつ残っている。この凹部３８内に部分的に導体層４０を形成するには、凹部３８自体を側面３６に沿って長めにすると共に、前述したように導体層４０となる下地メタライズをマスクを介して形成することにより成される。
この配線基板３１によれば、凹部３８の中央部に導体層４０が形成され、その両側部分３９，３９によって同じ側面３６にて隣接する凹部３８内の導体層４０と確実に絶縁されるので、仮に製造工程で前記図６(Ｄ)で示した線状のメッキ層８６が生じても、導体層４０同士間の不用意な短絡を確実に防げ、その誤作動を予防できる。尚、図４(Ｄ)は、凹部３８内に導体層４０を併設した状態を示す。
【００２６】
また、前記集合体１１を分割して得られた配線基板５１について説明する。
図５(Ａ)は、前記集合体１１を分割して得た配線基板４１の平面図を示す。この基板４１は前記と同様なセラミックからなる板状の本体４２と、該本体４２の上面（表面）４３に形成した複数の素子用の端子４４を有する。
図５(Ｂ)にも示すように、上記本体４２の側面４６には本体４２に対し半長円形に凹んだ複数の凹部４８が等間隔に設けられ、この凹部４８の平面視で中央部に端子となる導体層５０が略垂直に形成されている。この導体層５０はその上端で上記素子用の端子４４と導通すると共に、本体４２の図示しない配線パターンの何れかと導通している。しかも、各導体層５０同士間の側面４６には半円形の垂直な溝部４９が上面４３から下面(裏面)に連なって設けられている。
【００２７】
上記導体層５０は、前述したように一対の凹部４８，４８を形成する前記長円形の貫通孔１５内の中央部に前述したようにメタライズインクを負圧にて吸引することで形成され、溝部４９もプレスによる打ち抜きによって形成される。
係る配線基板４１によれば、導体層５０が凹部４８の中央部に形成され、且つ凹部４８同士間の側面４６に溝部４９が形成されているので、仮に前記図６(Ｄ)の線状のメッキ層８６が生じても凹部４８の左右両側部分４８ａと溝部４９によって遮断される。従って、導体層５０同士間の不用意な短絡を確実に防げ、その誤作動を予防できる。
尚、配線基板４１の四隅における円弧４９′は基板４１が集合体１１の状態において隣接する基板部分１６とに跨って打抜かれた前記通し孔１９の跡を示す。
【００２８】
更に、前記参考形態の集合体１１′を分割して得られた参考形態の配線基板５１について説明する。
図５(Ｃ)は、参考形態の配線基板５１を示し、その側面５６に本体５２に対し半長円形に凹む複数の凹部５８が所定の間隔を置いて設けられ、この凹部５８内の全体に導体層６０が形成されている。また、この導体層６０はその上端で上面(表面)５３に形成された素子用の端子５４と導通し、本体５２の図示しない配線パターンの何れかと導通している。更に、各凹部５８同士間には厚さ方向に垂直な溝部５９が設けられている。
この配線基板５１は、側面５６における凹部５８間の溝部５９により、導体層６０同士間の不用意な短絡を一層確実に防ぎ、その誤作動を予防している。
尚、以上の各基板３１，４１，５１における図示で左右の垂直な側面にも、前記凹部３８，４８，５８や溝部４９，５９を同様に形成することもできる。
【００２９】
本発明は、以上に説明した各形態に限定されるものではない。
前記配線基板集合体の貫通孔の前記分割溝に沿うサイズを数種類形成して、比較的長く形成した貫通孔内に複数の導体層を並行して形成したり、前記配線基板の凹部も同様にして各凹部内に単数又は複数の導体層を形成することもできる。
配線基板やその集合体を形成するセラミックには、前記アルミナに限らず、窒化アルミニウム、ガラスセラミック、ムライト等を用いることもできる。
また、導体層、端子、及び配線パターンの材質も前記ＷやＭｏに限らず、ＣｕやＣｏ及びこれらをベースとする合金、Ｍｏ−Ｍｎ、Ａｇ、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ等を適用することも可能である。
【００３０】
更に、前記配線基板集合体は、上記素子等を各基板部分に搭載し、且つ蓋にて密封する等の組立てを前記検査に先立って行うこともできる。
また、前記配線基板には、複数の電子部品や素子を搭載するマルチチップモジュール等の表面実装型配線基板も含まれる。更に、前記水晶振動子の他、トランジスタ、ダイオードやＥＦＴ等の素子を搭載することもできる。尚、搭載された素子等は、配線基板上において蓋により密封される。
【００３１】
【発明の効果】
以上において説明した本発明の配線基板集合体の製造方法によれば、分割溝に沿う導体層同士及び貫通孔に臨む各基板部分の導体層同士とが互いに絶縁され、各基板部分の電気的特性の測定が確実に効率良く行えると共に、各基板部分における素子等の組み立ても効率良く行い得る配線基板集合体を確実に提供することができる。
【図面の簡単な説明】
【図１】(Ａ)は本発明により得られる配線基板集合体の一形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)乃至(Ｅ)は貫通孔の異なる形態を示す部分平面図。
【図２】(Ａ)は本発明により得られる配線基板集合体の異なる形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線部分Ｂの部分斜視図、(Ｃ)は参考形態の配線基板集合体を示す部分斜視図。
【図３】本発明による配線基板集合体の製造工程を示す概略断面図又は部分図。
【図４】(Ａ)は本発明により得られた配線基板の一形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)は(Ｂ)中におけるＣ−Ｃ断面図、(Ｄ)は異なる態様の部分斜視図。
【図５】(Ａ)は本発明により得られた配線基板の異なる形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線部分Ｂの部分斜視図、(Ｃ)は参考形態の配線基板を示す部分斜視図。
【図６】(Ａ)は従来の配線基板集合体を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)は(Ｂ)中におけるＣ−Ｃ断面を含む部分斜視図、(Ｄ)は従来の配線基板の側面を含む部分斜視図。
【符号の説明】
１，１１……………………………配線基板集合体
４，１４……………………………分割溝
５，５ｂ〜５ｄ，１５……………貫通孔
６，１６……………………………基板部分
１０，２０，３０，４０，５０…導体層
１９…………………………………通し孔
２１…………………………………グリーンシート
２４…………………………………下地メタライズ層
２６…………………………………積層体
３１，４１…………………………配線基板
【発明の属する技術分野】
本発明は、複数の配線基板となる複数の基板部分を有する配線基板集合体の製造方法に関する。
【０００２】
【従来の技術】
一般にセラミック多層配線基板は多数個取りによって量産される。係る複数個の配線基板の集合体の状態において、各配線基板の上面に例えば水晶振動子等の素子を搭載し、個別に電気的特性を測定した後に、上記集合体を分割して複数の配線基板を得る場合がある。
【０００３】
係るセラミック多層配線基板の集合体７０は、例えば図６(Ａ)の平面図に示すように、分割溝７４によって区画された複数の基板部分７２と、分割溝７４上に垂直に形成された貫通孔７６と、この貫通孔７６に一部が接続する素子用の端子７８を有する。各基板部分７２は、分割溝７４に沿い追って分割されて個別の配線基板となる。上記端子７８は、基板部分７２の上面に搭載される素子等と導通される。
また、図６(Ｂ)に示すように、上記貫通孔７６の内周面全体には、各基板部分７２の配線パターンを追ってマザーボードと半田付けして導通するため、中空部を有する円管状の導通部８０が形成されている。
【０００４】
この場合、図６(Ｃ)に示すように、分割溝７４を挟んで隣接する基板部分７２同士は、係る導通部８０を介して互いの配線パターン７３同士が導通している。
このため、前記集合体７０における各基板部分７２の上面の素子搭載部に例えば水晶振動子等の素子を固着し、この素子と上記端子７８を導通しても、個別の基板部分７２の電気的特性を正確に測定できない場合がある。係る集合体７０の状態で、各基板部分７２の電気的特性を測定できないと、検査効率を低下させるということにもなる。
【０００５】
また、前記貫通孔７６内に分割後に外部端子となる導通部８０を得るため、素子用の端子７８と共に、Ｎｉ及びＡｕの無電解メッキを施すに先立ち、それらの下地メタライズに対しＰｄ触媒核等を付着させる活性化処理を施す。この際、断面Ｖ形をなす分割溝７４の底部にもＰｄ触媒核が付着するため、分割溝７４の底部に沿ってＮｉ及びＡｕメッキ層が線状に形成される。
この結果、図６(Ｄ)に示すように、分割溝７４に沿って各基板部分７２毎に分割すると、その側面８２における隣接する半円形に凹んだ外部端子８４同士が線状のＮｉ及びＡｕメッキ層８６を介して短絡し、本来の回路形成を阻害する不具合を招く場合もある。
【０００６】
【発明が解決すべき課題】
本発明は、以上の従来の技術における問題点を解決し、個別の配線基板となる基板部分の電気的特性の測定を配線基板の集合体の状態において可能とした配線基板集合体の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するため、配線基板集合体の貫通孔内に形成される複数の導体層を隣接する基板部分毎に分離して形成し、且つ分割後の配線基板の側面における導体層同士の短絡を断つことに着想して成されたものである。
即ち、本発明の配線基板集合体の製造方法（請求項１）は、配線基板集合体となる複数のグリーンシートにおいて、複数の基板部分を区分する分割溝が追って形成される分割予定線に沿って、該分割予定線と長軸が平行な略長円形又は略楕円形の貫通孔を形成する工程と、上記複数のグリーンシートにおける上記貫通孔毎の内周面で且つ上記分割予定線から離れて対向する基板部分毎の位置に複数の下地メタライズを形成する工程と、上記複数のグリーンシートを上記貫通孔が連通し且つ上記下地メタライズが接続するように積層して積層体を形成する工程と、上記積層体における上記分割予定線に沿って分割溝を形成する工程と、上記積層体を焼成する工程と、係る焼成により得られたセラミックの本体の上記下地メタライズが焼成された下地層にメッキを施して導体層を形成する工程と、を含む、ことを特徴とする。
【０００８】
これによれば、各基板部分の配線パターンが隣接する基板部分の配線パターンと絶縁され、各基板部分の分割溝上における複数の導体層同士も絶縁されていることで、複数の基板部分について、集合体の状態でそれぞれの電気的特性を測定できる配線基板集合体を確実に提供することができる。
【０００９】
尚、前記基板部分とは分割後に個別の配線基板となる集合体内の部分を指す。
また、前記分割溝上とは該溝同士の交差部や、各溝のコーナ、屈曲部も含む。
【００１０】
更に、本発明には、前記貫通孔を形成する工程では、前記分割予定線に沿って貫通孔と通し孔とが交互に形成される、配線基板集合体の製造方法も含まれ得る。
【００１１】
【実施の形態】
以下において本発明の実施に好適な形態を図面と共に説明する。
図１は、本発明により製造される配線基板集合体１に関する。
同図(Ａ)はこの集合体１の平面図を示し、アルミナ等のセラミックからなる板状の本体２内に分割溝４によって上下左右に４つに区分された基板部分６を同一平面上に有する。図示で水平方向の分割溝４上に沿って長円形の貫通孔５が複数個穿設され、各貫通孔５の中央部の上縁に各基板部分６の上面７に形成された素子用の端子８の一部が接続されている。尚、各基板部分６には図示しない複数の配線パターンが形成されている。
【００１２】
図１(Ｂ)に示すように、各貫通孔５内の一対の長手面における平面視で中央部には略垂直に導体層１０が形成され、且つその上端で上記端子８の一部と導通している。また、導体層１０は各基板部分６内の配線パターンの何れかとも導通している。尚、断面Ｖ形の分割溝４は本体２の上下両面の同じ位置に形成されているが、少なくとも一方の面にのみ形成しても良い。
【００１３】
係る配線基板集合体１によれば、基板部分６の各導体層１０は貫通孔５内の左右両側部分５ａで分割溝４に沿って隣接する導体層１０と絶縁されると共に、貫通孔５を挟んで隣接する基板部分６の対向する導体層１０とも絶縁されている。
【００１４】
従って、係る集合体１の状態において、各基板部分６の上面７の中央に図示しない素子を搭載し、これと上記素子用の端子８を半田付けして導通すると、各基板部分６の配線パターンとも導通でき、上記素子を含めた各基板部分６の電気的特性を測定することが可能となる。このため、配線基板毎に分割する前に検査が集合体１上で可能となるので、検査工程の効率を高めることもできる。
しかも、各分割溝４に沿って本体２を分割して得られる各配線基板の側面における導体層１０同士間の絶縁性も確保される。
【００１５】
尚、貫通孔５の形状は上記長円形に限らず、例えば図１(Ｃ)のように横長の上記長円形の上下辺における中央部を更に略半長円形に凹ませた貫通孔５ｂ、図１(Ｄ)のように横長の長円形の上下辺における中央部を更に略半円形に凹ませた貫通孔５ｃ、又は図１(Ｅ)のように横長の楕円形の上下辺における中央部を更に略半円形に凹ませた貫通孔５ｄとすることもできる。
これらのように、貫通孔５の中央部を略半長円形、又は略半円形に更に凹ませると、後述するように貫通孔５の中央部に導体層１０となるメタライズをマスクを介して部分的に形成する際、注入するメタライズインクが濡れ広がるのを防止でき、該インクを一層容易に貫通孔５の中央部に塗布することができる。
また、図１(Ｃ)の貫通孔５ｂの図示で下辺に示すように、複数の導体層１０を互いに絶縁して併設することもできる。
【００１６】
図２は、本発明により製造される異なる形態の配線基板集合体１１に関する。
同図(Ａ)は、この集合体１１の平面図を示し、前記同様のセラミックからなる板状の本体１２内に分割溝１４によって４つに区分された基板部分１６を同一平面上に有する。図示で水平方向の分割溝１４に沿って長円形の貫通孔１５が等間隔に複数個穿設され、各貫通孔１５の上縁には各基板部分１６の上面１７に形成された素子用の端子１８の一部が繋がっている。また、各貫通孔１５，１５間には分割溝１４を遮る丸い通し孔１９が貫通されている。尚、各基板部分１６も図示しない複数の配線パターンを有している。
【００１７】
図２(Ｂ)に示すように、各貫通孔１５内の一対の長手面における平面視で中央部には垂直に導体層２０が形成され、且つその上端で上記端子１８の一部と導通している。尚、導体層２０は各基板部分５６の配線パターンとも導通している。
係る配線基板集合体１１によれば、各基板部分１６の導体層２０は貫通孔１５内の左右両側部分１５ａ及び貫通孔１５間の各通し孔１９によって互いに絶縁され、且つ各貫通孔１５を挟んで隣接する基板部分１６の対向する導体層２０とも互いに絶縁されている。
【００１８】
従って、係る集合体１１の状態のままで、各基板部分１６の上面１７中央に搭載した素子と該素子用の端子１８を半田付けして導通すると、各基板部分１６の配線パターンとも導通でき、上記素子を含めた各基板部分１６の電気的特性を測定することができる。このため、配線基板毎に分割する前の集合体１１上で検査が確実に行えるので、検査工程の効率を高めることもできる。
しかも、各分割溝１４に沿って本体１２を分割して得られる配線基板の側面における導体層２０同士間の絶縁性も確保される。
尚、図２(Ｃ)に示すように、貫通孔１５の内周面全体に円管状の導通部６０′を形成すると、係る貫通孔１５，１５間における分割溝１４上に通し孔１９を形成した参考形態の配線基板集合体１１′を得ることができる。
【００１９】
次に、上記配線基板集合体１１について、本発明の製造方法を、図３により説明する。
図３(Ａ)及び(Ａ′)は主にアルミナからなり、前記本体１２を形成するためのグリーンシート２１の断面と部分平面図を示す。
次に、図３(Ｂ)及び(Ｂ′)に示すように、各グリーンシート２１の前記分割溝１４が追って形成される分割予定線（仮想線）に沿って、複数の長円形を呈する貫通孔１５と丸い通し孔１９とがプレスによって交互に打ち抜かれる。
更に、各グリーンシート２１の上面に、タングステン（Ｗ）やモリブデン（Ｍｏ）等の高融点金属からなる導電ペーストがスクリーン印刷により所定のパターンに倣って塗布される。
【００２０】
また、図３(Ｃ)及び(Ｄ)に示すように、各シート２１の各貫通孔１５の開口部には図中の破線で示す吸引孔２２を有するマスク２３が接触され、Ｗ又はＭｏ等からなるメタライズインクを注入する。係るインクは反対側の開口部からの負圧によって吸引され、図示のように貫通孔１５内の長手面の中央部に下地メタライズ２４を形成する。尚、該メタライズ２４はシート２１の上面にも形成される。
次いで、図３(Ｅ)に示すように、各グリーンシート２１を上記貫通孔１５と通し孔１９が互いに連通するように積層し積層体２６とする。この際、貫通孔１５内の各下地メタライズ２４同士も上下に接続される。
【００２１】
更に、図３(Ｆ)に示すように、上記積層体２６における上下端のグリーンシート２１に、前記分割予定線に沿って断面Ｖ形の分割溝１４を形成する。尚、分割溝１４は、予め個別のグリーンシート２１に形成しておいても良い。
係るシート２１の積層体２６を上下方向に加圧しつつ、約１５００℃に所定時間に渉り加熱・保持して焼成し、前記図２に示すセラミックの本体１２とする。同時に、前記導電ペーストは、配線パターンや素子用の端子１８となる。また、下地メタライズ２４は下地層となる。
次いで、各貫通孔１５内の下地層に対し、マスクを介して活性化処理した上、メッキ用触媒核の付着を行う。上記活性化処理は界面活性剤を付着させ、メッキ用触媒核の付着を確保するために施す。上記メッキ用触媒核はＰｄ(パラジウム)であり、所謂キャタリストとアクセレーティング処理により付着される。
【００２２】
この際、上記Ｐｄ触媒核は、狭い分割溝１４内(特に底の部分)に残留しても通し孔１９内には残留しない。また、Ｐｄ触媒核は、貫通孔１５内においても処理液と共に流下する。最後に各下地層に対し無電解Ｎｉ及びＡｕメッキを行う。
このメッキは上記Ｐｄ触媒核が付着する部分にのみ形成されるので、各下地層及び分割溝１４内にメッキが析出しても、左右両側部分１５ａや通し孔１９には上記Ｎｉ及びＡｕメッキが析出しない。この結果、導体層２０が相互に絶縁された配線基板集合体１１を得ることができる。
【００２３】
尚、係る集合体１１を各分割溝１４に沿って破断し分割することにより、複数の配線基板が得られる。
また、上記各グリーンシート２１に貫通孔１５を打ち抜き且つ上記通し孔１９の形成を省略して、同様の各工程を施すことにより、図１の配線基板集合体１を製造でき、且つこの集合体１を分割することによっても、複数の配線基板が得られる。
【００２４】
次に、前記集合体１を分割して得られた配線基板３１について説明する。
図４(Ａ)は、本発明の製造方法により得られた配線基板３１の平面図を示す。この基板３１は、アルミナ等のセラミックからなる板状の本体３２と、この本体３２の上面(表面)３３に形成した複数の素子用の端子３４を有する。
図４(Ｂ)にも示すように、上記本体３２の側面３６には本体３２に対し半長円形に凹んだ複数の凹部３８が設けられ、この凹部３８の平面視で中央部に端子となる導体層４０が略垂直に形成されている。この導体層４０は、その上端で上記素子用の端子３４と導通すると共に、図４(Ｃ)に示すように、本体３２に内蔵される複数の配線パターン３５，３５とも導通している。
【００２５】
上記本体３２は、例えば厚さ約０．５ｍｍで、各凹部３８の側面３６に沿う長さは約１ｍｍ、その凹みは約０．３ｍｍ、各導体層４０の幅は約０．３ｍｍである。従って、導体層４０の左右には凹部３８の両側部分３９，３９が幅約０．３ｍｍずつ残っている。この凹部３８内に部分的に導体層４０を形成するには、凹部３８自体を側面３６に沿って長めにすると共に、前述したように導体層４０となる下地メタライズをマスクを介して形成することにより成される。
この配線基板３１によれば、凹部３８の中央部に導体層４０が形成され、その両側部分３９，３９によって同じ側面３６にて隣接する凹部３８内の導体層４０と確実に絶縁されるので、仮に製造工程で前記図６(Ｄ)で示した線状のメッキ層８６が生じても、導体層４０同士間の不用意な短絡を確実に防げ、その誤作動を予防できる。尚、図４(Ｄ)は、凹部３８内に導体層４０を併設した状態を示す。
【００２６】
また、前記集合体１１を分割して得られた配線基板５１について説明する。
図５(Ａ)は、前記集合体１１を分割して得た配線基板４１の平面図を示す。この基板４１は前記と同様なセラミックからなる板状の本体４２と、該本体４２の上面（表面）４３に形成した複数の素子用の端子４４を有する。
図５(Ｂ)にも示すように、上記本体４２の側面４６には本体４２に対し半長円形に凹んだ複数の凹部４８が等間隔に設けられ、この凹部４８の平面視で中央部に端子となる導体層５０が略垂直に形成されている。この導体層５０はその上端で上記素子用の端子４４と導通すると共に、本体４２の図示しない配線パターンの何れかと導通している。しかも、各導体層５０同士間の側面４６には半円形の垂直な溝部４９が上面４３から下面(裏面)に連なって設けられている。
【００２７】
上記導体層５０は、前述したように一対の凹部４８，４８を形成する前記長円形の貫通孔１５内の中央部に前述したようにメタライズインクを負圧にて吸引することで形成され、溝部４９もプレスによる打ち抜きによって形成される。
係る配線基板４１によれば、導体層５０が凹部４８の中央部に形成され、且つ凹部４８同士間の側面４６に溝部４９が形成されているので、仮に前記図６(Ｄ)の線状のメッキ層８６が生じても凹部４８の左右両側部分４８ａと溝部４９によって遮断される。従って、導体層５０同士間の不用意な短絡を確実に防げ、その誤作動を予防できる。
尚、配線基板４１の四隅における円弧４９′は基板４１が集合体１１の状態において隣接する基板部分１６とに跨って打抜かれた前記通し孔１９の跡を示す。
【００２８】
更に、前記参考形態の集合体１１′を分割して得られた参考形態の配線基板５１について説明する。
図５(Ｃ)は、参考形態の配線基板５１を示し、その側面５６に本体５２に対し半長円形に凹む複数の凹部５８が所定の間隔を置いて設けられ、この凹部５８内の全体に導体層６０が形成されている。また、この導体層６０はその上端で上面(表面)５３に形成された素子用の端子５４と導通し、本体５２の図示しない配線パターンの何れかと導通している。更に、各凹部５８同士間には厚さ方向に垂直な溝部５９が設けられている。
この配線基板５１は、側面５６における凹部５８間の溝部５９により、導体層６０同士間の不用意な短絡を一層確実に防ぎ、その誤作動を予防している。
尚、以上の各基板３１，４１，５１における図示で左右の垂直な側面にも、前記凹部３８，４８，５８や溝部４９，５９を同様に形成することもできる。
【００２９】
本発明は、以上に説明した各形態に限定されるものではない。
前記配線基板集合体の貫通孔の前記分割溝に沿うサイズを数種類形成して、比較的長く形成した貫通孔内に複数の導体層を並行して形成したり、前記配線基板の凹部も同様にして各凹部内に単数又は複数の導体層を形成することもできる。
配線基板やその集合体を形成するセラミックには、前記アルミナに限らず、窒化アルミニウム、ガラスセラミック、ムライト等を用いることもできる。
また、導体層、端子、及び配線パターンの材質も前記ＷやＭｏに限らず、ＣｕやＣｏ及びこれらをベースとする合金、Ｍｏ−Ｍｎ、Ａｇ、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ等を適用することも可能である。
【００３０】
更に、前記配線基板集合体は、上記素子等を各基板部分に搭載し、且つ蓋にて密封する等の組立てを前記検査に先立って行うこともできる。
また、前記配線基板には、複数の電子部品や素子を搭載するマルチチップモジュール等の表面実装型配線基板も含まれる。更に、前記水晶振動子の他、トランジスタ、ダイオードやＥＦＴ等の素子を搭載することもできる。尚、搭載された素子等は、配線基板上において蓋により密封される。
【００３１】
【発明の効果】
以上において説明した本発明の配線基板集合体の製造方法によれば、分割溝に沿う導体層同士及び貫通孔に臨む各基板部分の導体層同士とが互いに絶縁され、各基板部分の電気的特性の測定が確実に効率良く行えると共に、各基板部分における素子等の組み立ても効率良く行い得る配線基板集合体を確実に提供することができる。
【図面の簡単な説明】
【図１】(Ａ)は本発明により得られる配線基板集合体の一形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)乃至(Ｅ)は貫通孔の異なる形態を示す部分平面図。
【図２】(Ａ)は本発明により得られる配線基板集合体の異なる形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線部分Ｂの部分斜視図、(Ｃ)は参考形態の配線基板集合体を示す部分斜視図。
【図３】本発明による配線基板集合体の製造工程を示す概略断面図又は部分図。
【図４】(Ａ)は本発明により得られた配線基板の一形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)は(Ｂ)中におけるＣ−Ｃ断面図、(Ｄ)は異なる態様の部分斜視図。
【図５】(Ａ)は本発明により得られた配線基板の異なる形態を示す平面図、(Ｂ)は(Ａ)中の一点鎖線部分Ｂの部分斜視図、(Ｃ)は参考形態の配線基板を示す部分斜視図。
【図６】(Ａ)は従来の配線基板集合体を示す平面図、(Ｂ)は(Ａ)中の一点鎖線で示す部分Ｂの部分斜視図、(Ｃ)は(Ｂ)中におけるＣ−Ｃ断面を含む部分斜視図、(Ｄ)は従来の配線基板の側面を含む部分斜視図。
【符号の説明】
１，１１……………………………配線基板集合体
４，１４……………………………分割溝
５，５ｂ〜５ｄ，１５……………貫通孔
６，１６……………………………基板部分
１０，２０，３０，４０，５０…導体層
１９…………………………………通し孔
２１…………………………………グリーンシート
２４…………………………………下地メタライズ層
２６…………………………………積層体
３１，４１…………………………配線基板
Claims (1)
- 配線基板集合体となる複数のグリーンシートにおいて、複数の基板部分を区分する分割溝が追って形成される分割予定線に沿って、該分割予定線と長軸が平行な略長円形又は略楕円形の貫通孔を形成する工程と、
上記複数のグリーンシートにおける上記貫通孔毎の内周面で且つ上記分割予定線から離れて対向する基板部分毎の位置に複数の下地メタライズを形成する工程と、
上記複数のグリーンシートを上記貫通孔が連通し且つ上記下地メタライズが接続するように積層して積層体を形成する工程と、
上記積層体における上記分割予定線に沿って分割溝を形成する工程と、
上記積層体を焼成する工程と、
上記焼成により得られたセラミックの本体の上記下地メタライズが焼成された下地層にメッキを施して導体層を形成する工程と、を含む、
ことを特徴とする配線基板集合体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18290597A JP4044986B2 (ja) | 1997-07-09 | 1997-07-09 | 配線基板集合体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18290597A JP4044986B2 (ja) | 1997-07-09 | 1997-07-09 | 配線基板集合体の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007158120A Division JP4510851B2 (ja) | 2007-06-15 | 2007-06-15 | 配線基板集合体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126639A JPH1126639A (ja) | 1999-01-29 |
| JP4044986B2 true JP4044986B2 (ja) | 2008-02-06 |
Family
ID=16126436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18290597A Expired - Fee Related JP4044986B2 (ja) | 1997-07-09 | 1997-07-09 | 配線基板集合体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4044986B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223286A (ja) * | 2000-02-10 | 2001-08-17 | New Japan Radio Co Ltd | リードレスチップキャリア用基板及びリードレスチップキャリア |
| JP3911473B2 (ja) * | 2002-11-26 | 2007-05-09 | 京セラ株式会社 | 半導体装置搭載基板 |
| JP2006005035A (ja) * | 2004-06-16 | 2006-01-05 | Sumitomo Metal Electronics Devices Inc | 電子部品収納用セラミックパッケージ集合体およびセラミックパッケージ |
| US10559723B2 (en) * | 2017-08-25 | 2020-02-11 | Rohm Co., Ltd. | Optical device |
-
1997
- 1997-07-09 JP JP18290597A patent/JP4044986B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126639A (ja) | 1999-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5323435B2 (ja) | 差動伝送用多層配線基板 | |
| JP4219371B2 (ja) | 多数個取り配線基板 | |
| JPH10270819A (ja) | 表面実装用電子部品とその製造方法 | |
| JP4044986B2 (ja) | 配線基板集合体の製造方法 | |
| JP2000196240A (ja) | 積層回路基板 | |
| JP4510851B2 (ja) | 配線基板集合体の製造方法 | |
| JP2009010103A (ja) | 多数個取りセラミック基板 | |
| JP2873645B2 (ja) | セラミック多層配線基板の製造方法 | |
| JP2737712B2 (ja) | チップキャリアとその製造方法および素子のマウント方法 | |
| JP2018049988A (ja) | 配線基板、電子装置および電子モジュール | |
| JP4272550B2 (ja) | 多数個取り配線基板 | |
| JP4025655B2 (ja) | 配線基板 | |
| JP2002016330A (ja) | 部品実装用基板およびその製造方法 | |
| JPH1093213A (ja) | 回路基板、回路装置および装置 | |
| JPH0738217A (ja) | セラミック基板 | |
| JPS63283051A (ja) | 混成集積回路装置用基板 | |
| JP2002076629A (ja) | 複合多層配線基板 | |
| JP2004023051A (ja) | 多数個取り配線基板 | |
| JP2812806B2 (ja) | テストパット付集積回路用パッケージ | |
| JPH0438159B2 (ja) | ||
| JP5352851B2 (ja) | 低温焼成セラミックス多層基板の側面電極およびその形成方法 | |
| JP5193780B2 (ja) | 差動伝送用接続構造体 | |
| JPH11251102A (ja) | 抵抗素子およびその製造方法 | |
| JP2007201165A (ja) | 配線基板 | |
| JP2005243750A (ja) | 多層セラミック基板およびユニットセラミック基板ならびにこれらの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |