JP4044878B2 - 積層型薄膜コンデンサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速動作する電気回路に配され、高周波ノイズのバイパス用や電源電圧の変動防止用に用いられる積層型薄膜コンデンサに関し、特に等価直列抵抗（ＥＳＲ）特性を有する積層型薄膜コンデンサに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの集積度が高まり、チップ内の素子数増大につれ、消費電力を抑えるため、電源電圧を低く抑える傾向にある。このようなＩＣ回路の高速化，高密度化，低電圧化を達成するため、コンデンサなどの受動部品には、低インピーダンス対応，低インダクタンス対応，小型化，薄型化などの高機能を付与することが求められる。
【０００３】
このような高機能を有するコンデンサを作製するには、薄膜コンデンサが適している。誘電体層の厚みを１μｍ以下に薄膜化したものが既に開示されている（例えば、特許文献１を参照）。また、小型・大容量を得る目的で複数の電極層と複数の薄膜誘電体層とを積層させた積層型の薄膜コンデンサもいくつか開示されている（例えば、特許文献２，３を参照）。
【０００４】
【特許文献１】
特開昭60−94716号公報
【０００５】
【特許文献２】
特開平７−169648号公報
【０００６】
【特許文献３】
特開平11−214245号公報
【０００７】
【発明が解決しようとする課題】
高周波ノイズのバイパス用や電源電圧の変動防止用に用いるコンデンサは、その特性として大きな容量および小さなインダクタンスを有していることは必須であるが、等価直列抵抗（ＥＳＲ）特性も重要な特性である。一般にＥＳＲは低いほど良いとされているが、コンデンサの回路への実装位置やコンデンサに求める機能によっては、ＥＳＲが低すぎると有効に働かないばかりか悪影響を及ぼす場合があり、ＥＳＲを適当な値にコントロールすることが重要となる。
【０００８】
そこで本発明の目的は、ＥＳＲを適当な値にコントロールし、容易に所望の特性を得ることのできる積層薄膜コンデンサを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の積層型薄膜コンデンサは、１）支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に多層に積層して２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサであって、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さいことを特徴とする。
【００１０】
また、２）１）において、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることを特徴とする。
【００１１】
また、３）１）〜２）において、前記最上に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択した１種以上の元素から成ることを特徴とする。
【００１２】
また、４）１）〜３）において、前記最上に位置する電極層以外の電極層を構成する材料がＰｔであることを特徴とする。
【００１３】
また、５）１）〜４）において、同一極性の電極層どうしを接続して外部端子とし、この外部端子が高さ0.1ｍｍ以下のはんだバンプとするとよい。
【００１４】
さらに、６）１）〜５）において、各誘電体層の厚みが最上層以外の電極層のうちの最大厚みの３倍以上あることを特徴とする。また、本発明の積層型薄膜コンデンサの製造方法は、支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に積層して、２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサにおいて、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さい材料を用い、膜厚を調整することで所望のＥＳＲ特性にコントロールすることを特徴とする。
【００１５】
上記１）および２）によれば、各電極層の膜厚を制御することにより、所望のＥＳＲ特性を有することができる。積層型薄膜コンデンサは積層数によりＥＳＲ特性は変動するが、積層部に対応する最上層以外の電極層の体積抵抗率を大きくすることにより、積層数による変動幅を小さく抑えることができる。最上層の電極層だけ体積抵抗率を小さくすることにより、最上層の電極層のＥＳＲ特性に対する影響が大きくなるので、この層の膜厚を制御するだけで容易にＥＳＲ特性をコントロールすることができる。
【００１６】
また、最上層に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択された元素から成るようにすることにより、純度の高い材料を容易に得ることができる。また、最上層以外の電極層を構成する材料をＰｔとすることにより、誘電体層の形成時における酸化のおそれがなく安定した電気特性を得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の積層型薄膜コンデンサの実施形態について図面に基づき詳説する。
【００１８】
図１は３つの容量領域を積層した積層型薄膜コンデンサを示し、図１（ａ）はその平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図である。図１に示すように、本発明の積層型薄膜コンデンサは、支持基板１上に電極層と誘電体層とを交互に多層に積層して２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えたものであり、前記電極層のうち最上に位置する電極層が他の電極層より体積抵抗率が小さい。特に、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることを特徴とする。具体的には、支持基板１上に、第１の一方極性の電極層２ａ、第１の誘電体層３ａ、第１の他方極性の電極層４ａ、第２の誘電体層３ｂ、第２の一方極性の電極層２ｂ、第３の誘電体層３ｃ、および第２の他方極性の電極層４ｂを順に積層した構成を備えた積層型薄膜コンデンサであり、一方極性の電極層２（総じて２という）と、他方極性の電極層４（総じて４という）とによって、３つの誘電体層３（総じて３という）が挟持されて、３つの容量領域が積層されている。
【００１９】
また、一方極性の電極層２の端部は、誘電体層３よりも図の右側に延出して、延出端部上には外部端子５が端子電極層８を介して設けられている。また、他方極性の電極層４の端部は、誘電体層３よりも図の左側に延出して、延出端部上には外部端子６が端子電極層８を介して設けられている。
【００２０】
さらに、保護層７は外部端子５，６を露出するような開口部を有し、電極層２，４、誘電体層３、端子電極層８を被覆するように形成されている。
【００２１】
また、図１においては、最上層に位置する電極層は第２の他方極性の電極層４ｂであり、この電極層が100℃における体積抵抗率が3.0×10−８Ω・ｍ以下である材料により構成されている。また、最上層以外の電極層は第１，第２の一方極性の電極層２ａ，２ｂおよび第１の他方極性の電極層４ａであり、これら電極層が100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下である材料により構成されている。電極層をこのような材料構成にすることにより、コンデンサの持つＥＳＲ特性のコントロールが容易になる。
【００２２】
ＥＳＲ特性は、積層数による電極層の並列効果、電極層の厚み効果、材料固有の体積抵抗率に影響を受ける。積層数は所望の容量を効率良く得るために決定される。また、電極層の厚みも誘電体層の厚みと比較して厚すぎると絶縁劣化を引き起こす原因となり、薄すぎると膜を形成できないので、制御する範囲に限りがある。したがって、ＥＳＲをコントロールするためには、電極層の材料を変更することが効果的である。
【００２３】
しかしながら、所望のＥＳＲをコントロールするために電極層の材料を変更することは、製品の安定性および経済性の観点から好ましくない。
【００２４】
そこで、比較的体積抵抗率の高い材料を最上層以外の電極層に用い、積層数による電極層の並列効果を利用して、ある程度のＥＳＲを確保する。あわせて膜厚設計の自由度が高い最上層の電極層を体積抵抗率の低い材料を用いることにより、所望のＥＳＲにコントロールすることができる。
【００２５】
最上層以外の電極層の100℃における体積抵抗率を10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下としたのは、この範囲より大きくした場合、電極層の積層寄与によるＥＳＲが大きくなり、最上層の電極層の体積抵抗率を小さくしても所望のＥＳＲが得られなくなるからである。一方、この範囲より小さくした場合、電極層の積層寄与によるＥＳＲが小さくなり、最上層の電極層の体積抵抗率を大きくしても、所望のＥＳＲが得られないからである。また、100℃における体積抵抗率を採用したのは、本発明の技術分野のようなＩＣ回路に搭載される受動部品の動作環境は100℃程度の高温領域と考えられるので、実動作環境を考慮した設計にするためである。このような材料としてはいくつかあるが、誘電体形成時の酸化の恐れがなく安定した電気特性が得られるＰｔが最も望ましい。
【００２６】
最上層の電極層の100℃における体積抵抗率を3.0×10−８Ω・ｍ以下としたのは、これ以上では、所望のＥＳＲにコントロールすることが困難となるからである。このような材料としては、純度の高い材料を容易に得ることができるＡｕ，Ｃｕ，Ａｇが望ましい。
【００２７】
外部端子５，６は、形状としては特に限定されるものではない。低いインダクタンスを求められる場合は、図示したバンプ形状が望ましく、その高さも0.1ｍｍ以下が望ましい。また、外部端子５，６が合計４個の例を示したが、個数に限定されるものではなく、より低いインダクタンスを求める場合は個数を増加させた方が良い。
【００２８】
本発明のようにＥＳＲ特性のコントロールを要求される分野として、高周波ノイズのバイパス用や電源電圧の変動防止用に用いる場合があるが、このような分野では、低いインダクタンス特性が求められるので、本発明をより効果的にするためには、20ｐＨ以下のインダクタンスを有していることが望ましい。
【００２９】
なお、本発明の積層型薄膜コンデンサの構造において、４層の電極層２，４、３層の誘電体層３の例を示したが、積層数に制限されるものではない。また、保護膜７は、コンデンサの信頼性確保のためには、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）など透湿係数の低い無機系の膜が望ましく、ベンゾシクロブテン（ＢＣＢ樹脂）やポリイミド樹脂などの有機系の膜でもよい。また、より信頼性を確保するために、複数を組み合わせても良い。このように、本発明の要旨を逸脱しない範囲で適宜変更し実施が可能である。
【００３０】
【実施例】
以下に、本発明をさらに具体化した実施例について説明する。
【００３１】
図１，２に示す積層型薄膜コンデンサを作製したが、電極層２，４の形成はＤＣスパッタ装置を用い、誘電体層３の形成はＲＦスパッタ装置を用いた。
【００３２】
先ず、厚さ約0.25ｍｍのサファイア基板上に、チタン酸化物からなる密着層を形成し、その上に厚さ約60ｎｍのＰｔ電極層を形成した。フォトリソグラフィの技術を用いて、第１の一方極性の電極層２ａをパターンに加工した。
【００３３】
加工された電極層２ａの上に、厚さ約250ｎｍのＢａ０．５Ｓｒ０．５ＴｉＯ３からなる誘電体層を形成した。電極層同様、フォトリソグラフィの技術を用いて、誘電体層３ａをパターンに加工した。
【００３４】
さらに第１の他方極性の電極層４ａ、第２の誘電体層３ｂ、第２の一方極性の電極層２ｂ、第３の誘電体層３ｃを順次、形成，パターン加工を繰り返した。最上層の電極層となる第２の他方極性の電極層４ｂは、300ｎｍのＡｕ電極層を形成した。他の電極層同様、フォトリソグラフィの技術を用いて、第２の他方極性の電極層４ｂをパターンに加工し、誘電体層３層、電極層４層の薄膜コンデンサを形成した。
【００３５】
次に、端子電極層８を厚さ約1.0μｍのＮｉ層と、厚さ約0.1μｍのＡｕ層とで形成し、フォトリソグラフィの技術を用いてパターンに加工した。この後、光感光性ＢＣＢを塗布し、露光，現像を行い、外部端子５，６を形成するため端子電極層８の一部が露出するように開口部を有する保護膜７を形成した。さらに、スクリーン印刷技術を用いて、保護膜の開口部に市販のはんだペーストを転写，リフローを行い、外部端子５，６として、はんだバンプを形成し、本発明の積層型の薄膜コンデンサを得た。これを本発明の試料とした。
【００３６】
同様の手法を用いて、Ｐｔ電極層厚み，最上層の電極層であるＡｕ厚みおよび誘電体積層数の異なる薄膜コンデンサを得た。
【００３７】
各試料例に対して、インピーダンスの周波数特性をヒューレットパッカード社製（ＨＰ４２９１Ａ）の測定装置を用いて評価し、ＥＳＲを測定した。結果を表１にまとめた。
【００３８】
【表１】
【００３９】
表１の結果からも、電極層の材料をＰｔおよびＡｕとし、電極層の膜厚を微妙に変化させることにより、ＥＳＲを0.07Ω〜0.32Ωの広い範囲でコントロールできることが判明した。
【００４０】
【発明の効果】
以上、説明したように請求項１および請求項２の積層型薄膜コンデンサによれば、支持基板上に電極層と誘電体層とを交互に積層して２つの電極層の間に誘電体層を介在して成る容量発生領域を複数備え、前記電極層のうち最上に位置する電極層が他の電極層より体積抵抗率が小さいことを特徴とする。また、特に、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることとする。これにより、ＥＳＲを適当な値にコントロールし、容易に所望の特性を得ることのできる優れた積層薄膜コンデンサを提供することができる。
【００４１】
また、請求項３の積層型薄膜コンデンサによれば、最上層に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択された元素から成るので、純度の高い材料を容易に得ることができる。また、最上層以外の電極層を構成する材料をＰｔとすることにより、誘電体層の形成時における酸化のおそれがなく安定した電気特性を得ることができる。
【００４２】
また、特に同一極性の電極層どうしを接続して外部端子とし、この外部端子が高さ0.1ｍｍ以下のはんだバンプであるとすると、はんだバンプに起因するインダクタンスを低くすることができる。
【００４３】
また、特に各誘電体層の厚みが最上層以外の電極層のうちの最大厚みの３倍以上あると、誘電体層の電極層端部への被覆性が良好となり、絶縁劣化などのおそれがなくなり、製品信頼性を確保することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明に係る積層型薄膜コンデンサの一例を説明する平面図であり、（ｂ）は（ａ）のＡ−Ａ線断面図である。
【図２】（ａ）〜（ｅ）は、それぞれ図１の積層型薄膜コンデンサの形状を説明する平面図であり、（ａ），（ｃ）は電極層のパターンを、（ｂ）は誘電体層のパターンを、（ｄ）は端子電極のパターンを、（ｅ）は保護層のパターンをそれぞれ示す。
【符号の説明】
２，２ａ，２ｂ・・・一方極性の電極層
４，４ａ，４ｂ・・・他方極性の電極層
３，３ａ，３ｂ，３ｃ・・・誘電体層
【発明の属する技術分野】
本発明は、高速動作する電気回路に配され、高周波ノイズのバイパス用や電源電圧の変動防止用に用いられる積層型薄膜コンデンサに関し、特に等価直列抵抗（ＥＳＲ）特性を有する積層型薄膜コンデンサに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの集積度が高まり、チップ内の素子数増大につれ、消費電力を抑えるため、電源電圧を低く抑える傾向にある。このようなＩＣ回路の高速化，高密度化，低電圧化を達成するため、コンデンサなどの受動部品には、低インピーダンス対応，低インダクタンス対応，小型化，薄型化などの高機能を付与することが求められる。
【０００３】
このような高機能を有するコンデンサを作製するには、薄膜コンデンサが適している。誘電体層の厚みを１μｍ以下に薄膜化したものが既に開示されている（例えば、特許文献１を参照）。また、小型・大容量を得る目的で複数の電極層と複数の薄膜誘電体層とを積層させた積層型の薄膜コンデンサもいくつか開示されている（例えば、特許文献２，３を参照）。
【０００４】
【特許文献１】
特開昭60−94716号公報
【０００５】
【特許文献２】
特開平７−169648号公報
【０００６】
【特許文献３】
特開平11−214245号公報
【０００７】
【発明が解決しようとする課題】
高周波ノイズのバイパス用や電源電圧の変動防止用に用いるコンデンサは、その特性として大きな容量および小さなインダクタンスを有していることは必須であるが、等価直列抵抗（ＥＳＲ）特性も重要な特性である。一般にＥＳＲは低いほど良いとされているが、コンデンサの回路への実装位置やコンデンサに求める機能によっては、ＥＳＲが低すぎると有効に働かないばかりか悪影響を及ぼす場合があり、ＥＳＲを適当な値にコントロールすることが重要となる。
【０００８】
そこで本発明の目的は、ＥＳＲを適当な値にコントロールし、容易に所望の特性を得ることのできる積層薄膜コンデンサを提供することにある。
【０００９】
【課題を解決するための手段】
本発明の積層型薄膜コンデンサは、１）支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に多層に積層して２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサであって、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さいことを特徴とする。
【００１０】
また、２）１）において、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることを特徴とする。
【００１１】
また、３）１）〜２）において、前記最上に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択した１種以上の元素から成ることを特徴とする。
【００１２】
また、４）１）〜３）において、前記最上に位置する電極層以外の電極層を構成する材料がＰｔであることを特徴とする。
【００１３】
また、５）１）〜４）において、同一極性の電極層どうしを接続して外部端子とし、この外部端子が高さ0.1ｍｍ以下のはんだバンプとするとよい。
【００１４】
さらに、６）１）〜５）において、各誘電体層の厚みが最上層以外の電極層のうちの最大厚みの３倍以上あることを特徴とする。また、本発明の積層型薄膜コンデンサの製造方法は、支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に積層して、２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサにおいて、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さい材料を用い、膜厚を調整することで所望のＥＳＲ特性にコントロールすることを特徴とする。
【００１５】
上記１）および２）によれば、各電極層の膜厚を制御することにより、所望のＥＳＲ特性を有することができる。積層型薄膜コンデンサは積層数によりＥＳＲ特性は変動するが、積層部に対応する最上層以外の電極層の体積抵抗率を大きくすることにより、積層数による変動幅を小さく抑えることができる。最上層の電極層だけ体積抵抗率を小さくすることにより、最上層の電極層のＥＳＲ特性に対する影響が大きくなるので、この層の膜厚を制御するだけで容易にＥＳＲ特性をコントロールすることができる。
【００１６】
また、最上層に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択された元素から成るようにすることにより、純度の高い材料を容易に得ることができる。また、最上層以外の電極層を構成する材料をＰｔとすることにより、誘電体層の形成時における酸化のおそれがなく安定した電気特性を得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の積層型薄膜コンデンサの実施形態について図面に基づき詳説する。
【００１８】
図１は３つの容量領域を積層した積層型薄膜コンデンサを示し、図１（ａ）はその平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図である。図１に示すように、本発明の積層型薄膜コンデンサは、支持基板１上に電極層と誘電体層とを交互に多層に積層して２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えたものであり、前記電極層のうち最上に位置する電極層が他の電極層より体積抵抗率が小さい。特に、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることを特徴とする。具体的には、支持基板１上に、第１の一方極性の電極層２ａ、第１の誘電体層３ａ、第１の他方極性の電極層４ａ、第２の誘電体層３ｂ、第２の一方極性の電極層２ｂ、第３の誘電体層３ｃ、および第２の他方極性の電極層４ｂを順に積層した構成を備えた積層型薄膜コンデンサであり、一方極性の電極層２（総じて２という）と、他方極性の電極層４（総じて４という）とによって、３つの誘電体層３（総じて３という）が挟持されて、３つの容量領域が積層されている。
【００１９】
また、一方極性の電極層２の端部は、誘電体層３よりも図の右側に延出して、延出端部上には外部端子５が端子電極層８を介して設けられている。また、他方極性の電極層４の端部は、誘電体層３よりも図の左側に延出して、延出端部上には外部端子６が端子電極層８を介して設けられている。
【００２０】
さらに、保護層７は外部端子５，６を露出するような開口部を有し、電極層２，４、誘電体層３、端子電極層８を被覆するように形成されている。
【００２１】
また、図１においては、最上層に位置する電極層は第２の他方極性の電極層４ｂであり、この電極層が100℃における体積抵抗率が3.0×10−８Ω・ｍ以下である材料により構成されている。また、最上層以外の電極層は第１，第２の一方極性の電極層２ａ，２ｂおよび第１の他方極性の電極層４ａであり、これら電極層が100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下である材料により構成されている。電極層をこのような材料構成にすることにより、コンデンサの持つＥＳＲ特性のコントロールが容易になる。
【００２２】
ＥＳＲ特性は、積層数による電極層の並列効果、電極層の厚み効果、材料固有の体積抵抗率に影響を受ける。積層数は所望の容量を効率良く得るために決定される。また、電極層の厚みも誘電体層の厚みと比較して厚すぎると絶縁劣化を引き起こす原因となり、薄すぎると膜を形成できないので、制御する範囲に限りがある。したがって、ＥＳＲをコントロールするためには、電極層の材料を変更することが効果的である。
【００２３】
しかしながら、所望のＥＳＲをコントロールするために電極層の材料を変更することは、製品の安定性および経済性の観点から好ましくない。
【００２４】
そこで、比較的体積抵抗率の高い材料を最上層以外の電極層に用い、積層数による電極層の並列効果を利用して、ある程度のＥＳＲを確保する。あわせて膜厚設計の自由度が高い最上層の電極層を体積抵抗率の低い材料を用いることにより、所望のＥＳＲにコントロールすることができる。
【００２５】
最上層以外の電極層の100℃における体積抵抗率を10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下としたのは、この範囲より大きくした場合、電極層の積層寄与によるＥＳＲが大きくなり、最上層の電極層の体積抵抗率を小さくしても所望のＥＳＲが得られなくなるからである。一方、この範囲より小さくした場合、電極層の積層寄与によるＥＳＲが小さくなり、最上層の電極層の体積抵抗率を大きくしても、所望のＥＳＲが得られないからである。また、100℃における体積抵抗率を採用したのは、本発明の技術分野のようなＩＣ回路に搭載される受動部品の動作環境は100℃程度の高温領域と考えられるので、実動作環境を考慮した設計にするためである。このような材料としてはいくつかあるが、誘電体形成時の酸化の恐れがなく安定した電気特性が得られるＰｔが最も望ましい。
【００２６】
最上層の電極層の100℃における体積抵抗率を3.0×10−８Ω・ｍ以下としたのは、これ以上では、所望のＥＳＲにコントロールすることが困難となるからである。このような材料としては、純度の高い材料を容易に得ることができるＡｕ，Ｃｕ，Ａｇが望ましい。
【００２７】
外部端子５，６は、形状としては特に限定されるものではない。低いインダクタンスを求められる場合は、図示したバンプ形状が望ましく、その高さも0.1ｍｍ以下が望ましい。また、外部端子５，６が合計４個の例を示したが、個数に限定されるものではなく、より低いインダクタンスを求める場合は個数を増加させた方が良い。
【００２８】
本発明のようにＥＳＲ特性のコントロールを要求される分野として、高周波ノイズのバイパス用や電源電圧の変動防止用に用いる場合があるが、このような分野では、低いインダクタンス特性が求められるので、本発明をより効果的にするためには、20ｐＨ以下のインダクタンスを有していることが望ましい。
【００２９】
なお、本発明の積層型薄膜コンデンサの構造において、４層の電極層２，４、３層の誘電体層３の例を示したが、積層数に制限されるものではない。また、保護膜７は、コンデンサの信頼性確保のためには、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）など透湿係数の低い無機系の膜が望ましく、ベンゾシクロブテン（ＢＣＢ樹脂）やポリイミド樹脂などの有機系の膜でもよい。また、より信頼性を確保するために、複数を組み合わせても良い。このように、本発明の要旨を逸脱しない範囲で適宜変更し実施が可能である。
【００３０】
【実施例】
以下に、本発明をさらに具体化した実施例について説明する。
【００３１】
図１，２に示す積層型薄膜コンデンサを作製したが、電極層２，４の形成はＤＣスパッタ装置を用い、誘電体層３の形成はＲＦスパッタ装置を用いた。
【００３２】
先ず、厚さ約0.25ｍｍのサファイア基板上に、チタン酸化物からなる密着層を形成し、その上に厚さ約60ｎｍのＰｔ電極層を形成した。フォトリソグラフィの技術を用いて、第１の一方極性の電極層２ａをパターンに加工した。
【００３３】
加工された電極層２ａの上に、厚さ約250ｎｍのＢａ０．５Ｓｒ０．５ＴｉＯ３からなる誘電体層を形成した。電極層同様、フォトリソグラフィの技術を用いて、誘電体層３ａをパターンに加工した。
【００３４】
さらに第１の他方極性の電極層４ａ、第２の誘電体層３ｂ、第２の一方極性の電極層２ｂ、第３の誘電体層３ｃを順次、形成，パターン加工を繰り返した。最上層の電極層となる第２の他方極性の電極層４ｂは、300ｎｍのＡｕ電極層を形成した。他の電極層同様、フォトリソグラフィの技術を用いて、第２の他方極性の電極層４ｂをパターンに加工し、誘電体層３層、電極層４層の薄膜コンデンサを形成した。
【００３５】
次に、端子電極層８を厚さ約1.0μｍのＮｉ層と、厚さ約0.1μｍのＡｕ層とで形成し、フォトリソグラフィの技術を用いてパターンに加工した。この後、光感光性ＢＣＢを塗布し、露光，現像を行い、外部端子５，６を形成するため端子電極層８の一部が露出するように開口部を有する保護膜７を形成した。さらに、スクリーン印刷技術を用いて、保護膜の開口部に市販のはんだペーストを転写，リフローを行い、外部端子５，６として、はんだバンプを形成し、本発明の積層型の薄膜コンデンサを得た。これを本発明の試料とした。
【００３６】
同様の手法を用いて、Ｐｔ電極層厚み，最上層の電極層であるＡｕ厚みおよび誘電体積層数の異なる薄膜コンデンサを得た。
【００３７】
各試料例に対して、インピーダンスの周波数特性をヒューレットパッカード社製（ＨＰ４２９１Ａ）の測定装置を用いて評価し、ＥＳＲを測定した。結果を表１にまとめた。
【００３８】
【表１】
表１の結果からも、電極層の材料をＰｔおよびＡｕとし、電極層の膜厚を微妙に変化させることにより、ＥＳＲを0.07Ω〜0.32Ωの広い範囲でコントロールできることが判明した。
【００４０】
【発明の効果】
以上、説明したように請求項１および請求項２の積層型薄膜コンデンサによれば、支持基板上に電極層と誘電体層とを交互に積層して２つの電極層の間に誘電体層を介在して成る容量発生領域を複数備え、前記電極層のうち最上に位置する電極層が他の電極層より体積抵抗率が小さいことを特徴とする。また、特に、前記最上に位置する電極層の100℃における体積抵抗率が3.0×10−８Ω・ｍ以下であり、かつ前記他の電極層の100℃における体積抵抗率が10.0×10−８Ω・ｍ以上20.0×10−８Ω・ｍ以下であることとする。これにより、ＥＳＲを適当な値にコントロールし、容易に所望の特性を得ることのできる優れた積層薄膜コンデンサを提供することができる。
【００４１】
また、請求項３の積層型薄膜コンデンサによれば、最上層に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択された元素から成るので、純度の高い材料を容易に得ることができる。また、最上層以外の電極層を構成する材料をＰｔとすることにより、誘電体層の形成時における酸化のおそれがなく安定した電気特性を得ることができる。
【００４２】
また、特に同一極性の電極層どうしを接続して外部端子とし、この外部端子が高さ0.1ｍｍ以下のはんだバンプであるとすると、はんだバンプに起因するインダクタンスを低くすることができる。
【００４３】
また、特に各誘電体層の厚みが最上層以外の電極層のうちの最大厚みの３倍以上あると、誘電体層の電極層端部への被覆性が良好となり、絶縁劣化などのおそれがなくなり、製品信頼性を確保することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明に係る積層型薄膜コンデンサの一例を説明する平面図であり、（ｂ）は（ａ）のＡ−Ａ線断面図である。
【図２】（ａ）〜（ｅ）は、それぞれ図１の積層型薄膜コンデンサの形状を説明する平面図であり、（ａ），（ｃ）は電極層のパターンを、（ｂ）は誘電体層のパターンを、（ｄ）は端子電極のパターンを、（ｅ）は保護層のパターンをそれぞれ示す。
【符号の説明】
２，２ａ，２ｂ・・・一方極性の電極層
４，４ａ，４ｂ・・・他方極性の電極層
３，３ａ，３ｂ，３ｃ・・・誘電体層
Claims (4)
- 支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に積層して、２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサであって、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さいことを特徴とする積層型薄膜コンデンサ。
- 前記最上に位置する電極層の１００℃における体積抵抗率が３．０×１０−８Ω・ｍ以下であり、かつ前記他の電極層の１００℃における体積抵抗率が１０．０×１０−８Ω・ｍ以上２０．０×１０−８Ω・ｍ以下であることを特徴とする請求項１に記載の積層型薄膜コンデンサ。
- 前記最上に位置する電極層を構成する材料が、Ａｕ，Ｃｕ，Ａｇから選択した１種以上の元素から成り、前記最上に位置する電極層以外の電極層を構成する材料がＰｔであることを特徴とする請求項１または２に記載の積層型薄膜コンデンサ。
- 支持基板上に電極層と厚みを１μｍ以下に薄膜化した誘電体層とを交互に積層して、２つの電極層の間に誘電体層を介在させて成る容量発生領域を複数備えた積層型薄膜コンデンサにおいて、前記電極層のうち最上に位置する電極層のみが、他の電極層より体積抵抗率が小さい材料を用い、膜厚を調整することで所望のＥＳＲ特性にコントロールすることを特徴とする積層型薄膜コンデンサの製造方法。
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