JP3909086B2 - 電子装置 - Google Patents
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Description
本発明は、特にIC、LSI素子や回路の高速化、高密度化で増々重要となるEMC対応の電子機器に係り、不要輻射ノイズの抑制手段を必要とするデバイス、回路基板、及び電子装置に関する。
背景技術
不要輻射を抑制するため、通常ノイズ発生源のもとになっているLSIデバイス等の電源端子(パッド)とグランド端子(パッド)との間に周波数特性の良いバイパスコンデンサが挿入されている。LSIの外部にコンデンサを接続する場合、バイパスコンデンサの容量を十分に大きくしても、半導体チップからパッケージリードまでの電流ループが大きいため不要輻射が多く、対策上一定の限界がある。これに対し、特開平5−267557号公報は、LSIの内部にバイパスコンデンサを内臓し電流ループの長さ(面積)を減少させる方法をとっている。しかし、電流ループに流れる共振電流により電源パッドとグランドパッドとの間に電位変動が発生するため、パッドに接続された配線からの輻射を取り除くことができない。電位変動を抑制、吸収する手段が必要とされる。
本発明は、LSI素子等のスイッチング時におけるグランドパッドに対する電源パッドの電位変動(交流成分)をEMI対策部品を用いずにジュール熱に変換し、高密度実装を実現すると共に不要輻射を効果的に抑制する低EMIデバイスの提供を目的とする。
発明の開示
本発明は、LSIデバイス(素子)の活性面上に形成したバイパスコンデンサと抵抗を等価的に並列接続して、高密度実装を実現すると共にバイパスコンデンサのQ値を低下させることより、LSIデバイスの電源パッドとグランドパッドの間に発生する電位変動を熱変換、吸収して不要輻射を抑制する。
LSIデバイスの表面上で、電源パッドとグランドパッドに接続した第1のバイパスコンデンサClに対して、第2のバイパスコンデンサC2と抵抗Rを直列に接続した回路を並列に接続させることにより、電源パッドとグランドパッドとの間から見た回路のQに対して、直流分カットと同時に交流成分に対する低Q化(10以下の値)を得ている。
第2のバイパスコンデンサC2と抵抗Rを直列に接続した回路を、必要とする周波数領域(ω1≦ω≦ω2)に対して、第2のバイパスコンデンサのインピーダンス│Z c2│(=1/ωC2)を抵抗Rに比べて十分に小さくして等価的に抵抗Rで与える。この時、電源パッドとグランドパッドとの間から見た回路のQは、第1のバイパスコンデンサClと抵抗Rを並列に接続した等価回路のQ(=ωClR)で与えられる。この時、回路的に直流バイアス成分をカットしながら交流成分(高周波成分)に対する低Q化を得ている。回路のQを10以下にすることにより、電源パッドとグランドパッドとの間に発生する電位変動(交流成分)を効果的に吸収できる。
一方、誘電体にtan(δ)の大きい材料を用いたバイパスコンデンサ単体の場合、或は回路的にバイパスコンデンサと抵抗とを直接並列接続した場合、低Q化において直流電圧印加に対するリーク電流等の問題が発生する。本発明は、第2のバイパスコンデンサC2により、この問題を解決している。
【図面の簡単な説明】
第1図は、本発明の一実施例であり、LSIデバイス(チップ)の表面上に回路を形成した低EMIデバイスの断面図を示す。第2図は、第1図の低EMIデバイスを活性面上から見た平面図を示す。第3図は、LSIデバイス(チップ)の表面上に形成した回路モデル図を示す。
第4図は、第3図の回路モデルで制約条件を設けた場合の回路モデル図を示す。第5図は、本発明の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。第6図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
第7図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
第8図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
第9図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
第10図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
第11図は、本発明の他の一実施例であり、低EMIデバイスの製造プロセス工程図を示し、(a)、(b)は各々各工程での断面図、平面図を示す。
発明を実施するための最良の形態
以下、本発明の実施例を説明する。
第1図は、本発明の一実施例であり、LSIデバイス(チップ)の表面上にバイパスコンデンサと抵抗で回路を形成した低EMIデバイス1の断面図を示す。第2図は、第1図に示した低EMIデバイス1を上部から見た平面図を示す。
第1図において、LSIチップ2は最表面が酸化シリコンのパッシベーション膜により覆われ、周囲に外部回路と接続するためのグランドパッド11、電源パッド12(図示せず)、及び信号パッド13(図示せず)等の電極端子をもつ。低EMIデバイス1は、電極端子を形成したLSIチップ2の面上に、第1の絶縁膜3、第1の導体膜4、第1の誘電体膜5、抵抗体膜6、第2の導体膜7、第2の誘電体膜8、第3の導体膜9、第2の絶縁膜10を形成した回路構造をもつ。特に、電極端子の内側に回路を形成することによりLSIチップ2の外形形状、面積に影響を与えていない。
第1のバイパスコンデンサClは第1の誘電体膜5を第1の導体膜4と第2の導体膜7とで挾み込んで形成され、第2のバイパスコンデンサC2は第2の誘電体膜8を第2の導体膜7と第3の導体膜9とで挾み込んで形成されている。抵抗Rは、抵抗体膜6を第1の導体膜4と第3の導体膜9とで挾み込みにより形成される。
第2図に示すように、第1の導体膜4、第2の導体膜7のリードパターン14、15は、各々LSIチップ2のグランドパッド11、電源パッド12に対して最短距離で取り出し、かつ複数の箇所で接続されている。バイパスコンデンサの取付け時に形成される電流ループ長さ、面積、及びインダクタンス成分を大幅に減少させて共振等による電位変動を抑制している。
第3図は、LSIチップ2の表面上に形成した回路のモデルを示す。LSIチップ2のグランドパッド11と電源パッド12から見ると、第1のバイパスコンデンサCl 17に第2のバイパスコンデンサC2 18と抵抗R19とを直列に接続した回路を並列に接続した回路となる。
第4図は、第3図の回路モデルに制約条件を設けた場合の回路モデルを示す。第3図において、第2のバイパスコンデンサC2 18のインピーダンス│Z c2│(=1/ωC2)を抵抗R19に比べて十分に小さくし、第1のバイパスコンデンサCl 17と抵抗R19の並列接続で与えている。この回路は、第2のバイパスコンデンサC2 18による直流成分カットと同時に交流成分に対する低Q(=ωClR)化を得ている。
第5図から第11図に、低EMIデバイス1の製造プロセス工程図を示す。図中の(a)、(b)は、各々断面図、平面図を示す。
第5図は、LSIチップ2の面上に形成した第1の絶縁膜3の工程図を示す。パッシベーション膜としてLSIチップ2の全面にCVD法を用いて厚さ1μmの酸化シリコンを成膜する。次に、フォトプロセス及びドライエッチング法を用いて、LSIチップ2のグランドパッド11等の電極パッドを除いた領域に第1の絶縁膜3を形成する。LSIチップ2の面上に形成される薄膜の歪がLSI活性面に及ぼす影響を吸収、緩和するために、パッシベーション膜を多層構造にする場合もある。
第6図は、第1の絶縁膜3の後に形成した第1の導体膜4の工程図を示す。第1の絶縁膜3の形成後、第1のバイパスコンデンサCl 17の電極層として、LSIチップ2の全面にスパッタ法を用いて厚さ500nmの白金薄膜を形成する。これを、フォトプロセス及び反応性ドライエッチング法により、グランドパッド11と接続されるリードパターン14及びLSIチップ2の中央パッシベーション膜上の部分からなる第1の導体膜4を残して除去する。
第7図は、第1の導体膜4の後に形成した抵抗体膜6の工程図を示す。第1の導体膜4の形成後、クロムと酸化シリコンとのサーメット抵抗材料を用い、抵抗薄膜としてスパッタ法により900nmの厚さでLSIチップ2の全面に成膜する。これをフォトプロセス及びウェットエッチング法により、LSIチップ2の4辺に沿った矩形形状に抵抗薄膜を加工し抵抗体膜6を形成する。抵抗体膜6の形状は矩形形状に限らないが、近接するグランドパッド11と電源パッド12から見込んだバイパスコンデンサの電気特性を等しくするため対称形をとっている。
第8図は、抵抗体膜6の後に形成した第1の誘電体膜5の工程図を示す。
抵抗体膜6の形成後、LSIチップ2の全面にスパッタ法を用いて厚さ200nmの酸化タンタル膜を成膜する。これを、フォトプロセス及びウエットエッチング法により、第1の導体膜4の上に抵抗体膜6及びグランドパッド11の領域を除いて第1の誘電体膜5を形成する。この場合、LSIチップ2のグランドパッド11等の電極パッドに隣接する4辺において、第1の誘電体膜5が第1の導体膜4を覆うように形成する。第1の誘電体膜5の厚さは、耐圧や容量値を考慮して設定される。50nm工程を2〜4回繰り返す場合もある。誘電体材料として、比誘電率を上げるためチタン酸バリウムBaTiO3やチタン酸ストロンチウムSrTiO3を用いる場合もある。プロセスとして、組成制御、特性再現を考慮し、スパッタ法に代わりスピンコート法を用いる。
第9図は、第1の誘電体膜5の後に形成した第2の導体膜7の工程図を示す。第1の誘電体膜5の形成後、LSIチップ2の全面にスパッタ法を用いて厚さ500nmの白金簿膜を成膜する。これを、フォトプロセス及びドライエッチング法により、第1のバイパスコンデンサCl 17と第2のバイパスコンデンサC2 18の電極層として、第1の誘電体膜5の上に第2の導体膜7を形成する。この場合、第2の導体膜7は電源パッド12との接続を取るリードパターン15を有する。電源の種類が複数ある場合は、電源パッド12の配置条件を考慮し、第1のバイパスコンデンサCl 17を平面的に分割して複数個形成する。第1の導体膜4を共通グランド電極とし、第2の導体膜7により、複数の電源電極を形成する。
第10図は、第2の導体膜7の後に形成した第2の誘電体膜8の工程図を示す。第2の導体膜7を形成後、LSIチップ2の全面にスパッタ法を用いて厚さ200nmの酸化タンタル薄膜を成膜する。成膜工程として、50nm工程を2〜4回繰り返す場合もある。これを、フォトプロセス及びウエットエッチング法により、抵抗体膜6の一部やLSIチップ2のグランドパッド11等の電極パッドの上面を除去する。更に、第2の誘電体膜8は、第1の導体膜4と第2の導体膜7を覆うように形成される。抵抗体膜6の面上に設けられた第2の誘電体膜8の開口部16は、その形状により抵抗R19の値を制御する手段の一つとしている。誘電体材料として、比誘電率を上げるためチタン酸バリウムBaTiO3やチタン酸ストロンチウムSrTiO3を用いる場合もある。
第11図は、第2の誘電体膜8の後に形成した第3の導体膜9の工程図を示す。第2の誘電体膜8を形成後、LSIチップ2の全面にスパッタ法を用いて厚さ500nmの白金薄膜を成膜する。これを、フォトプロセス及びドライエッチング法により、第2のバイパスコンデンサC2 18と抵抗R19の電極層として、第2の誘電体膜8と抵抗体膜6の上に形成する。この場合、LSIチップ2のグランドパッド11等の電極パッドに隣接する4辺において、第3の導体膜9が第2の誘電体膜8の外にはみ出さないように形成する。
最後は、第1図に示すように第3の導体膜9を形成後、パッシベーション膜としての第2の絶縁膜10を形成する。LSIチップ2の全面にCVD法を用いて厚さ1μmの酸化シリコンを成膜する。これを、フォトプロセス及びドライエッチング法により、LSIチップ2のグランドパッド11等の電極パッドを除いた領域に形成する。耐湿性を向上させるため、パッシベーション膜を2層にする場合もある。
産業上の利用可能性
本発明は、LSIデバイスの表面上で、電源パッドとグランドパッドに接続した第1のバイパスコンデンサClに対して、第2のバイパスコンデンサC2と抵抗Rを直列に接続した回路を並列に接続させ、第2のバイパスコンデンサC2のインピーダンスを抵抗Rに対して十分に小さくした。これにより、電源パッドとグランドパッドとの間から見たバイパスコンデンサ回路のQを直流成分をカットさせると同時に交流成分(高周波成分)に対して低Q化(10以下の値)し、パッド間に発生する電位変動を吸収しLSIデバイス自身及びこれに接続された配線からの電磁放射を大幅に抑制する効果がある。
Claims (4)
- グランドパッド並びに電源パッドを含む電極パッドが周縁に配置され且つ該電極パッドを除いた部分には第1絶縁膜が形成された表面を有するLSIデバイス、
前記第1絶縁膜上に形成され且つ前記グランドパッドに電気的に接続された第1導電膜、
前記第1導電膜上に形成された抵抗体膜、
前記第1導電膜上の前記グランドパッド並びに前記抵抗体膜と接する領域を除く全域に形成された第1誘電体膜、
前記第1誘電体膜上に該第1誘電体膜を前記第1導電膜とともに挟み込むように形成され且つ前記電源パッドに電気的に接続された第2導電膜、
前記第1導電膜並びに前記第2導電膜を含む前記LSIデバイスの表面の前記電極パッドの形成部分を除く全域に該第2導電膜を覆うように形成され且つ前記抵抗体膜を露出する開口部を有する第2誘電体膜、及び
前記第2誘電体膜上に前記第2導電膜と前記開口部から露出された前記抵抗体膜とを覆い且つ該第2誘電体膜の外にはみ出さないように形成された第3導電膜を備え、
前記第1導電膜と前記第2導電膜とはその間に前記第1誘電体膜を挟んで前記グランドパッドと前記電源パッドとに接続した第1バイパスコンデンサC1を成し、前記第1導電膜、前記抵抗体膜、並びに前記第3導電膜はこの順に積層されて抵抗Rを成し、前記第3導電膜と前記第2導電膜とはその間に前記第2誘電体膜を挟んで前記抵抗Rと直列に接続され且つ前記グランドパッドと前記電源パッドとの間に前記第1バイパスコンデンサC1と並列に接続される第2バイパスコンデンサC2を成し、
前記第2バイパスコンデンサC2のインピーダンスは前記抵抗Rに比べて前記グランドパッドと前記電源パッドとの間に前記第1バイパスコンデンサC1と該抵抗Rとが直接並列接続された等価回路が形成されたと見なされる程小さく、該等価回路により該グランドパッドと該電源パッドとの間に生じる電位変動を吸収し、且つ該第2バイパスコンデンサC2により該グランドパッドと該電源パッドとの間に直流電圧印加で生じるリーク電流を抑えることを特徴とする電子装置。 - 前記等価回路は、前記グランドパッドと前記電源パッドとの間に生じる前記電位変動を熱に変換して吸収することを特徴とする請求の範囲第1項に記載の電子装置。
- 前記第1導電膜、前記第2導電膜、並びに前記第3導電膜は白金薄膜で形成され、前記抵抗体膜はクロムと酸化シリコンとのサーメット抵抗材料で形成され、前記第1誘電体膜と前記第2誘電体膜とはチタン酸バリウムBaTiO3又はチタン酸ストロンチウムSrTiO3で形成されていることを特徴とする請求の範囲第1項又は第2項に記載の電子装置。
- 第2の絶縁膜が前記第3導電膜を含む前記LSIデバイスの表面の前記電極パッドの形成部分を除く全域に形成されていることを特徴とする請求の範囲第1項乃至第3項のいずれかに記載の電子装置。
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