JPH08161829A - デジタル情報再生装置及びデジタルｐｌｌ装置 - Google Patents

Abstract

(57)【要約】 【目的】 一定周波数の非同期クロックで動作するデジ
タル情報再生装置、デジタル信号処理によって動作する
デジタルＰＬＬ装置を提供する。 【構成】 記録媒体１からの再生信号を所定の周期でサ
ンプリングするＡＤ変換器６と、このサンプリングされ
たサンプル値のうち連続するｎ個のサンプル値から近似
曲線を演算する演算回路８と、得られた近似曲線に基づ
いて記録情報を再生する再生手段とを具備する。また、
再生信号の一定周波数の非同期クロックに対するエッジ
位置と仮想同期クロック位相値との位相誤差を演算する
減算器２１と、該位相誤差を累積演算する位相誤差累積
演算回路２２と、該累積演算結果に応じて仮想同期クロ
ックの周期値を増減する周期レジスタ２３と、該周期値
に基づいて仮想同期クロックの位相値を演算する手段２
４〜２７とを具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光ディスクや磁気ディ
スクなどの記録媒体に記録された情報を再生するデジタ
ル情報再生装置、及びデジタル信号処理によってＰＬＬ
動作を行うデジタルＰＬＬ装置に関するものである。

【０００２】

【従来の技術】図１６は一般的なデジタル情報再生装置
の構成を示した図である。図１６において、５１は光デ
ィスクや磁気ディスクなどの記録媒体であり、記録媒体
５１に記録された情報は、センサ５２で光学的あるいは
磁気的に読み取られる。この再生信号は、アンプ５３に
よって必要なレベルまで増幅された後、雑音除去フィル
タ５４によって情報再生に不要な高周波雑音あるいは低
周波雑音が除去される。また、必要があればトランスバ
ーサルフィルタ等の波形等化器５５によって信号中の波
形干渉を少なくするための波形修正が行われる。この波
形修正の後、再生信号は２値化回路５６によって２値の
デジタル信号に変換される。

【０００３】２値化回路５６としては、マークポジショ
ン記録の場合は、再生信号を微分してゼロクロス時点を
求めるピーク検出回路が、マークエッジ記録の場合は、
所定のスライスレベルを横切る時点を求めるレベルスラ
イス回路が代表的に用いられる。ＰＬＬ回路５７では、
２値化されたデジタル信号に同期するクロックが生成さ
れ、弁別器５８では同期クロックのタイミングにおける
２値化信号について、“１”か“０”かが弁別される。
そして、同期信号検出回路５９では再生データ列の先頭
時点のタイミングが検出され、復号器６０では（１，
７）符号、（２，７）符号、８−９符号等の記録符号あ
るいは、誤り訂正符号、更には情報圧縮符号等の復号を
行って、元のデジタル再生データが復元される。

【０００４】ところで、図１６のＰＬＬ回路５７として
は、通常はアナログのローパスフィルタやＶＣＯ（ボル
テージコントロールドオシレータ）が使用されるので、
波形等化器５５以降の回路をデジタルＩＣで一体化しよ
うとすると、アナログの構成要素が含まれるために支障
を生じる。そこで、デジタルＰＬＬというものも提案さ
れているが、通常はデジタルＰＬＬは記録周波数のずっ
と高い動作周波数（制御クロック）が必要であり、また
極めて高精度の可変遅延素子が必要である。そのため、
図１６のＰＬＬ回路５７としてデジタルＰＬＬを使用す
ると、回路を高速で動作させる必要であるが、このよう
な高速動作は困難であった。

【０００５】そこで、本願出願人は以上の問題点を解決
するための２値化回路及び情報再生装置を特開平６−２
１８２２号公報で公開している。図１７はその先願の情
報再生装置を示したブロック図である。図１７に示すよ
うに先願例では、ＰＬＬ回路は使用しておらず、回路は
すべて非同期の一定クロックで動作するように構成され
ている。また、ＡＤ変換器６１は一定クロックで再生信
号をサンプリングし、デジタルフィルタ６２、ＣＰＵ６
３、２値化回路６４も同一の一定クロックで動作する。
ＦＩＦＯ６５では、２値化回路６４で得られた２値化信
号の位相を揃えて出力する。

【０００６】図１８に図１７の２値化回路６４の一例を
示している。図１８において、７１及び７２は図１７の
ＤＦ６２によって演算された量子化再生信号を２値化の
基準値と比較する比較器、７３、７４は各々比較器７
１、７２の出力が“Ｈ”レベルから“Ｌ”レベルに変化
した時刻から１サンプリングの時間だけ“Ｌ”レベルを
出力するワンショットマルチバイブレータ、７５、７６
はワンショットマルチバイブレータ７３、７４の出力が
“Ｈ”レベルから“Ｌ”レベルになるのをトリガーとし
て図１７のＤＦ６２から送られてくる演算済量子化再生
信号を一時保持するラッチ回路、７７はワンショットマ
ルチバイブレータ７３、７４の論理和をとるＮＡＮＤゲ
ートである。また、７８はラッチ回路７５、７６が保持
している量子化再生信号レベルを加算する加算器、７９
は加算器７８の演算結果に応じて後段の回路を制御する
タイミング回路、８０はサンプリングクロックを１／２
分周する分周器、８１、８２、８３、８４は各々図１８
に示す通りの論理演算を行う論理ゲートである。更に、
８６はＮＡＮＤゲート７７の出力を一時保持するフリッ
プフロップである。

【０００７】次に、図１７の先願例の動作について説明
すると、まず不図示の情報記録媒体から再生されたアナ
ログ再生信号は、Ａ／Ｄ変換器６１によりアナログ再生
信号の最短符号間隔（以下Ｔｍｉｎと記す）の半分の時
間間隔ごとにデジタル再生信号に量子化される。Ａ／Ｄ
変換器６１で量子化されたデジタル再生信号は、高密度
記録を行ったために生じた波形干渉がＤＦ６２によるデ
ジタル演算によって低減され、２値化回路６４にデジタ
ル再生信号の状態で送られる。このとき、ＣＰＵ６３は
不図示の情報記録媒体から再生されるアナログ再生信号
の周波数成分や信号レベルなどに応じて、アナログ再生
信号の波形干渉を低減させるに適切な演算係数をＤＦ６
２に設定し、随時最良の波形干渉の低減をはかってい
る。２値化回路６４に送られたデジタル再生信号は、
“０”、“１”の２値のレベルに２値化される。２値化
された信号は符号の位相が一定とならないため、ＦＩＦ
Ｏ６５によって位相の揃った２値符号語とされ、不図示
の復号器によってデータに変換される。

【０００８】次に、図１７に於いて不図示の情報記録媒
体から再生される再生信号が１−７符号変調のピットエ
ッジ記録のものである場合を例にとり、２値化回路６４
について説明する。１−７符号変調のピットエッジ記録
の記録最高周波数を６．２５ＭＨｚとすると、最小符号
間隔Ｔｍｉｎは４０ｎｓｅｃであり、このことから１サ
ンプリング間隔は２０ｎｓｅｃ（サンプリング周波数＝
５０ＭＨｚ）となる。このようにＴｍｉｎ＝４０ｎｓｅ
ｃであるような再生信号を２０ｎｓｅｃのサンプリング
間隔でサンプリングすると、いかなるタイミングで再生
信号をサンプリングしたとしても、Ｔｍｉｎの時間内で
のサンプリング回数は２回である。このことは、再生信
号が閾値を横切る時刻から次に閾値を横切る時刻までの
間（以下エッジ間と記す）にサンプリングされる再生信
号の数が２の整数倍であることを意味する。図１７に於
いては、エッジ間でのサンプリング数は２Ｔのエッジ間
隔（８０ｎｓｅｃ）の時４回、３Ｔのエッジ間隔（１２
０ｎｓｅｃ）の時６回、同様にして８Ｔのエッジ間隔
（３２０ｎｓｅｃ）の時１６回となる。

【０００９】しかしながら、現実には、再生信号のエッ
ジ間隔は種々の外乱によって、Ｔｍｉｎの整数倍になる
ことは極めて少なく、このことはエッジ間でのサンプリ
ング数が２Ｔのエッジ間隔の時４回、３Ｔのエッジ間隔
の時６回、同様にして８Ｔのエッジ間隔の時１６回とは
ならないことがあることを意味する。このようにエッジ
間隔が変動した場合の各記録パターンのエッジ間隔を正
規のエッジ間隔±（Ｔｍｉｎ）／２と定めると、２Ｔは
６０ｎｓｅｃ以上１００ｎｓｅｃ未満、３Ｔは１００ｎ
ｓｅｃ以上１４０ｎｓｅｃ未満、同じように８Ｔは３０
０ｎｓｅｃ以上３４０ｎｓｅｃ未満となり、エッジ間で
のサンプリング数は次のように改められる。即ち、２Ｔ
のエッジ間隔６０ｎｓｅｃ以上１００ｎｓｅｃ未満の場
合３個か４個か５個、３Ｔのエッジ間隔１００ｎｓｅｃ
以上１４０ｎｓｅｃ未満の場合５個か６個か７個、同様
に８Ｔのエッジ間隔３００ｎｓｅｃ以上３４０ｎｓｅｃ
未満の場合１５個か１６個か１７個となる。

【００１０】図１９に図１８の２値化回路の動作タイミ
ングを示している。信号Ａは図１７のＤＦ６２の出力で
ある量子化再生信号を示し、特に黒丸印で示すところが
比較器７１もしくは比較器７２で閾値との比較の結果閾
値を横切ったときのサンプリング値であることを示して
いる。信号Ｂは図１７に不図示の情報記録媒体から再生
される再生信号をＡ／Ｄ変換器６１で量子化するタイミ
ングをはかるサンプリングクロックであり、ここでは５
０ＭＨｚのクロックである。

【００１１】信号Ｃは比較器７１によって、ＤＦ６２に
よって演算された量子化再生信号Ａと閾値とを比較した
結果を示し、量子化再生信号＞閾値であるとき“Ｌ”を
出力する。同様に、信号Ｄは比較器７２によって、ＤＦ
６２によって演算された量子化再生信号Ａと閾値とを比
較した結果を示し、量子化再生信号＜閾値であるとき
“Ｌ”を出力する。信号Ｅ及び信号Ｆは、それぞれワン
ショットマルチバイブレータ７３及び７４の出力、信号
Ｇはワンショットマルチバイブレータ７３、７４の出力
の論理和をとるＮＡＮＤゲート７７の出力を示してい
る。信号Ｈ及び信号Ｉは、サンプリングクロック（信号
Ｂ）を分周器８０で１／２分周した結果を示し、信号Ｈ
は正論理、信号Ｉは負論理である。また、信号ＪはＯＲ
ゲート８４の出力を示し、信号ＫはＡＮＤゲート８５の
出力を示し、信号Ｌはフリップフロップ８６の出力を示
している。

【００１２】ここで、各々のエッジ間隔がＴｍｉｎの整
数倍であるときのエッジ間におけるサンプリング数は、
２Ｔのエッジ間隔（８０ｎｓｅｃ）の時は４個のサンプ
リング、３Ｔのエッジ間隔（１２０ｎｓｅｃ）の時は６
個のサンプリング、同じようにして７Ｔのエッジ間隔
（２８０ｎｓｅｃ）の時は１４個のサンプリング、８Ｔ
のエッジ間隔（３２０ｎｓｅｃ）の時は１６個のサンプ
リングである。動作を説明すると、まず始めに、ＤＦ６
２でデジタル演算された量子化再生信号Ａは、比較器７
１、７２で閾値と比較される。この比較の結果、量子化
再生信号Ａのレベルが閾値を横切ったとすると、比較器
７１、７２ではそれぞれの出力Ｃ、Ｄを“Ｈ”の状態か
ら“Ｌ”の状態へ、もしくは“Ｌ”の状態から“Ｈ”の
状態へ変える。次に、比較器７１、７２の出力Ｃ、Ｄが
“Ｈ”レベルから“Ｌ”レベルに変化したことにより、
ワンショットマルチバイブレータ７３、７４では、比較
器７１、７２の出力の変化したサンプリング時刻から１
サンプリングの時間だけ“Ｌ”となる信号Ｅ、Ｆを出力
し、ＮＡＮＤゲート７７によってこれらワンショットマ
ルチバイブレータ７３、７４の出力Ｅ、Ｆの論理和がと
られる。

【００１３】このＮＡＮＤゲート７７の出力Ｇは、量子
化再生信号が閾値を横切った時刻から１サンプリングの
間だけ“Ｈ”となるものであり、このことはＮＡＮＤゲ
ート７７の出力Ｇが“Ｈ”である時間内に、再生信号の
エッジ位置が存在することを意味するものである。ま
た、再生信号のサンプリング周波数が再生信号のＴｍｉ
ｎの半分の時間であることから、ＮＡＮＤゲート７７の
出力信号Ｇを２回のサンプリングにつき１回の割合で符
号語に変換することにより、再生信号の２値化が行われ
る。ここでは、サンプリングクロックを分周し、サンプ
リングクロックをマスクした信号（信号Ｋ）を用いて、
ＮＡＮＤゲート７７の出力信号Ｇをフリップフロップ８
６に一時保持することで２値化を達成している。

【００１４】このように先願例においては、図１９に示
したように再生信号Ａがしきい値を超える前と後の２回
の連続するサンプル時点における再生信号値をラッチ回
路７５、７６にそれぞれ保持し、両者の和を加算器７８
で求めている。また、その値からしきい値通過時点、つ
まりマークエッジ位置のサンプリングクロックに対する
位相を求め、その値によってあるマークエッジ位置から
次のマークエッジ位置までのクロック数と位相を用いて
マーク長を判定し、その判定したマーク長に伴って一定
クロックに同期した再生データを出力している。

【００１５】そして、先願例に示すような非同期クロッ
クで動作するデジタル情報再生装置においては、次のよ
うな効果を得ることができる。 （１）ＰＬＬ−ＩＣ等のアナログＩＣを使わずに、再生
系をデジタルＩＣ化できるので、コストダウンが可能と
なる。 （２）再生系全体をデジタルＩＣで一体化できるので、
装置の小型化が可能となる。 （３）波形等化のためのトランスバーサルフィルタのタ
ップゲインを演算により簡単に切り換えられるので、記
録媒体の特性の違いに容易に対応できる。 （４）周波数の切り換えに対しても演算により容易に対
応できる。 （５）その他の記録条件、再生条件の違いに対しても特
別な回路を必要としないで、演算処理のみで対応でき
る。 （６）１つのＩＣによる１つの回路であらゆる機種に対
応できる。

【００１６】

【発明が解決しようとする課題】ところで、上記先願例
においては、しきい値前後のサンプル値を加算すること
によってしきい値クロス時点の位相を演算し、判定して
いる。これは、すなわち２時点のサンプル点を通る直線
で、再生信号を近似していることになる。このような場
合、図１９のようにサンプル点数が十分に多ければ、図
１９の黒点とその直前の白点との間の再生信号は直線に
近く、直線近似による誤差は小さくなるので、情報を良
好に再生することができる。

【００１７】しかしながら、再生信号周波数に対してサ
ンプル点が少なくなると、直線近似による誤差が大きく
なるので、再生データの誤り発生率が増大してしまう。
つまり、記録密度を上げたり、記録速度を上げたりする
と、ＩＣ速度の制限等により再生信号周波数に対するサ
ンプル周波数が相対的に低下するので、再生性能が低下
し、情報の高密度化に対応できなかった。

【００１８】本発明は、上記従来の問題点に鑑み、一定
周波数の非同期クロックで動作し、しかも再生信号周波
数に対するサンプリング周波数が低くても、再生性能が
低下することなく情報の再生を行うことができるデジタ
ル情報再生装置を提供することを目的とする。

【００１９】また、本発明は、特殊な部品の使用や動作
周波数の制約がなく、デジタル信号処理によってアナロ
グＰＬＬ回路と同等に動作することが可能なデジタルＰ
ＬＬ装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の目的は、情報記
録媒体から再生された再生信号を所定の周期でサンプリ
ングする手段と、このサンプリングされたサンプル値の
うち連続するｎ個のサンプル値から近似曲線を演算する
手段と、得られた近似曲線に基づいて記録情報を再生す
る再生手段とを有することを特徴とするデジタル情報再
生装置によって達成される。

【００２１】また、本発明の目的は、再生信号の一定周
波数の非同期クロックに対するエッジ位置と仮想同期ク
ロックの位相値との位相誤差を演算する手段と、該位相
誤差を累積演算する手段と、該累積演算結果に応じて前
記仮想同期クロックの周期値を増減する手段と、該周期
値に基づいて仮想同期クロックの位相値を演算する手段
とを有することを特徴とするデジタルＰＬＬ装置によっ
て達成される。

【００２２】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明のデジタル情報再生装
置の一実施例を示したブロック図である。図１におい
て、まず記録媒体１、センサ２、アンプ３、雑音除去フ
ィルタ４は、図１６に示したものと同じであり、記録媒
体１に記録されたデジタル情報はセンサ２で光学的ある
いは磁気的に読み取られる。そして、読み取られた再生
信号はアンプ３で増幅された後、雑音除去フィルタ４で
ノイズ成分が除去されてＡＤ変換器６へ出力される。

【００２３】一定クロック発振器５は水晶発振器などか
ら構成され、一定クロック発振器５で発生した一定周波
数のクロック信号はＡＤ変換器６及びそれ以降の各部に
供給される。ＡＤ変換器６では、そのクロックに従って
所定の周期で再生信号をサンプリングし、サンプリング
されたデータはデータバッファ７に格納される。ここ
で、仮に連続するサンプリング時刻を簡単にｔ＝−１、
０、１、２と表わし、それぞれの時刻における再生信号
のサンプリング値をｙ＝ｙ_-1、ｙ₀ 、ｙ₁ 、ｙ₂とする
と、図２に示すような曲線となる。本実施例では、図２
の４つのｘ点を用いて再生信号波形を曲線近似するもの
であり、ここでは曲線近似として代表的な３次曲線、 ｙ＝ｆ（ｔ）＝ａｔ³ ＋ｂｔ² ＋ｃｔ＋ｄ を用いるものとする。

【００２４】ここで、以上のような３次曲線を用いた場
合、（ｔ＝−１、ｙ＝ｙ_-1）、（ｔ＝０、ｙ＝ｙ₀ ）、
（ｔ＝１、ｙ＝ｙ_-1）、（ｔ＝２、ｙ＝ｙ₂ ）の４点を
通るｆ（ｔ）は、１つに決められる。即ち、 ｙ_-1＝ｆ（−１）＝−ａ＋ｂ−ｃ＋ｄ ｙ₀ ＝ｆ（０）＝ｄ ｙ₁ ＝ｆ（１）＝ａ＋ｂ＋ｃ＋ｄ ｙ₂ ＝ｆ（２）＝８ａ＋４ｂ＋２ｃ＋ｄ という連立方程式を解くと、 ａ＝（１／６）・（−ｙ_-1＋３ｙ₀ −３ｙ₁ ＋ｙ₂ ） ｂ＝（１／２）・（ｙ_-1−２ｙ₀ ＋ｙ₁ ） ｃ＝（１／６）・（−２ｙ_-1−３ｙ₀ ＋６ｙ₁ −ｙ₂ ） ｄ＝ｙ₀ という解が得られる。

【００２５】曲線近似演算回路８においては、これらの
ａ，ｂ，ｃ，ｄの演算を行う。この演算はサンプリング
周期ごとに行うので、ＡＤ変換器６でＡＤ変換されたデ
ータはサンプリング順にデータバッファ７に格納され、
曲線近似演算回路８ではそれらのデータのうち連続する
４つのデータをｙ_-1，ｙ₀ ，ｙ₁ ，ｙ₂ として読み出
し、それを用いてａ，ｂ，ｃ，ｄを求める演算を行う。
こうして曲線近似された信号データは、記録方式に応じ
て適切に演算処理される。例えば、（１，７）符号や
（２，７）符号、８−９符号などのＲＬＬ（ランレング
スリミッテッド）符号で、マークエッジ記録で記録され
ている信号に対しては、前述した先願例のように再生信
号としきい値との交点を求め、マーク長を判定する必要
がある。

【００２６】エッジ位置演算回路９では、このような近
似曲線としきい値との交点ｔ＝Ｚ₀を演算する。ここ
で、しきい値との交点を求める場合、しきい値をｙ＝０
とすると、ｆ（ｔ）＝０、即ち、 ａｔ³ ＋ｂｔ² ＋ｃｔ＋ｄ＝０ の解ｔ＝Ｚ₀ を求めることによって得ることができる。
この３次方程式の解を求める公式は、Cardano の解法と
して一般に知られている。図３にこの公式を示してお
り、式（１）、（２）のＺ，Ｚ′，Ｚ″の３つが求める
解となる。なお、この場合、予めｙ₀ ，ｙ₁ ＜０という
条件を設定しておくと、０＜ｔ＜１の範囲内でゼロクロ
ス点が存在するので、このとき０＜Ｚ₁ ＜１においてＺ
の解を求めることができる。

【００２７】このようにしてエッジ位置演算回路９は演
算を行い、Ｚの値を同期クロック演算回路１０へ出力す
る。但し、この演算は複雑であるので、回路規模が大き
くなり、処理時間もかかるのであるが、本実施例に限っ
ていえば、この演算は同期クロックを生成するための演
算処理であり、同期クロック演算回路１０では複数の位
相データを累積計算しているので、Ｚの精度の厳密さは
計算によってはそれほど重要ではない。従って、演算回
路規模あるいは処理時間に制限がある場合は、この部分
は曲線近似ではなく、従来の直線近似で計算してもよ
い。その場合は、ｙ₀ ，ｙ₁ を通過する直線で近似すれ
ばよく、具体的にはデータバッファ７の出力ｙ₀ ，ｙ₁
を用いて、 Ｚ＝ｙ₀ ／（ｙ₀ ＋ｙ₁ ） を演算して出力すればよい。

【００２８】同期クロック演算回路１０は、従来のＰＬ
Ｌ回路の役割りを演算処理によって行うもので、いわば
デジタルＰＬＬ回路を構成するものである。図４に同期
クロック演算回路１０の一例を、図５に従来のＰＬＬ回
路を示している。図４の減算器２１は図５の位相比較器
２８の働きをし、同様に位相誤差累積演算回路２２はロ
ーパスフィルタ２９の働きを、周期レジスタ２３、位相
レジスタ２４、減算器２５、正負判定回路２６、加算器
２７はＶＣＯ（ボルテージコントロールドオシレータ）
３０の働きをする。また、図４の同期クロック演算回路
１０では、ＰＬＬ回路の同期クロックを出力する代わり
に、仮想同期クロック位相値ｖを出力する。

【００２９】具体的に説明すると、まず減算器２１では
図６に示すように、エッジ位置演算回路９から出力され
た信号位相差Ｚから仮想同期クロック位相値ｖを減算し
て位相誤差値ｗを出力する。位相誤差累積演算回路２２
では、位相誤差値ｗを複数回取り込んで平均値を演算す
る。これは、図５のローパスフィルタ２９と同じで、取
り込み回数が多いほど仮想同期クロックは安定するが、
Ｚの周波数変動に対する追従速度は遅くなる。また、周
期レジスタ２３としてはアップ／ダウンカウンタが用い
られ、位相誤差平均値ｗに従ってその数値Ｌをアップま
たはダウンさせる。この場合、仮想同期クロックの位相
がＺに比べて遅れているときは、周期レジスタ２３の値
Ｌを小さくすると、仮想同期クロックの周波数は高くな
り、逆に仮想同期クロックの位相ｖがＺよりも進んでい
るときは、周期レジスタ２３の値Ｌを大きくすると、仮
想同期クロックの周波数は低くなる。

【００３０】位相レジスタ２４では仮想同期クロック位
相値ｖを次回の演算まで保持し、この保持された値をＳ
とすると、減算器２５ではＳからサンプリング周期値を
減算し、得られた値を正負判定回路２６、加算器２７へ
出力する。ここでは、時間をサンプリング周期で規格化
しているので、サンプリング周期値は１である。減算器
２５のＳから１を減算した値をｕとし、正負判定回路２
６ではこのｕの正負を判定する。また、加算器２７では
正負判定回路２６のｕの判定結果が負のときのみ、周期
レジスタ２３の出力Ｌと減算器２５の出力ｕを加算し、
加算結果を仮想同期クロック位相値ｖとして出力する。
また、ｕの判定結果が正の場合は、ｕの値をそのままｖ
として出力する。

【００３１】図７に同期クロック演算回路１０における
サンプリング時点と仮想同期クロックのタイミングを示
している。サンプリング時点はＡＤ変換器６における再
生信号のサンプリングのタイミング、仮想同期クロック
は実際には作成されないクロックで、同期クロック演算
回路１０の演算上の仮想のクロックである。図７におい
て、まず位相レジスタ２４がサンプリング時点０での位
相値Ｓ₁ を保持しているとすると、減算器２５ではサン
プリング時点１でＳ₁ から１を引いた値ｕ₁ を出力す
る。正負判定回路２６ではｕ₁ の正負を判定し、判定結
果を加算器２７に出力する。ここでは、ｕ₁ は負となっ
ており（ｕ₁ の矢印が左向きの場合は負、右向きの場合
は正）、加算器２７ではｕ₁ と周期レジスタ２３の周期
値Ｌを加算し、結果を位相値ｖ₁ として出力する。この
位相値ｖ₁ は位相レジスタ２４に次回の演算まで保持さ
れる。

【００３２】図８に各サンプリング時点ごとの各部の信
号を示している。図８の演算１は図７のサンプリング時
点１に、演算２はサンプリング時点２に、演算３はサン
プリング時点３にそれぞれ対応している。演算１では、
前述のように位相レジスタ２４の出力はＳ₁ 、減算器２
５の出力はｕ₁ 、正負判定回路２６の出力は負、加算器
２７の出力はｖ₁ である。

【００３３】次に、サンプリング時点２では、図７のよ
うに減算器２５では位相レジスタ２４に保持された前回
の位相値Ｓ₂ （ｖ₁ と同じ）からサンプリング周期値１
を減算した値ｕ₂ を出力し、正負判定回路２６ではｕ₂
の正負を判定する。この場合は、ｕ₂ は正と判定され、
加算器２７ではこのときはｕ₂ が正であるので、ｕ₂の
値をそのままｖ₂ として出力する。もちろん、ｖ₂ は位
相レジスタ２４に保持される。タイミング時点３では、
図７のように減算器２５ではＳ₃ から１を減算した値ｕ
₃ を出力し、正負判定回路２６ではｕ₃ を負と判定す
る。従って、この場合は、加算器２７では周期レジスタ
２３の周期値Ｌ′とｕ₃ を加算して結果をｖ₃ として出
力し、以下同様に同期クロック演算回路１０ではサンプ
リング時点ごとに仮想同期クロックの位相値を演算して
いく。サンプリング時点２、３の各部の信号は図８の演
算２、３の通りである。

【００３４】次に、レベル演算回路１１においては、図
２に示すように同期クロック演算回路１０の時刻ｖにお
ける曲線近似された信号レベル値を演算する。即ち、曲
線近似演算回路８によって得られたａ，ｂ，ｃ，ｄと同
期クロック演算回路１０で得られたｖを用いて、 Ｙ＝ａｖ³ ＋ｂｖ² ＋ｃｖ＋ｄ の演算を行い、得られた信号レベル値Ｙを波形等化器１
２へ出力する。但し、ｖ＞１の場合は、演算をしないで
次回を待つ。

【００３５】波形等化器１２は必要に応じて使用され、
特にパーシャルレスポンス方式で記録した場合は、この
波形等化器１２による波形等化は必須である。図９に波
形等化器１２の具体例を示しており、従来のトランスバ
ーサルフィルタの働きを演算で処理するように構成され
ている。図中のＣ_-2，Ｃ_-1，Ｃ₀ ，Ｃ₁ ，Ｃ₂ は重み係
数であり、この係数はＣＰＵ１６の制御により記録媒体
１の特性や記録再生条件によって自動的に切り換えられ
る。例えば、記録媒体１にＰＲ（１，１）方式で記録さ
れている場合は、波形等化器１２の出力Ｙ′は３値レベ
ルに近い値となるように、またＰＲ（１，２，１）方式
で記録されている場合は、出力Ｙ′が５値レベルに近い
値となるように、ＣＰＵ１６から波形等化器１２に適切
な重み係数Ｃｉが出力される。

【００３６】レベル判定回路１３では信号レベル値Ｙ
（波形等化を行った場合はＹ′）についてレベル判定を
行う。通常の２値記録の場合は２値判定を行い、パーシ
ャルレスポンス方式で記録されている場合は、レベル判
定にビタビ復号を伴なうのが一般的である。例えば、レ
ベル判定回路１３ではＰＲ（１，１）方式の場合は、３
値判定を行った後、ビタビ復号により２値データが生成
され、ＰＲ（１，２，１）の場合は、５値判定を行った
後、ビタビ復号により２値データが生成される。また、
ＦＩＦＯ（ファーストインファーストアウトレジスタ）
１４では図１７のＦＩＦＯ６５と同じように出力信号の
位相を揃え、復号器１５においても図１６の復号器６０
と同様に記録符号の復号、誤り訂正符号の復号、あるい
はデータ圧縮符号の復号を行って再生データが出力され
る。

【００３７】本実施例では、非同期クロックで動作する
デジタル情報再生装置を実現でき、先に（１）〜（６）
項に挙げたように再生系を全てデジタルＩＣ化できるな
ど装置の小型化、低コスト化に大きく寄与できるばかり
でなく、記録媒体の特性の違い、周波数の切り換え、記
録再生条件の違いなどに容易に対応することが可能とな
る。また、曲線近似演算回路で再生信号のサンプル値を
もとに再生信号を曲線近似するようにしたので、先願例
に比べて信号処理誤差を大幅に小さくでき、処理精度を
向上することができる。従って、再生誤り率を改善でき
るので、再生性能を向上することが可能となり、再生信
号周波数に対するサンプリング周波数が低くても、信号
処理誤差が小さく、十分に情報を再生することができ、
情報の高密度化にも対応することができる。

【００３８】更に、同期クロック演算回路において演算
処理によってＰＬＬ動作を行うようにしたので、従来の
デジタルＰＬＬのように高精度の可変遅延素子を必要と
したり、高い動作周波数を必要としたりすることがな
く、簡単にデジタル信号処理によるデジタルＰＬＬ回路
を実現することができる。従って、このようなデジタル
ＰＬＬ回路を用いることにより、他の再生系と容易にデ
ジタルＩＣ化することができる。また、このような同期
クロック演算回路によるデジタルＰＬＬ動作や、曲線近
似演算回路による再生信号の曲線近似によってデジタル
情報装置を構成することにより、多値レベルの再生に対
しても容易に対応することができる。特にこのことは、
後で図１５で詳しく説明する多値記録方式の情報を再生
する実施例において効果的である。

【００３９】なお、これまでの説明は（１，７）符号、
（２，７）符号、８−９符号等のＲＬＬ符号を想定して
いたが、本発明は４／１５符号、４／１１符号等の差分
検出符号を用いた記録の再生についても適用することが
できる。図１０に４／１５符号変換表の例を示してい
る。これは、サンプルサーボ方式の記録において主に用
いられる符号で、１５ビット中４個が“１”であり、再
生する時は１５ビット中で高い順に４つのビットを
“１”と判定するという手法で符号変換を行うものであ
る。４／１５符号では、ＰＬＬは別途設けられたクロッ
クピットを基準として同期クロックが生成される。この
方式においても、本発明を用いることにより、ＰＬＬな
しで、精度よくデータを検出することができる。

【００４０】図１１はこのような４／１５符号に適用し
うる実施例を示したブロック図である。図１１におい
て、ピーク位置演算回路３１はクロックピットのピーク
位置を演算する回路であるが、動作については後述す
る。クロックピット抽出回路３２はパターンマッチング
によって正しいクロックピット以外のピットを除去する
回路、同期クロック演算１０は図１のものと同じで、Ｐ
ＬＬ回路の働きをして仮想同期クロック位相値ｖを演算
し出力する。記録媒体１、センサ２、アンプ３、接着除
去フィルタ４、一定クロック発振器５、ＡＤ変換器６、
データバッファ７、曲線近似演算回路８、レベル演算回
路１１、波形等化器１２は図１のものと同じである。ま
た、差分検出判定回路３３は１ブロック１５ビット分の
演算値Ｙ′の中で高い順に４つのビットを“１”と判定
し、残りを“０”と判定する回路である。このように差
分検出判定回路３３で検出されたデータは、４／１５符
号復号回路３４に送られ、図１０の変換表に従って逆変
換が行われる。ＦＩＦＯ１４、復号器１５は図１のもの
と同じである。本実施例では、差分検出方式によってデ
ータを検出するので、再生信号の低周波数雑音、ＤＣレ
ベル変動に対して再生信頼性が高いという利点がある。

【００４１】また、以上の実施例では、近似曲線として
３次曲線を使用したが、マークポジション記録の場合
は、２次曲線で近似することも考えられる。マークポジ
ション記録における２値化回路は図１２に示すように微
分回路２５とヒステリシスコンパレータ２６による微分
検出回路を用いてピーク位置を検出する手法が一般的で
ある。この微分検出回路における再生信号のピーク位置
を検出する方法を２次曲線近似で考えたのが図１３であ
る。ピーク位置を検出するには、図１３に示すように、
非同期クロックでサンプリングした連続する３サンプル
ｙ_-1，ｙ₀ ，ｙ₁の値が用いられる。ここで、近似する
２次曲線を、 ｙ＝ｆ（ｔ）＝ａｔ² ＋ｂｔ＋ｃ として、 ｆ（−１）＝ｙ₁ ，ｆ（０）＝ｙ₀ ，ｆ（１）＝ｙ₁ を代入すると、ａ，ｂ，ｃは次のように得ることができ
る。

【００４２】ａ＝（Ｙ_-1＋Ｙ₁ ＋２Ｙ₀ ）／２ ｂ＝（Ｙ₁ −Ｙ_-1）／２ ｃ＝Ｙ₀ さらに、ピーク位置は、 ｔ＝−ｂ／２ａ となり、このｔの位相値を出力する。

【００４３】このようなピーク位置演算は、図１１の実
施例で使用してもよいし、それ以外にも通常の（１，
７）マークポジション記録、（２，７）マークポジショ
ン記録の再生にも使用することができる。また、以上の
説明では、２次曲線ｙ＝ａｔ²＋ｂｔ＋ｃをｙ_-1，ｙ
₀ ，ｙ₁ の３点から求めるとしたが、ｙ_-1，ｙ₀ ，ｙ
₁ ，ｙ₂ の４点から最小二乗法を用いて、２次曲線ｙ＝
ａｔ₂ ＋ｂｔ＋ｃを求めることもできる。この場合は、
計算は複雑となるが、より精度の高いピーク位置を求め
ることができる。

【００４４】次に、多値記録方式の実施例について説明
する。多値記録方式とは高密度化のために３値以上の信
号で変調する方法である。変調方法としては、例えば光
ディスクの場合は、変調パルス幅を多値にする方法、パ
ルス高さを多値にする方法、“１”と“０”との間に
“１”と“０”を高速に繰り返して高速に切り換え、そ
れによって中間値を記録する方法等がある。図１４に３
値符号の例として４Ｂ３Ｔ符号を示している。これは、
４ｂｉｔの情報を３値３ディジットに変換するものであ
る。

【００４５】図１５はこのように多値記録方式で記録さ
れた信号の情報再生に適用しうる実施例を示したブロッ
ク図である。図１５においては、レベル判定を３値レベ
ル判定回路３５で行い、２値復号化回路３６では得られ
た３値信号を図１４の符号化表に従って逆変換してい
る。この２つの点が図１の実施例で異なっている。また
エッジ位置演算回路９においては、ここでは３値信号で
あり、スライスレベルは２本となるので、それに対応し
た計算が必要である。このように多値記録方式において
は、スライスレベルが複数となり、レベル判定回路が複
雑になるのであるが、本実施例では、演算を変えるだけ
で容易に多値信号の再生を実現することができる。

【００４６】

【発明の効果】以上発明したように本発明は、次の効果
がある。 （１）一定周波数の非同期クロックで動作するデジタル
情報再生装置を実現できこれによって装置の小型化、低
コスト化を図ることができるばかりでなく、記録媒体の
特性の違い、周波数の切り換え、記録条件や再生条件の
違い、あるいはあらゆる機種に容易に対応できる。 （２）再生信号のサンプル値をもとに曲線近似によって
再生信号処理を行うようにしたので、信号処理誤差を小
さくでき、処理精度を向上することができる。従って、
再生信号周波数に対するサンプル周波数が低くても、十
分に情報を再生でき、これによって記録密度を上げた
り、記録速度を上げたりした場合であっても情報の再生
が可能となり、情報の高密度化にも対応することができ
る。 （３）演算処理によってデジタル的にＰＬＬ動作を行
い、曲線近似によって再生信号処理を行うことにより、
従来は想定されていなかった多値レベルの再生に対して
も容易に対応することができる。 （４）演算処理によってＰＬＬ動作を行うようにしたの
で、高精度の可変遅延素子を必要としたり、高い動作周
波数を必要としたりすることがなく、簡単な構成で動作
周波数に制約のないデジタルＰＬＬ装置を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明のデジタル情報再生装置の一実施例を示
したブロック図である。

【図２】図１の実施例の曲線近似演算回路８における再
生信号の曲線近似を説明するための図である。

【図３】３次方程式の解を求めるCardamo の解法を示し
た図である。

【図４】図１の実施例における同期クロック演算回路１
０の具体例を示したブロック図である。

【図５】従来のＰＬＬ回路を示したブロック図である。

【図６】図４の同期クロック演算回路１０の減算器２１
における信号位相値Ｚと仮想同期クロック位相差ｖの位
相誤差値ｗを説明するための図である。

【図７】図４の同期クロック演算回路１０の動作を説明
するための図である。

【図８】図４の同期クロック演算回路１０の演算ごとの
各部の信号を示した図である。

【図９】図１の実施例の波形等化器１２の具体例を示し
た図である。

【図１０】４／１５符号変換の例を示した図である。

【図１１】本発明の他の実施例を示したブロック図であ
る。

【図１２】マークポジション記録における２値化回路を
示した図である。

【図１３】微分検出回路における再生信号のピーク位置
を２次曲線近似で検出する方法を説明するための図であ
る。

【図１４】４Ｂ３Ｔ符号の変換を示した図である。

【図１５】本発明の更に他の実施例を示したブロック図
である。

【図１６】従来のデジタル情報再生装置を示したブロッ
ク図である。

【図１７】本願出願人の先願の情報再生装置を示したブ
ロック図である。

【図１８】図１７の情報再生装置の２値化回路を示した
ブロック図である。

【図１９】図１８の２値化回路の動作を示したタイムチ
ャートである。

【符号の説明】

１ 記録媒体 ５ 一定クロック発振器 ６ ＡＤ変換器 ７ データバッファ ８ 曲線近似演算回路 ９ エッジ位置演算回路 １０ 同期クロック演算回路 １１ レベル演算回路 １２ 波形等化器 １３ レベル判定回路 １４ ＦＩＦＯ １５ 復号器 １６ ＣＰＵ ２１，２５ 減算器 ２２ 位相誤差累積演算回路 ２３ 周期レジスタ ２４ 位相レジスタ ２６ 正負判定回路 ２７ 加算器 ３１ ピーク位置演算回路 ３２ クロックピット抽出回路 ３３ 差分検出判定回路 ３４ ４／１５符号復号器 ３５ ３値レベル判定回路 ３６ ２値復号化回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 情報記録媒体から再生された再生信号を
   所定の周期でサンプリングする手段と、このサンプリン
   グされたサンプル値のうち連続するｎ個のサンプル値か
   ら近似曲線を演算する手段と、得られた近似曲線に基づ
   いて記録情報を再生する再生手段とを有することを特徴
   とするデジタル情報再生装置。
2. 【請求項２】 請求項１に記載のデジタル情報再生装置
   において、前記再生手段は、前記近似曲線演算手段の近
   似曲線式に同期クロック位相値を代入して近似曲線上の
   再生信号のレベル値を演算し、得られた信号レベル値の
   レベル判定を行うことによって、データを検出すること
   を特徴とするデジタル情報再生装置。
3. 【請求項３】 再生信号の一定周波数の非同期クロック
   に対するエッジ位置と仮想同期クロックの位相値との位
   相誤差を演算する手段と、該位相誤差を累積演算する手
   段と、該累積演算結果に応じて前記仮想同期クロックの
   周期値を増減する手段と、該周期値に基づいて仮想同期
   クロックの位相値を演算する手段とを有することを特徴
   とするデジタルＰＬＬ装置。
4. 【請求項４】 請求項３に記載のデジタルＰＬＬ装置に
   おいて、前記仮想同期クロック位相値演算手段は、前回
   の位相値を保持する手段と、該前回の位相値から前記再
   生信号をサンプリングするサンプリング周期値を減算す
   る手段と、該減算結果の正負を判定する手段と、該正負
   判定結果に応じて前記仮想同期クロックの周期値と前記
   減算手段の出力を加算する手段からなることを特徴とす
   るデジタルＰＬＬ装置。