JP2002076117A - 半導体装置 - Google Patents
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- JP2002076117A JP2002076117A JP2001267350A JP2001267350A JP2002076117A JP 2002076117 A JP2002076117 A JP 2002076117A JP 2001267350 A JP2001267350 A JP 2001267350A JP 2001267350 A JP2001267350 A JP 2001267350A JP 2002076117 A JP2002076117 A JP 2002076117A
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- metal
- contact hole
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Abstract
(57)【要約】
【課題】 コンタクトホールへのWプラグ形成後に、再
度、層間絶縁膜全面エッチバック又は、Arスパッタエ
ッチを施すことにより、上層導電層(メタル配線)の段
差被覆性の向上を図り得る、信頼性の高い半導体装置を
提供する。 【解決手段】 半導体基体上に、開口部44が形成され
た酸化膜を配置した半導体装置において、前記酸化膜4
3a上に設けられた窒化膜43bと、この窒化膜43b
の膜厚分より高くこの窒化膜43bの上面から突出する
ように、前記開口部44内に埋め込まれた金属材45
と、突出した前記金属材45上に設けられた配線層46
とを有する。
度、層間絶縁膜全面エッチバック又は、Arスパッタエ
ッチを施すことにより、上層導電層(メタル配線)の段
差被覆性の向上を図り得る、信頼性の高い半導体装置を
提供する。 【解決手段】 半導体基体上に、開口部44が形成され
た酸化膜を配置した半導体装置において、前記酸化膜4
3a上に設けられた窒化膜43bと、この窒化膜43b
の膜厚分より高くこの窒化膜43bの上面から突出する
ように、前記開口部44内に埋め込まれた金属材45
と、突出した前記金属材45上に設けられた配線層46
とを有する。
Description
【0001】
【産業上の利用分野】本発明は、ヴィアホール部へのメ
タル埋め込み技術を用いた半導体装置に関するものであ
る。
タル埋め込み技術を用いた半導体装置に関するものであ
る。
【0002】
【従来の技術】従来、ヴィアホール部へのメタル埋め込
み技術としては、BLK(ブランケット)−W(タング
ステン)CVDによるW埋め込み技術が一般に広く用い
られている。
み技術としては、BLK(ブランケット)−W(タング
ステン)CVDによるW埋め込み技術が一般に広く用い
られている。
【0003】図2はかかる従来のBLK−WCVDによ
る半導体素子のメタルプラグの形成工程断面図である。
る半導体素子のメタルプラグの形成工程断面図である。
【0004】まず、図2(a)に示すように、半導体基
板1上へゲート電極2、ソース・ドレイン領域3を有す
るトランジスタを形成後、PSG,BPSG等CVD酸
化膜からなる層間絶縁膜4を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール5を形成する。
板1上へゲート電極2、ソース・ドレイン領域3を有す
るトランジスタを形成後、PSG,BPSG等CVD酸
化膜からなる層間絶縁膜4を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール5を形成する。
【0005】次に、図2(b)に示すように、スパッタ
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜6を形成す
る。引き続き、W−CVDにより基板全面にW膜7を形
成する。
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜6を形成す
る。引き続き、W−CVDにより基板全面にW膜7を形
成する。
【0006】次に、図2(c)に示すように、全面エッ
チバックにより、コンタクト部以外のW膜7をエッチン
グ除去し、上面部8aを有するWプラグ8を形成する。
チバックにより、コンタクト部以外のW膜7をエッチン
グ除去し、上面部8aを有するWプラグ8を形成する。
【0007】次に、図2(d)に示すように、メタル配
線9を形成する。
線9を形成する。
【0008】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の方法においては、W全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のWプラグにロスが発生するのが常
である〔図2(c)参照〕。
べた従来の方法においては、W全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のWプラグにロスが発生するのが常
である〔図2(c)参照〕。
【0009】そのために、その後のメタル配線スパッタ
の際の当該接続部のメタル配線の段差被覆性(カバレー
ジ)を悪化させ〔図2(d)参照〕、配線のエレクトロ
マイグレーション(Electro migratio
n)寿命を低下させることになる。ここで、エレクトロ
マイグレーション現象とは、導体に電流を流すことによ
り金属イオンが移動する現象で、Al配線では電子の流
れる方向にAlイオンが移動し、陽極側にヒロック(金
属の突起物)、陰極側にボイド(空孔:金属イオンの抜
けた跡)が発生する。
の際の当該接続部のメタル配線の段差被覆性(カバレー
ジ)を悪化させ〔図2(d)参照〕、配線のエレクトロ
マイグレーション(Electro migratio
n)寿命を低下させることになる。ここで、エレクトロ
マイグレーション現象とは、導体に電流を流すことによ
り金属イオンが移動する現象で、Al配線では電子の流
れる方向にAlイオンが移動し、陽極側にヒロック(金
属の突起物)、陰極側にボイド(空孔:金属イオンの抜
けた跡)が発生する。
【0010】また、多層配線においては、このWプラグ
のロス発生のために、コンタクト直上部にメタル配線間
接続部(スルーホール)を形成できないという問題があ
る。
のロス発生のために、コンタクト直上部にメタル配線間
接続部(スルーホール)を形成できないという問題があ
る。
【0011】本発明は、以上の問題点を除去するため、
コンタクトホールへのWプラグ形成後に、再度、層間絶
縁膜全面エッチバック又は、Arスパッタエッチを施す
ことにより、上層導電層(メタル配線)の段差被覆性の
向上を図り得る、信頼性の高い半導体装置を提供するこ
とを目的とする。
コンタクトホールへのWプラグ形成後に、再度、層間絶
縁膜全面エッチバック又は、Arスパッタエッチを施す
ことにより、上層導電層(メタル配線)の段差被覆性の
向上を図り得る、信頼性の高い半導体装置を提供するこ
とを目的とする。
【0012】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、前記酸化膜上に設
けられた窒化膜と、この窒化膜の膜厚分より高くこの窒
化膜の上面から突出するように、前記開口部内に埋め込
まれた金属材と、突出した前記金属材上に設けられた配
線層と、を有することを特徴とする。
成するために、半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、前記酸化膜上に設
けられた窒化膜と、この窒化膜の膜厚分より高くこの窒
化膜の上面から突出するように、前記開口部内に埋め込
まれた金属材と、突出した前記金属材上に設けられた配
線層と、を有することを特徴とする。
【0013】
【作用】本発明によれば、半導体素子のコンタクトホー
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層(Al配
線)の段差被覆性(カバレージ)が改善され、ME(エ
レクトロマイグレーション)耐性が向上し、安定した接
続を行うことができる。
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層(Al配
線)の段差被覆性(カバレージ)が改善され、ME(エ
レクトロマイグレーション)耐性が向上し、安定した接
続を行うことができる。
【0014】また、コンタクトホールのコーナー部にA
rスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。
rスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。
【0015】更に、コンタクトホール内から突出するよ
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
【0016】また、前記半導体素子の導電層上に層間絶
縁膜を、エッチが予定される高さに形成される膜厚の第
1の層間絶縁膜と、該第1の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
2の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
縁膜を、エッチが予定される高さに形成される膜厚の第
1の層間絶縁膜と、該第1の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
2の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
【0017】更に、前記コンタクトホールの近傍に中間
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。
【0018】また、前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
【0019】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【0020】図1は本発明の第1の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【0021】まず、図1(a)に示すように、シリコン
基板11上へゲート電極12、ソース・ドレイン領域1
3を有するトランジスタを形成後に、PSG,BPSG
等CVD酸化膜からなる層間絶縁膜14を基板全面に形
成し、しかるべき平坦化処理を施した後に、周知のホト
リソ・エッチング技術により、コンタクトホール15を
形成する。
基板11上へゲート電極12、ソース・ドレイン領域1
3を有するトランジスタを形成後に、PSG,BPSG
等CVD酸化膜からなる層間絶縁膜14を基板全面に形
成し、しかるべき平坦化処理を施した後に、周知のホト
リソ・エッチング技術により、コンタクトホール15を
形成する。
【0022】次に、図1(b)に示すように、スパッタ
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜16を形成
し、引き続き、W−CVDにより基板全面にW膜17を
形成する。
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜16を形成
し、引き続き、W−CVDにより基板全面にW膜17を
形成する。
【0023】次に、図1(c)に示すように、全面エッ
チバックにより、コンタクト部以外のW膜17をエッチ
ング除去し、Wプラグ18を形成する。
チバックにより、コンタクト部以外のW膜17をエッチ
ング除去し、Wプラグ18を形成する。
【0024】ここで、コンタクトホール径0.8〜0.
5μm、深さ0.5〜2.0μmでのW埋め込みにおけ
るプラグロス量(落ち込み量)は、約0.2〜0.3μ
mである。しかし、実際のロス量は、更に深く、図1
(c)に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
5μm、深さ0.5〜2.0μmでのW埋め込みにおけ
るプラグロス量(落ち込み量)は、約0.2〜0.3μ
mである。しかし、実際のロス量は、更に深く、図1
(c)に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
【0025】ここまでは、前記した従来のBLK−WC
VD法により形成することができる〔図2(a)〜図2
(c)参照〕。
VD法により形成することができる〔図2(a)〜図2
(c)参照〕。
【0026】次に、図1(d)に示すように、コンタク
ト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜14を0.2〜0.3μmエッチング除
去し、層間絶縁膜19を形成する。なお、層間絶縁膜1
4を形成するときは、設定膜厚に対し、0.2〜0.3
μm厚く形成しておき、最終的な層間絶縁膜19が設定
膜厚になるようにする。
ト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜14を0.2〜0.3μmエッチング除
去し、層間絶縁膜19を形成する。なお、層間絶縁膜1
4を形成するときは、設定膜厚に対し、0.2〜0.3
μm厚く形成しておき、最終的な層間絶縁膜19が設定
膜厚になるようにする。
【0027】次に、図1(e)に示すように、メタル配
線スパッタにより、メタル配線20を形成する。ここで
は、上記した処理により、Wプラグトップ部18aと層
間絶縁膜19の表面が一致することから、上層導電層
(Al配線)の段差被覆性(カバレージ)が改善され、
安定した接続を行うことができる。
線スパッタにより、メタル配線20を形成する。ここで
は、上記した処理により、Wプラグトップ部18aと層
間絶縁膜19の表面が一致することから、上層導電層
(Al配線)の段差被覆性(カバレージ)が改善され、
安定した接続を行うことができる。
【0028】また、段差被覆性(カバレージ)の改善に
伴い、ME(エレクトロマイグレーション)耐性を向上
させることができ、高い信頼性の接続を行うことができ
る。
伴い、ME(エレクトロマイグレーション)耐性を向上
させることができ、高い信頼性の接続を行うことができ
る。
【0029】次に、本発明の第2の実施例について説明
する。
する。
【0030】図3は本発明の第2の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【0031】まず、図3(a)に示すように、シリコン
基板11上へゲート電極12、ソース・ドレイン領域1
3を有するトランジスタを形成後、PSG,BPSG等
CVD酸化膜からなる絶縁膜14を基板全面に形成し、
しかるべき平坦化処理を施した後に、周知のホトリソ・
エッチング技術により、コンタクトホール15を形成す
る。
基板11上へゲート電極12、ソース・ドレイン領域1
3を有するトランジスタを形成後、PSG,BPSG等
CVD酸化膜からなる絶縁膜14を基板全面に形成し、
しかるべき平坦化処理を施した後に、周知のホトリソ・
エッチング技術により、コンタクトホール15を形成す
る。
【0032】次に、図3(b)に示すように、スパッタ
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜16を形成
し、引き続き、W−CVDにより基板全面にW膜17を
形成する。
により、Ti膜を基板全面に形成した後に、N2 雰囲気
中のRTA処理により、熱窒化(TiN)膜16を形成
し、引き続き、W−CVDにより基板全面にW膜17を
形成する。
【0033】次に、図3(c)に示すように、全面エッ
チバックにより、コンタクト部以外のW膜17をエッチ
ング除去し、Wプラグ18を形成する。
チバックにより、コンタクト部以外のW膜17をエッチ
ング除去し、Wプラグ18を形成する。
【0034】ここまでは、前記した第1の実施例と同様
の工程により形成することができる〔図1(a)〜図1
(c)参照〕。
の工程により形成することができる〔図1(a)〜図1
(c)参照〕。
【0035】次に、図3(d)に示すように、Arスパ
ッタエッチにより、層間絶縁膜14のコンタクトホール
15のコーナー部にテーパ21を形成する。
ッタエッチにより、層間絶縁膜14のコンタクトホール
15のコーナー部にテーパ21を形成する。
【0036】次に、図3(e)に示すように、メタル配
線スパッタにより、メタル配線22を形成する。
線スパッタにより、メタル配線22を形成する。
【0037】ここでは、上記した処理により、Wプラグ
18のトップ部18aと層間絶縁膜14の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。
18のトップ部18aと層間絶縁膜14の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。
【0038】次に、本発明の第3の実施例について説明
する。
する。
【0039】図4は本発明の第3の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【0040】(1)まず、図4(a)に示すように、N
+ 拡散層32が形成されたシリコン基板31上に絶縁膜
(シリコン酸化膜)33が、例えば8000Å形成され
ている。これを(図示せず)通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜33を貫通し、N+ 拡散
層32に達するコンタクトホール34を形成する。
+ 拡散層32が形成されたシリコン基板31上に絶縁膜
(シリコン酸化膜)33が、例えば8000Å形成され
ている。これを(図示せず)通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜33を貫通し、N+ 拡散
層32に達するコンタクトホール34を形成する。
【0041】次いで、密着層となるTiN膜を約100
0Åスパッタし(図示せず)、次に、全面にWをCVD
により形成する〔BLK(ブランケット)Wと呼ばれ
る〕。このBLK−Wの全面エッチング技術により、W
プラグ35をコンタクトホール34内に埋め込む。この
際、Wプラグ35の高さは、面内均一性、ローディング
効果、オーバーエッチ等によりシリコン酸化膜33の高
さよりは低くなり、コンタクトホール34内に埋設され
る形(例えば2000Å)になる。
0Åスパッタし(図示せず)、次に、全面にWをCVD
により形成する〔BLK(ブランケット)Wと呼ばれ
る〕。このBLK−Wの全面エッチング技術により、W
プラグ35をコンタクトホール34内に埋め込む。この
際、Wプラグ35の高さは、面内均一性、ローディング
効果、オーバーエッチ等によりシリコン酸化膜33の高
さよりは低くなり、コンタクトホール34内に埋設され
る形(例えば2000Å)になる。
【0042】(2)次に、図4(b)に示すように、W
プラグ35とシリコン酸化膜33の選択比が大きくとれ
る条件で、シリコン酸化膜33を約4000Å全面エッ
チバックして、Wプラグ35がシリコン酸化膜33表面
より約2000Å突出した形状を得る。
プラグ35とシリコン酸化膜33の選択比が大きくとれ
る条件で、シリコン酸化膜33を約4000Å全面エッ
チバックして、Wプラグ35がシリコン酸化膜33表面
より約2000Å突出した形状を得る。
【0043】(3)次に、図4(c)に示すように、バ
リアメタルとして、TiN膜を1000Å、メタルとし
てAl−Si−Cu膜を7000Å、ARMとしてTi
N膜を1000Å(それぞれ図示なし)スパッタにより
形成し、通常のホトリソ/エッチング技術を用いパター
ニングすることにより、メタル積層配線層36を形成す
る。
リアメタルとして、TiN膜を1000Å、メタルとし
てAl−Si−Cu膜を7000Å、ARMとしてTi
N膜を1000Å(それぞれ図示なし)スパッタにより
形成し、通常のホトリソ/エッチング技術を用いパター
ニングすることにより、メタル積層配線層36を形成す
る。
【0044】このように、コンタクトホール内をメタル
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性(カバレージ)の悪いメタル(Al)
配線の段差被覆性の更なる改善を図ることができる。
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性(カバレージ)の悪いメタル(Al)
配線の段差被覆性の更なる改善を図ることができる。
【0045】この点について、図5、図6及び図7を用
いて詳細に説明する。
いて詳細に説明する。
【0046】すなわち、図5(a)に示すように、従来
の場合は、層間絶縁膜4に形成されたコンタクトホール
5内にWプラグ8が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのWプラグ8の
上面8aの面積である。
の場合は、層間絶縁膜4に形成されたコンタクトホール
5内にWプラグ8が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのWプラグ8の
上面8aの面積である。
【0047】これに対して、この実施例の場合は、図5
(b)に示すように、シリコン酸化膜33の表面からW
プラグ35が突出するので、そのWプラグ35の上面部
35aに加えて、それに続く上端側面部35bも接続部
として寄与するので、その分、接触面積を向上させるこ
とができる。
(b)に示すように、シリコン酸化膜33の表面からW
プラグ35が突出するので、そのWプラグ35の上面部
35aに加えて、それに続く上端側面部35bも接続部
として寄与するので、その分、接触面積を向上させるこ
とができる。
【0048】また、図6(b)示すように、従来の場合
は、Wプラグ8に接続するメタル配線9の幅d1 は、合
わせ余裕dM1を持たせて、図6(a)に示すように、メ
タル配線9がWプラグ8からはみ出さないようにしてい
る。したがって、その分メタル配線9の幅d1 は大きく
なる。
は、Wプラグ8に接続するメタル配線9の幅d1 は、合
わせ余裕dM1を持たせて、図6(a)に示すように、メ
タル配線9がWプラグ8からはみ出さないようにしてい
る。したがって、その分メタル配線9の幅d1 は大きく
なる。
【0049】これに対して、この実施例の場合は、図7
(b)に示すように、メタル積層配線36がWプラグ3
5から少々外れても、Wプラグ35の上面部35aに加
えて、それに続く上端側面部35bも接触させることが
できるので、十分な接続を行うことができることにな
り、図7(a)に示すように、Wプラグ35に接続する
メタル配線36は、合わせ余裕dM2を小さくすることが
でき、その分、メタル積層配線36の幅d2 を小さくす
ることができる。
(b)に示すように、メタル積層配線36がWプラグ3
5から少々外れても、Wプラグ35の上面部35aに加
えて、それに続く上端側面部35bも接触させることが
できるので、十分な接続を行うことができることにな
り、図7(a)に示すように、Wプラグ35に接続する
メタル配線36は、合わせ余裕dM2を小さくすることが
でき、その分、メタル積層配線36の幅d2 を小さくす
ることができる。
【0050】また、コンタクトホールが微小な場合に
も、接続の信頼性を高めることができる。
も、接続の信頼性を高めることができる。
【0051】したがって、メタル配線の微細化を図るこ
とができ、高密度化に適する。
とができ、高密度化に適する。
【0052】次に、本発明の第4の実施例について説明
する。
する。
【0053】図8は本発明の第4の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【0054】(1)まず、図8(a)に示すように、拡
散層42が形成されたシリコン基板41上に、シリコン
酸化膜43aを4000Å、シリコン窒化膜43bを5
00Å、シリコン酸化膜43cを4000Å積層して形
成する。この3層の積層された絶縁膜を、通常のホトリ
ソ/エッチング技術を用い(図示せず)、コンタクトホ
ール44を形成する。次いで、第3の実施例の図4
(a)と同様に、BLK−Wを全面エッチバックして、
コンタクトホール44内にWプラグ45を埋め込む。
散層42が形成されたシリコン基板41上に、シリコン
酸化膜43aを4000Å、シリコン窒化膜43bを5
00Å、シリコン酸化膜43cを4000Å積層して形
成する。この3層の積層された絶縁膜を、通常のホトリ
ソ/エッチング技術を用い(図示せず)、コンタクトホ
ール44を形成する。次いで、第3の実施例の図4
(a)と同様に、BLK−Wを全面エッチバックして、
コンタクトホール44内にWプラグ45を埋め込む。
【0055】(2)次に、図8(b)に示すように、シ
リコン酸化膜43cと、Wプラグ45とシリコン窒化膜
43bのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約4000Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜4
3bで精度良くエッチング終了することができ、Wプラ
グ45を2000Åの高さ、コンタクトホール44より
突出した形状を得る。
リコン酸化膜43cと、Wプラグ45とシリコン窒化膜
43bのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約4000Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜4
3bで精度良くエッチング終了することができ、Wプラ
グ45を2000Åの高さ、コンタクトホール44より
突出した形状を得る。
【0056】(3)次に、図8(c)に示すように、バ
リアメタルとして、TiN膜を1000Å、メタルとし
てAl−Si−Cu膜を7000Å、ARMとしてTi
N膜を1000Å、スパッタにより形成し、通常のホト
リソ/エッチング技術を用いパターニングすることによ
り、メタル積層配線層46を形成する。
リアメタルとして、TiN膜を1000Å、メタルとし
てAl−Si−Cu膜を7000Å、ARMとしてTi
N膜を1000Å、スパッタにより形成し、通常のホト
リソ/エッチング技術を用いパターニングすることによ
り、メタル積層配線層46を形成する。
【0057】次に、本発明の第5の実施例について説明
する。
する。
【0058】図9は本発明の第5の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【0059】(1)まず、図9(a)に示すように、拡
散層52が形成されたシリコン基板51上に、層間絶縁
膜53と中間導電層57、例えばポリサイド層が既にパ
ターニングされている。この層間絶縁膜53にコンタク
ト径の異なるコンタクトホール54a,54bを拡散層
52へ達するように、通常のホトリソ/エッチング技術
により形成する。次に、前記したBLK−WCVD法に
より、Wプラグ55a,55bを各々のコンタクトホー
ル54a,54bにエッチバック技術により形成する。
更に、通常のホトリソ技術により、レジスト58をパタ
ーニングする。
散層52が形成されたシリコン基板51上に、層間絶縁
膜53と中間導電層57、例えばポリサイド層が既にパ
ターニングされている。この層間絶縁膜53にコンタク
ト径の異なるコンタクトホール54a,54bを拡散層
52へ達するように、通常のホトリソ/エッチング技術
により形成する。次に、前記したBLK−WCVD法に
より、Wプラグ55a,55bを各々のコンタクトホー
ル54a,54bにエッチバック技術により形成する。
更に、通常のホトリソ技術により、レジスト58をパタ
ーニングする。
【0060】(2)次に、図9(b)に示すように、そ
のレジスト58をマスクに層間絶縁膜53のエッチバッ
クを行い、コンタクトホール54aのWプラグ55aの
トップ部が周囲の層間絶縁膜53より突出するようにす
る。一方、コンタクトホール54bは、レジスト58に
よるマスクでマスキングするため形状は変わらない。
のレジスト58をマスクに層間絶縁膜53のエッチバッ
クを行い、コンタクトホール54aのWプラグ55aの
トップ部が周囲の層間絶縁膜53より突出するようにす
る。一方、コンタクトホール54bは、レジスト58に
よるマスクでマスキングするため形状は変わらない。
【0061】(3)次に、図9(c)に示すように、A
l配線56を形成する。
l配線56を形成する。
【0062】本実施例では、下層導電層として拡散層5
2、上層導電層としてAl配線56としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Si、ポリ
サイド、サリサイド、高融点金属、メタル(AlやC
u)等であっても構わない。
2、上層導電層としてAl配線56としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Si、ポリ
サイド、サリサイド、高融点金属、メタル(AlやC
u)等であっても構わない。
【0063】このように構成することにより、前記コン
タクトホールの近傍に中間導電層がある箇所は、レジス
トにてマスキングして、層間絶縁膜をエッチバックする
ようにしたので、中間導電層を十分に保護することがで
きる。
タクトホールの近傍に中間導電層がある箇所は、レジス
トにてマスキングして、層間絶縁膜をエッチバックする
ようにしたので、中間導電層を十分に保護することがで
きる。
【0064】また、前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
【0065】また、本実施例では、Wプラグの形成にあ
たっては、選択CVD成長によるCVDでも構わない
し、BPC(Buried PolySi Conta
ct)であってもプラグとなるものならば何でも良い。
たっては、選択CVD成長によるCVDでも構わない
し、BPC(Buried PolySi Conta
ct)であってもプラグとなるものならば何でも良い。
【0066】なお、発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
【0067】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、コンタクトホールへの半導体装置及びその製造
方法において、半導体基体上に層間絶縁膜を形成し、前
記半導体基体上の層間絶縁膜にコンタクトホールを形成
し、該コンタクトホールへメタルプラグを形成した後、
前記層間絶縁膜をエッチバックし、前記メタルプラグの
トップ部と前記層間絶縁膜を略平坦に形成するようにし
たので、上層導電層(Al配線)の段差被覆性が改善さ
れ、エレクトロマイグレーション耐性が向上し、安定し
た接続を行うことができる。
よれば、コンタクトホールへの半導体装置及びその製造
方法において、半導体基体上に層間絶縁膜を形成し、前
記半導体基体上の層間絶縁膜にコンタクトホールを形成
し、該コンタクトホールへメタルプラグを形成した後、
前記層間絶縁膜をエッチバックし、前記メタルプラグの
トップ部と前記層間絶縁膜を略平坦に形成するようにし
たので、上層導電層(Al配線)の段差被覆性が改善さ
れ、エレクトロマイグレーション耐性が向上し、安定し
た接続を行うことができる。
【0068】また、コンタクトホールのコーナー部に、
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。
【0069】更に、コンタクトホール内から突出するよ
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
【図1】本発明の第1の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図2】従来の半導体素子のメタルプラグの形成工程断
面図である。
面図である。
【図3】本発明の第2の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図4】本発明の第3の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図5】メタルプラグのトップ部の斜視図である。
【図6】従来のメタルプラグに対する上層配線の説明図
である。
である。
【図7】本発明のメタルプラグに対する上層配線の説明
図である。
図である。
【図8】本発明の第4の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図9】本発明の第5の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
11,31,41,51 シリコン基板 12 ゲート電極 13 ソース・ドレイン領域 14,19,53 層間絶縁膜 15,34,44,54a,54b コンタクトホー
ル 16 熱窒化(TiN)膜 17 W膜 18,35,45,55a,55b Wプラグ 18a Wプラグトップ部 20,22 メタル配線 21 テーパ 32 N+ 拡散層 33,43a,43c 絶縁膜(シリコン酸化膜) 35a Wプラグの上面部 35b Wプラグの上端側面部 36,46 メタル積層配線層 42,52 拡散層 43b シリコン窒化膜 56 Al配線 57 中間導電層 58 レジスト
ル 16 熱窒化(TiN)膜 17 W膜 18,35,45,55a,55b Wプラグ 18a Wプラグトップ部 20,22 メタル配線 21 テーパ 32 N+ 拡散層 33,43a,43c 絶縁膜(シリコン酸化膜) 35a Wプラグの上面部 35b Wプラグの上端側面部 36,46 メタル積層配線層 42,52 拡散層 43b シリコン窒化膜 56 Al配線 57 中間導電層 58 レジスト
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH04 HH08 HH09 HH17 HH25 HH33 JJ19 JJ33 KK01 KK04 KK17 KK25 MM05 MM07 NN06 NN07 NN15 NN32 PP06 PP15 QQ08 QQ09 QQ14 QQ25 QQ31 QQ35 QQ37 QQ78 RR04 RR06 RR14 RR15 XX02 XX03 XX05
Claims (1)
- 【請求項1】 半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、 前記酸化膜上に設けられた窒化膜と、 該窒化膜の膜厚分より高く該窒化膜の上面から突出する
ように、前記開口部内に埋め込まれた金属材と、 突出した前記金属材上に設けられた配線層と、 を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267350A JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267350A JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31360693A Division JP3450038B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002076117A true JP2002076117A (ja) | 2002-03-15 |
Family
ID=19093488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001267350A Pending JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076117A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339623A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
KR100755141B1 (ko) * | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 콘택 플러그 및 그 제조 방법 |
JP2009054878A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法、及びそれを用いた集積回路 |
JP2009054879A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法 |
-
2001
- 2001-09-04 JP JP2001267350A patent/JP2002076117A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339623A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
KR100755141B1 (ko) * | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 콘택 플러그 및 그 제조 방법 |
JP2009054878A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法、及びそれを用いた集積回路 |
JP2009054879A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |