JP2002076117A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 コンタクトホールへのＷプラグ形成後に、再
度、層間絶縁膜全面エッチバック又は、Ａｒスパッタエ
ッチを施すことにより、上層導電層（メタル配線）の段
差被覆性の向上を図り得る、信頼性の高い半導体装置を
提供する。 【解決手段】 半導体基体上に、開口部４４が形成され
た酸化膜を配置した半導体装置において、前記酸化膜４
３ａ上に設けられた窒化膜４３ｂと、この窒化膜４３ｂ
の膜厚分より高くこの窒化膜４３ｂの上面から突出する
ように、前記開口部４４内に埋め込まれた金属材４５
と、突出した前記金属材４５上に設けられた配線層４６
とを有する。
度、層間絶縁膜全面エッチバック又は、Ａｒスパッタエ
ッチを施すことにより、上層導電層（メタル配線）の段
差被覆性の向上を図り得る、信頼性の高い半導体装置を
提供する。 【解決手段】 半導体基体上に、開口部４４が形成され
た酸化膜を配置した半導体装置において、前記酸化膜４
３ａ上に設けられた窒化膜４３ｂと、この窒化膜４３ｂ
の膜厚分より高くこの窒化膜４３ｂの上面から突出する
ように、前記開口部４４内に埋め込まれた金属材４５
と、突出した前記金属材４５上に設けられた配線層４６
とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ヴィアホール部へのメ
タル埋め込み技術を用いた半導体装置に関するものであ
る。
タル埋め込み技術を用いた半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来、ヴィアホール部へのメタル埋め込
み技術としては、ＢＬＫ（ブランケット）−Ｗ（タング
ステン）ＣＶＤによるＷ埋め込み技術が一般に広く用い
られている。
み技術としては、ＢＬＫ（ブランケット）−Ｗ（タング
ステン）ＣＶＤによるＷ埋め込み技術が一般に広く用い
られている。
【０００３】図２はかかる従来のＢＬＫ−ＷＣＶＤによ
る半導体素子のメタルプラグの形成工程断面図である。
る半導体素子のメタルプラグの形成工程断面図である。
【０００４】まず、図２（ａ）に示すように、半導体基
板１上へゲート電極２、ソース・ドレイン領域３を有す
るトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸
化膜からなる層間絶縁膜４を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール５を形成する。
板１上へゲート電極２、ソース・ドレイン領域３を有す
るトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等ＣＶＤ酸
化膜からなる層間絶縁膜４を基板全面に形成し、しかる
べき平坦化処理を施した後に、周知のホトリソ・エッチ
ング技術によりコンタクトホール５を形成する。
【０００５】次に、図２（ｂ）に示すように、スパッタ
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜６を形成す
る。引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜７を形
成する。
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜６を形成す
る。引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜７を形
成する。
【０００６】次に、図２（ｃ）に示すように、全面エッ
チバックにより、コンタクト部以外のＷ膜７をエッチン
グ除去し、上面部８ａを有するＷプラグ８を形成する。
チバックにより、コンタクト部以外のＷ膜７をエッチン
グ除去し、上面部８ａを有するＷプラグ８を形成する。
【０００７】次に、図２（ｄ）に示すように、メタル配
線９を形成する。
線９を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の方法においては、Ｗ全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のＷプラグにロスが発生するのが常
である〔図２（ｃ）参照〕。
べた従来の方法においては、Ｗ全面エッチバックでは、
エッチングプロセス制御性の問題から、エッチング終了
時に、コンタクト部のＷプラグにロスが発生するのが常
である〔図２（ｃ）参照〕。
【０００９】そのために、その後のメタル配線スパッタ
の際の当該接続部のメタル配線の段差被覆性（カバレー
ジ）を悪化させ〔図２（ｄ）参照〕、配線のエレクトロ
マイグレーション（Ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏ
ｎ）寿命を低下させることになる。ここで、エレクトロ
マイグレーション現象とは、導体に電流を流すことによ
り金属イオンが移動する現象で、Ａｌ配線では電子の流
れる方向にＡｌイオンが移動し、陽極側にヒロック（金
属の突起物）、陰極側にボイド（空孔：金属イオンの抜
けた跡）が発生する。
の際の当該接続部のメタル配線の段差被覆性（カバレー
ジ）を悪化させ〔図２（ｄ）参照〕、配線のエレクトロ
マイグレーション（Ｅｌｅｃｔｒｏ ｍｉｇｒａｔｉｏ
ｎ）寿命を低下させることになる。ここで、エレクトロ
マイグレーション現象とは、導体に電流を流すことによ
り金属イオンが移動する現象で、Ａｌ配線では電子の流
れる方向にＡｌイオンが移動し、陽極側にヒロック（金
属の突起物）、陰極側にボイド（空孔：金属イオンの抜
けた跡）が発生する。
【００１０】また、多層配線においては、このＷプラグ
のロス発生のために、コンタクト直上部にメタル配線間
接続部（スルーホール）を形成できないという問題があ
る。
のロス発生のために、コンタクト直上部にメタル配線間
接続部（スルーホール）を形成できないという問題があ
る。
【００１１】本発明は、以上の問題点を除去するため、
コンタクトホールへのＷプラグ形成後に、再度、層間絶
縁膜全面エッチバック又は、Ａｒスパッタエッチを施す
ことにより、上層導電層（メタル配線）の段差被覆性の
向上を図り得る、信頼性の高い半導体装置を提供するこ
とを目的とする。
コンタクトホールへのＷプラグ形成後に、再度、層間絶
縁膜全面エッチバック又は、Ａｒスパッタエッチを施す
ことにより、上層導電層（メタル配線）の段差被覆性の
向上を図り得る、信頼性の高い半導体装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、前記酸化膜上に設
けられた窒化膜と、この窒化膜の膜厚分より高くこの窒
化膜の上面から突出するように、前記開口部内に埋め込
まれた金属材と、突出した前記金属材上に設けられた配
線層と、を有することを特徴とする。
成するために、半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、前記酸化膜上に設
けられた窒化膜と、この窒化膜の膜厚分より高くこの窒
化膜の上面から突出するように、前記開口部内に埋め込
まれた金属材と、突出した前記金属材上に設けられた配
線層と、を有することを特徴とする。
【００１３】
【作用】本発明によれば、半導体素子のコンタクトホー
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層（Ａｌ配
線）の段差被覆性（カバレージ）が改善され、ＭＥ（エ
レクトロマイグレーション）耐性が向上し、安定した接
続を行うことができる。
ルへのメタルプラグの形成方法において、半導体素子の
導電層上に層間絶縁膜を形成し、前記導電層上の層間絶
縁膜にコンタクトホールを形成し、該コンタクトホール
へメタルプラグを形成し、前記層間絶縁膜をエッチバッ
クし、前記メタルプラグのトップ部と前記層間絶縁膜を
略平坦に形成するようにしたので、上層導電層（Ａｌ配
線）の段差被覆性（カバレージ）が改善され、ＭＥ（エ
レクトロマイグレーション）耐性が向上し、安定した接
続を行うことができる。
【００１４】また、コンタクトホールのコーナー部にＡ
ｒスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。
ｒスパッタによりテーパを形成するようにしたので、工
程が簡素になり、しかも上層導電層の段差被覆性の向上
を図ることができる。
【００１５】更に、コンタクトホール内から突出するよ
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
【００１６】また、前記半導体素子の導電層上に層間絶
縁膜を、エッチが予定される高さに形成される膜厚の第
１の層間絶縁膜と、該第１の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
２の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
縁膜を、エッチが予定される高さに形成される膜厚の第
１の層間絶縁膜と、該第１の層間絶縁膜上に形成される
終点検出用薄膜と、該終点検出用薄膜上に形成される第
２の層間絶縁膜とで構成するようにしたので、層間絶縁
膜のエッチングにあたり、終点検出用薄膜の存在によ
り、精度良くエッチングを終了することができ、メタル
プラグを適切な高さだけ、コンタクトホールより突出さ
せることができる。
【００１７】更に、前記コンタクトホールの近傍に中間
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。
導電層がある箇所は、レジストにてマスキングして、層
間絶縁膜をエッチバックするようにしたので、中間導電
層を十分に保護することができる。
【００１８】また、前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２０】図１は本発明の第１の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【００２１】まず、図１（ａ）に示すように、シリコン
基板１１上へゲート電極１２、ソース・ドレイン領域１
３を有するトランジスタを形成後に、ＰＳＧ，ＢＰＳＧ
等ＣＶＤ酸化膜からなる層間絶縁膜１４を基板全面に形
成し、しかるべき平坦化処理を施した後に、周知のホト
リソ・エッチング技術により、コンタクトホール１５を
形成する。
基板１１上へゲート電極１２、ソース・ドレイン領域１
３を有するトランジスタを形成後に、ＰＳＧ，ＢＰＳＧ
等ＣＶＤ酸化膜からなる層間絶縁膜１４を基板全面に形
成し、しかるべき平坦化処理を施した後に、周知のホト
リソ・エッチング技術により、コンタクトホール１５を
形成する。
【００２２】次に、図１（ｂ）に示すように、スパッタ
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。
【００２３】次に、図１（ｃ）に示すように、全面エッ
チバックにより、コンタクト部以外のＷ膜１７をエッチ
ング除去し、Ｗプラグ１８を形成する。
チバックにより、コンタクト部以外のＷ膜１７をエッチ
ング除去し、Ｗプラグ１８を形成する。
【００２４】ここで、コンタクトホール径０．８〜０．
５μｍ、深さ０．５〜２．０μｍでのＷ埋め込みにおけ
るプラグロス量（落ち込み量）は、約０．２〜０．３μ
ｍである。しかし、実際のロス量は、更に深く、図１
（ｃ）に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
５μｍ、深さ０．５〜２．０μｍでのＷ埋め込みにおけ
るプラグロス量（落ち込み量）は、約０．２〜０．３μ
ｍである。しかし、実際のロス量は、更に深く、図１
（ｃ）に示すように、逆円錐形を呈しており、この現象
がその後の当該接続部メタル配線カバレージ悪化の原因
となっている。
【００２５】ここまでは、前記した従来のＢＬＫ−ＷＣ
ＶＤ法により形成することができる〔図２（ａ）〜図２
（ｃ）参照〕。
ＶＤ法により形成することができる〔図２（ａ）〜図２
（ｃ）参照〕。
【００２６】次に、図１（ｄ）に示すように、コンタク
ト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜１４を０．２〜０．３μｍエッチング除
去し、層間絶縁膜１９を形成する。なお、層間絶縁膜１
４を形成するときは、設定膜厚に対し、０．２〜０．３
μｍ厚く形成しておき、最終的な層間絶縁膜１９が設定
膜厚になるようにする。
ト形成エッチング条件により、全面エッチバックを行
い、層間絶縁膜１４を０．２〜０．３μｍエッチング除
去し、層間絶縁膜１９を形成する。なお、層間絶縁膜１
４を形成するときは、設定膜厚に対し、０．２〜０．３
μｍ厚く形成しておき、最終的な層間絶縁膜１９が設定
膜厚になるようにする。
【００２７】次に、図１（ｅ）に示すように、メタル配
線スパッタにより、メタル配線２０を形成する。ここで
は、上記した処理により、Ｗプラグトップ部１８ａと層
間絶縁膜１９の表面が一致することから、上層導電層
（Ａｌ配線）の段差被覆性（カバレージ）が改善され、
安定した接続を行うことができる。
線スパッタにより、メタル配線２０を形成する。ここで
は、上記した処理により、Ｗプラグトップ部１８ａと層
間絶縁膜１９の表面が一致することから、上層導電層
（Ａｌ配線）の段差被覆性（カバレージ）が改善され、
安定した接続を行うことができる。
【００２８】また、段差被覆性（カバレージ）の改善に
伴い、ＭＥ（エレクトロマイグレーション）耐性を向上
させることができ、高い信頼性の接続を行うことができ
る。
伴い、ＭＥ（エレクトロマイグレーション）耐性を向上
させることができ、高い信頼性の接続を行うことができ
る。
【００２９】次に、本発明の第２の実施例について説明
する。
する。
【００３０】図３は本発明の第２の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【００３１】まず、図３（ａ）に示すように、シリコン
基板１１上へゲート電極１２、ソース・ドレイン領域１
３を有するトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等
ＣＶＤ酸化膜からなる絶縁膜１４を基板全面に形成し、
しかるべき平坦化処理を施した後に、周知のホトリソ・
エッチング技術により、コンタクトホール１５を形成す
る。
基板１１上へゲート電極１２、ソース・ドレイン領域１
３を有するトランジスタを形成後、ＰＳＧ，ＢＰＳＧ等
ＣＶＤ酸化膜からなる絶縁膜１４を基板全面に形成し、
しかるべき平坦化処理を施した後に、周知のホトリソ・
エッチング技術により、コンタクトホール１５を形成す
る。
【００３２】次に、図３（ｂ）に示すように、スパッタ
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。
により、Ｔｉ膜を基板全面に形成した後に、Ｎ2 雰囲気
中のＲＴＡ処理により、熱窒化（ＴｉＮ）膜１６を形成
し、引き続き、Ｗ−ＣＶＤにより基板全面にＷ膜１７を
形成する。
【００３３】次に、図３（ｃ）に示すように、全面エッ
チバックにより、コンタクト部以外のＷ膜１７をエッチ
ング除去し、Ｗプラグ１８を形成する。
チバックにより、コンタクト部以外のＷ膜１７をエッチ
ング除去し、Ｗプラグ１８を形成する。
【００３４】ここまでは、前記した第１の実施例と同様
の工程により形成することができる〔図１（ａ）〜図１
（ｃ）参照〕。
の工程により形成することができる〔図１（ａ）〜図１
（ｃ）参照〕。
【００３５】次に、図３（ｄ）に示すように、Ａｒスパ
ッタエッチにより、層間絶縁膜１４のコンタクトホール
１５のコーナー部にテーパ２１を形成する。
ッタエッチにより、層間絶縁膜１４のコンタクトホール
１５のコーナー部にテーパ２１を形成する。
【００３６】次に、図３（ｅ）に示すように、メタル配
線スパッタにより、メタル配線２２を形成する。
線スパッタにより、メタル配線２２を形成する。
【００３７】ここでは、上記した処理により、Ｗプラグ
１８のトップ部１８ａと層間絶縁膜１４の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。
１８のトップ部１８ａと層間絶縁膜１４の表面が略一致
することから、十分なカバレージを確保することができ
るとともに、工程の簡素化を図ることができる。
【００３８】次に、本発明の第３の実施例について説明
する。
する。
【００３９】図４は本発明の第３の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【００４０】（１）まず、図４（ａ）に示すように、Ｎ
+ 拡散層３２が形成されたシリコン基板３１上に絶縁膜
（シリコン酸化膜）３３が、例えば８０００Å形成され
ている。これを（図示せず）通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜３３を貫通し、Ｎ+ 拡散
層３２に達するコンタクトホール３４を形成する。
+ 拡散層３２が形成されたシリコン基板３１上に絶縁膜
（シリコン酸化膜）３３が、例えば８０００Å形成され
ている。これを（図示せず）通常のホトリソ・エッチン
グ技術を用い、シリコン酸化膜３３を貫通し、Ｎ+ 拡散
層３２に達するコンタクトホール３４を形成する。
【００４１】次いで、密着層となるＴｉＮ膜を約１００
０Åスパッタし（図示せず）、次に、全面にＷをＣＶＤ
により形成する〔ＢＬＫ（ブランケット）Ｗと呼ばれ
る〕。このＢＬＫ−Ｗの全面エッチング技術により、Ｗ
プラグ３５をコンタクトホール３４内に埋め込む。この
際、Ｗプラグ３５の高さは、面内均一性、ローディング
効果、オーバーエッチ等によりシリコン酸化膜３３の高
さよりは低くなり、コンタクトホール３４内に埋設され
る形（例えば２０００Å）になる。
０Åスパッタし（図示せず）、次に、全面にＷをＣＶＤ
により形成する〔ＢＬＫ（ブランケット）Ｗと呼ばれ
る〕。このＢＬＫ−Ｗの全面エッチング技術により、Ｗ
プラグ３５をコンタクトホール３４内に埋め込む。この
際、Ｗプラグ３５の高さは、面内均一性、ローディング
効果、オーバーエッチ等によりシリコン酸化膜３３の高
さよりは低くなり、コンタクトホール３４内に埋設され
る形（例えば２０００Å）になる。
【００４２】（２）次に、図４（ｂ）に示すように、Ｗ
プラグ３５とシリコン酸化膜３３の選択比が大きくとれ
る条件で、シリコン酸化膜３３を約４０００Å全面エッ
チバックして、Ｗプラグ３５がシリコン酸化膜３３表面
より約２０００Å突出した形状を得る。
プラグ３５とシリコン酸化膜３３の選択比が大きくとれ
る条件で、シリコン酸化膜３３を約４０００Å全面エッ
チバックして、Ｗプラグ３５がシリコン酸化膜３３表面
より約２０００Å突出した形状を得る。
【００４３】（３）次に、図４（ｃ）に示すように、バ
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å（それぞれ図示なし）スパッタにより
形成し、通常のホトリソ／エッチング技術を用いパター
ニングすることにより、メタル積層配線層３６を形成す
る。
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å（それぞれ図示なし）スパッタにより
形成し、通常のホトリソ／エッチング技術を用いパター
ニングすることにより、メタル積層配線層３６を形成す
る。
【００４４】このように、コンタクトホール内をメタル
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性（カバレージ）の悪いメタル（Ａｌ）
配線の段差被覆性の更なる改善を図ることができる。
プラグで完全に埋め込まないようにし、コンタクトホー
ル内から突出するようにメタルプラグを形成することに
より、段差被覆性（カバレージ）の悪いメタル（Ａｌ）
配線の段差被覆性の更なる改善を図ることができる。
【００４５】この点について、図５、図６及び図７を用
いて詳細に説明する。
いて詳細に説明する。
【００４６】すなわち、図５（ａ）に示すように、従来
の場合は、層間絶縁膜４に形成されたコンタクトホール
５内にＷプラグ８が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのＷプラグ８の
上面８ａの面積である。
の場合は、層間絶縁膜４に形成されたコンタクトホール
５内にＷプラグ８が埋め込まれているので、メタル配線
との接続に寄与する面積は、せいぜいそのＷプラグ８の
上面８ａの面積である。
【００４７】これに対して、この実施例の場合は、図５
（ｂ）に示すように、シリコン酸化膜３３の表面からＷ
プラグ３５が突出するので、そのＷプラグ３５の上面部
３５ａに加えて、それに続く上端側面部３５ｂも接続部
として寄与するので、その分、接触面積を向上させるこ
とができる。
（ｂ）に示すように、シリコン酸化膜３３の表面からＷ
プラグ３５が突出するので、そのＷプラグ３５の上面部
３５ａに加えて、それに続く上端側面部３５ｂも接続部
として寄与するので、その分、接触面積を向上させるこ
とができる。
【００４８】また、図６（ｂ）示すように、従来の場合
は、Ｗプラグ８に接続するメタル配線９の幅ｄ1 は、合
わせ余裕ｄM1を持たせて、図６（ａ）に示すように、メ
タル配線９がＷプラグ８からはみ出さないようにしてい
る。したがって、その分メタル配線９の幅ｄ1 は大きく
なる。
は、Ｗプラグ８に接続するメタル配線９の幅ｄ1 は、合
わせ余裕ｄM1を持たせて、図６（ａ）に示すように、メ
タル配線９がＷプラグ８からはみ出さないようにしてい
る。したがって、その分メタル配線９の幅ｄ1 は大きく
なる。
【００４９】これに対して、この実施例の場合は、図７
（ｂ）に示すように、メタル積層配線３６がＷプラグ３
５から少々外れても、Ｗプラグ３５の上面部３５ａに加
えて、それに続く上端側面部３５ｂも接触させることが
できるので、十分な接続を行うことができることにな
り、図７（ａ）に示すように、Ｗプラグ３５に接続する
メタル配線３６は、合わせ余裕ｄM2を小さくすることが
でき、その分、メタル積層配線３６の幅ｄ2 を小さくす
ることができる。
（ｂ）に示すように、メタル積層配線３６がＷプラグ３
５から少々外れても、Ｗプラグ３５の上面部３５ａに加
えて、それに続く上端側面部３５ｂも接触させることが
できるので、十分な接続を行うことができることにな
り、図７（ａ）に示すように、Ｗプラグ３５に接続する
メタル配線３６は、合わせ余裕ｄM2を小さくすることが
でき、その分、メタル積層配線３６の幅ｄ2 を小さくす
ることができる。
【００５０】また、コンタクトホールが微小な場合に
も、接続の信頼性を高めることができる。
も、接続の信頼性を高めることができる。
【００５１】したがって、メタル配線の微細化を図るこ
とができ、高密度化に適する。
とができ、高密度化に適する。
【００５２】次に、本発明の第４の実施例について説明
する。
する。
【００５３】図８は本発明の第４の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【００５４】（１）まず、図８（ａ）に示すように、拡
散層４２が形成されたシリコン基板４１上に、シリコン
酸化膜４３ａを４０００Å、シリコン窒化膜４３ｂを５
００Å、シリコン酸化膜４３ｃを４０００Å積層して形
成する。この３層の積層された絶縁膜を、通常のホトリ
ソ／エッチング技術を用い（図示せず）、コンタクトホ
ール４４を形成する。次いで、第３の実施例の図４
（ａ）と同様に、ＢＬＫ−Ｗを全面エッチバックして、
コンタクトホール４４内にＷプラグ４５を埋め込む。
散層４２が形成されたシリコン基板４１上に、シリコン
酸化膜４３ａを４０００Å、シリコン窒化膜４３ｂを５
００Å、シリコン酸化膜４３ｃを４０００Å積層して形
成する。この３層の積層された絶縁膜を、通常のホトリ
ソ／エッチング技術を用い（図示せず）、コンタクトホ
ール４４を形成する。次いで、第３の実施例の図４
（ａ）と同様に、ＢＬＫ−Ｗを全面エッチバックして、
コンタクトホール４４内にＷプラグ４５を埋め込む。
【００５５】（２）次に、図８（ｂ）に示すように、シ
リコン酸化膜４３ｃと、Ｗプラグ４５とシリコン窒化膜
４３ｂのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約４０００Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜４
３ｂで精度良くエッチング終了することができ、Ｗプラ
グ４５を２０００Åの高さ、コンタクトホール４４より
突出した形状を得る。
リコン酸化膜４３ｃと、Ｗプラグ４５とシリコン窒化膜
４３ｂのエッチング選択比が大きくとれるエッチング条
件で、全面エッチバックを約４０００Å行う。この際、
上記選択比の条件で行っているので、シリコン窒化膜４
３ｂで精度良くエッチング終了することができ、Ｗプラ
グ４５を２０００Åの高さ、コンタクトホール４４より
突出した形状を得る。
【００５６】（３）次に、図８（ｃ）に示すように、バ
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å、スパッタにより形成し、通常のホト
リソ／エッチング技術を用いパターニングすることによ
り、メタル積層配線層４６を形成する。
リアメタルとして、ＴｉＮ膜を１０００Å、メタルとし
てＡｌ−Ｓｉ−Ｃｕ膜を７０００Å、ＡＲＭとしてＴｉ
Ｎ膜を１０００Å、スパッタにより形成し、通常のホト
リソ／エッチング技術を用いパターニングすることによ
り、メタル積層配線層４６を形成する。
【００５７】次に、本発明の第５の実施例について説明
する。
する。
【００５８】図９は本発明の第５の実施例を示す半導体
素子のメタルプラグの形成工程断面図である。
素子のメタルプラグの形成工程断面図である。
【００５９】（１）まず、図９（ａ）に示すように、拡
散層５２が形成されたシリコン基板５１上に、層間絶縁
膜５３と中間導電層５７、例えばポリサイド層が既にパ
ターニングされている。この層間絶縁膜５３にコンタク
ト径の異なるコンタクトホール５４ａ，５４ｂを拡散層
５２へ達するように、通常のホトリソ／エッチング技術
により形成する。次に、前記したＢＬＫ−ＷＣＶＤ法に
より、Ｗプラグ５５ａ，５５ｂを各々のコンタクトホー
ル５４ａ，５４ｂにエッチバック技術により形成する。
更に、通常のホトリソ技術により、レジスト５８をパタ
ーニングする。
散層５２が形成されたシリコン基板５１上に、層間絶縁
膜５３と中間導電層５７、例えばポリサイド層が既にパ
ターニングされている。この層間絶縁膜５３にコンタク
ト径の異なるコンタクトホール５４ａ，５４ｂを拡散層
５２へ達するように、通常のホトリソ／エッチング技術
により形成する。次に、前記したＢＬＫ−ＷＣＶＤ法に
より、Ｗプラグ５５ａ，５５ｂを各々のコンタクトホー
ル５４ａ，５４ｂにエッチバック技術により形成する。
更に、通常のホトリソ技術により、レジスト５８をパタ
ーニングする。
【００６０】（２）次に、図９（ｂ）に示すように、そ
のレジスト５８をマスクに層間絶縁膜５３のエッチバッ
クを行い、コンタクトホール５４ａのＷプラグ５５ａの
トップ部が周囲の層間絶縁膜５３より突出するようにす
る。一方、コンタクトホール５４ｂは、レジスト５８に
よるマスクでマスキングするため形状は変わらない。
のレジスト５８をマスクに層間絶縁膜５３のエッチバッ
クを行い、コンタクトホール５４ａのＷプラグ５５ａの
トップ部が周囲の層間絶縁膜５３より突出するようにす
る。一方、コンタクトホール５４ｂは、レジスト５８に
よるマスクでマスキングするため形状は変わらない。
【００６１】（３）次に、図９（ｃ）に示すように、Ａ
ｌ配線５６を形成する。
ｌ配線５６を形成する。
【００６２】本実施例では、下層導電層として拡散層５
２、上層導電層としてＡｌ配線５６としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Ｓｉ、ポリ
サイド、サリサイド、高融点金属、メタル（ＡｌやＣ
ｕ）等であっても構わない。
２、上層導電層としてＡｌ配線５６としているが、下層
導電層と上層導電層間をメタルプラグで接続するのであ
るから、下層、上層の組み合わせは、多結晶Ｓｉ、ポリ
サイド、サリサイド、高融点金属、メタル（ＡｌやＣ
ｕ）等であっても構わない。
【００６３】このように構成することにより、前記コン
タクトホールの近傍に中間導電層がある箇所は、レジス
トにてマスキングして、層間絶縁膜をエッチバックする
ようにしたので、中間導電層を十分に保護することがで
きる。
タクトホールの近傍に中間導電層がある箇所は、レジス
トにてマスキングして、層間絶縁膜をエッチバックする
ようにしたので、中間導電層を十分に保護することがで
きる。
【００６４】また、前記コンタクトホールの近傍に中間
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
導電層がある箇所のコンタクトホールの形成にあたって
は、そのコンタクトホールの径を大に形成するようにし
たので、上記した処理が不可能な場合においても、上層
導電層との接触を十分にとることができ、接続の信頼性
を高めることができる。
【００６５】また、本実施例では、Ｗプラグの形成にあ
たっては、選択ＣＶＤ成長によるＣＶＤでも構わない
し、ＢＰＣ（Ｂｕｒｉｅｄ ＰｏｌｙＳｉ Ｃｏｎｔａ
ｃｔ）であってもプラグとなるものならば何でも良い。
たっては、選択ＣＶＤ成長によるＣＶＤでも構わない
し、ＢＰＣ（Ｂｕｒｉｅｄ ＰｏｌｙＳｉ Ｃｏｎｔａ
ｃｔ）であってもプラグとなるものならば何でも良い。
【００６６】なお、発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
【００６７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、コンタクトホールへの半導体装置及びその製造
方法において、半導体基体上に層間絶縁膜を形成し、前
記半導体基体上の層間絶縁膜にコンタクトホールを形成
し、該コンタクトホールへメタルプラグを形成した後、
前記層間絶縁膜をエッチバックし、前記メタルプラグの
トップ部と前記層間絶縁膜を略平坦に形成するようにし
たので、上層導電層（Ａｌ配線）の段差被覆性が改善さ
れ、エレクトロマイグレーション耐性が向上し、安定し
た接続を行うことができる。
よれば、コンタクトホールへの半導体装置及びその製造
方法において、半導体基体上に層間絶縁膜を形成し、前
記半導体基体上の層間絶縁膜にコンタクトホールを形成
し、該コンタクトホールへメタルプラグを形成した後、
前記層間絶縁膜をエッチバックし、前記メタルプラグの
トップ部と前記層間絶縁膜を略平坦に形成するようにし
たので、上層導電層（Ａｌ配線）の段差被覆性が改善さ
れ、エレクトロマイグレーション耐性が向上し、安定し
た接続を行うことができる。
【００６８】また、コンタクトホールのコーナー部に、
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。
テーパを形成するようにしたので、工程が簡素になり、
しかも上層導電層の段差被覆性の向上を図ることができ
る。
【００６９】更に、コンタクトホール内から突出するよ
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
うにメタルプラグを形成することにより、段差被覆性の
悪いメタル配線の段差被覆性の更なる改善を図ることが
できる。特に、メタルプラグの上面部に加えて、それに
続く上端側面部も接続部として寄与させることができる
ので、接続の信頼性を高めることができるとともに、高
密度化を図ることができる。
【図１】本発明の第１の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図２】従来の半導体素子のメタルプラグの形成工程断
面図である。
面図である。
【図３】本発明の第２の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図４】本発明の第３の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図５】メタルプラグのトップ部の斜視図である。
【図６】従来のメタルプラグに対する上層配線の説明図
である。
である。
【図７】本発明のメタルプラグに対する上層配線の説明
図である。
図である。
【図８】本発明の第４の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
【図９】本発明の第５の実施例を示す半導体素子のメタ
ルプラグの形成工程断面図である。
ルプラグの形成工程断面図である。
１１，３１，４１，５１ シリコン基板 １２ ゲート電極 １３ ソース・ドレイン領域 １４，１９，５３ 層間絶縁膜 １５，３４，４４，５４ａ，５４ｂ コンタクトホー
ル １６ 熱窒化（ＴｉＮ）膜 １７ Ｗ膜 １８，３５，４５，５５ａ，５５ｂ Ｗプラグ １８ａ Ｗプラグトップ部 ２０，２２ メタル配線 ２１ テーパ ３２ Ｎ+ 拡散層 ３３，４３ａ，４３ｃ 絶縁膜（シリコン酸化膜） ３５ａ Ｗプラグの上面部 ３５ｂ Ｗプラグの上端側面部 ３６，４６ メタル積層配線層 ４２，５２ 拡散層 ４３ｂ シリコン窒化膜 ５６ Ａｌ配線 ５７ 中間導電層 ５８ レジスト
ル １６ 熱窒化（ＴｉＮ）膜 １７ Ｗ膜 １８，３５，４５，５５ａ，５５ｂ Ｗプラグ １８ａ Ｗプラグトップ部 ２０，２２ メタル配線 ２１ テーパ ３２ Ｎ+ 拡散層 ３３，４３ａ，４３ｃ 絶縁膜（シリコン酸化膜） ３５ａ Ｗプラグの上面部 ３５ｂ Ｗプラグの上端側面部 ３６，４６ メタル積層配線層 ４２，５２ 拡散層 ４３ｂ シリコン窒化膜 ５６ Ａｌ配線 ５７ 中間導電層 ５８ レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH09 HH17 HH25 HH33 JJ19 JJ33 KK01 KK04 KK17 KK25 MM05 MM07 NN06 NN07 NN15 NN32 PP06 PP15 QQ08 QQ09 QQ14 QQ25 QQ31 QQ35 QQ37 QQ78 RR04 RR06 RR14 RR15 XX02 XX03 XX05
Claims (1)
- 【請求項１】 半導体基体上に、開口部が形成された酸
化膜を配置した半導体装置において、 前記酸化膜上に設けられた窒化膜と、 該窒化膜の膜厚分より高く該窒化膜の上面から突出する
ように、前記開口部内に埋め込まれた金属材と、 突出した前記金属材上に設けられた配線層と、 を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267350A JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267350A JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31360693A Division JP3450038B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076117A true JP2002076117A (ja) | 2002-03-15 |
Family
ID=19093488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001267350A Pending JP2002076117A (ja) | 2001-09-04 | 2001-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076117A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339623A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| KR100755141B1 (ko) * | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 콘택 플러그 및 그 제조 방법 |
| JP2009054878A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法、及びそれを用いた集積回路 |
| JP2009054879A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法 |
-
2001
- 2001-09-04 JP JP2001267350A patent/JP2002076117A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339623A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| KR100755141B1 (ko) * | 2006-05-24 | 2007-09-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 콘택 플러그 및 그 제조 방법 |
| JP2009054878A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法、及びそれを用いた集積回路 |
| JP2009054879A (ja) * | 2007-08-28 | 2009-03-12 | Sanyo Electric Co Ltd | 集積回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |