JP4014449B2 - 回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はブリッジ回路が内蔵された回路装置に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図１０のように、プリント基板ＰＳに実装される。
【０００３】
またこのパッケージ型半導体装置６１は、半導体チップ６２の周囲を樹脂層６３で被覆し、この樹脂層６３から外部接続用のリード端子６４が導出されたものである。しかし、このパッケージ型半導体装置６１は、リード端子６４が樹脂層６３から外に出ていた。
【０００４】
図１１を参照して、パッケージ型半導体装置６１等から成る回路の一例として、Ｈブリッジ回路がある。このＨブリッジ回路もデジタル信号からアナログ信号を変換してスピーカーをドライブして音声を発生する回路として用いられ、小型化・薄型化が求められている。同図を参照して４つのトランジスタを有するＨブリッジ回路の構成等を説明する。
【０００５】
このＨブリッジでは、ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４の４つのトランジスタがブリッジ状に接続されており、ＴＲ１とＴＲ３との接続点およびＴＲ２とＴＲ４との接続点から出力を取り出している。この出力間に負荷が設けられる。また、電源はＴＲ１とＴＲ２との接続点から供給されており、ＴＲ３とＴＲ４との接続点にＧＮＤが設けられている。
【０００６】
上記のように構成されたＨブリッジ回路の動作例を説明する。ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４にはパルス信号が加えられる。Ｇ１とＧ４に加えられるパルス信号は同期しているので、ＴＲ１とＴＲ４は同じタイミングでＯＮ−ＯＦＦの動作を行う。また、Ｇ２とＧ３に加えられるパルス信号は同期しているので、ＴＲ２とＴＲ３は同じタイミングでＯＮ−ＯＦＦの動作を行う。更に、ＴＲ１およびＴＲ４がＯＮ状態になるタイミングと、ＴＲ２およびＴＲ３がＯＮ状態になるタイミングは異なっている。ＴＲ１およびＴＲ４がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ１→負荷→ＴＲ４→ＧＮＤと流れる。そして、ＴＲ２およびＴＲ３がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ２→負荷→ＴＲ３→ＧＮＤと流れる。
【０００７】
上記した負荷としては、様々なものを採用することができるが、この負荷として例えばコイルおよびコンデンサからなるローパスフィルターを採用することができる。この場合、オーディオ信号をＰＷＭ変調したキャリヤ信号がＧ１〜Ｇ４に加えられる。そして、負荷に繋がれた上記ローパスフィルターでキャリア信号を除去することにより、増幅したオーディオ信号がスピーカーに出力される。
【０００８】
図１２を参照して、パッケージ型半導体装置６１によりブリッジ回路を構成した場合について説明する。Ｈブリッジ回路の構成は、半導体チップが個別モールドされたパッケージ型半導体装置６１を、プリント基板ＰＳ上に実装することで実現されていた。同図は、上述したパッケージ型半導体装置６１の斜視図である。半導体チップ６２は、ドレイン電極を下面にしてリード６１Ａのアイランド上
に固着されており、ゲート電極およびソース電極は、金属細線６５を介して、リード６４Ｂまたは６４Ｃに接続されていた。また、パッケージ型半導体装置６１の実装基板ＰＳへの実装は、リード６４Ａ〜６４Ｃを介して行われていた。従って、半導体チップ６２は、金属細線６５およびリード６４を介して、実装基板ＰＳと電気的・熱的に結合していた。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置は以下のような問題点を有していた。
【００１０】
第１に、図１０に示す如く、ブリッジ回路を構成するＴＲ１〜ＴＲ４の半導体素子は個々にパッケージ品として供給されており、パッケージから導出するリードを介して、基板に固着されていた。また、ブリッジ回路を構成する半導体素子ＴＲ１〜ＴＲ４は高周波でスイッチングを行うために、多量の熱が発生する。この半導体素子ＴＲ１〜ＴＲ４から発生する熱は、主にリードを介して外部に放出されていたが、リードによる放熱は充分ではない問題があった。
【００１１】
第２に、半導体素子ＴＲ１〜ＴＲ４と実装基板上の導電路は、金属細線およびリードを介して電気的に繋がっており、素子間の距離が長くなっていた。このことから、導電路による寄生インダクタンスに流れる高周波電流により、多くの副射ノイズが発生してしまう問題があった。
【００１２】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ブリッジ回路を構成する半導体素子の放熱効果を向上させた混成集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、４個のトランジスタを備え、前記トランジスタの接続点間より出力を取り出すＨブリッジ回路が内蔵された回路装置に於いて、前記トランジスタと電気的に接続される導電パターンと、前記導電パターンの下面が露出した状態で前記導電パターンおよび前記トランジスタを被覆する絶縁性樹脂とを有し、前記導電パターンは、前記トランジスタの第１主電極が上面に固着された第１の導電パターンと、前記第１の導電パターンどうしの間に設けられて、前記トランジスタの第２主電極または制御電極と接続された第２の導電パターンとを含み、４個の前記トランジスタの各々は、平面的に四角形形状の前記回路装置の４隅に配置され、前記トランジスタの下方の領域の前記第１の導電パターンから、前記Ｈブリッジ回路の出力を取り出すことを特徴とする。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】
（実施例：混成集積回路装置１０の構成）
図１を参照して、本発明の混成集積回路装置１０の構成等を説明する。図１（Ａ）は混成集積回路装置１０の平面図であり、図１（Ｂ）は混成集積回路装置１０の断面図である。
【００２１】
図１（Ａ）および図１（Ｂ）を参照して、混成集積回路装置１０は次のような構成を有する。即ち、４個のＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４をＨブリッジ状に接続し、各組のＭＯＳトランジスタの接続点の間より出力を取り出すブリッジ回路を内蔵した混成集積回路装置に於いて、前記各ＭＯＳトランジスタを固着する第１の導電パターン１１、１２、１３および１４と前記各ＭＯＳトランジスタとを被覆して一体に支持する絶縁性樹脂１７と、絶縁性樹脂１７の裏面より露出する第１の導電パターン１１、１２、１３および１４に設けた第１外部電極２１、２２、２３および２４等から混成集積回路装置１０は構成されている。そして、接続点Ｊ１、Ｊ２は第１の外部電極２１、２２、２３および２４より直接取り出されている。このような各構成要素を以下にて説明する。
【００２２】
第１の導電パターン１１、１２、１３および１４は銅箔等の金属から成り、裏面を露出させて絶縁性樹脂１７に埋め込まれている。第１の導電パターン１１、１２、１３および１４は混成集積回路装置１０の４隅に４個が配置されており、その２辺は外形となっている。各々の第１の導電パターン１１、１２、１３および１４にはＭＯＳトランジスタＴＲ１〜ＴＲ４が実装されている。第１の導電パ
ターン１１、１２、１３および１４は、内部に構成される回路に応じてその形状を変形させることもできる。例えば、同平面図に示すように、金属細線１６のボンディングパッドとなる領域を確保するために、第１の導電パターンを局所的に横方向に延在させることもできる。すなわち、第１の導電パターン１１、１２、１３および１４の形状は同一でなくても良い。また、ここでは第１の導電パターン１１と、もう１つの第１の導電パターン１２は連続しており電気的に結合している。しかしながら、混成集積回路装置１０が実装される基板側で、第１の導電パターン１１と、もう１つの第１の導電パターン１２を電気的に接続する場合は、混成集積回路装置１０内部で第１の導電パターン同士を電気的に分離させることができる。ここで、第１の導電パターン１１、１２、１３および１４の裏面には、斜線のハッチングで示す半田等のロウ材から成る第１の外部電極２１、２２、２３および２４が形成される。
【００２３】
第２の導電パターン１５は、上記した第１の導電パターンと同じく、銅等の金属から成り、裏面を露出させて絶縁性樹脂１７に埋め込まれている。第２の導電パターン１５は、第１の導電パターン１１、１２、１３および１４の間に設けられている。第２の導電パターン１５は、金属細線１６を介して、第１の導電パターン上に実装されたＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極と電気的に接続されている。具体的には、混成集積回路装置１０内部には５つの第２の導電パターン１５が設けられている。そして、４つの第２の導電パターン１５は、ＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極と金属細線１６を介して電気的に接続されている。また、残りの１つの第２の導電パターン１５は、ＭＯＳトランジスタＴＲ３およびＴＲ４のソース電極と金属細線１６を介して接続されており、接地電位として働く導電パターンである。ここで、第２の導電パターン１５の裏面には、斜線のハッチングで示す半田等のロウ材から成る第２の外部電極２５が形成される。
【００２４】
ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４は、４隅に１個ずつ配置される。ここでは、個々のＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４は、ドレイン電極を下面にして、各々が第１の導電パターン１１、１２、１３および１４に実装されている。そして、ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極は、金属細線１６を介して、第２の導電パ
ターン１５と接続されている。ＭＯＳトランジスタＴＲ１のソース電極は、金属細線１６を介して、ＭＯＳトランジスタＴＲ３が実装されている第１の導電パターン１３と接続されている。そして、ＭＯＳトランジスタＴＲ２のソース電極は、金属細線１６を介して、ＭＯＳトランジスタＴＲ４が実装されている第１の導電パターン１４と接続されている。更に、ＭＯＳトランジスタＴＲ３およびＴＲ
４のソース電極は、共に金属細線１６を介して、両ＭＯＳトランジスタの間に設けられた第２の導電パターン１５と接続されている。なお、ＭＯＳトランジスタの実装は、半田やＡｇペースト等のロウ材を介して行われる。
【００２５】
上記の説明では、混成集積回路装置１０に内蔵されてブリッジ回路を構成する素子として、ＭＯＳトランジスタＴＲ１〜ＴＲ４を採用した。しかしながら、ＭＯＳトランジスタの代替としてバイポーラトランジスタを使用することも充分可能である。
【００２６】
絶縁性樹脂１７は、第１及び第２の導電パターンの裏面を露出させて、全体を封止している。ここでは、ＭＯＳトランジスタ、金属細線１６および導電パターンを封止している。絶縁性樹脂１７の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。
【００２７】
第１の外部電極２１〜２４は、第１の導電パターン１１〜１４の裏面に半田等のロウ材により設けられている。具体的には、第１の外部電極２１〜２４は、第１の導電パターン上に実装されるＭＯＳトランジスタＴＲ１〜ＴＲ４の下方に位置するように設けられている。そして、第１の外部電極２１〜２４の面的な大きさは、各々の上方に位置するＭＯＳトランジスタＴＲ１〜ＴＲ４の面的な大きさ
よりも大きく形成されている。従って、第１の外部電極２１〜２４の上に、重なるように、ＭＯＳトランジスタＴＲ１〜ＴＲ４は配置されていると言える。更に、第１の外部電極２１〜２４の形状は、ＭＯＳトランジスタの形状と同じく、四角の形状となっており、各々は同じ大きさに形成されている。また、第１の外部電極２３および２４は、混成集積回路装置１０の外部に設けられる負荷（図示せず）と電気的に接続する接続点となっている。更に、第１の外部電極２１および２２は、電源と電気的に接続されている。混成集積回路装置１０に内蔵されるブリッジ回路の詳細に関しては、図２を参照して後述する。
【００２８】
第２の外部電極２５は、第２の導電パターン１５の裏面に半田等のロウ材により設けられている。上述したように、第２の導電パターン１５はＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極に電気的に接続しているので、第２の外部電極２５はＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極と電気的に接続されている。図１（Ａ）では、ＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極に接続している第２の外部電極２５は、平面的に円形状となっていおり、その大きさは第１の外部電極よりも小さく形成されている。これは、これらの第２の外部電極２５にはＭＯＳトランジスタのゲート電極に加えられるパルス波が流れるので、第１の外部電極２１〜２４と比較すると、そこを流れる電流の値が小さいからである。なお、混成集積回路装置１０の裏面に於いて、第１または第２の外部電極を設けない箇所は、ソルダーレジストで覆われる場合もある。
【００２９】
図１（Ｂ）を参照して、実装基板３０に実装された混成集積回路装置１０の断面に関して説明する。同図に於いてハッチングが施された矢印は、ＭＯＳトランジスタから発生した熱の経路を示している。
【００３０】
上記したような構成を有してＨブリッジ回路を内蔵する混成集積回路装置１０は、リフロー工程により実装基板３０の導電路に実装されている。同図では、第１の外部電極２３および２４が、実装基板３０上に形成された第１の導電路３１に固着されている。そして、実装基板３０上に形成された第１の導電路３１は、Ｈブリッジ回路の出力先である負荷に接続されている。従って、混成集積回路装置１０に内蔵されたＨブリッジ回路の接続点は、第１の外部電極２３および２４から直接取り出されていると言える。
【００３１】
ＭＯＳトランジスタＴＲ３およびＴＲ４は、ドレイン電極を下面にして固着されている。従って、ＭＯＳトランジスタＴＲ３およびＴＲ４が高速でスイッチングすることにより発生する熱は、図１（Ｂ）に示す矢印の方向に伝達する。具体的には、第１の導電パターン１３、１４と第１の外部電極２３、２４を介して、第１の導電路３０、３１に伝達して、外部に放出される。上記のことは、ＭＯＳトランジスタＴＲ１およびＴＲ２についても同様である。
【００３２】
更に、ＭＯＳトランジスタＴＲ１〜ＴＲ４は４隅に配置されており、その全てが、ドレイン電極を下面にして第１の導電パターン１１〜１４実装されているので、ＭＯＳトランジスタＴＲ１〜ＴＲ４からの放熱は良好に放散される。従って放熱バランスが非常に良く、局所的な温度上昇を抑制することができる。
【００３３】
更にまた、ＭＯＳトランジスタＴＲ１〜ＴＲ４が実装される第１の導電パターン１１〜１４は、平面的に混成集積回路装置１０の大部分を占めている。ＭＯＳトランジスタＴＲ１〜ＴＲ４の放熱は、第１の導電パターン１１〜１４を介して行われる。従って、第１の導電パターン１１〜１４をこのように大きく形成することにより、ＭＯＳトランジスタＴＲ１〜ＴＲ４から発生する放熱の経路を確保することができるので、放熱の効果を向上させることができる。
【００３４】
図２を参照して、混成集積回路装置１０内部に構成されるＨブリッジ回路を説明する。
【００３５】
このＨブリッジ回路では、ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４の４つのＭＯＳトランジスタがブリッジ状に接続されており、ＴＲ１とＴＲ３との接続点およびＴＲ２とＴＲ４との接続点から出力を取り出している。この出力間に負荷が設けられる。また、電源はＴＲ１とＴＲ２との接続点から供給されており、ＴＲ３とＴＲ４との接続点にＧＮＤが設けられている。
【００３６】
本発明では、ＭＯＳトランジスタＴＲ３およびＴＲ４が実装される第１の導電パターン１３、１４の裏面に設けた第１の外部電極２３、２３から出力を取り出して、負荷に繋いでいる。そして、ＭＯＳトランジスタＴＲ１およびＴＲ２が実装される第１の導電パターン１１、１２の裏面に設けた第１の外部電極２１、２２から電源を供給している。
【００３７】
上記のように構成されたＨブリッジ回路の動作例を説明する。ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４にはパルス信号が加えられる。Ｇ１とＧ４に加えられるパルス信号は同期しているので、ＴＲ１とＴＲ４は同じタイミングでＯＮ−ＯＦＦの動作を行う。また、Ｇ２とＧ３に加えられるパルス信号は同期しているので、ＴＲ２とＴＲ３は同じタイミングでＯＮ−ＯＦＦの動作を行う。更に、ＴＲ１およびＴＲ４がＯＮ状態になるタイミングと、ＴＲ２およびＴＲ３がＯＮ状態になるタイミングは異なっている。
【００３８】
ＴＲ１およびＴＲ４がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ１→第１の外部電極２３→負荷→第１の外部電極２４→ＴＲ４→ＧＮＤと流れる。そして、ＴＲ２およびＴＲ３がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ２→第１の外部電極２４→負荷→第１の外部電極２３→ＴＲ３→ＧＮＤと流れる。
【００３９】
上記した負荷としては、様々なものを採用することができるが、この負荷として例えばコイルおよびコンデンサからなるローパスフィルター３５を採用することができる。この場合、オーディオ信号をＰＷＭ変調したキャリヤ信号がＧ１〜Ｇ４に加えられる。そして、負荷に繋がれた上記ローパスフィルターでキャリア信号を除去することにより、増幅したオーディオ信号がスピーカー３６に出力さ
れる。また、Ｈブリッジの出力に接続される負荷として、モーター等を採用することも可能である。
【００４０】
図３を参照して、他の形態の混成集積回路装置１０について説明する。図３（Ａ）は、もう１つの混成集積回路装置１０の平面図であり、図３（Ｂ）は図１（Ａ）の矢印の箇所に於ける断面図である。
【００４１】
上述したように、図１に示した混成集積回路装置１０は、４つのＭＯＳトランジスタＴＲ１〜ＴＲ４が４隅に配置されていた。それに対して、図３に示す混成集積回路装置１０は、３つのＭＯＳトランジスタＴＲ１、ＴＲ２およびＴＲ４が隅に配置されており、１つのＭＯＳトランジスタＴＲ２が中央部付近に配置されている。このことに伴い、第１および第１の導電パターンの形状も図１に示した混成集積回路装置１０とは形状が異なる。具体的には、ＭＯＳトランジスタＴＲ１が実装される第１の導電パターン１１は、中央部付近にも延在している。そして、中央部に延在した第１の導電パターン１１上に、ＭＯＳトランジスタＴＲ２が実装されている、従って、ＭＯＳトランジスタＴＲ１およびＴＲ２は、同一の導電パターン１１上に実装されて電気的に繋がっている。
【００４２】
しかしながら、混成集積回路装置１０内部に構成されるＨブリッジ回路は、図１に示したものと同様である。また、混成集積回路装置１０を構成する各構成要素も同様である。
【００４３】
図３（Ａ）を参照して、内蔵されるＨブリッジ回路の出力の取り出しは、第１の外部電極１３および１４から行っている。そして、電源の供給は、ＭＯＳトランジスタＴＲ１およびＴＲ２が実装される第１の導電パターン１１の裏面に設けた電極から行われている。従って、Ｈブリッジ回路からの出力の取り出しは、ＭＯＳトランジスタを実装する第１の導電パターン１３、１４を介して、第１の外
部電極２３、２４から直接行われている。従って、Ｈブリッジ回路の出力先である負荷との距離を最短にすることが可能になる。更に、ＭＯＳトランジスタＴＲ１〜ＴＲ４の放熱効果も向上される。
【００４４】
また、これまでの説明では、混成集積回路装置１０内部にＨブリッジ回路が構成されていたが、Ｈブリッジ回路に替えてハーフブリッジ回路を混成集積回路装置１０内部に構成することも可能である。この場合は、２つのＭＯＳトランジスタが混成集積回路装置１０に内蔵される。さらに、導電パターンについても、内部にハーフブリッジ回路が構成されるように変更される。具体的には、図１（Ａ）の左半分若しくは右半分で、ハーフブリッジ回路を構成することができる。
【００４５】
ハーフブリッジ回路が構成された場合でも、ブリッジ回路の取り出しは、ＭＯＳトランジスタが実装される導電パターン裏面に形成された外部電極から行う。従って、ハーフブリッジ回路が混成集積回路装置１０に内蔵された場合でも、Ｈブリッジ回路が内蔵された場合と同等の特徴および効果を有する。
【００４６】
本発明の特徴は、混成集積回路装置１０内部に構成されたＨブリッジ回路と、外部に設けられた負荷との接続点が、第１の外部電極２３、２４より直接取り出されていることにある。具体的には、図１を参照して、ＭＯＳトランジスタＴＲ３およびＴＲ４がドレイン電極を下向きにして第１の導電パターン１３、１４に固着されている。そして、第１の導電パターン１３、１４は第１の外部電極２３、２４を介して、実装基板３０上の第１の導電路３０、３１に固着されている。
【００４７】
このことから、ＭＯＳトランジスタＴＲ３およびＴＲ４のドレイン電極は、第１の導電パターン１３、１４と、第１の外部電極２３、２４を介して、実装基板上の第１の導電路３１に熱的・電気的に接続している。このことから、ＭＯＳトランジスタＴＲ３およびＴＲ４は、最短距離で実装基板上の第１の導電路３１に熱的・電気的に接続している。従って、ＭＯＳトランジスタＴＲ３およびＴＲ４
の放熱効果を向上させることができる。更には、ローパスフィルタ等の負荷との距離を短くすることができるので、副射ノイズの発生を抑制することも可能となる。
【００４８】
本実施の形態では、混成集積回路装置１０の内部に４つの半導体素子からなるブリッジ回路を構成した場合について説明をおこなったが、混成集積回路装置１０に内蔵される回路はブリッジ回路だけに限定されない。例えば、混成集積回路装置１０内部にＤＣ／ＤＣコンバータを構成する４つの半導体素子を内蔵させることも可能である。具体的には、混成集積回路装置１０内部に、昇圧回路を構成
する半導体素子を２つ内蔵し、更に降圧回路を構成する半導体素子を２つ内蔵することができる。ＤＣ／ＤＣコンバータを構成する半導体素子は、そこを流れる電流も比較的大きく、更に高速でスイッチングを行うために大きな発熱を伴う。そこで、上記したような混成集積回路装置１０の構成を採用することにより、ＤＣ／ＤＣコンバータを構成する半導体素子からの発熱を効率的に外部に放出させることができる。
【００４９】
（参考例：混成集積回路装置１０の製造方法）
以下では、参考例として、混成集積回路装置１０の製造方法を説明する。本参考例では、図１に示す混成集積回路装置１０の製造方法を説明するが、図３に示すような混成集積回路装置１０およびハーフブリッジ回路を内蔵する混成集積回路装置についても、製造方法は同様である。
【００５０】
混成集積回路装置１０は次の様な工程で製造される。即ち、導電箔４０を用意する工程と、導電箔４０に導電箔４０の厚みよりも浅い分離溝４１を形成して導電パターン５１を形成する工程と、所望の導電パターン５１の各回路装置部４５にＭＯＳトランジスタを固着する工程と、ＭＯＳトランジスタと所望の導電パターン５１とのワイヤボンディングを行う工程と、各回路装置部４５のＭＯＳトランジスタを一括して被覆し、分離溝４１に充填されるように絶縁性樹脂１７で共通モールドする工程と、絶縁性樹脂１７が露出するまで導電箔４０の裏面を除去する工程と、絶縁性樹脂１７をダイシングすることにより回路装置部に分離する工程とから構成されている。以下に、本発明の各工程を図４〜図９を参照して説明する。
【００５１】
本発明の第１の工程は、図４から図６に示すように、導電箔４０を用意し、導電箔４０に導電箔４０よりも浅い分離溝４１をエッチングにより形成して、導電パターン５１を形成することにある。
【００５２】
本工程では、まず図４（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００５３】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましいが、３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔４０の厚みよりも浅い分離溝４１が形成できればよい。
【００５４】
尚、シート状の導電箔４０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔４０が用意され、後述する各工程に搬送されても良い。
【００５５】
具体的には、図４（Ｂ）に示す如く、短冊状の導電箔４０に多数の回路装置部４５が形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
【００５６】
まず、図５に示す如く、導電箔６０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン５１となる領域を除いた導電箔４０が露出するようにホトレジストＰＲをパターニングする。そして、図６（Ａ）に示す如く、導電箔４０を選択的にエッチングする。
【００５７】
図６（Ｂ）に具体的な導電パターン５１を示す。本図は図４（Ｂ）で示したブロック４２の１個を拡大したもの対応する。ハッチング部分の１個が１つの回路装置部４５であり、１つのブロック４２には２行２列のマトリックス状に多数の回路装置部４５が配列され、各回路装置部４５毎に同一の導電パターン５１が設けられている。各ブロックの周辺には枠状のパターン４６が設けられ、それと少
し離間しその内側にダイシング時の位置合わせマーク４７が設けられている。枠状のパターン４６はモールド金型との嵌合に使用し、また導電箔４０の裏面エッチング後には絶縁性樹脂１７の補強をする働きを有する。
【００５８】
本発明の第２の工程は、図７に示す如く、所望の導電パターン５１の各回路装置部４５にＭＯＳトランジスタＴＲ１〜ＴＲ４を固着し、ＭＯＳトランジスタＴＲ１〜ＴＲ４の電極と所望の導電パターン５１とをワイヤボンディングすることにある。
【００５９】
ここでは、トランジスタとしてＭＯＳトランジスタを採用したが、バイポーラトランジスタを採用することができる。ベアチップのＭＯＳトランジスタチップＴＲ１〜ＴＲ４が第１の導電パターン１１〜１４にダイボンディングされる。
【００６０】
その後、各回路装置部のＭＯＳトランジスタＴＲ１〜ＴＲ４のベース電極およびゲート電極を、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。具体的には、各ＭＯＳトランジスタのゲート電極およびベース電極が、金属細線を介して、第２の導電パターン１５と接続される。
【００６１】
本発明の第３の工程は、図８に示す如く、各回路装置部４５のＭＯＳトランジスタＴＲ１〜ＴＲ４を一括して被覆し、分離溝４１に充填されるように絶縁性樹脂１７で共通モールドすることにある。
【００６２】
本工程では、図８（Ａ）に示すように、絶縁性樹脂１７はＭＯＳトランジスタＴＲ１〜ＴＲ４Ａおよび複数の導電パターンを完全に被覆し、分離溝４１には絶縁性樹脂１７が充填され、分離溝４１と嵌合して強固に結合する。そして絶縁性樹脂１７により導電パターン５１が支持されている。
【００６３】
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００６４】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図８（Ｂ）に示すように各ブロック４２は１つの共通のモールド金型に回路装置部６３を納め、各ブロック毎に１つの絶縁性樹脂１７で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【００６５】
本工程の特徴は、絶縁性樹脂１７を被覆するまでは、導電パターン５１となる導電箔４０が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本発明では、支持基板となる導電箔４０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００６６】
また分離溝４１は、導電箔の厚みよりも浅く形成されているため、導電箔４０が導電パターン５１として個々に分離されていない。従ってシート状の導電箔４０として一体で取り扱え、絶縁性樹脂１７をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００６７】
本発明の第４の工程は、絶縁性樹脂が露出するまで導電箔４０の裏面を除去することにある。
【００６８】
本工程は、導電箔４０の裏面を化学的および／または物理的に除き、導電パターン５１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００６９】
実験では導電箔４０を全面ウェトエッチングし、分離溝４１から絶縁性樹脂１７を露出させている。この露出される面を図８（Ａ）では点線で示している。その結果、導電パターン５１となって分離される。
【００７０】
この結果、絶縁性樹脂１７に導電パターン５１の裏面が露出する構造となる。すなわち、分離溝４１に充填された絶縁性樹脂１７の表面と導電パターン５１の表面は、実質的に一致している構造となっている。
【００７１】
更に、導電パターン５１の裏面処理を行い、例えば図１に示す最終構造を得る。すなわち、必要によって露出した導電パターン５１に半田等の導電材を被着し、回路装置として完成する。
【００７２】
本発明の第５の工程は、図９に示す如く、絶縁性樹脂１７を各回路装置部４５毎にダイシングにより分離することにある。
【００７３】
本工程では、ブロック４２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード４９で各回路装置部４５間のダイシングライン（一点鎖線）に沿って分離溝４１の絶縁性樹脂１７をダイシングし、個別の混成集積回路装置に分離する。
【００７４】
本工程で、ダイシングブレード４９はほぼ絶縁性樹脂１７を切断する切削深さで行い、ダイシング装置からブロック４２を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第１の工程で設けた各ブロックの位置合わせマーク４７を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシング
をした後、載置台を９０度回転させて横方向のダイシングライン７０に従ってダイシングを行う。
【００７５】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００７６】
第１に、本発明では、Ｈブリッジ回路が内蔵された混成集積回路装置に於いて、ＭＯＳトランジスタを実装する第１の導電パターンの裏面に設けた第１の外部電極から、直接に出力を取り出している。従って、従来のリードを介した回路装置の実装方法と比較すると、半導体素子間の距離を短くすることができると共に、実装基板上の導電路と半導体素子との距離を短くすることができる。このこと
から、混成集積回路装置に内蔵されるＨブリッジ回路の出力先であるローパスフィルタ等の負荷との距離を短くできるので、副射ノイズの発生を抑制することができる。
【００７７】
更に、ＭＯＳトランジスタは、第１の導電パターンおよび第１の外部電極を介して、実装基板上の導電路に、熱的に結合しているので、ＭＯＳトランジスタから発生する熱は良好に導電路に伝達して、外部に放出される。
【００７８】
第２に、ＭＯＳトランジスタＴＲ１〜ＴＲ４を実装する４つの第１の導電パターンは混成集積回路装置の４隅に配置されている。従って、外部電極を介して第１の導電歩ターンと接続する実装基板の導電路を大きく形成することができる。このことから、ＭＯＳトランジスタから放出される熱を、導電を介して外部に放出させることができる。
【００７９】
第３に、ＭＯＳトランジスタが実装される第１の導電パターンの裏面に形成される４つの第１の外部電極は、ＭＯＳトランジスタよりも大きく且つ同一の形状に形成される。従って、混成集積回路装置の実装基板への固着強度を向上させることができることから、使用状況下に於いて、外部電極が破損するのを防止することができる。
【図面の簡単な説明】
【図１】 本発明の混成集積回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図２】 本発明の混成集積回路装置に内蔵されるＨブリッジ回路を説明する回路図である。
【図３】 本発明の混成集積回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図４】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】 本発明の混成集積回路装置の製造方法を説明する断面図である。
【図６】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図７】 本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図８】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）断面図である。
【図９】 本発明の混成集積回路装置の製造方法を説明する平面図である。
【図１０】 従来の回路装置を説明する断面図である。
【図１１】 従来の回路装置を説明する回路図である。
【図１２】 従来の回路装置を説明する斜視図である。
【発明の属する技術分野】
本発明はブリッジ回路が内蔵された回路装置に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図１０のように、プリント基板ＰＳに実装される。
【０００３】
またこのパッケージ型半導体装置６１は、半導体チップ６２の周囲を樹脂層６３で被覆し、この樹脂層６３から外部接続用のリード端子６４が導出されたものである。しかし、このパッケージ型半導体装置６１は、リード端子６４が樹脂層６３から外に出ていた。
【０００４】
図１１を参照して、パッケージ型半導体装置６１等から成る回路の一例として、Ｈブリッジ回路がある。このＨブリッジ回路もデジタル信号からアナログ信号を変換してスピーカーをドライブして音声を発生する回路として用いられ、小型化・薄型化が求められている。同図を参照して４つのトランジスタを有するＨブリッジ回路の構成等を説明する。
【０００５】
このＨブリッジでは、ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４の４つのトランジスタがブリッジ状に接続されており、ＴＲ１とＴＲ３との接続点およびＴＲ２とＴＲ４との接続点から出力を取り出している。この出力間に負荷が設けられる。また、電源はＴＲ１とＴＲ２との接続点から供給されており、ＴＲ３とＴＲ４との接続点にＧＮＤが設けられている。
【０００６】
上記のように構成されたＨブリッジ回路の動作例を説明する。ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４にはパルス信号が加えられる。Ｇ１とＧ４に加えられるパルス信号は同期しているので、ＴＲ１とＴＲ４は同じタイミングでＯＮ−ＯＦＦの動作を行う。また、Ｇ２とＧ３に加えられるパルス信号は同期しているので、ＴＲ２とＴＲ３は同じタイミングでＯＮ−ＯＦＦの動作を行う。更に、ＴＲ１およびＴＲ４がＯＮ状態になるタイミングと、ＴＲ２およびＴＲ３がＯＮ状態になるタイミングは異なっている。ＴＲ１およびＴＲ４がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ１→負荷→ＴＲ４→ＧＮＤと流れる。そして、ＴＲ２およびＴＲ３がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ２→負荷→ＴＲ３→ＧＮＤと流れる。
【０００７】
上記した負荷としては、様々なものを採用することができるが、この負荷として例えばコイルおよびコンデンサからなるローパスフィルターを採用することができる。この場合、オーディオ信号をＰＷＭ変調したキャリヤ信号がＧ１〜Ｇ４に加えられる。そして、負荷に繋がれた上記ローパスフィルターでキャリア信号を除去することにより、増幅したオーディオ信号がスピーカーに出力される。
【０００８】
図１２を参照して、パッケージ型半導体装置６１によりブリッジ回路を構成した場合について説明する。Ｈブリッジ回路の構成は、半導体チップが個別モールドされたパッケージ型半導体装置６１を、プリント基板ＰＳ上に実装することで実現されていた。同図は、上述したパッケージ型半導体装置６１の斜視図である。半導体チップ６２は、ドレイン電極を下面にしてリード６１Ａのアイランド上
に固着されており、ゲート電極およびソース電極は、金属細線６５を介して、リード６４Ｂまたは６４Ｃに接続されていた。また、パッケージ型半導体装置６１の実装基板ＰＳへの実装は、リード６４Ａ〜６４Ｃを介して行われていた。従って、半導体チップ６２は、金属細線６５およびリード６４を介して、実装基板ＰＳと電気的・熱的に結合していた。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置は以下のような問題点を有していた。
【００１０】
第１に、図１０に示す如く、ブリッジ回路を構成するＴＲ１〜ＴＲ４の半導体素子は個々にパッケージ品として供給されており、パッケージから導出するリードを介して、基板に固着されていた。また、ブリッジ回路を構成する半導体素子ＴＲ１〜ＴＲ４は高周波でスイッチングを行うために、多量の熱が発生する。この半導体素子ＴＲ１〜ＴＲ４から発生する熱は、主にリードを介して外部に放出されていたが、リードによる放熱は充分ではない問題があった。
【００１１】
第２に、半導体素子ＴＲ１〜ＴＲ４と実装基板上の導電路は、金属細線およびリードを介して電気的に繋がっており、素子間の距離が長くなっていた。このことから、導電路による寄生インダクタンスに流れる高周波電流により、多くの副射ノイズが発生してしまう問題があった。
【００１２】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ブリッジ回路を構成する半導体素子の放熱効果を向上させた混成集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、４個のトランジスタを備え、前記トランジスタの接続点間より出力を取り出すＨブリッジ回路が内蔵された回路装置に於いて、前記トランジスタと電気的に接続される導電パターンと、前記導電パターンの下面が露出した状態で前記導電パターンおよび前記トランジスタを被覆する絶縁性樹脂とを有し、前記導電パターンは、前記トランジスタの第１主電極が上面に固着された第１の導電パターンと、前記第１の導電パターンどうしの間に設けられて、前記トランジスタの第２主電極または制御電極と接続された第２の導電パターンとを含み、４個の前記トランジスタの各々は、平面的に四角形形状の前記回路装置の４隅に配置され、前記トランジスタの下方の領域の前記第１の導電パターンから、前記Ｈブリッジ回路の出力を取り出すことを特徴とする。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【発明の実施の形態】
（実施例：混成集積回路装置１０の構成）
図１を参照して、本発明の混成集積回路装置１０の構成等を説明する。図１（Ａ）は混成集積回路装置１０の平面図であり、図１（Ｂ）は混成集積回路装置１０の断面図である。
【００２１】
図１（Ａ）および図１（Ｂ）を参照して、混成集積回路装置１０は次のような構成を有する。即ち、４個のＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４をＨブリッジ状に接続し、各組のＭＯＳトランジスタの接続点の間より出力を取り出すブリッジ回路を内蔵した混成集積回路装置に於いて、前記各ＭＯＳトランジスタを固着する第１の導電パターン１１、１２、１３および１４と前記各ＭＯＳトランジスタとを被覆して一体に支持する絶縁性樹脂１７と、絶縁性樹脂１７の裏面より露出する第１の導電パターン１１、１２、１３および１４に設けた第１外部電極２１、２２、２３および２４等から混成集積回路装置１０は構成されている。そして、接続点Ｊ１、Ｊ２は第１の外部電極２１、２２、２３および２４より直接取り出されている。このような各構成要素を以下にて説明する。
【００２２】
第１の導電パターン１１、１２、１３および１４は銅箔等の金属から成り、裏面を露出させて絶縁性樹脂１７に埋め込まれている。第１の導電パターン１１、１２、１３および１４は混成集積回路装置１０の４隅に４個が配置されており、その２辺は外形となっている。各々の第１の導電パターン１１、１２、１３および１４にはＭＯＳトランジスタＴＲ１〜ＴＲ４が実装されている。第１の導電パ
ターン１１、１２、１３および１４は、内部に構成される回路に応じてその形状を変形させることもできる。例えば、同平面図に示すように、金属細線１６のボンディングパッドとなる領域を確保するために、第１の導電パターンを局所的に横方向に延在させることもできる。すなわち、第１の導電パターン１１、１２、１３および１４の形状は同一でなくても良い。また、ここでは第１の導電パターン１１と、もう１つの第１の導電パターン１２は連続しており電気的に結合している。しかしながら、混成集積回路装置１０が実装される基板側で、第１の導電パターン１１と、もう１つの第１の導電パターン１２を電気的に接続する場合は、混成集積回路装置１０内部で第１の導電パターン同士を電気的に分離させることができる。ここで、第１の導電パターン１１、１２、１３および１４の裏面には、斜線のハッチングで示す半田等のロウ材から成る第１の外部電極２１、２２、２３および２４が形成される。
【００２３】
第２の導電パターン１５は、上記した第１の導電パターンと同じく、銅等の金属から成り、裏面を露出させて絶縁性樹脂１７に埋め込まれている。第２の導電パターン１５は、第１の導電パターン１１、１２、１３および１４の間に設けられている。第２の導電パターン１５は、金属細線１６を介して、第１の導電パターン上に実装されたＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極と電気的に接続されている。具体的には、混成集積回路装置１０内部には５つの第２の導電パターン１５が設けられている。そして、４つの第２の導電パターン１５は、ＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極と金属細線１６を介して電気的に接続されている。また、残りの１つの第２の導電パターン１５は、ＭＯＳトランジスタＴＲ３およびＴＲ４のソース電極と金属細線１６を介して接続されており、接地電位として働く導電パターンである。ここで、第２の導電パターン１５の裏面には、斜線のハッチングで示す半田等のロウ材から成る第２の外部電極２５が形成される。
【００２４】
ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４は、４隅に１個ずつ配置される。ここでは、個々のＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４は、ドレイン電極を下面にして、各々が第１の導電パターン１１、１２、１３および１４に実装されている。そして、ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極は、金属細線１６を介して、第２の導電パ
ターン１５と接続されている。ＭＯＳトランジスタＴＲ１のソース電極は、金属細線１６を介して、ＭＯＳトランジスタＴＲ３が実装されている第１の導電パターン１３と接続されている。そして、ＭＯＳトランジスタＴＲ２のソース電極は、金属細線１６を介して、ＭＯＳトランジスタＴＲ４が実装されている第１の導電パターン１４と接続されている。更に、ＭＯＳトランジスタＴＲ３およびＴＲ
４のソース電極は、共に金属細線１６を介して、両ＭＯＳトランジスタの間に設けられた第２の導電パターン１５と接続されている。なお、ＭＯＳトランジスタの実装は、半田やＡｇペースト等のロウ材を介して行われる。
【００２５】
上記の説明では、混成集積回路装置１０に内蔵されてブリッジ回路を構成する素子として、ＭＯＳトランジスタＴＲ１〜ＴＲ４を採用した。しかしながら、ＭＯＳトランジスタの代替としてバイポーラトランジスタを使用することも充分可能である。
【００２６】
絶縁性樹脂１７は、第１及び第２の導電パターンの裏面を露出させて、全体を封止している。ここでは、ＭＯＳトランジスタ、金属細線１６および導電パターンを封止している。絶縁性樹脂１７の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。
【００２７】
第１の外部電極２１〜２４は、第１の導電パターン１１〜１４の裏面に半田等のロウ材により設けられている。具体的には、第１の外部電極２１〜２４は、第１の導電パターン上に実装されるＭＯＳトランジスタＴＲ１〜ＴＲ４の下方に位置するように設けられている。そして、第１の外部電極２１〜２４の面的な大きさは、各々の上方に位置するＭＯＳトランジスタＴＲ１〜ＴＲ４の面的な大きさ
よりも大きく形成されている。従って、第１の外部電極２１〜２４の上に、重なるように、ＭＯＳトランジスタＴＲ１〜ＴＲ４は配置されていると言える。更に、第１の外部電極２１〜２４の形状は、ＭＯＳトランジスタの形状と同じく、四角の形状となっており、各々は同じ大きさに形成されている。また、第１の外部電極２３および２４は、混成集積回路装置１０の外部に設けられる負荷（図示せず）と電気的に接続する接続点となっている。更に、第１の外部電極２１および２２は、電源と電気的に接続されている。混成集積回路装置１０に内蔵されるブリッジ回路の詳細に関しては、図２を参照して後述する。
【００２８】
第２の外部電極２５は、第２の導電パターン１５の裏面に半田等のロウ材により設けられている。上述したように、第２の導電パターン１５はＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極に電気的に接続しているので、第２の外部電極２５はＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極またはソース電極と電気的に接続されている。図１（Ａ）では、ＭＯＳトランジスタＴＲ１〜ＴＲ４のゲート電極に接続している第２の外部電極２５は、平面的に円形状となっていおり、その大きさは第１の外部電極よりも小さく形成されている。これは、これらの第２の外部電極２５にはＭＯＳトランジスタのゲート電極に加えられるパルス波が流れるので、第１の外部電極２１〜２４と比較すると、そこを流れる電流の値が小さいからである。なお、混成集積回路装置１０の裏面に於いて、第１または第２の外部電極を設けない箇所は、ソルダーレジストで覆われる場合もある。
【００２９】
図１（Ｂ）を参照して、実装基板３０に実装された混成集積回路装置１０の断面に関して説明する。同図に於いてハッチングが施された矢印は、ＭＯＳトランジスタから発生した熱の経路を示している。
【００３０】
上記したような構成を有してＨブリッジ回路を内蔵する混成集積回路装置１０は、リフロー工程により実装基板３０の導電路に実装されている。同図では、第１の外部電極２３および２４が、実装基板３０上に形成された第１の導電路３１に固着されている。そして、実装基板３０上に形成された第１の導電路３１は、Ｈブリッジ回路の出力先である負荷に接続されている。従って、混成集積回路装置１０に内蔵されたＨブリッジ回路の接続点は、第１の外部電極２３および２４から直接取り出されていると言える。
【００３１】
ＭＯＳトランジスタＴＲ３およびＴＲ４は、ドレイン電極を下面にして固着されている。従って、ＭＯＳトランジスタＴＲ３およびＴＲ４が高速でスイッチングすることにより発生する熱は、図１（Ｂ）に示す矢印の方向に伝達する。具体的には、第１の導電パターン１３、１４と第１の外部電極２３、２４を介して、第１の導電路３０、３１に伝達して、外部に放出される。上記のことは、ＭＯＳトランジスタＴＲ１およびＴＲ２についても同様である。
【００３２】
更に、ＭＯＳトランジスタＴＲ１〜ＴＲ４は４隅に配置されており、その全てが、ドレイン電極を下面にして第１の導電パターン１１〜１４実装されているので、ＭＯＳトランジスタＴＲ１〜ＴＲ４からの放熱は良好に放散される。従って放熱バランスが非常に良く、局所的な温度上昇を抑制することができる。
【００３３】
更にまた、ＭＯＳトランジスタＴＲ１〜ＴＲ４が実装される第１の導電パターン１１〜１４は、平面的に混成集積回路装置１０の大部分を占めている。ＭＯＳトランジスタＴＲ１〜ＴＲ４の放熱は、第１の導電パターン１１〜１４を介して行われる。従って、第１の導電パターン１１〜１４をこのように大きく形成することにより、ＭＯＳトランジスタＴＲ１〜ＴＲ４から発生する放熱の経路を確保することができるので、放熱の効果を向上させることができる。
【００３４】
図２を参照して、混成集積回路装置１０内部に構成されるＨブリッジ回路を説明する。
【００３５】
このＨブリッジ回路では、ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４の４つのＭＯＳトランジスタがブリッジ状に接続されており、ＴＲ１とＴＲ３との接続点およびＴＲ２とＴＲ４との接続点から出力を取り出している。この出力間に負荷が設けられる。また、電源はＴＲ１とＴＲ２との接続点から供給されており、ＴＲ３とＴＲ４との接続点にＧＮＤが設けられている。
【００３６】
本発明では、ＭＯＳトランジスタＴＲ３およびＴＲ４が実装される第１の導電パターン１３、１４の裏面に設けた第１の外部電極２３、２３から出力を取り出して、負荷に繋いでいる。そして、ＭＯＳトランジスタＴＲ１およびＴＲ２が実装される第１の導電パターン１１、１２の裏面に設けた第１の外部電極２１、２２から電源を供給している。
【００３７】
上記のように構成されたＨブリッジ回路の動作例を説明する。ＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４のゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４にはパルス信号が加えられる。Ｇ１とＧ４に加えられるパルス信号は同期しているので、ＴＲ１とＴＲ４は同じタイミングでＯＮ−ＯＦＦの動作を行う。また、Ｇ２とＧ３に加えられるパルス信号は同期しているので、ＴＲ２とＴＲ３は同じタイミングでＯＮ−ＯＦＦの動作を行う。更に、ＴＲ１およびＴＲ４がＯＮ状態になるタイミングと、ＴＲ２およびＴＲ３がＯＮ状態になるタイミングは異なっている。
【００３８】
ＴＲ１およびＴＲ４がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ１→第１の外部電極２３→負荷→第１の外部電極２４→ＴＲ４→ＧＮＤと流れる。そして、ＴＲ２およびＴＲ３がＯＮ状態の場合、Ｖｄｄから供給される電流は、Ｖｄｄ→ＴＲ２→第１の外部電極２４→負荷→第１の外部電極２３→ＴＲ３→ＧＮＤと流れる。
【００３９】
上記した負荷としては、様々なものを採用することができるが、この負荷として例えばコイルおよびコンデンサからなるローパスフィルター３５を採用することができる。この場合、オーディオ信号をＰＷＭ変調したキャリヤ信号がＧ１〜Ｇ４に加えられる。そして、負荷に繋がれた上記ローパスフィルターでキャリア信号を除去することにより、増幅したオーディオ信号がスピーカー３６に出力さ
れる。また、Ｈブリッジの出力に接続される負荷として、モーター等を採用することも可能である。
【００４０】
図３を参照して、他の形態の混成集積回路装置１０について説明する。図３（Ａ）は、もう１つの混成集積回路装置１０の平面図であり、図３（Ｂ）は図１（Ａ）の矢印の箇所に於ける断面図である。
【００４１】
上述したように、図１に示した混成集積回路装置１０は、４つのＭＯＳトランジスタＴＲ１〜ＴＲ４が４隅に配置されていた。それに対して、図３に示す混成集積回路装置１０は、３つのＭＯＳトランジスタＴＲ１、ＴＲ２およびＴＲ４が隅に配置されており、１つのＭＯＳトランジスタＴＲ２が中央部付近に配置されている。このことに伴い、第１および第１の導電パターンの形状も図１に示した混成集積回路装置１０とは形状が異なる。具体的には、ＭＯＳトランジスタＴＲ１が実装される第１の導電パターン１１は、中央部付近にも延在している。そして、中央部に延在した第１の導電パターン１１上に、ＭＯＳトランジスタＴＲ２が実装されている、従って、ＭＯＳトランジスタＴＲ１およびＴＲ２は、同一の導電パターン１１上に実装されて電気的に繋がっている。
【００４２】
しかしながら、混成集積回路装置１０内部に構成されるＨブリッジ回路は、図１に示したものと同様である。また、混成集積回路装置１０を構成する各構成要素も同様である。
【００４３】
図３（Ａ）を参照して、内蔵されるＨブリッジ回路の出力の取り出しは、第１の外部電極１３および１４から行っている。そして、電源の供給は、ＭＯＳトランジスタＴＲ１およびＴＲ２が実装される第１の導電パターン１１の裏面に設けた電極から行われている。従って、Ｈブリッジ回路からの出力の取り出しは、ＭＯＳトランジスタを実装する第１の導電パターン１３、１４を介して、第１の外
部電極２３、２４から直接行われている。従って、Ｈブリッジ回路の出力先である負荷との距離を最短にすることが可能になる。更に、ＭＯＳトランジスタＴＲ１〜ＴＲ４の放熱効果も向上される。
【００４４】
また、これまでの説明では、混成集積回路装置１０内部にＨブリッジ回路が構成されていたが、Ｈブリッジ回路に替えてハーフブリッジ回路を混成集積回路装置１０内部に構成することも可能である。この場合は、２つのＭＯＳトランジスタが混成集積回路装置１０に内蔵される。さらに、導電パターンについても、内部にハーフブリッジ回路が構成されるように変更される。具体的には、図１（Ａ）の左半分若しくは右半分で、ハーフブリッジ回路を構成することができる。
【００４５】
ハーフブリッジ回路が構成された場合でも、ブリッジ回路の取り出しは、ＭＯＳトランジスタが実装される導電パターン裏面に形成された外部電極から行う。従って、ハーフブリッジ回路が混成集積回路装置１０に内蔵された場合でも、Ｈブリッジ回路が内蔵された場合と同等の特徴および効果を有する。
【００４６】
本発明の特徴は、混成集積回路装置１０内部に構成されたＨブリッジ回路と、外部に設けられた負荷との接続点が、第１の外部電極２３、２４より直接取り出されていることにある。具体的には、図１を参照して、ＭＯＳトランジスタＴＲ３およびＴＲ４がドレイン電極を下向きにして第１の導電パターン１３、１４に固着されている。そして、第１の導電パターン１３、１４は第１の外部電極２３、２４を介して、実装基板３０上の第１の導電路３０、３１に固着されている。
【００４７】
このことから、ＭＯＳトランジスタＴＲ３およびＴＲ４のドレイン電極は、第１の導電パターン１３、１４と、第１の外部電極２３、２４を介して、実装基板上の第１の導電路３１に熱的・電気的に接続している。このことから、ＭＯＳトランジスタＴＲ３およびＴＲ４は、最短距離で実装基板上の第１の導電路３１に熱的・電気的に接続している。従って、ＭＯＳトランジスタＴＲ３およびＴＲ４
の放熱効果を向上させることができる。更には、ローパスフィルタ等の負荷との距離を短くすることができるので、副射ノイズの発生を抑制することも可能となる。
【００４８】
本実施の形態では、混成集積回路装置１０の内部に４つの半導体素子からなるブリッジ回路を構成した場合について説明をおこなったが、混成集積回路装置１０に内蔵される回路はブリッジ回路だけに限定されない。例えば、混成集積回路装置１０内部にＤＣ／ＤＣコンバータを構成する４つの半導体素子を内蔵させることも可能である。具体的には、混成集積回路装置１０内部に、昇圧回路を構成
する半導体素子を２つ内蔵し、更に降圧回路を構成する半導体素子を２つ内蔵することができる。ＤＣ／ＤＣコンバータを構成する半導体素子は、そこを流れる電流も比較的大きく、更に高速でスイッチングを行うために大きな発熱を伴う。そこで、上記したような混成集積回路装置１０の構成を採用することにより、ＤＣ／ＤＣコンバータを構成する半導体素子からの発熱を効率的に外部に放出させることができる。
【００４９】
（参考例：混成集積回路装置１０の製造方法）
以下では、参考例として、混成集積回路装置１０の製造方法を説明する。本参考例では、図１に示す混成集積回路装置１０の製造方法を説明するが、図３に示すような混成集積回路装置１０およびハーフブリッジ回路を内蔵する混成集積回路装置についても、製造方法は同様である。
【００５０】
混成集積回路装置１０は次の様な工程で製造される。即ち、導電箔４０を用意する工程と、導電箔４０に導電箔４０の厚みよりも浅い分離溝４１を形成して導電パターン５１を形成する工程と、所望の導電パターン５１の各回路装置部４５にＭＯＳトランジスタを固着する工程と、ＭＯＳトランジスタと所望の導電パターン５１とのワイヤボンディングを行う工程と、各回路装置部４５のＭＯＳトランジスタを一括して被覆し、分離溝４１に充填されるように絶縁性樹脂１７で共通モールドする工程と、絶縁性樹脂１７が露出するまで導電箔４０の裏面を除去する工程と、絶縁性樹脂１７をダイシングすることにより回路装置部に分離する工程とから構成されている。以下に、本発明の各工程を図４〜図９を参照して説明する。
【００５１】
本発明の第１の工程は、図４から図６に示すように、導電箔４０を用意し、導電箔４０に導電箔４０よりも浅い分離溝４１をエッチングにより形成して、導電パターン５１を形成することにある。
【００５２】
本工程では、まず図４（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００５３】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましいが、３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔４０の厚みよりも浅い分離溝４１が形成できればよい。
【００５４】
尚、シート状の導電箔４０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔４０が用意され、後述する各工程に搬送されても良い。
【００５５】
具体的には、図４（Ｂ）に示す如く、短冊状の導電箔４０に多数の回路装置部４５が形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
【００５６】
まず、図５に示す如く、導電箔６０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン５１となる領域を除いた導電箔４０が露出するようにホトレジストＰＲをパターニングする。そして、図６（Ａ）に示す如く、導電箔４０を選択的にエッチングする。
【００５７】
図６（Ｂ）に具体的な導電パターン５１を示す。本図は図４（Ｂ）で示したブロック４２の１個を拡大したもの対応する。ハッチング部分の１個が１つの回路装置部４５であり、１つのブロック４２には２行２列のマトリックス状に多数の回路装置部４５が配列され、各回路装置部４５毎に同一の導電パターン５１が設けられている。各ブロックの周辺には枠状のパターン４６が設けられ、それと少
し離間しその内側にダイシング時の位置合わせマーク４７が設けられている。枠状のパターン４６はモールド金型との嵌合に使用し、また導電箔４０の裏面エッチング後には絶縁性樹脂１７の補強をする働きを有する。
【００５８】
本発明の第２の工程は、図７に示す如く、所望の導電パターン５１の各回路装置部４５にＭＯＳトランジスタＴＲ１〜ＴＲ４を固着し、ＭＯＳトランジスタＴＲ１〜ＴＲ４の電極と所望の導電パターン５１とをワイヤボンディングすることにある。
【００５９】
ここでは、トランジスタとしてＭＯＳトランジスタを採用したが、バイポーラトランジスタを採用することができる。ベアチップのＭＯＳトランジスタチップＴＲ１〜ＴＲ４が第１の導電パターン１１〜１４にダイボンディングされる。
【００６０】
その後、各回路装置部のＭＯＳトランジスタＴＲ１〜ＴＲ４のベース電極およびゲート電極を、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。具体的には、各ＭＯＳトランジスタのゲート電極およびベース電極が、金属細線を介して、第２の導電パターン１５と接続される。
【００６１】
本発明の第３の工程は、図８に示す如く、各回路装置部４５のＭＯＳトランジスタＴＲ１〜ＴＲ４を一括して被覆し、分離溝４１に充填されるように絶縁性樹脂１７で共通モールドすることにある。
【００６２】
本工程では、図８（Ａ）に示すように、絶縁性樹脂１７はＭＯＳトランジスタＴＲ１〜ＴＲ４Ａおよび複数の導電パターンを完全に被覆し、分離溝４１には絶縁性樹脂１７が充填され、分離溝４１と嵌合して強固に結合する。そして絶縁性樹脂１７により導電パターン５１が支持されている。
【００６３】
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００６４】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図８（Ｂ）に示すように各ブロック４２は１つの共通のモールド金型に回路装置部６３を納め、各ブロック毎に１つの絶縁性樹脂１７で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【００６５】
本工程の特徴は、絶縁性樹脂１７を被覆するまでは、導電パターン５１となる導電箔４０が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本発明では、支持基板となる導電箔４０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００６６】
また分離溝４１は、導電箔の厚みよりも浅く形成されているため、導電箔４０が導電パターン５１として個々に分離されていない。従ってシート状の導電箔４０として一体で取り扱え、絶縁性樹脂１７をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００６７】
本発明の第４の工程は、絶縁性樹脂が露出するまで導電箔４０の裏面を除去することにある。
【００６８】
本工程は、導電箔４０の裏面を化学的および／または物理的に除き、導電パターン５１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００６９】
実験では導電箔４０を全面ウェトエッチングし、分離溝４１から絶縁性樹脂１７を露出させている。この露出される面を図８（Ａ）では点線で示している。その結果、導電パターン５１となって分離される。
【００７０】
この結果、絶縁性樹脂１７に導電パターン５１の裏面が露出する構造となる。すなわち、分離溝４１に充填された絶縁性樹脂１７の表面と導電パターン５１の表面は、実質的に一致している構造となっている。
【００７１】
更に、導電パターン５１の裏面処理を行い、例えば図１に示す最終構造を得る。すなわち、必要によって露出した導電パターン５１に半田等の導電材を被着し、回路装置として完成する。
【００７２】
本発明の第５の工程は、図９に示す如く、絶縁性樹脂１７を各回路装置部４５毎にダイシングにより分離することにある。
【００７３】
本工程では、ブロック４２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード４９で各回路装置部４５間のダイシングライン（一点鎖線）に沿って分離溝４１の絶縁性樹脂１７をダイシングし、個別の混成集積回路装置に分離する。
【００７４】
本工程で、ダイシングブレード４９はほぼ絶縁性樹脂１７を切断する切削深さで行い、ダイシング装置からブロック４２を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第１の工程で設けた各ブロックの位置合わせマーク４７を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシング
をした後、載置台を９０度回転させて横方向のダイシングライン７０に従ってダイシングを行う。
【００７５】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００７６】
第１に、本発明では、Ｈブリッジ回路が内蔵された混成集積回路装置に於いて、ＭＯＳトランジスタを実装する第１の導電パターンの裏面に設けた第１の外部電極から、直接に出力を取り出している。従って、従来のリードを介した回路装置の実装方法と比較すると、半導体素子間の距離を短くすることができると共に、実装基板上の導電路と半導体素子との距離を短くすることができる。このこと
から、混成集積回路装置に内蔵されるＨブリッジ回路の出力先であるローパスフィルタ等の負荷との距離を短くできるので、副射ノイズの発生を抑制することができる。
【００７７】
更に、ＭＯＳトランジスタは、第１の導電パターンおよび第１の外部電極を介して、実装基板上の導電路に、熱的に結合しているので、ＭＯＳトランジスタから発生する熱は良好に導電路に伝達して、外部に放出される。
【００７８】
第２に、ＭＯＳトランジスタＴＲ１〜ＴＲ４を実装する４つの第１の導電パターンは混成集積回路装置の４隅に配置されている。従って、外部電極を介して第１の導電歩ターンと接続する実装基板の導電路を大きく形成することができる。このことから、ＭＯＳトランジスタから放出される熱を、導電を介して外部に放出させることができる。
【００７９】
第３に、ＭＯＳトランジスタが実装される第１の導電パターンの裏面に形成される４つの第１の外部電極は、ＭＯＳトランジスタよりも大きく且つ同一の形状に形成される。従って、混成集積回路装置の実装基板への固着強度を向上させることができることから、使用状況下に於いて、外部電極が破損するのを防止することができる。
【図面の簡単な説明】
【図１】 本発明の混成集積回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図２】 本発明の混成集積回路装置に内蔵されるＨブリッジ回路を説明する回路図である。
【図３】 本発明の混成集積回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
【図４】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図５】 本発明の混成集積回路装置の製造方法を説明する断面図である。
【図６】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。
【図７】 本発明の混成集積回路装置の製造方法を説明する平面図（Ａ）、断面図（Ｂ）である。
【図８】 本発明の混成集積回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）断面図である。
【図９】 本発明の混成集積回路装置の製造方法を説明する平面図である。
【図１０】 従来の回路装置を説明する断面図である。
【図１１】 従来の回路装置を説明する回路図である。
【図１２】 従来の回路装置を説明する斜視図である。
Claims (5)
- ４個のトランジスタを備え、前記トランジスタの接続点間より出力を取り出すＨブリッジ回路が内蔵された回路装置に於いて、
前記トランジスタと電気的に接続される導電パターンと、前記導電パターンの下面が露出した状態で前記導電パターンおよび前記トランジスタを被覆する絶縁性樹脂とを有し、
前記導電パターンは、前記トランジスタの第１主電極が上面に固着された第１の導電パターンと、前記第１の導電パターンどうしの間に設けられて、前記トランジスタの第２主電極または制御電極と接続された第２の導電パターンとを含み、
４個の前記トランジスタの各々は、平面的に四角形形状の前記回路装置の４隅に配置され、
前記トランジスタの下方の領域の前記第１の導電パターンから、前記Ｈブリッジ回路の出力を取り出すことを特徴とする回路装置。 - 前記トランジスタは、ＭＯＳトランジスタまたはバイポーラトランジスタのいずれかであることを特徴とする請求項１記載の回路装置。
- 前記トランジスタが固着された領域の前記第１の導電パターンの下面に、外部電極を設けることを特徴とする請求項１記載の回路装置。
- 前記外部電極のサイズは、前記トランジスタよりも大きく形成されることを特徴とする請求項１記載の回路装置。
- 前記導電パターンの下面には外部電極が設けられ、
前記トランジスタの前記第１主電極または前記第２主電極と接続される外部電極は四角形状に形成され、前記トランジスタの制御電極と接続される外部電極は円形状に形成されることを特徴とする請求項１記載の回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151494A JP4014449B2 (ja) | 2002-05-24 | 2002-05-24 | 回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151494A JP4014449B2 (ja) | 2002-05-24 | 2002-05-24 | 回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347458A JP2003347458A (ja) | 2003-12-05 |
| JP4014449B2 true JP4014449B2 (ja) | 2007-11-28 |
Family
ID=29769078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002151494A Expired - Lifetime JP4014449B2 (ja) | 2002-05-24 | 2002-05-24 | 回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4014449B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123568A (ja) * | 2005-10-28 | 2007-05-17 | Renesas Technology Corp | 半導体装置の製造方法 |
-
2002
- 2002-05-24 JP JP2002151494A patent/JP4014449B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003347458A (ja) | 2003-12-05 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
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