JP4013828B2 - 無線送信回路 - Google Patents
無線送信回路 Download PDFInfo
- Publication number
- JP4013828B2 JP4013828B2 JP2003149912A JP2003149912A JP4013828B2 JP 4013828 B2 JP4013828 B2 JP 4013828B2 JP 2003149912 A JP2003149912 A JP 2003149912A JP 2003149912 A JP2003149912 A JP 2003149912A JP 4013828 B2 JP4013828 B2 JP 4013828B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cmos inverter
- slew rate
- wireless transmission
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Transmitters (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の属する技術分野】
本発明は、UWBの無線方式に対応した無線送信回路に関する。
【0002】
【従来の技術】
UWB(Ultra Wide Band)とは、超広帯域無線を意味し、中心周波数の25%以上、または、1.5GHz以上の帯域幅を占有する無線伝送方式であって、超広帯域の短パルス(インパルス;幅が通常1ns以下)を用いて通信する無線方式である。従来の無線とUWBとの決定的な違いは、搬送波の有無である。従来の無線では、搬送波と呼ばれる所定の周波数の正弦波を様々な方法で変調し、データを送信している。しかし、UWBではその搬送波を使わず、超広帯域の短パルスを用いている。図24(a)は実際の携帯電話で多く使用されているPKS(Phase-Shift-Keying)無線信号を簡略化して示したものであり、(b)はUWBの無線信号を示している。両者共に位相を反転させることにより「0」、「1」の識別を行っている。
【0003】
図25は、従来のUWBの無線送信回路に用いられるアンテナドライバ回路を示した回路図である。従来のアンテナドライバ回路は、PMOS(P-chanel-Metal-Oxide-Semiconductor)トランジスタP100(以下P100と略す)及びNMOS(N-chanel-Metal-Oxide-Semiconductor)トランジスタN100(以下、N100と略す)はドレイン及びゲート同士が接続されたCMOSインバータ100であり、PMOSトランジスタP200(以下、P200と略す)及びNMOSトランジスタN200(以下N200と略す)もドレイン及びゲート同士が接続されたインバータ200であり、両インバータはLCRアンテナ300を介して接続されている。すなわち、アンテナドライバ回路は、Hブリッジ構造を有している。そして、パルス電流がLCRアンテナ300を流れると電波が放射される。
【0004】
図26は、従来のアンテナドライバ回路のタイミングチャートを示しており、上段に示す表は、P100、P200、N100及びN200のON/OFFのタイミングを示し、中段のグラフはLCRアンテナに流れる電流(アンテナ電流)Iantを示し、下段のグラフはLCRアンテナ300から送信される電波を示している。図26に示すように、P100及びP200がON、N1及びN200がOFFの状態では、LCRアンテナ300にはIantは流れない。P100及びN200がON、P200及びN100がOFFの時、Iantは正の値を示す。そして、Iantの立ち上がり時に、LCRアンテナ300から正の短パルスが放射される。次に、N100及びN200がONし、P100及びP200がOFFするとIantは流れなくなる。そして、Iantの立下り時に、LCRアンテナ300から負の短パルスが放射される。次にP200及びN100がONし、P100及びN200がOFFするとIantは負の値を示す。この時、Iantは、0から負に変化するため、負の短パルスがLCRアンテナ300より放射される。さらに、P100及びP200がONし、N100及びN200がOFFすると、Iantは0となり、Iantの立下り時にIantは負から0に変化するため、LCRアンテナ300からは、正の短パルスが放射される。
【0005】
これらの正及び負の短パルスの組み合わせにより、「1」及び「0」が表される。すなわち、正の短パルスの次に負の短パルスが放射されたときは、送信データは「1」を表し、負の短パルスの次に正の短パルスが放射されたときは送信データは「0」を表す。このように、短パルスの位相を反転することにより、「1」及び「0」のデータが表現される。なお、実際の通信に使用される短パルスの幅は、300〜500ps程度である。その他、ウルトラワイドバンドに関連する技術として以下に示す特許文献1〜5が公開されている。
【0006】
【特許文献1】
特開2000−307303号公報
【特許文献2】
特開2000−335252号公報
【特許文献3】
特開2000−37638号公報
【特許文献4】
特開2003−37639号公報
【特許文献5】
米国特許5748891号公報
【0007】
【発明が解決しようとする課題】
しかしながら、図25に示す従来のアンテナドライバ回路は、図26に示すように、正の短パルスから負の短パルスに切り替わる期間及び負の短パルスから正の短パルスに切り替わる期間中、LCRアンテナ300に電流が流れているため、消費電力が大きくなるという問題があった。
【0008】
本発明の目的は、上記課題を解決するためになされたものであり、電力消費量を低減することができるUWB送信装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る無線送信回路は、アンテナ部と、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナ部に駆動電流を供給する駆動手段とを備えるUWBの無線送信回路であって、前記アンテナ部は、コイルから構成され、前記駆動手段は、前記コイルの両端側に接続された2個のインバータから構成され、前記インバータと前記コイルとをコンデンサを介して接続し、前記インバータはCMOSインバータであり、前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする(請求項1)。
【0010】
この構成によれば、駆動手段とコイルとの間にコンデンサを接続したため、アンテナ部に供給される駆動電流は直流成分がカットされることとなり、消費電力を低減することができる。また、この構成によれば、インバータをCMOSインバータで構成したため、on/off切替え時以外は電力が消費されず、消費電力をさらに低減することができる。また、この構成によれば、スルーレートコントロール手段によって、パルス信号のスルーレートが調整されるため、アンテナ部に供給される駆動電流のインパルス幅を所望する大きさ(例えば、一定の幅)に制御することができる。
【0011】
また、本発明に係る別の無線送信回路は、アンテナ部と、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナ部に駆動信号を出力する駆動手段とを備えるUWBの無線送信回路であって、前記アンテナ部は、ダイポールアンテナで構成され、前記駆動手段は、前記ダイポールアンテナの両端側に接続された2個のインバータから構成され、前記インバータはCMOSインバータであり、前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする。
【0012】
この構成によれば、アンテナ部をダイポールアンテナで構成したため、ダイポールアンテナによって、インバータから供給される駆動電流は、直流成分がカットされ、消費電力の低減を図ることができる。また、この構成によれば、インバータをCMOSインバータで構成したため、on/off切替え時以外は電力が消費されず、消費電力をさらに低減することができる。また、この構成によれば、スルーレートコントロール手段によって、パルス信号のスルーレートが調整されるため、アンテナ部に供給される駆動電流のインパルス幅を所望する大きさ(例えば、一定の幅)に制御することができる。
【0016】
また、前記スルーレートコントロール手段は、前記CMOSインバータのゲート端子に接続された遅延回路からなり、前記制御手段は、前記遅延回路の遅延時間が一定となるように当該遅延回路を制御することが好ましい(請求項3)。この構成によれば、遅延回路は、遅延時間が一定となるように制御されるため、パルス信号のスルーレートが一定の大きさとなり、アンテナ部に供給される駆動電流のインパルス幅を一定の大きさにすることができる。
【0017】
また、前記スルーレートコントロール手段は、前記CMOSインバータのゲート容量を充電又は放電するゲート容量充放電手段からなることが好ましい(請求項4)。この構成によれば、CMOSインバータのゲート容量を充電したり放電したりすることが可能となり、パルス信号のスルーレートを調整することができる。
【0018】
また、前記ゲート容量充放電手段は、ゲート同士が接続された2個のPMOSからなる第1のカレントミラー回路と、ゲート同士が接続された2個のNMOSからなる第2のカレントミラー回路とから構成され、前記第1のカレントミラー回路は、一方のPMOSが前記CMOSインバータのゲートに接続され、他方のPMOSのソースに第1の可変電流源が接続され、前記第2のカレントミラー回路は、一方のNMOSが前記CMOSインバータのゲートに接続され、他方のNMOSのソースに第2の可変電流源が接続されていることが好ましい(請求項5)。この構成によれば、電流の大きさが調整可能な第1及び第2のカレントミラー回路からの電流をCMOSインバータに導き、ゲート容量を充放電させることにより、パルス信号のスルーレートを調整することができる。
【0019】
また、前記ゲート容量充放電手段は、ゲートにバッファが接続された少なくとも1つのPMOSと、ゲートにバッファが接続された少なくとも1つのNMOSとを備え、前記PMOSのドレイン及び前記NMOSのドレインを、前記CMOSインバータのゲートに接続したことが好ましい(請求項6)。
【0020】
この構成によれば、CMOSインバータのゲートにドレインが接続されたPMOS及びNMOSを適宜ON/OFFさせて、CMOSインバータのゲートへ供給する電流の大きさを調節し、CMOSインバータのゲート容量への電荷の蓄積時間を調節することが可能となり、パルス信号のスルーレートを所望する大きさに調節することができる。
【0021】
また、前記ゲート容量充放電手段は、ゲートにバッファが接続された複数のPMOSと、ゲートにバッファが接続された複数のNMOSから構成され、前記複数のPMOSの各サイズを2nの比で形成するとともに、前記複数のNMOSの各サイズを2nの比で形成することが好ましい(請求項7)。
【0022】
この構成によれば、CMOSインバータのゲートに供給する電流の大きさを細かく調節することができ(2nビットの分解能で調整することができ)、パルス信号のスルーレートをより細かく調節することができる。
【0023】
また、前記ゲート容量充放電手段は、ゲート同士が接続され、ドレインが前記CMOSインバータのゲートに接続され、ドレイン及びソース間が並列接続された複数のPMOSを1単位とした少なくとも1つのアレー回路と、ゲート同士が接続され、ドレインが前記CMOSインバータのゲートに接続され、ドレイン及びソース間が並列接続された複数のNMOSを1単位とした少なくとも1つのアレー回路とをさらに含むことが好ましい(請求項8)。
【0024】
この構成によれば、CMOSインバータのゲートに供給する電流は、アレー回路によって大まかな大きさが調整される。
【0025】
また、前記制御手段は、前記パルス信号のスルーレートが所望の値となるように、前記ゲート容量充放電手段を構成する前記複数のPMOS及びNMOSの中からONするPMOS及びNMOSを選択することが好ましい(請求項9)。
【0026】
この構成によれば、ONするPMOS及びNMOSの個数を選択することにより、CMOSインバータのゲートに供給する電流値が決定され、パルス信号のスルーレートを調節することができる。
【0027】
また、前記ゲート容量充放電手段に含まれる少なくとも1つのNMOSのゲートに接続されたバッファは、可変式の電源部を備えることが好ましい(請求項10)。
【0028】
この構成によれば、バッファに供給される電源電圧を調節することにより、CMOSインバータのゲートに供給される電流値が調節され、パルス信号のスルーレートを調節することができる。
【0029】
また、前記ゲート容量充放電手段は、少なくとも1つのPMOSのバルク電圧を調節するバルク電圧調節手段を備えることが好ましい(請求項11)。
【0030】
この構成によれば、PMOSのバルク電圧を調節することにより、CMOSインバータのゲートに供給される電流値が調節され、パルス信号のスルーレートを調節することができる。
【0031】
また、前記ゲート容量調整手段は、少なくとも1つのNMOSのソース電圧を調節するソース電圧調整手段を備えることが好ましい(請求項12)。
【0032】
この構成によれば、NMOSのソース電圧を調節することにより、CMOSインバータのゲートに供給される電流値が調節され、パルス信号のスルーレートを調節することができる。
【0033】
また、前記制御手段は、前記ゲート容量充放電手段を構成する前記PMOSをON及びOFFするタイミングと前記NMOSをON及びOFFするタイミングとをずらすことが好ましい(請求項13)。
【0034】
この構成によれば、PMOS及びNMOSは同時のON及びOFFされないため、突入電流が防止され、消費電力の低減を図ることができる。
【0035】
また、前記CMOSインバータのゲートと前記ゲート容量充放電手段との間に接続された第1の電流源をさらに備え、前記制御手段は、前記ゲート容量充放電手段を構成するPMOSがONするときに、前記CMOSインバータのゲートの電圧を低下させ、前記ゲート容量充放電手段を構成するNMOSがONするときに、前記CMOSインバータのゲートの電圧が増大するように前記第1の電流源を制御することが好ましい(請求項14)。
【0036】
この構成によれば、PMOSがONし、CMOSインバータのゲートがLowとなったとき、当該ゲートの電圧を増大させるように第1の電流源が駆動され、CMOSインバータのゲートに供給される電流値が低下されるため、CMOSインバータから出力されるパルス信号の立ち下がり時間を遅くすることができる。また、NMOSがONし、CMOSインバータのゲートがHighになったとき、当該ゲートの電圧を低下させるように第1の電流源が駆動され、CMOSインバータのゲートに供給される電流値が低下されるため、CMOSインバータから出力されるパルス信号の立ち上がり時間を遅くすることができる。
【0037】
また、前記制御手段は、前記アンテナ部が駆動されているときのみ、前記第1の電流源を駆動させることが好ましい(請求項15)。この構成によれば、第1の電流源は、アンテナ部が駆動されているときのみ駆動されるため、消費電力の低減を図ることができる。
【0038】
また、前記制御手段は、前記CMOSインバータの出力端のパルス信号を立ち上げる時に、前記ゲート容量充放電手段を構成する少なくとも1つのPMOSをONし、前記CMOSインバータの出力端のパルス信号を立ち下げる時に、前記ゲート容量充放電手段を構成する少なくとも1つのNMOSをONすることが好ましい(請求項16)。
【0039】
この構成によれば、パルス信号の立ち上げ時にNMOSをONすると、CMOSインバータのゲートに供給される電流値が減少するため、立ち上げ時のスルーレートを遅くすることができる。同様に、パルス信号の立ち下げ時にPMOSをONすると、CMOSインバータのゲートに供給される電流値が減少するため、立ち下げ時のスルーレートを遅くすることができる。
【0040】
また、前記CMOSインバータの出力端に接続された第2の電流源をさらに備え、前記制御手段は、前記CMOSインバータの出力端のパルス信号が立ち上がる時に、当該出力端の電圧が低下するように前記第2の電流源を制御し、前記CMOSインバータの出力端のパルス信号が立ち下がる時に、当該出力端の電圧が増大するように前記第2の電流源を制御することが好ましい(請求項17)。
【0041】
この構成によれば、CMOSインバータの出力端のパルス信号の立ち下げ時に、この出力端の電圧を低下させるように第2の電流源が動作するため、CMOSインバータの出力端に電流が流れ込み、スルーレートを遅くすることができる。
【0042】
また、前記第1の電流源は、ともにドレインが前記CMOSインバータのゲートに接続されたPMOS及びNMOSからなり、前記第2の電流源は、ともにドレインが前記CMOSインバータのゲートに接続されたPMOS及びNMOSからなり、前記制御手段は、前記スルーレートコントロール手段のPMOS、前記第1の電流源のNMOS及び前記第2の電流源のPMOSを同一の制御信号で制御するとともに、前記スルーレートコントロール手段のNMOS、前記第1の電流源のPMOS及び前記第2の電流源のNMOSを同一の制御信号で制御することが好ましい(請求項18)。
【0043】
この構成によれば、上記複数の回路が同じタイミングで動作されるため、回路の簡略化を図ることができる。
【0044】
また、前記制御手段は、前記CMOSインバータの出力端のパルス信号の立上がり時のスルーレートと立下り時のスルーレートとが異なる大きさとなるように前記スルーレート回路を構成するPMOS及びNMOSを動作させることが好ましい(請求項19)。
【0045】
この構成によれば、例えば、パルス信号のスルーレートを遅くすると、アンテナ部に流れるインパルス電流は小さくなり、放射される電波のパワーが小さくなるため、受信側でこの電波を破棄させることができる。これにより一つのインパルスで1つのデータを送信することができる。詳しくは実施の形態で後述する。
【0046】
また、前記制御手段は、前記アンテナ部の一方端に接続されたCMOSインバータが出力するパルス信号と、前記アンテナ部の他端に接続されたCMOSインバータが出力するパルス信号とが逆相となるように両CMOSインバータを制御することが好ましい(請求項20)。この構成によれば、アンテナ電流を大きくすることができる。
【0047】
また、前記制御手段は、前記CMOSインバータの出力端のパルス信号の立上がり時のスルーレートと立下り時のスルーレートとをそれぞれ調節可能であることが好ましい(請求項21)。この構成によれば、アンテナ電流の値を調節することが可能となり、AM変調方式のデータの送信が可能となる。
【0048】
また、前記制御部は、送信パケットのヘッダ部及びデータ部の少なくとも一方に含まれる所定のデータを送信するときに、両CMOSインバータが出力するパルス信号が逆相となるように両CMOSインバータを制御することが好ましい(請求項22)。
【0049】
この構成によれば、送信パケットのヘッダ部又はデータ部に含まれる所定のビットのデータを送信するときの電波のパワーを大きくし、このビットを受信側との同期用のビットとして用いることにより、通信精度の向上が図られる。なお、所定のビットは、複数であってもよい。この場合、複数のビットを一定の間隔でとってもよいし、任意の間隔でとってもよい。
【0050】
また、本発明に係る別の無線送信回路は、UWBの無線送信回路であって、モノポールアンテナと、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記モノポールアンテナに駆動信号を出力する駆動手段とを備え、前記駆動手段は、CMOSインバータであり、前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする(請求項23)。
【0051】
この構成によれば、モノポールアンテナを用いたため、モノポールアンテナに供給される駆動電流は直流成分がカットされ、消費電力を低減することができる。また、この構成によれば、インバータをCMOSインバータで構成したため、on/off切替え時以外は電力が消費されず、消費電力をさらに低減することができる。また、この構成によれば、スルーレートコントロール手段によって、パルス信号のスルーレートが調整されるため、アンテナ部に供給される駆動電流のインパルス幅を所望する大きさ(例えば、一定の幅)に制御することができる。
【0052】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る無線送信回路の全体構成を示すブロック図である。第1の実施形態に係る無線送信回路は、制御ロジック回路11、水晶振動子12、発振回路13、PLL(PahseLockLoop)回路14、パルス発生回路15、アンテナドライバ回路16及びアンテナ部17を備えている。制御ロジック回路11は、水晶振動子12、発振回路13、PLL回路14、パルス発生回路15及びアンテナドライバ回路16を制御する。
【0053】
発振回路13及び水晶振動子12は、正弦波信号を生成する。PLL回路14は、発振回路13からの正弦波信号の周波数等を安定化させる。パルス発生回路15は、PLL回路14から出力された正弦波信号に基づいて、パルス電圧(パルス信号)を生成する。アンテナドライバ回路16は、パルス発生回路15が出力するパルス信号に基づいて、アンテナ部17を駆動させる。
【0054】
図2は、アンテナドライバ回路16及びアンテナ部17の詳細な構成を示した回路図である。アンテナドライバ回路16は、2個のCMOSインバータ161,162から構成されている。CMOSインバータ161の出力端は、コンデンサC1を介してアンテナ部17の一端と接続されている。CMOSインバータ162の出力端は、コンデンサC2を介してアンテナ部17の他端と接続されている。
【0055】
CMOSインバータ161は、PMOSトランジスタP1(以下、「P1と略す」とNMOSトランジスタN1(以下、「N1」略す)とから構成されている。P1はソースが電源部VDDに接続されている。N1はソースが接地されている。P1及びN1は、ドレイン同士が接続されて出力端とされ、ゲート同士が接続されて入力端とされている。CMOSインバータ162は、PMOSトランジスタP2(以下、「P2」と略す)及びNMOSトランジスタN2(以下、「N2」と略す)とから構成されている。CMOSインバータ162は、CMOSインバータ161と同一構成であるため説明を省略する。
【0056】
図3は、図2の回路のタイミングチャートを示しており、(a)はCMOSインバータ161の出力端の電圧V1を、(b)はCMOSインバータ162の出力端の電圧V2を、(c)はアンテナ部17を流れるアンテナ電流(駆動電流)Iantを、(d)はアンテナ部17から出力される電波をそれぞれ示している。なお、(c)において、コンデンサC1からコンデンサC2へ電流が流れる向きを正としている。
【0057】
まず、CMOSインバータ161は、パルス発生回路15からのパルス電圧の立ち下がりを受けると、P1がON、N1がOFFとなり、電圧V1は所定のスルーレートで立ち上がる(期間T1)。このとき、アンテナ部17には、コンデンサC1及びC2の作用によって、直流成分がカットされた正のインパルス電流が流れる。これにより、アンテナ部17からは、正のインパルスの電波が放射される。続いて、CMOSインバータ161は、パルス発生回路15からのパルス電圧の立下りを受けると、P1がOFF、N1がONとなり、電圧V1は所定のスルーレートで立ち下がる(期間T2)。このとき、アンテナ部17には、立ち上がり時と同様にして、負のインパルス電流が流れる。これにより、アンテナ部17からは、負のインパルスの電波が放射される。
【0058】
本実施形態では、「1」のデータを送信する場合、正のインパルスの電波を放射した後、負のインパルスの電波を放射する。また、「0」のデータを送信する場合、負のインパルスの電波を放射した後、正のインパルスの電波を放射する。
【0059】
同様にして、CMOSインバータ162は、パルス発生回路15からパルス電圧の立ち上がりを受けると(期間T3)、アンテナ部17には負のインパルス電流が流れ、パルス発生回路15からパルス電圧の立下りを受けると(期間T4)、アンテナ部17には正のインパルス電流が流れ、それぞれ負及び正のインパルスの電波が放射される。
【0060】
このように、第1の実施形態の無線送信回路によれば、CMOSインバータ161及び162は、コンデンサC1及びC2を介してアンテナ部17と接続されているため、アンテナ部17には直流成分がカットされたアンテナ電流(インパルス電流)が流れる結果、消費電力の低減を図ることができる。
【0061】
(第2の実施形態)
図4は、第2の実施形態に係る無線送信回路の一部を示した回路図である。なお、第2の実施形態において、第1の実施形態と同一のものは、同一の番号を付し説明を省略する。また、以下に示す他の実施形態においても、特に断りがない場合は、同一の符号を付したものは同一のものとして説明は省略する。第2の実施形態の無線送信回路は、アンテナ部17としてダイポールアンテナ171を用いている。ダイポールアンテナ171は、ポール171a及び171bから構成され、ポール171aはCMOSインバータ161の出力端に接続され、ポール171bはCMOSインバータ162の出力端に接続されている。ダイポールアンテナ171は、コンデンサとしての作用を有するため、第1の実施形態のように、コンデンサC1及びC2を用いなくとも、アンテナ部17に流れる電流の直流成分は、カットされる。
【0062】
図5は、図4の回路のタイミングチャートを示しており、(a)はCMOSインバータ161の出力端の電圧V1を、(b)はCMOSインバータ162の出力端の電圧V2を、(c)はポール171aを流れる電流(Iant1)を、(d)はポール171bを流れる電流(Iant2)を、(e)はアンテナ部17から放射される電波をそれぞれ示している。
【0063】
電圧V1が立ち上がると、ポール171aには正のインパルス電流が流れ、正のインパルスの電波が放射される(期間T1)。続いて、電圧V1が立ち下がると、ポール171aには負のインパルス電流が流れ、負のインパルスの電波が放射される(期間T2)。これにより、「1」のデータが送信される。電圧V2が立ち上がると、ポール171bには、負のインパルス電流が流れ、負のインパルスの電波が放射される(期間T3)。続いて、電圧V2が立ち下がると、ポール171bには、正のインパルス電流が流れ、正のインパルスの電波が放射される(期間T4)。これにより、「0」のデータが送信される。
【0064】
このように、第2の実施形態に係る無線送信回路によれば、ダイポールアンテナ171を用いたため、アンテナ電流は、直流成分がカットされる結果、消費電力の低減を図ることができる。
【0065】
(第3の実施形態)
図6は、第3の実施形態に係る無線送信回路の一部を示した回路図である。第3の実施形態の無線送信回路は、図2に示す第1の実施形態の無線送信回路の構成において、CMOSインバータの入力端(ゲート)にスルーレートコントロール回路20を接続したものである。スルーレートコントロール回路20は、制御ロジック回路11の制御に基づいて、パルス発生回路15から出力されたパルス信号の立ち上がり及び立下り時のスルーレートを調節し、アンテナ部17に流れるインパルス電流の幅を変化させる。スルーレート回路20の構成については後述する。
【0066】
図7は、図6の回路のタイミングチャートを示しており、(a)はCMOSインバータ161のゲートの電圧Vinを、(b)は電圧V1を、(c)はアンテナ電流(Iant)を示している。例えば、電圧Vinが(a)で示す実線のように立ち上がると、電圧V1は(b)で示す実線のように立ち下がる。ここで、スルーレートコントロール回路20によって電圧Vinの立ち上がりのスルーレートを(a)で示す破線のように遅くすると、それに応じて電圧V1の立下りのスルーレートは(b)に示す破線のように遅くなる。その結果、負のインパルス電流は(c)の破線で示すようにインパルス幅が大きくなる。Vinの立下りのスルーレートも立ち上がり時と同様にして遅くすると、(c)の破線に示すように、正のインパルス電流のインパルス幅は大きくなる。
【0067】
このように、第3の実施形態に係る無線送信回路によれば、Vinの立ち上がり及び立下りのスルーレートを調節することにより、インパルス電流のインパルス幅を調節することができる。これにより好適なインパルス幅を有する電波を放射することが可能となり、通信精度の向上を図ることができる。
【0068】
(第4の実施形態)
図8は、第4の実施形態の無線送信回路の一部を示した回路図である。第4の無線送信回路は、図6に示す第3の実施形態の無線送信回路のスルーレートコントロール回路20及び制御ロジック回路11を、図8のように構成したものである。
【0069】
スルーレートコントロール回路20は、遅延回路DL2から構成されている。制御ロジック回路11は、遅延回路DL1、位相検出器PD、チャージポンプCPを含むPLL又はDLLから構成されている。遅延回路DL1及びDL2は、それぞれ同一の遅延時間が設定されている。また、遅延回路DL1及びDL2は、例えば1又は複数のバッファから構成されている。ここで、制御ロジック回路11は、遅延回路DL1の遅延時間と遅延回路DL2の遅延時間とが一致するように遅延回路DL2を制御する。これにより、温度特性、電圧特性等のばらつきに依存することなく常に一定のスルーレートを有するパルス電圧を出力することができ、アンテナ部17を流れるインパルス電流のパルス幅を常に一定にすることができる。
【0070】
(第5の実施形態)
図9は、第5の実施形態に係る無線送信回路の一部を示した回路図である。第5の実施形態の無線送信回路は、図6に示す第3の実施形態のスルーレートコントロール回路20をカレントミラー回路で構成したものである。スルーレートコントロール回路20は、ゲート同士が接続されたPMOSトランジスタP3及びP4(以下、「P3」及び「P4」と略す)と、ゲート同士が接続されたNMOSトランジスタN3及びN4(以下、「N3」、「N4」と略す)とを備えている。P3及びP4のソースには電源部VDDが接続されている。N3及びN4のソースは接地されている。P3及びN3のドレインは、CMOSインバータ161のゲートに接続されている。P4のソースは、可変電流源VS1を介して接地されている。P4のドレイン及びゲート間は接続されている。N4のドレインは、可変電流源VS2を介して電源部VDDに接続されている。N4のドレイン及びゲート間は接続されている。
【0071】
つまり、P3及びP4でカレントミラー回路が構成されるとともに、N3及びN4でカレントミラー回路が構成されている。したがって、P3及びP4がONすると、可変電流源VS1の電流と同一の電流がP3のソースドレイン間に流れ、N3及びN4がONされると、可変電流源VS2の電流と同一の電流がN3のドレイン及びソース間に流れる。可変電流源VS1及びVS2は、それぞれ制御ロジック回路11から出力される制御電圧VCのレベルに応じた電流I1、I2を出力する。なお、P1及びN1のソース及びゲート間における点線で結線されたコンデンサC3及びC4は、それぞれP1及びN1のゲート容量を示している。
【0072】
制御ロジック回路11からの制御信号によって、P3及びP4がON、N3及びN4がOFFされると、P3のソース及びドレイン間にI1が流れる。このI1は、CMOSインバータ161のゲートへ流れ、コンデンサC3及びC4を充電するため、電圧V1の立下り時のスルーレートを速くする。なお、スルーレートとはパルス電圧が立ち上がる又は立ち下がる際の速度をいい、スルーレートが速い場合、パルス電圧の立ち上がり又は立ち下がりは短時間となる。続いて、制御ロジック回路11からの制御信号によって、N3及びN4がON、P3及びP4がOFFされると、N3のドレイン及びソース間に電流I2が流れ、コンデンサC3及びC4を充電するため、電圧V1の立ち上がり時のスルーレートを速くする。
【0073】
このように、第5の実施形態の無線送信回路によれば、制御電圧VCによって、I1及びI2の大きさを調節することにより、電圧V1の立ち上がり及び立下り時のスルーレートを調節することができる。
【0074】
(第6の実施形態)
図10は、第6の実施形態の無線送信回路の一部の構成を示した回路図である。第6の実施形態の無線送信回路は、図6に示すスルーレートコントロール回路20を図10のように構成したものである。このスルーレートコントロール回路20は、n個のPMOSトランジスタSWP1(SWP)〜SWPn(SWP)及びn個のNMOSトランジスタSWN1(SWN)〜SWNn(SWN)から構成されている。以下、PMOSトランジスタSWP1〜SWPnを「SWP1」〜「SWPn」若しくは「SWP」と略して表し、NMOSトランジスタSWN1〜SWN10を「SWN1」〜「SWNn」若しくは「SWN」と略して表す。各SWPは、ドレインがCMOSインバータ161のゲートに接続され、ソースが電源部VDDに接続され、ゲートがバッファBFに接続されている。各SWNは、ドレインがCMOSインバータ161のゲートに接続され、ソースが接地され、ゲートがバッファBFに接続されている。各バッファBFは制御ロジック回路11及びパルス発生回路15と接続されている。各バッファBFは、例えばスリーステートバッファから構成され、制御ロジック回路11からの制御信号によって、スルーレートコントロール回路20にSWP(又はSWN)を電気的に含ませたり切り離したりする。
【0075】
電圧V1の立ち下げ時において、SWP1〜SWPnがONされると(このとき、SWN1〜SWNnはOFF)、SWP1〜SWPnのソース及びドレイン間には、それぞれ電流I11〜I1nが流れる。これらの電流I11〜I1nは、コンデンサC3及びC4を充電させ、電圧V1の立ち下げ時のスルーレートを速くする。
【0076】
一方、電圧V1の立ち上げ時において、SWN1〜SWNnがONされると(このときSWP1〜SWPnはOFF)、電圧V1は立ち上げられ、SWN1〜SWNnのソース及びドレイン間には、それぞれ電流I21〜I2nが流れる。これらの電流I21〜I2nは、コンデンサC3及びC4を充電させ、電圧V1の立ち上げ時のスルーレートを速くする。
【0077】
このように、第6の実施形態では、スルーレートコントロール回路20が複数のSWP及びSWNで構成されているため、CMOSインバータ161のゲートに供給される電流は、立ち上げ時及び立ち下げ時のそれぞれにおいて、I11+I12+・・・+I1n又はI21+I22+・・・+I2n、となって大きくなる。その結果、コンデンサC3及びC4は速やかに充電され、電圧V1のスルーレートを速くすることができる。
【0078】
なお、第6の実施形態では、ONするSWP及びSWNを選択して、CMOSインバータ161に供給される電流を調整してもよい。選択は、制御ロジック回路11がバッファBFに制御信号を出力することにより行う。これにより、CMOSインバータ161へ供給される電流の大きさが調節され、電圧V1のスルーレートを調節することができる。
【0079】
電流I11〜I1nは、電圧V1の立ち下げ時のスルーレートを速くするように作用しているが、ここで、SWNのいずれかをONすると、電流I21〜I2nのいずれかが流れ、この電流I21〜I2nは、コンデンサC3及びC4の電荷を引き抜くように作用するため、立ち下げ時のスルーレートは遅くなる。同様に、電圧V1の立ち上げ時においても、いずれかのSWPをONさせると、スルーレートを遅くすることができる。したがって、第6の実施形態では、電圧V1の立ち下げ時(立ち下げ時)に、いずれかのSWNを(SWP)ONさせて、スルーレートが遅くなるように調節してもよい。
【0080】
(第7の実施形態)
第7の実施形態は、図10に示すスルーレートコントロール回路20を構成するSWP1〜SWPnのサイズ及びSWN1〜SWNnのサイズをそれぞれ異なるサイズにしたものである。
【0081】
MOSトランジスタのソース及びドレイン間の電流(ドレイン電流)の大きさは、ソース端子とドレイン端子との距離をL、MOSトランジスタの幅をWとすると、W/Lに比例する。そのため、W/Lのサイズを変えれば、ドレイン電流の大きさを変えることができる。
【0082】
そこで、第7の実施形態では、SWP1のW/Lのサイズを1、SWN1のW/Lのサイズを1としたときの、各SWP及び各SWNのW/Lのサイズを、SWP1:SWP2:・・・:SWPn=1:2:・・・:2n、SWN1:SWN2:・・・SWNn=1:2:・・・:2nと設定する。これにより、電流I11、I12、・・・、I1nの大きさは、それぞれ、I11、2・I11、4・I11、・・・、2n・I11となり、電流I21、I22、・・・、I2nの大きさは、それぞれ、I21、2・I21、4・I21、2n・I21となる。そして、ONするSWP及びSWNを選択することにより、CMOSインバータ161のゲートに供給する電流値を一定の割合ではなく、非線形的な割合で変更することができ、その結果、電圧V1のスルーレートを細かく変更することができる。
【0083】
ゲート電流が小さな場合、スルーレートはゲート電流の増加に伴ってほぼ一定の割合で増加していくが、ゲート電流が大きくなると一定の割合で増加しない。詳細には、ゲート電流の増大に伴って、スルーレート増加する割合は緩やかになる。したがって、ゲート電流が大きな領域においては、ゲート電流を一定の割合で増加させると、所望のスルーレートを得ることができないおそれがある。このような場合、第7の実施形態が有効となる。
【0084】
なお、SWP及びSWNの選択は、制御ロジック回路11が、バッファBFに制御信号を出力することで行う。
【0085】
また、第7の実施形態も、第6の実施形態同様、電圧V1の立ち下げ時(立ち上げ時)において、いずれかのSWN(SWP)をONすることで、立ち下げ時(立ち上げ時)のスルーレートが遅くなるように調節してもよい。
【0086】
(第8の実施形態)
図11は、第8の実施形態に係る無線送信回路の一部を示した回路図である。第8の実施形態の無線送信回路は、図9に示すスルーレートコントロール回路20に1又は複数のアレー回路21を含ませたものである。なお、図11は、図9に示すSWP側の回路構成を省略して示しており、SPW側にもアレー回路21が含まれている。アレー回路21は、複数、例えば4個のNMOSトランジスタSW1(SW)〜SW4(SW)が従属接続されることによって構成されている。各SWは、ゲートが1個のバッファBFを介してパルス発生回路15(図略)に接続され、ドレインがCMOSインバータ161のゲートに接続され、ソースが接地されている。
【0087】
制御ロジック回路11は、アレー回路21に接続されたバッファBFに制御信号を出力し、アレー回路21をスルーレートコントロール回路20に電気的に含ませる又は切り離すことができる。アレー回路21がスルーレートコントロール回路20に含まれた場合、アレー回路の出力端OPには、SW1〜SW4のそれぞれのドレイン電流のトータルの電流が流れる。したがって、1個のアレー回路21をONするだけで、SWのドレイン電流の4倍の電流(各SWのドレイン電流が同じである場合)をCMOSインバータ161のゲートに供給することができる。これにより、CMOSインバータ161のゲートに供給する電流(ゲート電流)を大まかに調節することができる。そして、ゲート電流の細かな調整は、アレー回路21とは別に接続されたSWNを個別にONすることで行うことができる。このようにスルーレートコントロール回路20にアレー回路21を含ませると、バッファやバッファを制御するための信号線の数を減らすことができる。その結果、制御の簡略化及び回路規模の小型化を図りつつ、ゲート電流を細かく調節することができる。
【0088】
なお、第8の実施形態において、アレー回路21とは別に接続されたSWNは、各素子の特性が同一のものを使用してもよいし、第7の実施形態のように、各素子のW/Lのサイズが2nの比で表されるものを用いてもよい。さらに、アレー回路21を構成するSWも、同一のドレイン電流が流れるものを使用してもよいし、W/Lのサイズが2nで表されるものを用いてもよい。
【0089】
(第9の実施形態)
図12は第9の実施形態に係る無線送信回路の一部を示した回路図である。第9の実施形態の無線送信回路は、図10又は図11に示すスルーレートコントロール回路20のSWNnに接続されたバッファBFを図12に示す回路で構成したものである。このバッファBFは、PMOSトランジスタP5及びP6(以下、「P5」及び「P6」略す)、NMOSトランジスタN5及びN6(以下、「N5」及び「N6」と略す)を備えている。P6及びN6でCMOSインバータが構成されている。P5は、ソースが可変電源部VDDaに接続され、ドレインがP6のソースに接続され、ゲートがインバータB1の入力端に接続されている。N5は、ゲートがインバータB1の出力端に接続され、ドレインがSWNnのゲートに接続されるとともにP6及びN6のドレインに接続されている。さらに、P6及びN6のゲートは、パルス発生回路15(図略)に接続されている。さらに、インバータB1の入力端は制御ロジック回路11(図略)に接続されている。すなわち、第9の実施形態では、可変電源部VDDaの電圧に応じて、SWNnのドレイン抵抗を調節することが可能となり、これにより、電流I2nを調節することが可能となり、CMOSゲート電流を調節することができる。
【0090】
ここで、SWNnのソースの電圧を調節してもよい。これにより、SWNnのドレイン抵抗に印加する電圧が調節され、電流I2nを調節することが可能となる。
【0091】
(第10の実施形態)
図13は、第10の実施形態に係る無線送信回路の一部を示した回路図である。第10の実施形態に係る無線送信回路は、図10又は図11に示すスルーレートコントロール回路20のSWPnのバッファBFを図13に示す回路で構成したものである。このバッファBFは、PMOSトランジスタP7及びP8(以下「P7」、「P8」と略す)、NMOSトランジスタN7及びN8(以下「N7」、「N8」と略す)を備えている。P8及びN8でCMOSインバータが構成されている。P7はゲートがインバータB2の出力端に接続され、ソースが電源部VDDに接続され、ドレインがSWPnのゲートに接続されている。N7はドレインがN8のソースに接続され、ソースが接地され、ゲートがインバータB2の入力端に接続されている。そして、SWPnのバルク電圧(VBluk)は、可変電圧源(図略)に接続されている。
【0092】
バルク電圧を変更すると、PMOSトランジスタのチャネル幅が変化するため、バルク電圧に応じて、SWPnのドレイン電流I1nを変化させることができる。そこで、第10の実施形態では、SWPnのバルク電圧を調節することにより、ゲート電流を調節している。
【0093】
(第11の実施形態)
図14は、第11の実施形態に係る無線送信回路の一部を示した回路図である。第11の実施形態に係る無線送信回路は、図10に示す回路において、さらに第1の電流源41、第2の電流源42及びノンオーバラップ回路30等を付加したものである。
【0094】
第1の電流源41は、CMOSインバータ161及びスルーレートコントロール回路20の間に接続されており、PMOSトランジスタP9及びNMOSトランジスタN9(以下、「P9」、「N9」と略す)を備えている。P9はソースが電源部VDDに接続され、ドレインがCMOSインバータ161のゲートに接続されている。N9はドレインがCMOSインバータ161のゲートに接続され、ソースが接地されている。また、P9及びN9のゲートはそれぞれ電流源制御回路31を介してノンオーバラップ回路30に接続されている。
【0095】
第2の電流源42は、CMOSインバータ161の出力端に接続されており、PMOSトランジスタP10及びNMOSトランジスタN10(以下、「P10」、「N10」と略す)を備えている。P10及N10のゲートは、電流源制御回路32を介してノンオーバラップ回路30と接続されている。P10及びN10のドレインはともに、CMOSインバータ161の出力端に接続されている。
【0096】
ノンオーバラップ回路30は、スルーレートコントロール回路20の各バッファBFとパラレルに接続されており、パルス発生回路15からのパルス電圧に基づいてパルス電圧Vp、Vnを生成する。そして、ノンオーバラップ回路30は、SWP1〜SWPnのゲートに対し、バッファBFを介してパルス電圧Vpを出力し、SWN1〜SWNnのゲートに対し、バッファBFを介してパルス電圧Vnを出力する。
【0097】
図15は、パルス電圧Vp、Vnの波形を示している。図15に示すようにノンオーバラップ回路30は、パルス発生回路15からのパルス電圧のパルス幅を調節することにより、それぞれパルス幅が異なり、かつ、立ち上がり及び立下りのタイミングが異なるパルス電圧Vp、Vnを生成する。本実施形態では、ノンオーバラップ回路30は、パルス電圧Vnの立ち上がりのタイミングをパルス電圧Vpの立ち上がりタイミングよりもΔtだけ遅延させ、パルス電圧Vpの立下りのタイミングをパルス電圧Vnの立下りのタイミングよりもΔtだけ遅延させている。これにより、SWPとSWNとが同時にONしないため、SWPとSWNとの間に大量のドレイン電流が流れることが防止され、突入電流の低減等による、消費電力の低下を図ることができる。
【0098】
次に、第1の電流源41の作用について説明する。図16は、第1の電流源41の作用を説明するための図である。電圧V1の立ち下げ時には、SWPをONすることにより、スルーレートを速くしているが、この時、第1の電流源41のN9をONすると、コンデンサC3及びC4に蓄積された電荷が引き抜かれるため、スルーレートを遅くすることができる。また、同様にして、電圧V1の立ち上げ時には、第1の電流源41のP9をONすることにより、スルーレートを遅くすることができる。すなわち、電圧V1の波形は、図16の破線で示す波形となり、スルーレートが遅くなる。このように第1の電流源41を駆動させることにより、電圧V1のスルーレートを遅らせることが可能となる。なお、P9及びN9をONするタイミングは、電流源制御回路31によって制御されている。
【0099】
ここで、電流源制御回路31は、パルス電圧Vp、Vnの立ち上がり及び立下りタイミングから、アンテナ部17が駆動されるタイミング(インパルス電流が流れるタイミング)を検出し、第1の電流源41を駆動させている。そのため、アンテナ部17が駆動されないときは第1の電流源41が駆動されず、これによっても消費電力の低減が図られている。
【0100】
さらに、この場合、制御ロジック回路11は、スルーレートコントロール回路20のSWPをONする時に、少なくとも1つのSWNをONすることでスルーレートを遅らせる、又は、SWNがONする時に、少なくとも1つのSWPをONすることでスルーレートを遅らせて電圧V1のスルーレートをさらに細かく調節することができる。
【0101】
次に、第2の電流源の作用ついて説明する。図17は、第2の電流源42の作用を説明するための図である。電圧V1の立ち下げ時には、SWPをONすることにより、スルーレートを速くしているが、この時、第2の電流源42のP10をONすると、P10からCMOSインバータ161の出力端側に電流が流れ込み、この電流が電圧V1の立ち下がりを妨げるように作用するため、電圧V1のスルーレートを遅くすることができる。同様に、電圧V1の立ち上げ時に、第2の電流源42のN10をONすると、CMOSインバータ161の出力端からN10に向けて電流が引き出され、この電流が、電圧V1の立ち上げを妨げるように作用するため、電圧V1のスルーレートを遅くすることが可能となる。そして、この場合、電圧V1は、図17の破線で示す波形となる。なお、P10及びN10をONするタイミングは、電流源制御回路32によって制御されている。ここで、電流源制御回路32は、電流源制御回路31と同様にして、アンテナ部17が駆動するときのみ、第2の電流源42を駆動させており、消費電流の低減が図られている。
【0102】
なお、制御ロジック回路11は、立ち上げ時及び立ち下げ時において、ONするSWP及びSWNのそれぞれの個数を変更することにより、電圧V1の立ち下げ時及び立ち上げ時のスルーレートを異なるようにしてもよい。さらに、各SWP及びSWNのW/Lのサイズを第8の実施形態のように2nの比で構成し、制御ロジック回路11にONするSWP及びSWNを選択させることでスルーレートをより細かく調節させてもよい。さらに、第1の電流源41と第2の電流源を同時に駆動させてもよいし、いずれか一方のみを駆動させてもよい。
【0103】
このように、第11の実施形態によれば、ノンオーバラップ回路30、第1の電流源41及び第2の電流源42を備えたため、消費電力を低減することができるとともに、電圧V1のスルーレートを所望の値に調節することができる。
【0104】
(第12の実施形態)
図18は、第12の実施形態に係る無線送信回路の一部を示した回路図である。第12の実施形態に係る無線送信回路は、図6に示すスルーレートコントロール回路20を、図18で示す回路で構成したものである。このスルーレートコントロール回路20は、バッファB3及び可変容量コンデンサCVを備えている。バッファB3は、出力端がCMOSインバータ161のゲートに接続されている。可変容量コンデンサCVは、一端がバッファB3の出力端に接続され、他端は接地されている。なお、バッファB3の入力端にはパルス発生回路15(図略)が接続されている。
【0105】
可変容量コンデンサCVとしては、集積化容易、かつ、電圧制御可能なバラクタダイオードが好ましい。可変容量コンデンサCVは、制御ロジック回路11からの制御電圧によって、容量値が変更される。可変容量コンデンサCVの容量を大きくすると、電圧Vinのスルーレートが遅くなるため、電圧V1のスルーレートが遅くなる。一方、可変容量コンデンサCVの容量を小さくすると電圧Vinのスルーレートが速くなるため、電圧V1のスルーレートが速くなる。
【0106】
このように第12の実施形態によれば、可変容量コンデンサCVの容量を変更することにより、電圧V1のスルーレートを所望の値に設定することができる。
【0107】
(第13の実施形態)
第13の実施形態に係る無線送信回路は、図6に示す回路において、電圧V1と電圧V2とを逆相にしたものである。この制御は、例えば、制御ロジック回路11が、CMOSインバータ161のゲートに入力される信号の位相に対して、CMOSインバータ162のゲートに入力される信号の位相を180度ずらすことで実現される。図19は、第13実施形態に係る無線送信回路のタイミングチャートを示しており、(a)は電圧V1を示し、(b)は電圧V2を示し、(c)はアンテナ電流Iantを示し、(d)は受信機側で受信される信号を示している。CMOSインバータ161、162を駆動させて、電圧V1を立ち上げると同時に電圧V2を立ち下げると、アンテナ部17には、図3(c)の場合に比べて、振幅がほぼ2倍のインパルス電流が流れる(期間T1)。したがって、アンテナ部17からは図3(d)の場合に比べて、振幅がほぼ2倍の正のインパルスの電波が放射される(期間T1)。
【0108】
続いて、CMOSインバータを駆動させて、電圧V1を立ち下げると同時に電圧V2を立ち上げる。この場合、スルーレートコントロール回路20によって、電圧V1及びV2のスルーレートは遅くされている。そのため、アンテナ部17には、期間T2に示すような振幅が小さな負のインパルス電流が流れる。このインパルス電流により放射された電波は、振幅が小さいため、受信機側で破棄される((d)の期間T2)。これにより、「1」のデータを連続して送信することが可能となる。仮に、期間T2において、電圧V1及びV2のスルーレートを期間T1場合と同一にすると、アンテナ部17には負のインパルス電流が流れ、受信機側で「0」のデータが受信されてしまう。これでは、1つのインパルスに1つのデータを割り当てた場合において、「1」の次に「1」のデータを連続して送信することが不可能となる。そこで、電圧V1の立ち下がり及び電圧V2の立ち上がりのスルーレートを遅くすることにより、負のインパルス電流の振幅を小さくし、受信機側でこのデータを破棄させることで、「1」のデータの連続送信を可能としている。なお、連続して「0」のデータを送信する場合も、電圧V1の立ち下がり及び電圧V2の立ち上がりのスルーレートを遅くすることで実現できる。
【0109】
続いて、期間T3において、期間T1と同じスルーレートで、電圧V1が立ち上げられ、電圧V2が立ち上げられる。そのため、アンテナ部17には、期間T1と振幅及びパルス幅が同一の正のインパルス電流が流れ、受信機によって「1」のデータが受信される。
【0110】
続いて、期間T4において、期間T1及び期間T3と同じスルーレートで電圧V1が立ち下げられ、電圧V2が立ち上げられる。これによって、アンテナ部17には負のインパルス電流が流れ、受信機によって「0」のデータが受信される。
【0111】
このように、第13の実施形態によれば、アンテナ部17の両端に印加する電圧V1及びV2をそれぞれ逆相にしたため、電圧V1及びV2のいずれか一方のみで駆動した場合に比べて、振幅がほぼ2倍のアンテナ電流を流すことができる。そのため、電圧V1及びV2のスルーレートを遅らしたときに流れるアンテナ電流との振幅の差を明確にすることができ、「1」のデータの連続送信及び「0」の連続送信を高精度で行うことができる。その結果、1つのインパルス電流に1つのデータを割り当てることができるとともに、その場合の通信精度を高めることができる。
【0112】
(第14の実施形態)
第14の実施形態に係る無線送信回路は、電圧V1及びV2の両電圧を逆相にしてアンテナ部17を駆動させることに加えて、さらに、電圧V1及びV2のうちいずれか一方の電圧のみを用いてアンテナ部17を駆動させて、アンテナ電流にバリエーションを持たせたものである。
【0113】
図20は、第14実施形態に係る無線送信回路のタイミングチャートを示しており、(a)は電圧V1を示し、(b)は電圧V2を示し、(c)はアンテナ電流Iantを示し、(d)は受信機側で受信される信号を示している。なお、電圧V1及び電圧V1の立ち上がり及び立ち下がりのタイミングは、制御ロジック回路11によって制御されており、また、スルーレートの調節は、制御ロジック回路11の制御に基づいて、スルーレートコントロール回路20によって行われる。
【0114】
まず、期間T1において、電圧V1が立ち上げられ、アンテナ部17に振幅がIの正のインパルス電流が流れる。この時、放射される電波は、受信機側で例えば「1」のデータとして受信される。続く、期間T2のおいて、期間T1よりも遅いスルーレートで電圧V1が立ち下げられ、アンテナ部17に振幅が0.5Iのインパルス電流が流れる。この時、放射される電波は、インパルス電流の振幅がIよりも小さいため、受信機側でこのデータは破棄される。
【0115】
次いで、期間T3において、期間T1と同じスルーレートで電圧V1が立ち下げられ、電圧V2が立ち下げら、アンテナ部17に振幅が2Iのインパルス電流が流れる。この時、放射される電波は、受信機側で例えば「2」のデータとして受信される。次いで、期間T4において、電圧V1が立ち下げられ、アンテナ部17に振幅が−Iのインパルス電流が流れる。この時、放射される電波は、受信機側で例えば「−1」のデータとして受信される。
【0116】
このように、第13の実施形態に係る無線送信回路によれば、逆相の電圧V1及びV2によりアンテナ部17を駆動させる態様に加えて、さらに、電圧V1及びV2のいずれか一方の電圧のみでアンテナ部17を駆動させる態様を加えたため、例えばアンテナ電流の振幅がI、2I、−I、−2Iのとき、それぞれ、「1」、「2」、「−1」、「−2」のデータを割り当てることが可能となり、送信データの情報量を増やすことができる。また、電圧V1及びV2のスルーレートを遅くすることで、振幅の絶対値がIよりも小さなアンテナ電流を流すことが可能となり、データを送信することなく電圧V1の立ち下げ及び立ち上げ、電圧V2の立ち下げ及び立ち上げが可能となる。
【0117】
なお、第13の実施形態では、アンテナ電流の振幅に応じて、上記4つのデータを割り当てたがこれに限定されず、他のデータ(例えば「0」)を割り当てても良いし、アンテナ電流の振幅に応じて、5つ以上のデータを割り当てもよい。割り当てるデータ数を多くすることによりAM変調方式によるデータ送信も可能となる。
【0118】
(第14の実施形態)
第14の実施形態に係る無線送信回路は、第12又は第13の実施形態に示す技術を用いて、送信側と受信側とを同期させるための同期用のデータ等を送信させ、通信精度の向上を図るものである。図21は、本発明に係る無線送信回路が送信する送信パケットPKのデータ構造の一例を示した図である。送信パケットPKは、ヘッダ部PK1及びデータ部PK2から構成されている。ヘッダ部PK1には、捕捉・同期用のデータが含まれている。また、データ部には送信対象データが含まれている。第14の実施形態では、ヘッダ部に含まれる捕捉・同期用データを送信する際、アンテナ電流の振幅を他のデータを送信するときよりも大きくする。これにより、無線送信回路で、振幅レベルに基づいて捕捉・同期用のデータに基づいて送信側及び受信側との同期が図られ通信精度の向上を図ることができる。
【0119】
また、送信対象データに含まれるいずれかのデータの送信時の電力レベルを他のデータよりも大きくしてもよい。この場合、データ部PK2において、送信レベルを大きくして送信するデータの位置を送信装置及び受信装置間で予め定めておけば、電力レベルの大きなデータを目印として、送信装置及び受信装置間で同期を図ることができる。これによっても通信精度の向上を図ることができる。
【0120】
(第15の実施形態)
図22は、第15の実施形態に係る無線送信回路の一部を示した回路図である。本無線送信回路は、図1に示す回路において、アンテナドライバ回路16及びアンテナ部17を図22に示す回路で構成したものである。アンテナドライバ回路16は、1つのCMOSインバータで構成されている。アンテナ部17は、モノポールアンテナ172で構成されている。CMOSインバータの出力端は、モノポールアンテナに接続され、入力端は、スルーレートコントロール回路20に接続されている。スルーレートコントロール回路20は、上記第3〜第14の実施形態のいずれかのスルーレートコントロール回路が用いられ、制御ロジック回路11の制御に基づいて、パルス発生回路15からのパルス電圧の立ち上がり及び立ち下がりのスルーレートを調節する。
【0121】
図23は、第15の実施形態に係る無線送信回路のタイミングチャートを示しており、(a)はCMOSインバータの出力端の電圧V2を示し、(b)はアンテナ電流Iantを示し、(c)は送信されるデータを示している。期間T1において、電圧V1が立ち上がると、アンテナ部17には、振幅I、かつ、電圧V1の立ち上がり時間と同じインパルス幅を有するインパルス電流が流れる。ここで、モノポールアンテナは、ダイポールアンテナ同様、直流成分をカットする作用を有するため、アンテナ部17には、インパルス電流が流れるのである。
【0122】
続く、期間T2において、電圧V1が立ち下がると、アンテナ部17には、振幅が−I、かつ、電圧V1の立ち下がり時間と同じインパルス幅を有するインパルス電流が流れる。これにより、「1」のデータが送信される。
【0123】
続いて期間T3において、期間T1よりも遅いスルーレートで電圧V1が立ち上げられる。そのため、アンテナ部17には、振幅がIよりも遥かに小さな(約2分の1)インパルス電流が流れる。この時、放射された電波は、振幅がIよりも遥かに小さいため、受信機側で破棄される。そのため、データを構成する電波を出力することなく、電圧V1を立ち上がることができる。
【0124】
本実施形態では、モノポールアンテナ172を採用したため、電圧V1のみによってアンテナを駆動させなければならない。一方、「1」のデータは、正及び負の連続するインパルスによって、又、「0」のデータは、負及び正の連続するインパルスによって送信される。そのため、「1」及び「0」のデータはそれぞれ連続して送信することが可能であるが、「1」及び「0」又は「0」及び「1」のデータを連続して送信することは不可能である。そこで、「1」及び「0」又は「0」及び「1」のデータを連続して送信する場合は、電圧V1のスルーレートを遅くして、受信機側でデータを構成する電波を破棄させることにより連続送信を可能としている。
【0125】
続いて期間T4において、電圧V1は、期間T1と同一のスルーレートで立ち下げられ、振幅が−Iのインパルス状の電波が放射された後、期間T5において、期間T4と同じスルーレートで電圧V1が立ち上げられ、振幅がIのインパルス状の電波が放射される。これによって、受信機側で「0」のデータが受信される。
【0126】
以上説明したように、第15の実施形態に係る無線送信回路によれば、モノポールアンテナ172を用いたため、アンテナ電流は直流成分がカットされることとなり、消費電力の低減を図ることができる。さらに、スルーレートコントロール回路20を備えたため、異種のデータの連続送信が可能となる。
【0127】
【発明の効果】
以上説明したように、本発明に係る無線送信回路によれば、コイルからなるアンテナの両端にコンデンサを接続したもの、ダイポールアンテナ及びモノポールアンテナをアンテナ部として用いたため、アンテナ電流は直流成分がカットされ、消費電力を低減することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る無線送信回路の全体構成を示すブロック図である。
【図2】 アンテナドライバ回路及びアンテナ部の詳細な構成を示した回路図である。
【図3】 図2の回路のタイミングチャートを示しており、(a)は電圧V1を、(b)は電圧V2を、(c)はアンテナ電流Iantを、(d)は出力される電波をそれぞれ示している。
【図4】 第2の実施形態に係る無線送信回路の一部を示した回路図である。
【図5】 図4の回路のタイミングチャートを示しており、(a)は電圧V1を、(b)は電圧V2を、(c)アンテナ電流Iant1を、(d)はアンテナ電流Iant2を、(e)は出力される電波をそれぞれ示している。
【図6】 第3の実施形態に係る無線送信回路の一部を示した回路図である。
【図7】 図6の回路のタイミングチャートを示しており、(a)は電圧Vinを、(b)は電圧V1を、(c)はアンテナ電流Iantを示している。
【図8】 第4の実施形態の無線送信回路の一部を示した回路図である。
【図9】 第5の実施形態に係る無線送信回路の一部を示した回路図である。
【図10】 第6の実施形態の無線送信回路の一部を示した回路図である。
【図11】 第8の実施形態に係る無線送信回路の一部を示した回路図である。
【図12】 第9の実施形態に係る無線送信回路の一部を示した回路図である。
【図13】 第10の実施形態に係る無線送信回路の一部を示した回路図である。
【図14】 第11の実施形態に係る無線送信回路の一部を示した回路図である。
【図15】 パルス電圧Vp、Vnの波形を示す図である。
【図16】 第1の電流源の作用を説明するための図である。
【図17】 第2の電流源の作用を説明するための図である。
【図18】 第12の実施形態に係る無線送信回路の一部を示した回路図である。
【図19】 第13実施形態に係る無線送信回路のタイミングチャートを示す図であり、(a)は電圧V1を示し、(b)は電圧V2を示し、(c)はアンテナ電流Iantを示し、(d)は受信機側で受信される信号を示している。
【図20】 第14実施形態に係る無線送信回路のタイミングチャートを示す図であり、(a)は電圧V1を示し、(b)は電圧V2を示し、(c)はアンテナ電流Iantを示し、(d)は受信機側で受信される信号を示している。
【図21】 本発明に係る無線送信回路が送信する送信パケットPKのデータ構造の一例を示した図である。
【図22】 第15の実施形態に係る無線送信回路の一部を示した回路図である。
【図23】 第15の実施形態に係る無線送信回路のタイミングチャートを示す図であり、(a)は電圧V2を示し、(b)はアンテナ電流Iantを示し、(c)は送信されるデータを示している。
【図24】 (a)は実際の携帯電話で多く使用されているPKS(Phase-Shift-Keying)無線信号を簡略化して示したものであり、(b)はUWBの無線信号を示している。
【図25】 従来のUWBの無線送信回路に用いられるアンテナドライバ回路を示した回路図である。
【図26】 従来のアンテナドライバ回路のタイミングチャートを示しており、上段に示す表は、P1、P2、N1及びN2のON/OFFのタイミングを示し、中段のグラフはLCRアンテナに流れる電流(アンテナ電流)Iantを示し、下段のグラフはLCRアンテナ107から送信される電波を示している。
【符号の説明】
11 制御ロジック回路
12 水晶振動子
13 発振回路
14 PLL回路
15 パルス発生回路
16 アンテナドライバ回路
17 アンテナ部
20 スルーレートコントロール回路
21 アレー回路
30 ノンオーバラップ回路
31 電流源制御回路
32 電流源制御回路
41 第1の電流源
42 第2の電流源
161 162 CMOSインバータ
171 ダイポールアンテナ
171a ポール
171b ポール
172 モノポールアンテナ
B2 インバータ
B3 BF バッファ
C1 C2 C3 コンデンサ
CP チャージポンプ
CV 可変容量コンデンサ
DL1 DL2遅延回路
N1〜N10 NMOSトランジスタ
P1〜P10 PMOSトランジスタ
PD 位相検出器
PK 送信パケット
PK1 ヘッダ部
PK2 データ部
SW1〜SW4 NMOSトランジスタ
SWP1〜SWPn PMOSトランジスタ
SWN1〜SWNn NMOSトランジスタ
V1 V2 Vin 電圧
VC 制御電圧
VDD 電源部
VDDa 可変電源部
Vn Vp パルス電圧
VS1 VS2 可変電流源
Claims (23)
- アンテナ部と、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナ部に駆動電流を供給する駆動手段とを備えるUWBの無線送信回路であって、
前記アンテナ部は、コイルから構成され、
前記駆動手段は、前記コイルの両端側に接続された2個のインバータから構成され、
前記インバータと前記コイルとをコンデンサを介して接続し、
前記インバータはCMOSインバータであり、
前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、
前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする無線送信回路。 - アンテナ部と、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナ部に駆動信号を出力する駆動手段とを備えるUWBの無線送信回路であって、
前記アンテナ部は、ダイポールアンテナで構成され、
前記駆動手段は、前記ダイポールアンテナの両端側に接続された2個のインバータから構成され、
前記インバータはCMOSインバータであり、
前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、
前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする無線送信回路。 - 前記スルーレートコントロール手段は、前記CMOSインバータのゲート端子に接続された遅延回路からなり、
前記制御手段は、前記遅延回路の遅延時間が一定となるように当該遅延回路を制御することを特徴とする請求項1又は2記載の無線送信回路。 - 前記スルーレートコントロール手段は、前記CMOSインバータのゲート容量を充電又は放電するゲート容量充放電手段からなることを特徴とする請求項1又は2記載の無線送信回路。
- 前記ゲート容量充放電手段は、ゲート同士が接続された2個のPMOSからなる第1のカレントミラー回路と、ゲート同士が接続された2個のNMOSからなる第2のカレントミラー回路とから構成され、
前記第1のカレントミラー回路は、一方のPMOSが前記CMOSインバータのゲートに接続され、他方のPMOSのソースに第1の可変電流源が接続され、
前記第2のカレントミラー回路は、一方のNMOSが前記CMOSインバータのゲートに接続され、他方のNMOSのソースに第2の可変電流源が接続されていることを特徴とする請求項4記載の無線送信回路。 - 前記ゲート容量充放電手段は、ゲートにバッファが接続された少なくとも1つのPMOSと、ゲートにバッファが接続された少なくとも1つのNMOSとを備え、前記PMOSのドレイン及び前記NMOSのドレインを、前記CMOSインバータのゲートに接続したことを特徴とする請求項4記載の無線送信回路。
- 前記ゲート容量充放電手段は、ゲートにバッファが接続された複数のPMOSと、ゲートにバッファが接続された複数のNMOSから構成され、前記複数のPMOS間におけるサイズの比が2n(nは整数)の比となるように形成するとともに、前記複数のNMOS間におけるサイズの比が2n(nは整数)の比となるように形成することを特徴とする請求項4記載の無線送信回路。
- 前記ゲート容量充放電手段は、ゲート同士が接続され、ドレインが前記CMOSインバータのゲートに接続され、ドレイン及びソース間が並列接続された複数のPMOSを1単位とした少なくとも1つのアレー回路と、
ゲート同士が接続され、ドレインが前記CMOSインバータのゲートに接続され、ドレイン及びソース間が並列接続された複数のNMOSを1単位とした少なくとも1つのアレー回路とをさらに含むことを特徴とする請求項6又は7記載の無線送信回路。 - 前記制御手段は、前記ゲート容量充放電手段を構成する前記複数のPMOS及びNMOSの中からONするPMOS及びNMOSを選択し、前記パルス信号のスルーレートを調節することを特徴とする請求項6〜8のいずれかに記載の無線送信回路。
- 前記ゲート容量充放電手段に含まれる少なくとも1つのNMOSのゲートに接続されたバッファは、可変式の電源部を備えることを特徴とする請求項6記載の無線送信回路。
- 前記ゲート容量充放電手段は、少なくとも1つのPMOSのバルク電圧を調節するバルク電圧調節手段を備えることを特徴とする請求項6又は10記載の無線送信回路。
- 前記ゲート容量調整手段は、少なくとも1つのNMOSのソース電圧を調節するソース電圧調整手段を備えることを特徴とする請求項6、10及び11のいずれかに記載の無線送信回路。
- 前記制御手段は、前記ゲート容量充放電手段を構成するPMOS及びNMOSをタイミングをずらしてONすることを特徴とする請求項6記載の無線送信回路。
- 前記CMOSインバータのゲートと前記ゲート容量充放電手段との間に接続された第1の電流源をさらに備え、
前記制御手段は、前記ゲート容量充放電手段を構成するPMOSがONするときに、前記CMOSインバータのゲートの電圧を低下させ、前記ゲート容量充放電手段を構成するNMOSがONするときに、前記CMOSインバータのゲートの電圧が増大するように前記第1の電流源を制御することを特徴とする請求項13記載の無線送信回路。 - 前記制御手段は、前記アンテナ部が駆動されているときのみ、前記第1の電流源を駆動させることを特徴とする請求項14記載の無線送信回路。
- 前記制御手段は、前記CMOSインバータの出力端のパルス信号を立ち上げる時に、前記ゲート容量充放電手段を構成する少なくとも1つのPMOSをONし、前記CMOSインバータの出力端のパルス信号を立ち下げる時に、前記ゲート容量充放電手段を構成する少なくとも1つのNMOSをONすることを特徴とする請求項13〜15のいずれかに記載の無線送信回路。
- 前記CMOSインバータの出力端に接続された第2の電流源をさらに備え、
前記制御手段は、前記CMOSインバータの出力端のパルス信号が立ち上がる時に、当該出力端の電圧が低下するように前記第2の電流源を制御し、前記CMOSインバータの出力端のパルス信号が立ち下がる時に、当該出力端の電圧が増大するように前記第2の電流源を制御することを特徴とする請求項13〜16のいずれかに記載の無線送信回路。 - 前記第1の電流源は、ドレインが前記CMOSインバータのゲートに接続されたPMOS及びNMOSからなり、
前記第2の電流源は、ドレインが前記CMOSインバータのゲートに接続されたPMOS及びNMOSからなり、
前記制御手段は、前記ゲート容量充放電手段を構成するPMOS、前記第1の電流源のNMOS及び前記第2の電流源のPMOSを同一の制御信号で制御するとともに、前記ゲート容量充放電手段のNMOS、前記第1の電流源のPMOS及び前記第2の電流源のNMOSを同一の制御信号で制御することを特徴とする請求項17記載の無線送信回路。 - 前記制御手段は、前記CMOSインバータの出力端のパルス信号の立上がり時のスルーレートと立下り時のスルーレートとが異なる大きさとなるように前記ゲート容量充放電手段を構成するPMOS及びNMOSを動作させることを特徴とする請求項18記載の無線送信回路。
- 前記制御手段は、前記アンテナ部の一方端に接続されたCMOSインバータが出力するパルス信号と、前記アンテナ部の他端に接続されたCMOSインバータが出力するパルス信号とが逆相となるように両CMOSインバータを制御することを特徴とする請求項1〜19のいずれかに記載の無線送信回路。
- 前記制御手段は、前記CMOSインバータの出力端のパルス信号の立上がり時のスルーレートと立下り時のスルーレートとがそれぞれ調節可能であることを特徴とする請求項20記載の無線送信回路。
- 前記制御部は、送信パケットのヘッダ部及びデータ部の少なくとも一方に含まれる所定のデータを送信するときに、両CMOSインバータが出力するパルス信号が逆相となるように両CMOSインバータを制御することを特徴とする請求項21記載の無線送信回路。
- UWBの無線送信回路であって、
モノポールアンテナと、
パルス信号を出力する発振手段と、
前記パルス信号に基づいて前記モノポールアンテナに駆動信号を出力する駆動手段とを備え、
前記駆動手段は、CMOSインバータであり、
前記CMOSインバータのゲート端子に接続され、前記パルス信号のスルーレートを調整するためのスルーレートコントロール手段と、
前記スルーレートコントロール手段を制御する制御手段とを備えることを特徴とする無線送信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003149912A JP4013828B2 (ja) | 2003-05-27 | 2003-05-27 | 無線送信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003149912A JP4013828B2 (ja) | 2003-05-27 | 2003-05-27 | 無線送信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004356773A JP2004356773A (ja) | 2004-12-16 |
JP4013828B2 true JP4013828B2 (ja) | 2007-11-28 |
Family
ID=34045882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003149912A Expired - Lifetime JP4013828B2 (ja) | 2003-05-27 | 2003-05-27 | 無線送信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4013828B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005327626A (ja) * | 2004-05-14 | 2005-11-24 | Kurita Water Ind Ltd | 燃料電池発電システム |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006071197A1 (en) * | 2004-12-30 | 2006-07-06 | Agency For Science, Technology And Research | Fully integrated ultra wideband transmitter circuits and systems |
JP4517884B2 (ja) * | 2005-02-23 | 2010-08-04 | パナソニック電工株式会社 | 無線送信回路及び無線送信装置 |
JP4752465B2 (ja) * | 2005-11-25 | 2011-08-17 | パナソニック電工株式会社 | 無線送信回路及び無線送信装置 |
US7974648B2 (en) | 2008-06-13 | 2011-07-05 | Hiroshima University | Radio communication system, and transmitter, receiver, transmitting circuit, and receiving circuit used for the same |
JP6328028B2 (ja) * | 2013-12-25 | 2018-05-23 | パナソニック株式会社 | 送信装置及び送信方法 |
-
2003
- 2003-05-27 JP JP2003149912A patent/JP4013828B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005327626A (ja) * | 2004-05-14 | 2005-11-24 | Kurita Water Ind Ltd | 燃料電池発電システム |
Also Published As
Publication number | Publication date |
---|---|
JP2004356773A (ja) | 2004-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8076986B2 (en) | Switching capacitor generation circuit | |
US6501307B1 (en) | Spread-spectrum clock buffer/driver that modulates clock period by switching loads | |
US8212596B2 (en) | PLL circuit | |
US20140241335A1 (en) | Phase-locked loop using dual loop mode to achieve fast resettling | |
JP5378930B2 (ja) | 半導体装置及び無線通信装置 | |
JP5702124B2 (ja) | 無線通信装置 | |
US20140286470A1 (en) | Phase locked loop and clock and data recovery circuit | |
CN110402541B (zh) | 脉冲发生器 | |
JP5490699B2 (ja) | 信号追跡を行う信号生成器 | |
JP3770224B2 (ja) | 可変遅延器,電圧制御発振器,pll回路 | |
US8558596B2 (en) | Phase interpolation circuit suitable for wide range frequency input and output characteristics stabilizing method thereof | |
JP4013828B2 (ja) | 無線送信回路 | |
US7719338B2 (en) | Pulse generating circuit and UWB communication system | |
CN112042122B (zh) | 电源补偿延迟单元 | |
JP2011041105A (ja) | 高周波信号生成回路 | |
JP2024508001A (ja) | プロセスおよび供給電圧変動に対する遅延感度を低減するための調整可能な電流ソース/シンクを有するインバータベースの遅延素子 | |
Demirkan et al. | A 1.8 Gpulses/s UWB transmitter in 90nm CMOS | |
CN111900960B (zh) | 相位插值*** | |
US9628091B1 (en) | Phase detector for clock data recovery circuit | |
US9742413B2 (en) | Electronic device and information processing apparatus | |
US6373342B1 (en) | Jitter reduction circuit | |
JP2004356701A (ja) | ハーフレートcdr回路 | |
US20150256179A1 (en) | Switching control circuit and wireless communication device | |
TW201041286A (en) | Method and system of optimizing a control system using low voltage and high-speed switching | |
KR20050028172A (ko) | 고속 전압 제어 발진기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070529 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070903 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |