JP4005576B2 - 半導体集積回路装置 - Google Patents
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Description
Hideo Ohwada他6名 ‘A single-Chip Band-Segmented-Transmission OFDM Demodulator for Digital Terrestrial Television Broadcasting’ 2001 IEEE International Solid-State Circuits Conference 東芝セミコンダクター社 ‘DRAM混載技術’ [平成15年9月25日検索]、インターネット <http://www.semicon.toshiba.co.jp/prd/asic/index.html>
まず時間Aにおいて、システムクロックに同期して、論理回路11,12からシリアル/パラレル変換回路21,22に、それぞれ20ビットデータD1A,D2Aが転送される。同様に、時間Bにおいて20ビットデータD1B,D2Bが、そして時間Cにおいて20ビットデータD1C,D2Cが、論理回路11,12からシリアル/パラレル変換回路21,22に、それぞれ転送される。
時間Dにおいて、メモリインタフェース回路23はREADコマンドによって、DRAMブロック14に60ビットのデータDSP1Cの読み出しを指示する。また次のクロックサイクルである時間Mにおいて、READコマンドによって、DRAMブロック14に60ビットのデータDSP2Cの読み出しを指示する。これにより、時間DにおいてデータDSP1Cが、そして時間MにおいてデータDSP2Cが、DRAMブロック14からメモリインターフェース回路23に転送される。
図4は本実施形態の変形例に係るアクセス回路40周辺の詳細な構成を示す。図4において、DRAMブロック14は、図2と同様に、メモリ容量128Kビット、データI/O32ビットのDRAM15と、メモリ容量128Kビット、データI/O32ビットのDRAM16とを用いて、データI/O60ビット、4096ワードのメモリ空間を構成している。すなわち、各アドレスのデータのうち4ビットが未使用になっている。各アドレスの60ビットのデータのうち、上位32ビットがDRAM15に格納され、下位28ビットがDRAM16に格納される。
まず時間Aにおいて、システムクロックに同期して、論理回路31〜33からそれぞれ、20ビットデータD1A,D2A,D3Aがアクセス回路40に転送される。このとき、論理回路32の出力データD2Aは、メモリインターフェース回路43によって、DRAM用クロックに同期して、DRAMブロック14の20ビット幅のデータ領域RG2に一括して書き込まれる。このとき、下位40ビットのI/Oの書き込みを防ぐライトマスクコマンド信号BWもDRAMブロック14に出力される。一方、論理回路31,33の出力データD1A,D3Aは、シリアル/パラレル変換回路41,42にそれぞれ格納される。
時間Lにおいて、メモリインタフェース回路43はREADコマンドによって、DRAMブロック14に60ビットのデータDSP1Cの読み出しを指示する。また次のクロックサイクルである時間Dにおいて、READコマンドによって、DRAMブロック14に60ビットのデータDSP23Cの読み出しを指示する。これにより、時間LにおいてデータDSP1Cが、そして時間DにおいてデータDSP23Cが、DRAMブロック14からメモリインターフェース回路43に転送される。
14 DRAMブロック
15,16 DRAM
20 アクセス回路
21,22 シリアル/パラレル変換回路
23 メモリインターフェース回路
31,32,33 論理回路
40 アクセス回路
41 第1のシリアル/パラレル変換回路
42 第2のシリアル/パラレル変換回路
Claims (4)
- 複数の論理回路と
DRAMブロックと、
前記複数の論理回路から指示を受け、時分割処理によって、前記DRAMブロックをアクセスするアクセス回路とを備え、
前記DRAMブロックの動作クロックは、前記論理回路の動作クロックよりも、高い周波数に設定されており、
前記DRAMブロックのデータI/Oビット数は、前記論理回路のデータI/Oビット数よりも多く、
前記アクセス回路は、
前記論理回路と前記DRAMブロックとの間に設けられ、前記論理回路およびDRAMブロックからの出力データを受け、そのビット数を変換して出力するシリアル/パラレル変換回路を備えている
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記アクセス回路は、
前記論理回路の出力データを前記DRAMブロックに書き込む場合において、当該出力データの書き込み先が書き込みアドレスにおける一部のビットであるとき、残部のビットの書き込みを防ぐライトマスクコマンドを、前記DRAMブロックに発行する
ことを特徴とする半導体集積回路装置。 - 第1および第2の論理回路を含む複数の論理回路と、
DRAMブロックと、
前記複数の論理回路から指示を受け、時分割処理によって、前記DRAMブロックをアクセスするアクセス回路とを備え、
前記アクセス回路は、
前記第1の論理回路と前記DRAMブロックとの間に設けられ、前記第1の論理回路およびDRAMブロックからの出力データを受け、そのビット数を変換して出力する第1のシリアル/パラレル変換回路と、
前記第2の論理回路と前記DRAMブロックとの間に設けられ、前記第2の論理回路およびDRAMブロックからの出力データを受け、そのビット数を変換して出力する第2のシリアル/パラレル変換回路とを備え、
前記第1および第2のシリアル/パラレル変換回路は、ビット数を変換する変換率が、互いに異なっている
ことを特徴とする半導体集積回路装置。 - 請求項1または3において、
前記DRAMブロックは、複数個のDRAMを備えている
ことを特徴とする半導体集積回路装置。
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