JP3991705B2 - ディジタル／アナログ変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、ディジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）に関し、特に、ＰＷＭ（Pulse Width Modulation：パルス幅変調）を利用してディジタル信号をアナログ信号に変換するＤＡＣに関する。
【０００２】
【従来の技術】
従来から、ＰＷＭを利用してディジタル信号をアナログ信号に変換するＤＡＣが用いられている。このようなＤＡＣは、入力データに基づいて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路と、ＰＷＭ回路の出力信号を平滑化するローパスフィルタとを含んでいる。ローパスフィルタとしては、一般的に、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。ＤＡＣの出力波形を安定させるためには、ＣＲの時定数を大きくするか、ローパスフィルタの段数を大きくする必要がある。
【０００３】
一方、プリンタにおいては、印字用紙を送ったり印字ヘッドを移動させるためのモータを駆動するモータドライバ回路においてＤＡＣが用いられている。このようなＤＡＣにおいては、応答時間を短縮することが求められる。しかしながら、ＣＲの時定数やローパスフィルタの段数が大きいと、ＤＡＣの応答が遅くなり、必要なスピードが得られないという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することを目的とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明の１つの観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅変調回路の出力信号をセトリング期間においてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段と、パルス発生制御手段から出力される信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路から出力されるデータを入力データと比較することによりセトリング期間を設定するコンパレータとを具備する。
【０００７】
以上において、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、セトリング期間においてハイレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理和を求めるＯＲ回路とを含んでも良い。
【０００８】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、セトリング期間においてローレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理積を求めるＡＮＤ回路とを含んでも良い。
【０００９】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量に基づいて、ハイレベル又はローレベルの信号を出力する制御部と、セトリング期間において制御部の出力信号を選択し、それ以外の期間においてパルス幅変調回路の出力信号を選択する選択回路とを含んでも良い。
【００１１】
本発明によれば、ＰＷＭを利用したＤＡＣにおいて、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅が変化するセトリング期間において、パルス幅変調回路の出力信号に替えてハイレベル又はローレベルの信号をローパスフィルタに供給することにより、出力波形を安定させたままで応答時間を短縮することが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図であり、図２は、本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００１３】
図１に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路１１と、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成すると共に、ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、ＰＷＭ回路１１の出力信号をセトリング期間ＴSにおいてハイレベルの信号に置き換えるパルス発生制御手段１２と、パルス発生制御手段１２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ１３とを含んでいる。
【００１４】
パルス発生制御手段１２は、制御部１４と、ＯＲ回路１５と、ルックアップテーブル１６とを含んでいる。制御部１４は、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成する。また、制御部１４は、ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル１６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル１６から入力して、セトリング期間ＴSにおいてハイレベルの信号を出力する。ＯＲ回路１５は、ＰＷＭ回路１１の出力信号と制御部１４の出力信号との論理和を求めて出力する。
【００１５】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段１２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル１６を用いることにより応答時間を短縮している。ルックアップテーブル１６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００１６】
ローパスフィルタ１３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００１７】
次に、図１及び図２を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部１４は、一定周期Ｔでパルス幅τ1のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ＯＲ回路１５の入力端子Ａに入力される。また、制御部１４は、ＯＲ回路１５の入力端子Ｂをローレベルに維持する。ＯＲ回路１５は、入力端子Ｂがローレベルであるため、入力端子Ａに入力されるパルスＰAを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００１８】
パルス幅の所定の変化の際に、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するようにＰＷＭ回路１１に制御信号を供給する。また、制御部１４は、所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル１６から読み出しておき、そのセトリング期間ＴSの間、ハイレベルのパルスＰBをＯＲ回路１５の入力端子Ｂに出力する。ＯＲ回路１５は、入力端子Ｂに入力されるパルスＰBがハイレベルであるため、パルスＰBを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００１９】
セトリング期間ＴSの経過後において、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ＯＲ回路１５の入力端子Ａに入力される。また、制御部１４は、ＯＲ回路１５の入力端子Ｂをローレベルに維持する。ＯＲ回路１５は、入力端子Ｂがローレベルであるため、入力端子Ａに入力されるパルスＰAを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００２０】
このように、アナログ出力電圧を急激に上昇させなければならない過渡期において、ＰＷＭ回路１１の出力信号に替えて所定の期間ハイレベルの信号をローパスフィルタ１３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００２１】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図であり、図４は、本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００２２】
図３に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路２１と、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成すると共に、ＰＷＭ回路２１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、ＰＷＭ回路２１の出力信号をセトリング期間ＴSにおいてローレベルの信号に置き換えるパルス発生制御手段２２と、パルス発生制御手段２２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ２３とを含んでいる。
【００２３】
パルス発生制御手段２２は、制御部２４と、ＡＮＤ回路２５と、ルックアップテーブル２６とを含んでいる。制御部２４は、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成する。また、制御部２４は、ＰＷＭ回路２１が出力すべきパルス幅が負であり、その絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル２６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル２６から入力して、セトリング期間ＴSにおいてローレベルの信号を出力する。ＡＮＤ回路２５は、ＰＷＭ回路２１の出力信号と制御部２４の出力信号との論理積を求めて出力する。
【００２４】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段２２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル２６を用いることにより応答時間を短縮している。ルックアップテーブル２６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００２５】
ローパスフィルタ２３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００２６】
次に、図３及び図４を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部２４は、一定周期Ｔでパルス幅τ1のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ＡＮＤ回路２５の入力端子Ｃに入力される。また、制御部２４は、ＡＮＤ回路２５の入力端子Ｄをハイレベルに維持している。ＡＮＤ回路２５は、入力端子Ｄがハイレベルであるため、入力端子Ｃに入力されるパルスＰCを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００２７】
パルス幅の所定の変化の際に、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、制御部２４は、パルス幅の所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル２６から読み出しておき、そのセトリング期間ＴSの間、ローレベルのパルスＰDをＡＮＤ回路２５の入力端子Ｄに出力する。ＡＮＤ回路２５は、入力端子Ｄに入力されるパルスＰDがローレベルであるため、パルスＰDを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００２８】
セトリング期間ＴSの経過後において、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ＡＮＤ回路２５の入力端子Ｃに入力される。また、制御部２４は、ＡＮＤ回路２５の入力端子Ｄをハイレベルに維持する。ＡＮＤ回路２５は、入力端子Ｄがハイレベルであるため、入力端子Ｃに入力されるパルスＰCを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００２９】
このように、アナログ出力電圧を急激に下降させなければならない過渡期において、ＰＷＭ回路２１の出力信号に替えて所定の期間ローレベルの信号をローパスフィルタ２３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００３０】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係るＤＡＣの構成を示すブロック図であり、図６は、本発明の第３の実施形態に係るＤＡＣの各部の増加モードにおける信号波形を示すタイミングチャートであり、図７は、本発明の第３の実施形態に係るＤＡＣの各部の減少モードにおける信号波形を示すタイミングチャートである。
【００３１】
図５に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路３１と、入力データに基づいて、ＰＷＭ回路３１に供給する制御信号を生成すると共に、ＰＷＭ回路３１が出力すべきパルス幅の変化量が所定の値を越える場合に、ＰＷＭ回路３１の出力信号をセトリング期間ＴSにおいてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段３２と、パルス発生制御手段３２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ３３とを含んでいる。
【００３２】
パルス発生制御手段３２は、制御部３４と、強制パルス生成回路３５と、ルックアップテーブル３６と、選択回路３７とを含んでいる。制御部３４は、入力データに基づいて、ＰＷＭ回路３１に供給する制御信号を生成する。また、制御部３４は、ＰＷＭ回路３１が出力すべきパルス幅の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル３６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル３６から入力すると共に、出力値変更トリガパルスを生成する。出力値変更トリガパルス、セトリング期間ＴSの値、パルス幅τ1及びτ2の値は、強制パルス生成回路３５に供給される。
【００３３】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段３２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル３６を用いることにより応答時間を短縮している。ルックアップテーブル３６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００３４】
強制パルス生成回路３５は、出力値変更トリガパルスに応答して、セトリング期間ＴSにおいて強制パルスを生成すると共に、パルス幅τ1の値とパルス幅τ2の値との大小関係に基づいてハイ／ロー切換信号を生成する。即ち、強制パルス生成回路３５は、τ1＜τ2の場合にハイ／ロー切換信号をハイレベルとし、τ1＞τ2の場合にハイ／ロー切換信号をローレベルとする。
【００３５】
選択回路３７は、ＰＷＭ回路３１の出力信号と強制パルス生成回路３５の出力信号との内の一方を選択して出力する。強制パルス生成回路３５の出力信号が選択される場合には、ハイ／ロー切換信号に従って出力パルスの極性が定められる。即ち、ハイ／ロー切換信号がハイレベルの場合には、選択回路３７は、ハイレベルの出力パルスを出力する。一方、ハイ／ロー切換信号がローレベルの場合には、選択回路３７は、ローレベルの出力パルスを出力する。
【００３６】
ローパスフィルタ３３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００３７】
次に、図５〜図７を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
まず、図６に示す増加モードについて説明する。
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ1の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。また、制御部３４は、所定の変化前後のパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値をルックアップテーブル３６から得て、セトリング期間ＴSの値と過渡期前後のパルス幅τ1、τ2の値とを強制パルス生成回路３５に供給する。
【００３８】
この時点においては、制御部３４が出力値変更トリガパルスを生成していないため、強制パルス生成回路３５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００３９】
パルス幅の所定の変化の際に、制御部３４は、出力値変更トリガパルスを生成する。強制パルス生成回路３５は、これに応答して、セトリング期間ＴSの間ハイレベルとなる強制パルスＰFGを生成して、選択回路３７に含まれているＡＮＤ回路３８の反転入力端子Ｆ及びＡＮＤ回路３９の入力端子Ｇに供給する。また、強制パルス生成回路３５は、所定の変化前のパルス幅τ1の値と所定の変化後のパルス幅τ2の値とを比較し、τ1＜τ2の場合には増加モードであると判断してハイ／ロー切換信号をハイレベルにする。そのため、選択回路３７に含まれているＯＲ回路４０からは、セトリング期間においてハイレベルの出力パルスＰZが出力される。出力パルスＰZは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００４０】
セトリング期間ＴSの経過後において、制御部３４は、一定周期Ｔでパルス幅τ2の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。
【００４１】
この時点においては、強制パルス生成回路３５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００４２】
次に、図７に示す減少モードについて説明する。
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ2の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。また、制御部３４は、所定の変化前後のパルス幅τ2、τ3の値に対応するセトリング期間ＴSの値をルックアップテーブル３６から得て、セトリング期間ＴSの値と過渡期前後のパルス幅τ2、τ3の値とを強制パルス生成回路３５に供給する。
【００４３】
この時点においては、制御部３４が出力値変更トリガパルスを生成していないため、強制パルス生成回路３５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００４４】
パルス幅の所定の変化の際に、制御部３４は、出力値変更トリガパルスを生成する。強制パルス生成回路３５は、これに応答して、セトリング期間ＴSの間ハイレベルとなる強制パルスＰFGを生成して、選択回路３７に含まれているＡＮＤ回路３８の反転入力端子Ｆ及びＡＮＤ回路３９の入力端子Ｇに供給する。また、強制パルス生成回路３５は、所定の変化前のパルス幅τ2の値と所定の変化後のパルス幅τ3の値とを比較し、τ2＞τ3の場合には減少モードであると判断してハイ／ロー切換信号をローレベルにする。そのため、選択回路３７に含まれているＯＲ回路４０からは、セトリング期間においてローレベルの出力パルスＰZが出力される。出力パルスＰZは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００４５】
セトリング期間ＴSの経過後において、制御部３４は、一定周期Ｔでパルス幅τ3の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。
【００４６】
この時点においては、強制パルス生成回路３５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ3になる。
【００４７】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ＰＷＭ回路３１の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ３３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００４８】
次に、本発明の第３の実施形態の変形例について説明する。この変形例においては、予め設定されたセトリング期間の値を用いるのではなく、ＤＡＣの出力電圧をＡＤＣ（アナログ／ディジタル変換回路）を用いて再びディジタルデータに戻し、これを入力データと比較することにより、セトリング期間を決定している。
【００４９】
図８は、本発明の第３の実施形態の変形例に係るＤＡＣの構成を示している。図８に示すように、このＤＡＣにおけるパルス発生制御手段４２は、制御部４４、強制パルス生成回路４５、選択回路３７に加えて、アナログ出力電圧ＶOUTをディジタル信号に変換するＡＤＣ４６と、ＡＤＣ４６から出力されるデータ（出力値）を入力データ（ターゲット値）と比較することによりセトリング期間を与えるコンパレータ４７とをさらに含んでいる。
【００５０】
コンパレータ４７は、出力値がターゲット値よりも小さい場合においてハイレベルの比較信号を出力し、出力値がターゲット値よりも大きい場合において、ローレベルの比較信号を出力する。なお、コンパレータ４７における比較動作は、出力値における所定数の上位ビットに基づいて行うようにしても良い。
【００５１】
まず、増加モードにおけるＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部４４は、一定周期Ｔでパルス幅τ1の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、制御部４４が出力値変更トリガパルスを生成していないため、強制パルス生成回路４５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００５２】
パルス幅の所定の変化の際に、制御部４４は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも小さい場合において、コンパレータ４７は、ハイレベルの比較信号を出力する。強制パルス生成回路４５は、出力値変更トリガパルスが供給されてから比較信号がハイレベルであるセトリング期間において、強制パルスを生成して選択回路３７に供給する。また、強制パルス生成回路４５は、ハイ／ロー切換信号をハイレベルにする。そのため、選択回路３７からは、セトリング期間においてハイレベルとなる出力パルスが出力される。出力パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００５３】
セトリング期間の経過後において、制御部４４は、一定周期Ｔでパルス幅τ2の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、強制パルス生成回路４５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００５４】
次に、減少モードにおけるＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部４４は、一定周期Ｔでパルス幅τ2の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、制御部４４が出力値変更トリガパルスを生成していないため、強制パルス生成回路４５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００５５】
パルス幅の所定の変化の際に、制御部４４は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも大きい場合において、コンパレータ４７は、ローレベルの比較信号を出力する。強制パルス生成回路４５は、出力値変更トリガパルスが供給されてから比較信号がローレベルであるセトリング期間において、強制パルスを生成して選択回路３７に供給する。また、強制パルス生成回路４５は、ハイ／ロー切換信号をローレベルにする。そのため、選択回路３７からは、セトリング期間においてローレベルの出力パルスが出力される。出力パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００５６】
セトリング期間ＴSの経過後において、制御部４４は、一定周期Ｔでパルス幅τ3の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、強制パルス生成回路４５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ3になる。
【００５７】
このように、出力値とターゲット値を比較することによりセトリング期間を設定し、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ＰＷＭ回路３１の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ３３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００５８】
なお、ＡＤＣ４６とコンパレータ４７とを用いてセトリング期間を設定する方式は、第３の実施形態のみならず、第１の実施形態又は第２の実施形態にも適用することができる。
【００５９】
【発明の効果】
以上述べた様に、本発明によれば、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図３】本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図である。
【図４】本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図５】本発明の第３の実施形態に係るＤＡＣの構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るＤＡＣの増加モードにおける各部の信号波形を示すタイミングチャートである。
【図７】本発明の第３の実施形態に係るＤＡＣの減少モードにおける各部の信号波形を示すタイミングチャートである。
【図８】本発明の第３の実施形態の変形例に係るＤＡＣの構成を示すブロック図である。
【符号の説明】
１１、２１、３１ ＰＷＭ回路
１２、２２、３２、４２ パルス発生制御手段
１３、２３、３３ ローパスフィルタ
１４、２４、３４、４４ 制御部
１５ ＯＲ回路
１６、２６、３６ ルックアップテーブル
２５ ＡＮＤ回路
３５、４５ 強制パルス生成回路
３７ 選択回路
４６ ＡＤＣ
４７ コンパレータ
【発明の属する技術分野】
本発明は、一般に、ディジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）に関し、特に、ＰＷＭ（Pulse Width Modulation：パルス幅変調）を利用してディジタル信号をアナログ信号に変換するＤＡＣに関する。
【０００２】
【従来の技術】
従来から、ＰＷＭを利用してディジタル信号をアナログ信号に変換するＤＡＣが用いられている。このようなＤＡＣは、入力データに基づいて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路と、ＰＷＭ回路の出力信号を平滑化するローパスフィルタとを含んでいる。ローパスフィルタとしては、一般的に、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。ＤＡＣの出力波形を安定させるためには、ＣＲの時定数を大きくするか、ローパスフィルタの段数を大きくする必要がある。
【０００３】
一方、プリンタにおいては、印字用紙を送ったり印字ヘッドを移動させるためのモータを駆動するモータドライバ回路においてＤＡＣが用いられている。このようなＤＡＣにおいては、応答時間を短縮することが求められる。しかしながら、ＣＲの時定数やローパスフィルタの段数が大きいと、ＤＡＣの応答が遅くなり、必要なスピードが得られないという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することを目的とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明の１つの観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅変調回路の出力信号をセトリング期間においてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段と、パルス発生制御手段から出力される信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路から出力されるデータを入力データと比較することによりセトリング期間を設定するコンパレータとを具備する。
【０００７】
以上において、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、セトリング期間においてハイレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理和を求めるＯＲ回路とを含んでも良い。
【０００８】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、セトリング期間においてローレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理積を求めるＡＮＤ回路とを含んでも良い。
【０００９】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量に基づいて、ハイレベル又はローレベルの信号を出力する制御部と、セトリング期間において制御部の出力信号を選択し、それ以外の期間においてパルス幅変調回路の出力信号を選択する選択回路とを含んでも良い。
【００１１】
本発明によれば、ＰＷＭを利用したＤＡＣにおいて、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅が変化するセトリング期間において、パルス幅変調回路の出力信号に替えてハイレベル又はローレベルの信号をローパスフィルタに供給することにより、出力波形を安定させたままで応答時間を短縮することが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図であり、図２は、本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００１３】
図１に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路１１と、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成すると共に、ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、ＰＷＭ回路１１の出力信号をセトリング期間ＴSにおいてハイレベルの信号に置き換えるパルス発生制御手段１２と、パルス発生制御手段１２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ１３とを含んでいる。
【００１４】
パルス発生制御手段１２は、制御部１４と、ＯＲ回路１５と、ルックアップテーブル１６とを含んでいる。制御部１４は、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成する。また、制御部１４は、ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル１６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル１６から入力して、セトリング期間ＴSにおいてハイレベルの信号を出力する。ＯＲ回路１５は、ＰＷＭ回路１１の出力信号と制御部１４の出力信号との論理和を求めて出力する。
【００１５】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段１２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル１６を用いることにより応答時間を短縮している。ルックアップテーブル１６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００１６】
ローパスフィルタ１３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００１７】
次に、図１及び図２を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部１４は、一定周期Ｔでパルス幅τ1のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ＯＲ回路１５の入力端子Ａに入力される。また、制御部１４は、ＯＲ回路１５の入力端子Ｂをローレベルに維持する。ＯＲ回路１５は、入力端子Ｂがローレベルであるため、入力端子Ａに入力されるパルスＰAを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００１８】
パルス幅の所定の変化の際に、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するようにＰＷＭ回路１１に制御信号を供給する。また、制御部１４は、所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル１６から読み出しておき、そのセトリング期間ＴSの間、ハイレベルのパルスＰBをＯＲ回路１５の入力端子Ｂに出力する。ＯＲ回路１５は、入力端子Ｂに入力されるパルスＰBがハイレベルであるため、パルスＰBを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００１９】
セトリング期間ＴSの経過後において、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ＯＲ回路１５の入力端子Ａに入力される。また、制御部１４は、ＯＲ回路１５の入力端子Ｂをローレベルに維持する。ＯＲ回路１５は、入力端子Ｂがローレベルであるため、入力端子Ａに入力されるパルスＰAを出力端子ＸからパルスＰXとして出力する。パルスＰXは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００２０】
このように、アナログ出力電圧を急激に上昇させなければならない過渡期において、ＰＷＭ回路１１の出力信号に替えて所定の期間ハイレベルの信号をローパスフィルタ１３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００２１】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図であり、図４は、本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００２２】
図３に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路２１と、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成すると共に、ＰＷＭ回路２１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、ＰＷＭ回路２１の出力信号をセトリング期間ＴSにおいてローレベルの信号に置き換えるパルス発生制御手段２２と、パルス発生制御手段２２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ２３とを含んでいる。
【００２３】
パルス発生制御手段２２は、制御部２４と、ＡＮＤ回路２５と、ルックアップテーブル２６とを含んでいる。制御部２４は、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成する。また、制御部２４は、ＰＷＭ回路２１が出力すべきパルス幅が負であり、その絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル２６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル２６から入力して、セトリング期間ＴSにおいてローレベルの信号を出力する。ＡＮＤ回路２５は、ＰＷＭ回路２１の出力信号と制御部２４の出力信号との論理積を求めて出力する。
【００２４】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段２２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル２６を用いることにより応答時間を短縮している。ルックアップテーブル２６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００２５】
ローパスフィルタ２３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００２６】
次に、図３及び図４を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部２４は、一定周期Ｔでパルス幅τ1のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ＡＮＤ回路２５の入力端子Ｃに入力される。また、制御部２４は、ＡＮＤ回路２５の入力端子Ｄをハイレベルに維持している。ＡＮＤ回路２５は、入力端子Ｄがハイレベルであるため、入力端子Ｃに入力されるパルスＰCを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００２７】
パルス幅の所定の変化の際に、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、制御部２４は、パルス幅の所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル２６から読み出しておき、そのセトリング期間ＴSの間、ローレベルのパルスＰDをＡＮＤ回路２５の入力端子Ｄに出力する。ＡＮＤ回路２５は、入力端子Ｄに入力されるパルスＰDがローレベルであるため、パルスＰDを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００２８】
セトリング期間ＴSの経過後において、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ＡＮＤ回路２５の入力端子Ｃに入力される。また、制御部２４は、ＡＮＤ回路２５の入力端子Ｄをハイレベルに維持する。ＡＮＤ回路２５は、入力端子Ｄがハイレベルであるため、入力端子Ｃに入力されるパルスＰCを出力端子ＹからパルスＰYとして出力する。パルスＰYは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００２９】
このように、アナログ出力電圧を急激に下降させなければならない過渡期において、ＰＷＭ回路２１の出力信号に替えて所定の期間ローレベルの信号をローパスフィルタ２３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００３０】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係るＤＡＣの構成を示すブロック図であり、図６は、本発明の第３の実施形態に係るＤＡＣの各部の増加モードにおける信号波形を示すタイミングチャートであり、図７は、本発明の第３の実施形態に係るＤＡＣの各部の減少モードにおける信号波形を示すタイミングチャートである。
【００３１】
図５に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路３１と、入力データに基づいて、ＰＷＭ回路３１に供給する制御信号を生成すると共に、ＰＷＭ回路３１が出力すべきパルス幅の変化量が所定の値を越える場合に、ＰＷＭ回路３１の出力信号をセトリング期間ＴSにおいてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段３２と、パルス発生制御手段３２から出力される信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ３３とを含んでいる。
【００３２】
パルス発生制御手段３２は、制御部３４と、強制パルス生成回路３５と、ルックアップテーブル３６と、選択回路３７とを含んでいる。制御部３４は、入力データに基づいて、ＰＷＭ回路３１に供給する制御信号を生成する。また、制御部３４は、ＰＷＭ回路３１が出力すべきパルス幅の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル３６に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル３６から入力すると共に、出力値変更トリガパルスを生成する。出力値変更トリガパルス、セトリング期間ＴSの値、パルス幅τ1及びτ2の値は、強制パルス生成回路３５に供給される。
【００３３】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をパルス発生制御手段３２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル３６を用いることにより応答時間を短縮している。ルックアップテーブル３６は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００３４】
強制パルス生成回路３５は、出力値変更トリガパルスに応答して、セトリング期間ＴSにおいて強制パルスを生成すると共に、パルス幅τ1の値とパルス幅τ2の値との大小関係に基づいてハイ／ロー切換信号を生成する。即ち、強制パルス生成回路３５は、τ1＜τ2の場合にハイ／ロー切換信号をハイレベルとし、τ1＞τ2の場合にハイ／ロー切換信号をローレベルとする。
【００３５】
選択回路３７は、ＰＷＭ回路３１の出力信号と強制パルス生成回路３５の出力信号との内の一方を選択して出力する。強制パルス生成回路３５の出力信号が選択される場合には、ハイ／ロー切換信号に従って出力パルスの極性が定められる。即ち、ハイ／ロー切換信号がハイレベルの場合には、選択回路３７は、ハイレベルの出力パルスを出力する。一方、ハイ／ロー切換信号がローレベルの場合には、選択回路３７は、ローレベルの出力パルスを出力する。
【００３６】
ローパスフィルタ３３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２とコンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００３７】
次に、図５〜図７を参照しながら、本実施形態に係るＤＡＣの動作について説明する。
まず、図６に示す増加モードについて説明する。
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ1の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。また、制御部３４は、所定の変化前後のパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値をルックアップテーブル３６から得て、セトリング期間ＴSの値と過渡期前後のパルス幅τ1、τ2の値とを強制パルス生成回路３５に供給する。
【００３８】
この時点においては、制御部３４が出力値変更トリガパルスを生成していないため、強制パルス生成回路３５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００３９】
パルス幅の所定の変化の際に、制御部３４は、出力値変更トリガパルスを生成する。強制パルス生成回路３５は、これに応答して、セトリング期間ＴSの間ハイレベルとなる強制パルスＰFGを生成して、選択回路３７に含まれているＡＮＤ回路３８の反転入力端子Ｆ及びＡＮＤ回路３９の入力端子Ｇに供給する。また、強制パルス生成回路３５は、所定の変化前のパルス幅τ1の値と所定の変化後のパルス幅τ2の値とを比較し、τ1＜τ2の場合には増加モードであると判断してハイ／ロー切換信号をハイレベルにする。そのため、選択回路３７に含まれているＯＲ回路４０からは、セトリング期間においてハイレベルの出力パルスＰZが出力される。出力パルスＰZは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００４０】
セトリング期間ＴSの経過後において、制御部３４は、一定周期Ｔでパルス幅τ2の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。
【００４１】
この時点においては、強制パルス生成回路３５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００４２】
次に、図７に示す減少モードについて説明する。
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ2の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。また、制御部３４は、所定の変化前後のパルス幅τ2、τ3の値に対応するセトリング期間ＴSの値をルックアップテーブル３６から得て、セトリング期間ＴSの値と過渡期前後のパルス幅τ2、τ3の値とを強制パルス生成回路３５に供給する。
【００４３】
この時点においては、制御部３４が出力値変更トリガパルスを生成していないため、強制パルス生成回路３５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００４４】
パルス幅の所定の変化の際に、制御部３４は、出力値変更トリガパルスを生成する。強制パルス生成回路３５は、これに応答して、セトリング期間ＴSの間ハイレベルとなる強制パルスＰFGを生成して、選択回路３７に含まれているＡＮＤ回路３８の反転入力端子Ｆ及びＡＮＤ回路３９の入力端子Ｇに供給する。また、強制パルス生成回路３５は、所定の変化前のパルス幅τ2の値と所定の変化後のパルス幅τ3の値とを比較し、τ2＞τ3の場合には減少モードであると判断してハイ／ロー切換信号をローレベルにする。そのため、選択回路３７に含まれているＯＲ回路４０からは、セトリング期間においてローレベルの出力パルスＰZが出力される。出力パルスＰZは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００４５】
セトリング期間ＴSの経過後において、制御部３４は、一定周期Ｔでパルス幅τ3の定常パルスＰEを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスＰEは、選択回路３７に含まれているＡＮＤ回路３８の入力端子Ｅに入力される。
【００４６】
この時点においては、強制パルス生成回路３５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から出力された定常パルスＰEを選択して出力する。定常パルスＰEは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ3になる。
【００４７】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ＰＷＭ回路３１の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ３３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００４８】
次に、本発明の第３の実施形態の変形例について説明する。この変形例においては、予め設定されたセトリング期間の値を用いるのではなく、ＤＡＣの出力電圧をＡＤＣ（アナログ／ディジタル変換回路）を用いて再びディジタルデータに戻し、これを入力データと比較することにより、セトリング期間を決定している。
【００４９】
図８は、本発明の第３の実施形態の変形例に係るＤＡＣの構成を示している。図８に示すように、このＤＡＣにおけるパルス発生制御手段４２は、制御部４４、強制パルス生成回路４５、選択回路３７に加えて、アナログ出力電圧ＶOUTをディジタル信号に変換するＡＤＣ４６と、ＡＤＣ４６から出力されるデータ（出力値）を入力データ（ターゲット値）と比較することによりセトリング期間を与えるコンパレータ４７とをさらに含んでいる。
【００５０】
コンパレータ４７は、出力値がターゲット値よりも小さい場合においてハイレベルの比較信号を出力し、出力値がターゲット値よりも大きい場合において、ローレベルの比較信号を出力する。なお、コンパレータ４７における比較動作は、出力値における所定数の上位ビットに基づいて行うようにしても良い。
【００５１】
まず、増加モードにおけるＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部４４は、一定周期Ｔでパルス幅τ1の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、制御部４４が出力値変更トリガパルスを生成していないため、強制パルス生成回路４５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００５２】
パルス幅の所定の変化の際に、制御部４４は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも小さい場合において、コンパレータ４７は、ハイレベルの比較信号を出力する。強制パルス生成回路４５は、出力値変更トリガパルスが供給されてから比較信号がハイレベルであるセトリング期間において、強制パルスを生成して選択回路３７に供給する。また、強制パルス生成回路４５は、ハイ／ロー切換信号をハイレベルにする。そのため、選択回路３７からは、セトリング期間においてハイレベルとなる出力パルスが出力される。出力パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。
【００５３】
セトリング期間の経過後において、制御部４４は、一定周期Ｔでパルス幅τ2の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、強制パルス生成回路４５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００５４】
次に、減少モードにおけるＤＡＣの動作について説明する。
パルス幅の所定の変化前において、制御部４４は、一定周期Ｔでパルス幅τ2の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、制御部４４が出力値変更トリガパルスを生成していないため、強制パルス生成回路４５は強制パルスを出力していない。従って、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００５５】
パルス幅の所定の変化の際に、制御部４４は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも大きい場合において、コンパレータ４７は、ローレベルの比較信号を出力する。強制パルス生成回路４５は、出力値変更トリガパルスが供給されてから比較信号がローレベルであるセトリング期間において、強制パルスを生成して選択回路３７に供給する。また、強制パルス生成回路４５は、ハイ／ロー切換信号をローレベルにする。そのため、選択回路３７からは、セトリング期間においてローレベルの出力パルスが出力される。出力パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００５６】
セトリング期間ＴSの経過後において、制御部４４は、一定周期Ｔでパルス幅τ3の定常パルスを発生するように、ＰＷＭ回路３１に制御信号を供給する。ＰＷＭ回路３１が発生した定常パルスは、選択回路３７に入力される。この時点においては、強制パルス生成回路４５が、強制パルスの出力を終了しているので、選択回路３７は、ＰＷＭ回路３１から入力された定常パルスを出力する。定常パルスは、ローパスフィルタ３３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ3になる。
【００５７】
このように、出力値とターゲット値を比較することによりセトリング期間を設定し、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ＰＷＭ回路３１の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ３３に供給することにより、ＤＡＣの応答時間を短縮させることができる。
【００５８】
なお、ＡＤＣ４６とコンパレータ４７とを用いてセトリング期間を設定する方式は、第３の実施形態のみならず、第１の実施形態又は第２の実施形態にも適用することができる。
【００５９】
【発明の効果】
以上述べた様に、本発明によれば、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図３】本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図である。
【図４】本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図５】本発明の第３の実施形態に係るＤＡＣの構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るＤＡＣの増加モードにおける各部の信号波形を示すタイミングチャートである。
【図７】本発明の第３の実施形態に係るＤＡＣの減少モードにおける各部の信号波形を示すタイミングチャートである。
【図８】本発明の第３の実施形態の変形例に係るＤＡＣの構成を示すブロック図である。
【符号の説明】
１１、２１、３１ ＰＷＭ回路
１２、２２、３２、４２ パルス発生制御手段
１３、２３、３３ ローパスフィルタ
１４、２４、３４、４４ 制御部
１５ ＯＲ回路
１６、２６、３６ ルックアップテーブル
２５ ＡＮＤ回路
３５、４５ 強制パルス生成回路
３７ 選択回路
４６ ＡＤＣ
４７ コンパレータ
Claims (4)
- 制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、前記パルス幅変調回路の出力信号をセトリング期間においてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段と、
前記パルス発生制御手段から出力される信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
前記ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、
前記アナログ／ディジタル変換回路から出力されるデータを入力データと比較することにより前記セトリング期間を設定するコンパレータと、
を具備するディジタル／アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、前記セトリング期間においてハイレベルの信号を出力する制御部と、
前記パルス幅変調回路の出力信号と前記制御部の出力信号との論理和を求めるＯＲ回路と、
を含む、請求項１記載のディジタル／アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、前記セトリング期間においてローレベルの信号を出力する制御部と、
前記パルス幅変調回路の出力信号と前記制御部の出力信号との論理積を求めるＡＮＤ回路と、
を含む、請求項１記載のディジタル／アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量に基づいて、ハイレベル又はローレベルの信号を出力する制御部と、
前記セトリング期間において前記制御部の出力信号を選択し、それ以外の期間において前記パルス幅変調回路の出力信号を選択する選択回路と、
を含む、請求項１記載のディジタル／アナログ変換回路。
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