JP3991705B2 - ディジタル/アナログ変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、ディジタル信号をアナログ信号に変換するDAC(Digital to Analog Converter:ディジタル/アナログ変換回路)に関し、特に、PWM(Pulse Width Modulation:パルス幅変調)を利用してディジタル信号をアナログ信号に変換するDACに関する。
【0002】
【従来の技術】
従来から、PWMを利用してディジタル信号をアナログ信号に変換するDACが用いられている。このようなDACは、入力データに基づいて出力信号のパルス幅(デューティ)を変調するPWM回路と、PWM回路の出力信号を平滑化するローパスフィルタとを含んでいる。ローパスフィルタとしては、一般的に、抵抗とコンデンサとを組み合わせたCR型のローパスフィルタが所定の段数用いられる。DACの出力波形を安定させるためには、CRの時定数を大きくするか、ローパスフィルタの段数を大きくする必要がある。
【0003】
一方、プリンタにおいては、印字用紙を送ったり印字ヘッドを移動させるためのモータを駆動するモータドライバ回路においてDACが用いられている。このようなDACにおいては、応答時間を短縮することが求められる。しかしながら、CRの時定数やローパスフィルタの段数が大きいと、DACの応答が遅くなり、必要なスピードが得られないという問題があった。
【0004】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、PWMを利用したDACにおいて、出力波形を安定させたままで応答時間を短縮することを目的とする。
【0006】
【課題を解決するための手段】
以上の課題を解決するため、本発明の1つの観点に係るDACは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅変調回路の出力信号をセトリング期間においてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段と、パルス発生制御手段から出力される信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、ローパスフィルタによって生成されたアナログ出力電圧をアナログ/ディジタル変換するアナログ/ディジタル変換回路と、アナログ/ディジタル変換回路から出力されるデータを入力データと比較することによりセトリング期間を設定するコンパレータとを具備する。
【0007】
以上において、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、セトリング期間においてハイレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理和を求めるOR回路とを含んでも良い。
【0008】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、セトリング期間においてローレベルの信号を出力する制御部と、パルス幅変調回路の出力信号と制御部の出力信号との論理積を求めるAND回路とを含んでも良い。
【0009】
あるいは、パルス発生制御手段が、パルス幅変調回路が出力すべきパルス幅の変化量に基づいて、ハイレベル又はローレベルの信号を出力する制御部と、セトリング期間において制御部の出力信号を選択し、それ以外の期間においてパルス幅変調回路の出力信号を選択する選択回路とを含んでも良い。
【0011】
本発明によれば、PWMを利用したDACにおいて、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅が変化するセトリング期間において、パルス幅変調回路の出力信号に替えてハイレベル又はローレベルの信号をローパスフィルタに供給することにより、出力波形を安定させたままで応答時間を短縮することが可能となる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係るDACの構成を示すブロック図であり、図2は、本発明の第1の実施形態に係るDACの各部の信号波形を示すタイミングチャートである。
【0013】
図1に示すように、このDACは、制御信号に応じて出力信号のパルス幅(デューティ)を変調するPWM回路11と、入力データに基づいて、PWM回路11に供給する制御信号を生成すると共に、PWM回路11が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、PWM回路11の出力信号をセトリング期間TSにおいてハイレベルの信号に置き換えるパルス発生制御手段12と、パルス発生制御手段12から出力される信号を平滑化してアナログ出力電圧VOUTを生成するローパスフィルタ13とを含んでいる。
【0014】
パルス発生制御手段12は、制御部14と、OR回路15と、ルックアップテーブル16とを含んでいる。制御部14は、入力データに基づいて、PWM回路11に供給する制御信号を生成する。また、制御部14は、PWM回路11が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル16に出力し、これに対応するセトリング期間TSの値をルックアップテーブル16から入力して、セトリング期間TSにおいてハイレベルの信号を出力する。OR回路15は、PWM回路11の出力信号と制御部14の出力信号との論理和を求めて出力する。
【0015】
セトリング期間TSは、パルス幅τ1及びτ2の関数f(τ1,τ2)として表される。この値をパルス発生制御手段12においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル16を用いることにより応答時間を短縮している。ルックアップテーブル16は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間TSの値を格納している。
【0016】
ローパスフィルタ13としては、抵抗とコンデンサとを組み合わせたCR型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗R1及びR2とコンデンサC1及びC2とを含む2段のローパスフィルタを用いている。
【0017】
次に、図1及び図2を参照しながら、本実施形態に係るDACの動作について説明する。
パルス幅の所定の変化前において、制御部14は、一定周期Tでパルス幅τ1のパルスPAを発生するように、PWM回路11に制御信号を供給する。PWM回路11が発生したパルスPAは、OR回路15の入力端子Aに入力される。また、制御部14は、OR回路15の入力端子Bをローレベルに維持する。OR回路15は、入力端子Bがローレベルであるため、入力端子Aに入力されるパルスPAを出力端子XからパルスPXとして出力する。パルスPXは、ローパスフィルタ13によって平滑化されて、アナログ出力電圧VOUTの値はV1になる。
【0018】
パルス幅の所定の変化の際に、制御部14は、一定周期Tでパルス幅τ2のパルスPAを発生するようにPWM回路11に制御信号を供給する。また、制御部14は、所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間TSの値を予めルックアップテーブル16から読み出しておき、そのセトリング期間TSの間、ハイレベルのパルスPBをOR回路15の入力端子Bに出力する。OR回路15は、入力端子Bに入力されるパルスPBがハイレベルであるため、パルスPBを出力端子XからパルスPXとして出力する。パルスPXは、ローパスフィルタ13によって平滑化されて、アナログ出力電圧VOUTは急激に上昇する。
【0019】
セトリング期間TSの経過後において、制御部14は、一定周期Tでパルス幅τ2のパルスPAを発生するように、PWM回路11に制御信号を供給する。PWM回路11が発生したパルスPAは、OR回路15の入力端子Aに入力される。また、制御部14は、OR回路15の入力端子Bをローレベルに維持する。OR回路15は、入力端子Bがローレベルであるため、入力端子Aに入力されるパルスPAを出力端子XからパルスPXとして出力する。パルスPXは、ローパスフィルタ13によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0020】
このように、アナログ出力電圧を急激に上昇させなければならない過渡期において、PWM回路11の出力信号に替えて所定の期間ハイレベルの信号をローパスフィルタ13に供給することにより、DACの応答時間を短縮させることができる。
【0021】
次に、本発明の第2の実施形態について説明する。図3は、本発明の第2の実施形態に係るDACの構成を示すブロック図であり、図4は、本発明の第2の実施形態に係るDACの各部の信号波形を示すタイミングチャートである。
【0022】
図3に示すように、このDACは、制御信号に応じて出力信号のパルス幅(デューティ)を変調するPWM回路21と、入力データに基づいて、PWM回路21に供給する制御信号を生成すると共に、PWM回路21が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、PWM回路21の出力信号をセトリング期間TSにおいてローレベルの信号に置き換えるパルス発生制御手段22と、パルス発生制御手段22から出力される信号を平滑化してアナログ出力電圧VOUTを生成するローパスフィルタ23とを含んでいる。
【0023】
パルス発生制御手段22は、制御部24と、AND回路25と、ルックアップテーブル26とを含んでいる。制御部24は、入力データに基づいて、PWM回路21に供給する制御信号を生成する。また、制御部24は、PWM回路21が出力すべきパルス幅が負であり、その絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル26に出力し、これに対応するセトリング期間TSの値をルックアップテーブル26から入力して、セトリング期間TSにおいてローレベルの信号を出力する。AND回路25は、PWM回路21の出力信号と制御部24の出力信号との論理積を求めて出力する。
【0024】
セトリング期間TSは、パルス幅τ1及びτ2の関数f(τ1,τ2)として表される。この値をパルス発生制御手段22においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル26を用いることにより応答時間を短縮している。ルックアップテーブル26は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間TSの値を格納している。
【0025】
ローパスフィルタ23としては、抵抗とコンデンサとを組み合わせたCR型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗R1及びR2とコンデンサC1及びC2とを含む2段のローパスフィルタを用いている。
【0026】
次に、図3及び図4を参照しながら、本実施形態に係るDACの動作について説明する。
パルス幅の所定の変化前において、制御部24は、一定周期Tでパルス幅τ1のパルスPCを発生するように、PWM回路21に制御信号を供給する。PWM回路21が発生したパルスPCは、AND回路25の入力端子Cに入力される。また、制御部24は、AND回路25の入力端子Dをハイレベルに維持している。AND回路25は、入力端子Dがハイレベルであるため、入力端子Cに入力されるパルスPCを出力端子YからパルスPYとして出力する。パルスPYは、ローパスフィルタ23によって平滑化されて、アナログ出力電圧VOUTの値はV1になる。
【0027】
パルス幅の所定の変化の際に、制御部24は、一定周期Tでパルス幅τ2のパルスPCを発生するように、PWM回路21に制御信号を供給する。また、制御部24は、パルス幅の所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間TSの値を予めルックアップテーブル26から読み出しておき、そのセトリング期間TSの間、ローレベルのパルスPDをAND回路25の入力端子Dに出力する。AND回路25は、入力端子Dに入力されるパルスPDがローレベルであるため、パルスPDを出力端子YからパルスPYとして出力する。パルスPYは、ローパスフィルタ23によって平滑化されて、アナログ出力電圧VOUTは急激に下降する。
【0028】
セトリング期間TSの経過後において、制御部24は、一定周期Tでパルス幅τ2のパルスPCを発生するように、PWM回路21に制御信号を供給する。PWM回路21が発生したパルスPCは、AND回路25の入力端子Cに入力される。また、制御部24は、AND回路25の入力端子Dをハイレベルに維持する。AND回路25は、入力端子Dがハイレベルであるため、入力端子Cに入力されるパルスPCを出力端子YからパルスPYとして出力する。パルスPYは、ローパスフィルタ23によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0029】
このように、アナログ出力電圧を急激に下降させなければならない過渡期において、PWM回路21の出力信号に替えて所定の期間ローレベルの信号をローパスフィルタ23に供給することにより、DACの応答時間を短縮させることができる。
【0030】
次に、本発明の第3の実施形態について説明する。図5は、本発明の第3の実施形態に係るDACの構成を示すブロック図であり、図6は、本発明の第3の実施形態に係るDACの各部の増加モードにおける信号波形を示すタイミングチャートであり、図7は、本発明の第3の実施形態に係るDACの各部の減少モードにおける信号波形を示すタイミングチャートである。
【0031】
図5に示すように、このDACは、制御信号に応じて出力信号のパルス幅(デューティ)を変調するPWM回路31と、入力データに基づいて、PWM回路31に供給する制御信号を生成すると共に、PWM回路31が出力すべきパルス幅の変化量が所定の値を越える場合に、PWM回路31の出力信号をセトリング期間TSにおいてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段32と、パルス発生制御手段32から出力される信号を平滑化してアナログ出力電圧VOUTを生成するローパスフィルタ33とを含んでいる。
【0032】
パルス発生制御手段32は、制御部34と、強制パルス生成回路35と、ルックアップテーブル36と、選択回路37とを含んでいる。制御部34は、入力データに基づいて、PWM回路31に供給する制御信号を生成する。また、制御部34は、PWM回路31が出力すべきパルス幅の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル36に出力し、これに対応するセトリング期間TSの値をルックアップテーブル36から入力すると共に、出力値変更トリガパルスを生成する。出力値変更トリガパルス、セトリング期間TSの値、パルス幅τ1及びτ2の値は、強制パルス生成回路35に供給される。
【0033】
セトリング期間TSは、パルス幅τ1及びτ2の関数f(τ1,τ2)として表される。この値をパルス発生制御手段32においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル36を用いることにより応答時間を短縮している。ルックアップテーブル36は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間TSの値を格納している。
【0034】
強制パルス生成回路35は、出力値変更トリガパルスに応答して、セトリング期間TSにおいて強制パルスを生成すると共に、パルス幅τ1の値とパルス幅τ2の値との大小関係に基づいてハイ/ロー切換信号を生成する。即ち、強制パルス生成回路35は、τ1<τ2の場合にハイ/ロー切換信号をハイレベルとし、τ1>τ2の場合にハイ/ロー切換信号をローレベルとする。
【0035】
選択回路37は、PWM回路31の出力信号と強制パルス生成回路35の出力信号との内の一方を選択して出力する。強制パルス生成回路35の出力信号が選択される場合には、ハイ/ロー切換信号に従って出力パルスの極性が定められる。即ち、ハイ/ロー切換信号がハイレベルの場合には、選択回路37は、ハイレベルの出力パルスを出力する。一方、ハイ/ロー切換信号がローレベルの場合には、選択回路37は、ローレベルの出力パルスを出力する。
【0036】
ローパスフィルタ33としては、抵抗とコンデンサとを組み合わせたCR型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗R1及びR2とコンデンサC1及びC2とを含む2段のローパスフィルタを用いている。
【0037】
次に、図5〜図7を参照しながら、本実施形態に係るDACの動作について説明する。
まず、図6に示す増加モードについて説明する。
パルス幅の所定の変化前において、制御部34は、一定周期Tでパルス幅τ1の定常パルスPEを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスPEは、選択回路37に含まれているAND回路38の入力端子Eに入力される。また、制御部34は、所定の変化前後のパルス幅τ1、τ2の値に対応するセトリング期間TSの値をルックアップテーブル36から得て、セトリング期間TSの値と過渡期前後のパルス幅τ1、τ2の値とを強制パルス生成回路35に供給する。
【0038】
この時点においては、制御部34が出力値変更トリガパルスを生成していないため、強制パルス生成回路35は強制パルスを出力していない。従って、選択回路37は、PWM回路31から出力された定常パルスPEを選択して出力する。定常パルスPEは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV1になる。
【0039】
パルス幅の所定の変化の際に、制御部34は、出力値変更トリガパルスを生成する。強制パルス生成回路35は、これに応答して、セトリング期間TSの間ハイレベルとなる強制パルスPFGを生成して、選択回路37に含まれているAND回路38の反転入力端子F及びAND回路39の入力端子Gに供給する。また、強制パルス生成回路35は、所定の変化前のパルス幅τ1の値と所定の変化後のパルス幅τ2の値とを比較し、τ1<τ2の場合には増加モードであると判断してハイ/ロー切換信号をハイレベルにする。そのため、選択回路37に含まれているOR回路40からは、セトリング期間においてハイレベルの出力パルスPZが出力される。出力パルスPZは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTは急激に上昇する。
【0040】
セトリング期間TSの経過後において、制御部34は、一定周期Tでパルス幅τ2の定常パルスPEを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスPEは、選択回路37に含まれているAND回路38の入力端子Eに入力される。
【0041】
この時点においては、強制パルス生成回路35が、強制パルスの出力を終了しているので、選択回路37は、PWM回路31から出力された定常パルスPEを選択して出力する。定常パルスPEは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0042】
次に、図7に示す減少モードについて説明する。
パルス幅の所定の変化前において、制御部34は、一定周期Tでパルス幅τ2の定常パルスPEを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスPEは、選択回路37に含まれているAND回路38の入力端子Eに入力される。また、制御部34は、所定の変化前後のパルス幅τ2、τ3の値に対応するセトリング期間TSの値をルックアップテーブル36から得て、セトリング期間TSの値と過渡期前後のパルス幅τ2、τ3の値とを強制パルス生成回路35に供給する。
【0043】
この時点においては、制御部34が出力値変更トリガパルスを生成していないため、強制パルス生成回路35は強制パルスを出力していない。従って、選択回路37は、PWM回路31から出力された定常パルスPEを選択して出力する。定常パルスPEは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0044】
パルス幅の所定の変化の際に、制御部34は、出力値変更トリガパルスを生成する。強制パルス生成回路35は、これに応答して、セトリング期間TSの間ハイレベルとなる強制パルスPFGを生成して、選択回路37に含まれているAND回路38の反転入力端子F及びAND回路39の入力端子Gに供給する。また、強制パルス生成回路35は、所定の変化前のパルス幅τ2の値と所定の変化後のパルス幅τ3の値とを比較し、τ2>τ3の場合には減少モードであると判断してハイ/ロー切換信号をローレベルにする。そのため、選択回路37に含まれているOR回路40からは、セトリング期間においてローレベルの出力パルスPZが出力される。出力パルスPZは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTは急激に下降する。
【0045】
セトリング期間TSの経過後において、制御部34は、一定周期Tでパルス幅τ3の定常パルスPEを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスPEは、選択回路37に含まれているAND回路38の入力端子Eに入力される。
【0046】
この時点においては、強制パルス生成回路35が、強制パルスの出力を終了しているので、選択回路37は、PWM回路31から出力された定常パルスPEを選択して出力する。定常パルスPEは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV3になる。
【0047】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、PWM回路31の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ33に供給することにより、DACの応答時間を短縮させることができる。
【0048】
次に、本発明の第3の実施形態の変形例について説明する。この変形例においては、予め設定されたセトリング期間の値を用いるのではなく、DACの出力電圧をADC(アナログ/ディジタル変換回路)を用いて再びディジタルデータに戻し、これを入力データと比較することにより、セトリング期間を決定している。
【0049】
図8は、本発明の第3の実施形態の変形例に係るDACの構成を示している。図8に示すように、このDACにおけるパルス発生制御手段42は、制御部44、強制パルス生成回路45、選択回路37に加えて、アナログ出力電圧VOUTをディジタル信号に変換するADC46と、ADC46から出力されるデータ(出力値)を入力データ(ターゲット値)と比較することによりセトリング期間を与えるコンパレータ47とをさらに含んでいる。
【0050】
コンパレータ47は、出力値がターゲット値よりも小さい場合においてハイレベルの比較信号を出力し、出力値がターゲット値よりも大きい場合において、ローレベルの比較信号を出力する。なお、コンパレータ47における比較動作は、出力値における所定数の上位ビットに基づいて行うようにしても良い。
【0051】
まず、増加モードにおけるDACの動作について説明する。
パルス幅の所定の変化前において、制御部44は、一定周期Tでパルス幅τ1の定常パルスを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスは、選択回路37に入力される。この時点においては、制御部44が出力値変更トリガパルスを生成していないため、強制パルス生成回路45は強制パルスを出力していない。従って、選択回路37は、PWM回路31から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV1になる。
【0052】
パルス幅の所定の変化の際に、制御部44は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも小さい場合において、コンパレータ47は、ハイレベルの比較信号を出力する。強制パルス生成回路45は、出力値変更トリガパルスが供給されてから比較信号がハイレベルであるセトリング期間において、強制パルスを生成して選択回路37に供給する。また、強制パルス生成回路45は、ハイ/ロー切換信号をハイレベルにする。そのため、選択回路37からは、セトリング期間においてハイレベルとなる出力パルスが出力される。出力パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTは急激に上昇する。
【0053】
セトリング期間の経過後において、制御部44は、一定周期Tでパルス幅τ2の定常パルスを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスは、選択回路37に入力される。この時点においては、強制パルス生成回路45が、強制パルスの出力を終了しているので、選択回路37は、PWM回路31から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0054】
次に、減少モードにおけるDACの動作について説明する。
パルス幅の所定の変化前において、制御部44は、一定周期Tでパルス幅τ2の定常パルスを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスは、選択回路37に入力される。この時点においては、制御部44が出力値変更トリガパルスを生成していないため、強制パルス生成回路45は強制パルスを出力していない。従って、選択回路37は、PWM回路31から入力された定常パルスを出力する。この定常パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV2になる。
【0055】
パルス幅の所定の変化の際に、制御部44は、出力値変更トリガパルスを生成する。また、出力値がターゲット値よりも大きい場合において、コンパレータ47は、ローレベルの比較信号を出力する。強制パルス生成回路45は、出力値変更トリガパルスが供給されてから比較信号がローレベルであるセトリング期間において、強制パルスを生成して選択回路37に供給する。また、強制パルス生成回路45は、ハイ/ロー切換信号をローレベルにする。そのため、選択回路37からは、セトリング期間においてローレベルの出力パルスが出力される。出力パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTは急激に下降する。
【0056】
セトリング期間TSの経過後において、制御部44は、一定周期Tでパルス幅τ3の定常パルスを発生するように、PWM回路31に制御信号を供給する。PWM回路31が発生した定常パルスは、選択回路37に入力される。この時点においては、強制パルス生成回路45が、強制パルスの出力を終了しているので、選択回路37は、PWM回路31から入力された定常パルスを出力する。定常パルスは、ローパスフィルタ33によって平滑化されて、アナログ出力電圧VOUTの値はV3になる。
【0057】
このように、出力値とターゲット値を比較することによりセトリング期間を設定し、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、PWM回路31の出力信号に替えて所定の期間ハイレベル又はローレベルの信号をローパスフィルタ33に供給することにより、DACの応答時間を短縮させることができる。
【0058】
なお、ADC46とコンパレータ47とを用いてセトリング期間を設定する方式は、第3の実施形態のみならず、第1の実施形態又は第2の実施形態にも適用することができる。
【0059】
【発明の効果】
以上述べた様に、本発明によれば、PWMを利用したDACにおいて、出力波形を安定させたままで応答時間を短縮することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るDACの構成を示すブロック図である。
【図2】本発明の第1の実施形態に係るDACの各部の信号波形を示すタイミングチャートである。
【図3】本発明の第2の実施形態に係るDACの構成を示すブロック図である。
【図4】本発明の第2の実施形態に係るDACの各部の信号波形を示すタイミングチャートである。
【図5】本発明の第3の実施形態に係るDACの構成を示すブロック図である。
【図6】本発明の第3の実施形態に係るDACの増加モードにおける各部の信号波形を示すタイミングチャートである。
【図7】本発明の第3の実施形態に係るDACの減少モードにおける各部の信号波形を示すタイミングチャートである。
【図8】本発明の第3の実施形態の変形例に係るDACの構成を示すブロック図である。
【符号の説明】
11、21、31 PWM回路
12、22、32、42 パルス発生制御手段
13、23、33 ローパスフィルタ
14、24、34、44 制御部
15 OR回路
16、26、36 ルックアップテーブル
25 AND回路
35、45 強制パルス生成回路
37 選択回路
46 ADC
47 コンパレータ
Claims (4)
- 制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、前記パルス幅変調回路の出力信号をセトリング期間においてハイレベル又はローレベルの信号に置き換えるパルス発生制御手段と、
前記パルス発生制御手段から出力される信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
前記ローパスフィルタによって生成されたアナログ出力電圧をアナログ/ディジタル変換するアナログ/ディジタル変換回路と、
前記アナログ/ディジタル変換回路から出力されるデータを入力データと比較することにより前記セトリング期間を設定するコンパレータと、
を具備するディジタル/アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、前記セトリング期間においてハイレベルの信号を出力する制御部と、
前記パルス幅変調回路の出力信号と前記制御部の出力信号との論理和を求めるOR回路と、
を含む、請求項1記載のディジタル/アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、前記セトリング期間においてローレベルの信号を出力する制御部と、
前記パルス幅変調回路の出力信号と前記制御部の出力信号との論理積を求めるAND回路と、
を含む、請求項1記載のディジタル/アナログ変換回路。 - 前記パルス発生制御手段が、
前記パルス幅変調回路が出力すべきパルス幅の変化量に基づいて、ハイレベル又はローレベルの信号を出力する制御部と、
前記セトリング期間において前記制御部の出力信号を選択し、それ以外の期間において前記パルス幅変調回路の出力信号を選択する選択回路と、
を含む、請求項1記載のディジタル/アナログ変換回路。
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