JP3987589B2 - 集積回路 - Google Patents
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Description
【産業上の利用分野】
本発明は集積回路に関する。
【0002】
【従来の技術】
データ処理用の集積回路のあるものは、マイクロプロセッサー等のデータハンドリング装置を複数個、ランダムアクセスメモリ(RAM)、データバッファまたはその他の周辺論理関数を、単一の半導体チップ上に作製された形で含んでいる。そのようなオンチップのデータハンドリング装置は、装置間でのデータおよび制御情報の通信を可能とするために、例えば共通の相互接続バスによって互に接続されている。この相互接続バスは、オンチップの装置と外部(オフチップ)のデータハンドリング装置との間でのデータおよび制御情報の通信を許容するように、(バッファ回路を経由して)その集積回路の入力/出力端子へつながれているのが一般的である。
【0003】
この型の集積回路はモジュール方式に従って設計および製造することができる。この方式では、集積回路の設計者は、多数の、それぞれがデータハンドリング装置を含んでいる予め設計されたモジュールのうちから選んで、特定の応用に適した集積回路を設計するように、モジュールの相対的な配置と相互接続とを設定すればよい。
【0004】
この集積回路の端子には、各々のオンチップデータハンドリング装置(少なくともオンチップのマイクロプロセッサーモジュール)の各入力および出力に対して試験用または診断用のアクセスバスを設けることが一般的である。この試験用のアクセスバスは、製造工程の一部として、オンチップのデータハンドリング装置の試験を許容するために用いられる。この試験には外部のチップ試験装置が使用されて、それは試験用のアクセスバスを経由してオンチップデータハンドリング装置に対して試験入力を供給し、更にその試験入力に応答するオンチップデータハンドリング装置からの出力を検出するようになっている。
【0005】
しかし、上述の型のモジュール方式の集積回路では、集積回路の完全な試験を許容するために、設計者が各データハンドリング装置のすべての入力および出力へ外部端子を設けることになればこのモジュール方式の利点は半減する。マイクロプロセッサーモジュールのような比較的複雑なデータハンドリング装置に対しては、必要とされるそのような端子の数は膨大なものとなろう。例えば、32ビットのマイクロプロセッサーは、32ビットの番地信号、32ビットのデータ信号、約13ビットの制御信号、および約14ビットのステータス信号の併せて91個の端子を使用する試験用のアクセスバスを必要とすることになろう。
【0006】
過去において、この問題を解決するために提案されたものの失敗に終わった方法は、チップ試験装置によって生成すべき試験信号を個々の集積回路毎にあつらえるというものであった。このチップ固有の試験信号は幅を短縮した試験用のアクセスバスを経由してその集積回路に供給することができる。しかし、そのような特別にあつらえた試験信号を設ける方式は時間が掛かり、高価にもつく。
【0007】
【発明の概要】
本発明の1つの目的は、集積回路内のデータハンドリング装置を、非常に多数の試験用アクセス端子または特別にあつらえた試験信号パターンを必要とせずに試験することを可能にすることである。
【0008】
本発明は、集積回路であって:第1の動作モードの間に相互接続バスによってデータを交換するように相互接続された複数のデータハンドリング装置;第2の診断動作モードの間に、集積回路の外部にある診断装置に応答して、相互接続バスを経由して診断装置との間で診断データを交換するように1個または複数個のデータハンドリング装置を制御する診断制御回路;を含む集積回路を提供する。
【0009】
本発明に従えば、共通バスが、第1の(通常の)動作モードの間には集積回路のデータバスとして使用され、第2の(診断)動作モードの間には診断または試験用のアクセスバスとして使用される。これによって、その集積回路に含まれる各種のモジュールが、非常に多数の試験用アクセス端子または供給すべき特別あつらえの試験信号パターンを必要とせずに試験できることになる。
【0010】
当業者は、この診断が、その集積回路に対して施される製造段階での試験工程を意味すると解釈されるかもしれないが、回路に組み込んだ後のエミュレーションの状態分析のような製造後の診断をも含めて意味するものである。例えば、本発明を用いることによって、外部(オフチップ)の診断装置によってオンチップメモリまたはCPUコアの内部情報が読み出され、修正され、書き戻されることができる。あるいは、診断データは単に、その集積回路の現在の処理状態の内部的データ表示であることもできる。
【0011】
相互接続バス上のデータ通信を制御するために、複数のデータハンドリング装置は、1または複数のバスマスターデータハンドリング装置および1または複数のバススレーブデータハンドリング装置を含んでいることが好ましい。
【0012】
好ましくは、診断制御手段はバスマスターデータハンドリング装置を含む。これによって、診断制御手段は必要なとき(例えば、診断動作モードの間)、相互接続バスを制御できる。
【0013】
潜在的に競合する複数のバスマスターデータハンドリング装置を有する集積回路では、1または複数のバスマスターデータハンドリング装置による相互接続バスの制御要求に応答して、そのバスマスターデータハンドリング装置に関する予め定められた優先順位に従って相互接続バスの制御を1つのバスマスターデータハンドリング装置へ割り当てる調停(アービトレーション)手段を採用することが好ましい。
【0014】
集積回路中のその他すべてのデータハンドリング装置に優先して診断制御手段が相互接続バスの制御を入手するために、その診断制御手段は予め定められた優先順位のなかで、その相互接続バスにつながるその他すべてのバスマスターデータハンドリング装置よりも高い優先権を有していることが好ましい。
【0015】
好ましくは、診断制御手段はその相互接続バスへつながるその他すべてのデータハンドリング装置を選択的に制御して、バススレーブ装置として動作させるための手段を含む。
【0016】
1つの好適実施例では、診断データは、試験されるデータハンドリング装置に関する予め定められた診断手順に従った1または複数の逐次的診断ベクトルを含む。好ましくは、その1または複数の診断ベクトルは、試験されるデータハンドリング装置を選択するための番地ベクトルを含む。
【0017】
この集積回路はクロック信号の逐次的サイクルの制御下で動作することが好ましい。その場合、診断制御手段は、クロック信号の現在のサイクル中に診断装置から受け取った制御信号に応答して、クロック信号の次に続くサイクルの間に相互接続バスを経由して診断装置との間で診断データを交換するようにデータハンドリング装置の1または複数個を制御することが好ましい。この制御信号のパイプライン化は、オフチップとオンチップのバスクロックタイミングの間の時間歪みを補償し、また相互接続バスがフルスピードのバス速度で試験されることを許容する。
【0018】
好ましくは、本集積回路は、集積回路の外部にあるデータハンドリング装置と相互接続バスとの間でデータ転送を許容する外部データバスを提供するデータバッファを含み、診断制御手段はその外部データバスを高インピーダンス状態にするように動作する。これによって、外部診断装置は集積回路の外部バスを高インピーダンス状態に設定制御できる。これによって等価的に、集積回路は一時的に例えば共通印刷回路基板等のその他の装置から切り離され、それらの他の装置は切り離された集積回路とは独立して試験できるようになる。
【0019】
本発明の第2の特徴からは、第1の動作モードの間に相互接続バスによってデータを交換するように相互接続された複数のデータハンドリング装置を有する集積回路の動作方法であって、第2の診断動作モードの間に相互接続バスを経由して集積回路の外部にある診断装置との間で診断データを交換するようにデータハンドリング装置の1または複数を制御する工程を含む方法が提供される。
【0020】
本発明に関する上述およびその他の特徴および利点については、以下の図面を参照した詳細な説明から明らかになろう。
【0021】
【実施例】
さて図1を参照すると、集積回路10は、すべて相互接続バス50によって相互接続された、マイクロプロセッサー(CPU)20、内部ランダムアクセスメモリ(RAM)30、および試験制御装置40を含んでいる。外部バスインターフェース(EBI)60は相互接続バス50と外部(オフチップ)のメモリおよび周辺装置との間にバッファ付きのインターフェースを提供している。
【0022】
集積回路10はモジュール構造として設計・製造されており、各種の他のデータハンドリング装置も含めて相互接続バス50へつなぐことができる。相互接続バス50の利用を制御するために、データハンドリング装置のいくつかはバス’マスター’として分類され、また残りのものはバス’スレーブ’として分類される。
【0023】
CPU20はバスマスターの一例である。バスマスターは調停ユニット70から相互接続バスの制御を要求することによって相互接続バス50上でのデータ転送を開始する。調停ユニット70はシステム中の各種バスマスターから相互接続バス50に関する一時的な制御要求を受け取り、それらバスマスターに関する優先順位に従って要求を出しているバスマスターの1つに対して相互接続バス50の制御を割り振る。現在のバスマスターがバスの業務を完了するか、あるいはより優先度の高いバスマスターがバスの制御を要求してくると、調停ユニットは相互接続バス50の制御を解放する。調停ユニット70は次に、バスの制御を別の要求を出しているバスマスターへ与えることができる。
【0024】
上述のように、CPU20はバスマスターであり、試験制御装置40もそうである。集積回路10に含まれるバスマスターのその他の例としては、デジタル信号処理専用の(DSP)コプロセッサー等のコプロセッサー、ダイレクトメモリアクセス(DMA)制御装置、および(例えば、ソフトウエアのリモートデバッグのための)診断制御装置が含まれる。
【0025】
内部RAM30はバススレーブの一例である。バススレーブは、予めそのスレーブに対して割り当てられており、バスマスターによって相互接続バス50上に供給されるスレーブ番地に応答して現在のバスマスターの制御下で読み出しまたは書き込みデータサイクルのバーストを実行する。バススレーブはバスの制御を要求もしないし、制御もしないので、それらは調停ユニット70へ接続されていない。集積回路10に含まれるその他のバススレーブ装置の例としては、オンチップの読み出し専用メモリ(ROM)、割り込み制御装置、入力/出力チャンネル制御装置(例えば、シリアルチャンネル制御装置)、外部バスインターフェース60、およびシステムタイマーユニットが含まれる。
【0026】
各種のデータハンドリング装置(バスマスターおよびバススレーブ)間のデータ通信は、相互接続バス50へつながれたデコーダー75、調停ユニット70、およびデータハンドリング装置によって制御される。
【0027】
図1において、集積回路10はそれの通常モードまたは’システム’モードにあるとして示されている。このモードにおいて、装置間のデータ通信が開始されると、現在のバスマスターは相互接続バス50上へ受け手となるデータハンドリング装置の番地を供給する。この番地はデコーダー75によって検出され、それは番地指定されたスレーブ装置に対して選択信号を供給し、その装置をデータ通信のためにイネーブルする。また、システムモードにおいて、外部バスインターフェース60は外部バス80を介して外部メモリおよび周辺装置へつながれる。
【0028】
試験制御装置40もまた外部インターフェース(試験制御インターフェース90と呼ぶ)を有する。
【0029】
図2は集積回路10の第2の模式図であり、そこにおいて外部バス80と試験制御インターフェース90が、VLSI(超大規模集積)テスター(図示されていない)または診断回路基板テスターと呼ぶ集積回路試験装置へつながれている。この構成は、集積回路10をその他のデータ処理部品から分離するために(その他の部品を試験するため)、あるいは集積回路を’試験’動作モードに設定するために用いることができる。
【0030】
集積回路10を分離させるために、VLSIテスターは試験制御インターフェース90を使用して、相互接続バス50の制御を要求するように試験制御装置40を制御する。試験制御装置40は調停ユニット70によって最も高い優先順位を与えられており、従って決まったシステムクロックサイクル数のうちに相互接続バス50の制御を認可されることが保証されている。試験制御装置40はそれが相互接続バス50の制御を獲得したことを、試験制御インターフェース90を介してVLSIテスターに外部信号を戻すことによって表示する。
【0031】
試験制御装置40が一旦相互接続バス50の制御を獲得すると、それは外部バスインターフェース60を制御して外部バスを高インピーダンス状態にする。これは等価的に集積回路10を、その他の例えば共通印刷回路基板上の装置から切り離すことになり、それらの他の装置を独立して試験することを許容する。
【0032】
この高インピーダンス状態から、VLSIテスターは試験制御装置40を制御して集積回路を試験モードに設定することができる。この試験モードにおいて、試験制御装置40は外部バスインターフェースを介してVLSIテスターとの間のデータ通信をイネーブルし、等価的にVLSIテスターが集積回路10を完全に制御することを許容する。試験制御装置40はまた相互接続バス50上へ各種の制御信号を配置して、VLSIテスターとの間のデータ通信が内部バスマスター装置で行えるようにする。
【0033】
言い換えれば、試験モードでは、外部バス80は並列の試験ベクトルアクセスポートとなる。本実施例において、外部バス80は32ビットの広さを持ち、VLSIテスターはこれを32ビットの並列アクセスポートとして使用する。しかし、外部バス80のビットのサブセットを用いた構成も可能である。あるいは、幅を縮小した外部バスを有する集積回路では(例えば、32ビットCPU20に対して16ビットまたは8ビットの外部バス)、試験ベクトルの送信は外部バスによって時間多重化されよう。
【0034】
試験モードでは、デコーダー75が相互接続バス50へつながる各装置(すなわち、通常はバスマスターまたはバススレーブである装置)のスレーブ番地を検出し、その装置を試験構成でのバススレーブとして設定する。通常はバスマスターである装置に関しては、これはその装置をバススレーブとして設定することを含む。
【0035】
VLSIテスターは次に、試験ベクトルプロトコルを開始し、そこにおいては番地および制御ベクトルを試験データの読み出しおよび書き込みバーストと混在して分散させる。
【0036】
既に述べたように、試験工程の間にバスマスターであろうとバススレーブであろうと、すべてのオンチップ装置はあたかもバススレーブ装置であるかのように番地指定されて、システムメモリマップ内を番地空間としてマッピングされる。通常のシステムモードにおいてバスマスターとして作動する装置の場合は、システムメモリマップは試験制御装置40が現在の能動的なバスマスターである時にその装置へスレーブアクセスのみを許容する。
【0037】
試験制御インターフェース90は、外部バス80と一緒に使用される2つの入力信号と1つの出力信号を含む。試験制御インターフェース90のこれらの3つの信号はVLSIテスターと試験制御装置40との間のハンドシェーキングを提供する。試験制御インターフェース90のこれらの3つの信号は:
E_RQ − 外部バス要求入力(要求トリステートバス−すなわち、集積回路10の分離)
E_RQT − 外部バス試験要求入力(すなわち、VLSIテスターが試験ベクトルを送信または受信しようとしている)
E_GT − 外部バス認可出力(これは相互接続バスの制御がその試験制御装置40へ認可されたことを確認する)
である。
【0038】
集積回路がシステムモードで動作する時、E_RQラインをアサートする(高レベルが能動的)ことは試験制御装置40が調停ユニット70から相互接続バス50の制御を要求することを引き起こす。試験制御装置40はその集積回路内のすべてのバスマスターのうちで最も高い優先順位を与えられており、従って、制御要求後の予め定められた数のクロックサイクルのうちに相互接続バスの制御を認可されることが保証されている。試験制御装置40は外部バスインターフェース60を制御して、外部バスを高インピーダンス状態に設定する。次にE_GT外部認可信号をアサートすることによって、VLSIテスターに対してそれがバス50の制御を認可されたことを教える。
【0039】
このモードにおいて、外部バス80へつながれた(例えば、診断装置やその他のバス制御装置の一部を形成する)外部バス制御装置は、外部バスがその集積回路10によって駆動されることのないことが保証されているため、他の集積回路や外部バス80へつながれた装置(例えば、共通印刷回路基板上の)に対してDMA操作を実行することができる。
【0040】
集積回路10中のデータハンドリング装置の診断試験のために、VLSIテスターは次に、E_RQTをアサートすることができる。それはVLSIテスターがその集積回路10に対してそれ自身で試験工程を開始しようとしていることを試験制御装置40に対して示す。E_RQT信号に応答して、試験制御装置40は外部バスインターフェース60を制御してVLSIテスターとの間で通信を行わせる。
【0041】
外部ハンドシェーク入力信号E_RQおよびE_RQTがパイプライン信号として組み込まれ、現在のオンチップサイクルよりむしろ次に続くオンチップサイクルに対して与えられる。これによってオフチップとオンチップのバスクロックタイミングの間の時間歪みを補償することが可能となり、従って相互接続バス50はフルスピードのバス速度で試験できるようになる。
【0042】
外部バスインターフェースをトリステート状態(高インピーダンスまたは高Z)にセットし、次に集積回路10をシステムモードへリセットするための論理シーケンスを次の表1に示す。
【0043】
【表1】
【0044】
表1を参照すると、E_RQ、E_RQT、およびE_GTがすべて低レベルである時、集積回路は通常のシステムモードにある。信号E_RQは次にアサート(高レベルに設定)されて、試験制御装置40が相互接続バス50の制御を獲得して外部バス80上で高インピーダンスモードを設定することを要求する。この要求が認可された時、試験制御装置40によって信号E_GTがアサートされ、その状態をVLSIテスターに対して教える。
【0045】
E_RQ信号は続いて低レベル状態へ戻り、外部バス80上の高インピーダンスモードを終了させる。E_GT信号もまた低レベルへ戻った時、それは試験制御装置40が相互接続バス50の制御を解放し、通常のシステムモードが再び適用されることを意味する。
【0046】
データハンドリング装置(バスマスターまたはバススレーブ)はその装置に対応するスレーブ番地を外部バス80上へ与え、次に信号E_RQTをアサートすることによってスレーブ装置として試験のためにセットアップすることができる。これによってデコーダー75はその番地指定された装置をスレーブ装置として試験モードに設定し、VLSIテスターがその装置に対して診断アクセスすることを、E_RQTおよびE_RQ両信号が低レベルにセットされるまでは許容する。
【0047】
バスマスター装置の装置試験モードでは、同期した32ビットベクトルの読み出しおよび書き込みプロトコルが採用されて、番地指定された装置に対して試験ベクトルが供給される。この工程の間、試験制御インターフェース90上の診断ハンドシェークは、動作制御のためにE_RQTおよびE_RQのグレー符号化されたシーケンスを使用する。このシーケンスを次の表2に示す。
【0048】
【表2】
【0049】
表2のベクトル入力の場合、書き込みベクトルのバーストが番地選択サイクルによって終端される開始番地から許可される。同様に、Voutモードでは、読み出しベクトルのバーストが番地選択ベクトルによって終端される開始番地から許可される。
【0050】
図3は外部バス80へ供給される番地選択ベクトルの模式図である。上位の16ビット(D31ないしD16)はその装置を試験するために選択されるスレーブ番地を含み、下位のビット(D15ないしD0)はその装置に対して最も普通に要求される制御命令に対応する制御入力を含んでいる。
【0051】
デコーダー75は外部バス80上(および従って相互接続バス50の32個のデータビット上にも)に与えられた図3に示すような型の番地ベクトルに対して次のように応答する。デコーダー75は調停ユニット70から試験制御装置40が相互接続バス50の制御を認可されたことを示す信号を既に受け取っており、従って、番地ベクトルの上位ビットによって指定される番地にのみ応答する。デコーダー75は次に番地ベクトルによって番地指定された装置をその装置が通常バスマスターとして動作するか否かに関係なくバススレーブ装置として試験状態に設定する。試験状態の設定はその装置が番地ベクトルの下位のビットによって指定された装置構成を採用することを命令する。
【0052】
データハンドリング装置が選択され、番地ベクトルによって構成された時、その装置はVLSIテスターとの間で試験データを交換(送信または受信)することを期待する。試験ベクトルの形式と順序は予め決定することができ、集積回路10の特定の配置や形状に関係なく、そのデータハンドリング装置またはモジュールに固有なものである。従って、試験すべき装置はVLSIテスターに関しては(有限状態機械のように)予め定められたように振る舞い、従ってVLSIテスターおよびその試験すべき装置は、装置選択の後、予め定められた順序で試験データベクトルを交換する。
【0053】
ここで指摘すべきことは、本実施例において、試験制御装置40は上述のような方法では試験することのできない唯一のオンチップ装置であるということである。(試験制御装置40はそれがその時点でのバスマスターであるため、試験手続きの間にバススレーブとして番地指定することができない)。しかし、残りの装置に対して実行される試験操作を成功させることによってその試験制御装置40の動作の修正モードを導き出すことができる。
【0054】
図4は装置に依存する試験データを含む試験データベクトルの模式図である。この場合、ベクトルは32の使用可能なビットすべてを使ったフリーフォーマットである。
【0055】
番地または試験データベクトルの交換の間に、その試験制御装置はVLSIテスターから受け取ったデータと一緒に相互接続バス50上へ与えるべき制御信号を生成する。
【0056】
CPU20(バスマスター)に対して実行される試験工程の例を図5ないし図10を参照しながらここで説明する。これらの図面のうち、図5ないし図9は試験工程の各種段階においてVLSIテスターによって外部バス80上へ供給されるデータ、制御、およびステータスのベクトルを示す。図10は試験工程の間に実行されるステップを示すフローチャートである。
【0057】
CPU20を試験するための試験シーケンスはVLSIテスターが図5に模式的に示すような番地選択および制御ベクトルを生成するところから始まる。既に述べたように、通常はバスマスターである装置はVLSIテスターによって試験工程中はバススレーブとして番地指定される。従って、図5のベクトルは上位ビットにCPU20のスレーブ番地を含み、下位ビットにはCPU20を試験のために構成する場合の制御情報が含まれている。
【0058】
CPU20が一旦番地指定され、構成されると、図6に模式的に示されたように、データベクトルの32ビットすべてを使用してデータがCPU20に与えられる。
【0059】
あるいは、データはVLSIテスターによってCPU20から読み出すこともできる。それらのデータはCPUの処理状態、現在のCPU番地出力、または処理操作に続いてCPUから戻されるデータを示す。
【0060】
プロセッサーのステータスは図7に模式的に示されたステータスベクトルの下位の14ビットワードとして出力される。プロセッサーの番地出力は図8に模式的に示すように、32ビットのADDR出力ベクトルとして検査されよう。最後に、CPU20の書き込み操作中に、プロセッサーによるデータ出力が、VLSIテスターによって図9に模式的に示されたような並列のDOUTデータベクトルとして検査されよう。
【0061】
図10はCPU20を試験する場合に実行されるステップを示す。
【0062】
図10を参照すると、アイドリング状態100から、CPU20は番地フェーズの間に図5の制御ベクトルを使用して選ばれる(番地指定される)。次に、書き込みデータバースト、あるいは読み出しデータバーストのいずれかが続き、書き込みデータバーストの間には図6に示された形式のデータベクトルを使用してCPU20へデータが送信される(ステップ120において)。
【0063】
書き込みバーストと読み出しバーストのいずれが発生するかの選択はVLSIテスターの制御下にある。VLSIテスターは、読み出しバーストの場合、E_RQTを高レベルに、またE_RQを低レベルにセットするが、書き込みバーストの場合は、E_RQTを低レベル、E_RQを高レベルにセットする(表2に示すように)。これらの信号は試験制御装置40によって受信され、試験制御装置40はそれが適正であれば内部バス書き込み信号を生成することによって応答する。
【0064】
読み出しデータバーストの場合、CPU統計量は図7に示されたステータスベクトルを用いてVLSIテスターへ(ステップ130において)送信され、次にオプションとして、図8に示されたADDRベクトルを用いて(ステップ140において)CPU番地が送信され、そしてCPUデータは図9に示されたDOUTベクトルを用いて(ステップ150において)VLSIテスターへ送信される。各々の書き込みデータバーストまたは読み出しデータバーストの後、制御は番地フェーズへ戻される。別の実施例では、書き込みデータバーストと読み出しデータバーストが、VLSIテスターによって別の番地ベクトルが出力されるまで同じスレーブ番地において繰り返し実行される。
【0065】
通常はバススレーブである内部RAMやROMのような装置はずっと単純なふうにインターフェースを与えられて試験され、’1の連立’パターンのような試験パターンについてバーストモードの書き込みおよび読み出しを許容される。そのような装置の試験に使用するために、試験制御装置40はそのようなメモリマップされた装置へ逐次的番地を供給する番地増分器を含んでいる。試験制御装置40に番地増分器を採用することで、各々のバススレーブ装置中に予めロードされる計数器を設けておく必要がなくなる。
【0066】
32ビットの全幅増分器を提供する代わりに、番地の増分を12ビットフィールドで行い、番地空間のその他のビット(A〔31:14〕およびA〔1:0〕)はページ境界毎に再ラッチされなければならない。これによって等価的に16キロバイトのバーストアクセスウインドウが許容される。しかし、その他の実施例では、32ビットの増分器を提供することを行ってもよい。
【0067】
図11は試験のためにバススレーブ装置を選択するための番地選択ベクトルの模式図である。このベクトルの上位のビットは試験すべき装置の(すなわち、その装置を選択する)スレーブ番地を提供し、下位のビットはその装置内のメモリ位置に対応するメモリ番地のビットを含んでいる。
【0068】
図12は試験すべきバススレーブ装置との間でやりとりされるデータパターンを読み出しまたは書き込みするために使用される32ビットのフリーフォーマットデータベクトルを示す。
【0069】
図13ないし図15は試験制御装置40に関連してVLSIテスターによって実行される試験工程を示す時間図である。特に、図13は書き込みデータバーストを示す時間図であり、図14は読み出しデータバーストを示す時間図であり、更に図15は書き込みデータバーストに続く読み出しデータバーストを示す時間図である。
【0070】
図13ないし図15において、以下の省略記号を使用して試験工程中に含まれる各種の信号を表すことにする。
【0071】
図13を参照すると、まずE_RQ信号がVLSIテスターによってアサートされる。試験制御装置40が相互接続バス50の制御を認可された時は、試験制御装置はE_GT信号をアサートする。VLSIテスターは試験モードを開始するために1クロックサイクルの間E_RQT信号をセットし、次に外部番地ベクトル(XA)とそれに続く2つの外部書き込みベクトル(XW)を送信する。それらの信号は外部バスインターフェース60を経由してそれぞれ内部番地(A)およびwrite(W)ベクトルとして相互接続バス50へ送られる。
【0072】
内部番地ベクトルに応答して、デコーダー75は試験すべき装置を選択し、その装置を試験状態においてバススレーブとして設定する。その装置は次に(VLSIテスターによって生成される外部書き込みベクトルに対応して)内部書き込みベクトルを受信し、その装置またはモジュールに依存した形でそれらのベクトルに応答する。
【0073】
図13の試験工程は、試験制御装置40がE_GT信号を低レベルへリセットすることによって終了する。
【0074】
図14は図13に類似しているが、読み出しデータバーストを示しており、ここではデータが内部装置から読み出され、VLSIテスターへ送信される。この場合、外部バスインターフェース60は外部番地ベクトル(XA)を受信し、更にそれに応答して対応する内部番地ベクトル(A)を内部バス上へあたえる。試験されている装置からの内部読み出しベクトル(R)は、次に、外部バス80を経て外部読み出しベクトル(XR)としてVLSIテスターへ送信される。
【0075】
最後に、図15は図13に示されたのと類似のデータ書き込みバーストの後に図14に示したのと類似のデータ読み出しバーストが続く場合を示している。
【0076】
以上説明してきた実施例は集積回路の基本的な製造工程における試験でのみ使用されるものではない。この試験方法はまた回路中エミュレーションの状態分析のような用途においても使用されよう。例えば、オンチップメモリまたはCPUコアの内部状態を読み出し、修正し、そして再び書き戻すこともこれらの方法を用いて行われよう。
【0077】
本発明の例示した実施例はここに図面を参照しながら詳細に説明してきたが、本発明がそれらの実施例に厳密に制限されるべきではなく、各種の変更および修正が請求の範囲に示した本発明の範囲および本質から外れることなしに実行可能であることを当業者は理解されるであろう。
【図面の簡単な説明】
【図1】システムモードで動作している集積回路の模式的ブロック図。
【図2】試験モードで動作している集積回路の模式的ブロック図。
【図3】番地選択ベクトルの模式図。
【図4】装置に依存した試験データを含む試験ベクトルの模式図。
【図5】CPU番地選択および制御ベクトルの模式図。
【図6】CPUデータベクトルの模式図。
【図7】CPUステータスベクトルの模式図。
【図8】CPU出力番地ベクトルの模式図。
【図9】CPU出力データベクトルの模式図。
【図10】CPUの試験において実行される一連の手続きを示すフローチャート。
【図11】試験のためにバススレーブ装置を選択するための番地選択ベクトルの模式図。
【図12】バススレーブ装置へデータパターンを読み書きするための32ビットデータベクトル。
【図13】書き込みデータのバーストを示す時間図。
【図14】読み出しデータのバーストを示す時間図。
【図15】書き込みデータのバーストに続く読み出しデータのバーストを示す時間図。
【符号の説明】
10 集積回路
20 マイクロプロセッサー(CPU)
30 内部ランダムアクセスメモリ(RAM)
40 試験制御装置
50 相互接続バス
60 外部バスインターフェース
70 調停ユニット
75 デコーダー
80 外部バス
90 試験制御インターフェース
100 アイドリング状態
120 書き込みデータ送信
130 CPU統計量送信
140 CPU番地送信
150 CPUデータ送信
Claims (9)
- 集積回路であって、
第1の動作モードの間に、相互接続バスを介してデータの交換を行うように相互接続された複数のデータハンドリング装置、および
前記集積回路の外部にある診断装置に応答する診断制御手段であって、第2の動作モードである診断モードの間に、前記相互接続バスを介して前記診断装置との間で診断データを交換するように前記データハンドリング装置の1または複数の装置を制御するための診断制御手段、を有し;
前記複数のデータハンドリング装置が1または複数のバスマスターデータハンドリング装置および1または複数のバススレーブデータハンドリング装置を含み、前記診断制御手段がバスマスターデータハンドリング装置を含み、前記集積回路は更に:
前記バスマスターデータハンドリング装置の1または複数の装置による前記相互接続バスの制御要求に応答する調停手段であって、前記バスマスターデータハンドリング装置に関する予め定められた優先順位に従って前記相互接続バスの制御を1つのバスマスターデータハンドリング装置へ割り当てるための前記調停手段、を含む前記集積回路。 - 請求項第1項記載の集積回路であって、前記診断制御手段が前記予め定められた優先順位のうちで、前記相互接続バスへつながれたその他のバスマスターデータハンドリング装置のいずれよりも高い優先度を有している集積回路。
- 請求項第1項記載の集積回路であって、前記診断制御手段が、前記相互接続バスへつながれたすべての他のデータハンドリング装置をバススレーブ装置として動作するように選択的に制御するための手段を含んでいる集積回路。
- 請求項第1項記載の集積回路であって、前記診断データが、試験されるデータハンドリング装置に関連する予め定められた診断手順に従った1または複数の逐次的診断ベクトルを含んでいる集積回路。
- 請求項第4項記載の集積回路であって、前記1または複数の診断ベクトルが試験すべきデータハンドリング装置を選択するための番地ベクトルを含んでいる集積回路。
- 請求項第1項記載の集積回路であって、前記集積回路がクロック信号の逐次的サイクルの制御下で動作するようになった集積回路。
- 請求項第6項記載の集積回路であって、前記診断制御手段が、クロック信号の現在のサイクルの間に診断装置から受信された制御信号に応答して、前記クロック信号の次に続くサイクルの間に前記相互接続バスを介して前記診断装置との間で診断データを交換するように前記データハンドリング装置の1または複数の装置を制御するようになった集積回路。
- 請求項第1項記載の集積回路であって、データバッファを含み、前記データバッファが前記集積回路の外部にあるデータハンドリング装置と前記相互接続バストの間でデータ転送を可能とする外部データバスを提供しており、また前記診断制御手段が前記外部データバスを高インピーダンス状態に設定するように動作するようになった集積回路。
- 第1の動作モードの間に相互接続バスを介してデータの交換を行うように相互接続された複数のデータハンドリング装置を有する集積回路の動作方法であって、
診断制御手段を用いて、第2の動作モードである診断モードの間に、前記相互接続バスを介して前記集積回路の外部にある診断装置との間で診断データを交換するように前記データハンドリング装置の1または複数の装置を制御するステップであって、前記複数のデータハンドリング装置が1または複数のバスマスターデータハンドリング装置および1または複数のバススレーブデータハンドリング装置を含み、前記診断制御手段がバスマスターデータハンドリング装置を含む前記ステップと、
前記バスマスターデータハンドリング装置の、1または複数の装置による前記相互接続の制御のための調停ユニットへの要求に応答して、前記バスマスターデータハンドリング装置に関連する所定の優先順位に従って、前記相互接続の制御を一つのバスマスターデータハンドリング装置に割り当てるステップと、
を有する、前記集積回路の動作方法。
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