JP3984284B2 - 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム - Google Patents
改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム Download PDFInfo
- Publication number
- JP3984284B2 JP3984284B2 JP2006552880A JP2006552880A JP3984284B2 JP 3984284 B2 JP3984284 B2 JP 3984284B2 JP 2006552880 A JP2006552880 A JP 2006552880A JP 2006552880 A JP2006552880 A JP 2006552880A JP 3984284 B2 JP3984284 B2 JP 3984284B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- converters
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electric Clocks (AREA)
Description
被測定信号x(t)を入力するための入力端子(10a)と、
較正用信号r(t)を発生する信号発生器(25)と、
複数N個のアナログ−デジタル(A/D)変換器(12)と、
前記入力端子から入力される前記被測定信号と前記信号発生器から出力される前記較正用信号のいずれかを選択するスイッチ(21)と、
前記スイッチによって選択された信号を複数N個に分配して前記複数N個のA/D変換器にそれぞれ入力させる信号分配器(11)と、
前記複数N個のA/D変換器に対し、周期Tsで且つ位相がTs/Nずつシフトしたサンプリングクロックをそれぞれ与えるサンプリング制御部(13、13′)と、
前記入力端子への入力から前記複数N個のA/D変換器での変換処理までの、振幅の周波数特性及び位相の周波数特性の少なくとも一つに差異があることによって生じる、前記複数N個のA/D変換器が出力する各信号間の誤差を補正するために必要な補正情報を記憶する補正情報メモリ(35)と、
前記被測定信号を受けて前記複数N個のA/D変換器が出力する各信号に対し、前記補正情報メモリに記憶されている前記補正情報により補正処理を行う補正処理部(30)と、
前記信号発生器から出力される前記所定の較正用信号を受けて前記複数N個のA/D変換器が出力する各信号についてスペクトラム解析処理を行って前記複数の信号成分の振幅と位相を算出し、当該算出した結果に基づいて前記補正情報を新たに求め、当該新たに求めた補正情報により前記補正情報メモリの内容を更新する補正情報算出部(41)と、
を具備し、
前記信号発生器は、前記複数N個のA/D変換器にそれぞれ与えられる前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の所望の周波数にそれぞれ位置する複数の信号成分であって、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内に互いに異なる周波数で現れる前記複数の信号成分を含む前記較正用信号を出力するように構成されていることを特徴とする時間インタリーブ方式のA/D変換装置が提供される。
前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の前記複数の信号成分を基本波成分と所定次数までの高調波成分とで構成するパルス信号であって、当該パルス信号の高調波成分のうち前記所定次数より高次の高調波成分と、前記複数の信号成分とが、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内の同一周波数で重なる場合に、該重なった成分同士のパワー比を予め定めた値以下にしたパルス信号を、前記較正用信号として出力することを特徴とする第1の態様に従うA/D変換装置が提供される。
前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内で且つ互いに異なる周波数の正弦波信号を発生する複数の正弦波発生器(26)と、該複数の正弦波発生器の出力信号を加算合成する加算合成器(27)とにより構成されていることを特徴とする第1の態様に従うA/D変換装置が提供される。
前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記複数N個のA/D変換器の1つを基準のA/D変換器とし、前記入力端子から前記複数N個のA/D変換器の各出力端子までのそれぞれの周波数特性と前記基準のA/D変換器の周波数特性との差の特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のAD特性テーブル(36)に記憶するように構成され、
前記補正処理部は、前記被測定信号に対して前記複数N個のA/D変換器から出力される各サンプル値および前記AD特性テーブルに記憶されている係数に基づいて、前記サンプリングクロックを受けたA/D変換器がサンプル値を更新するタイミングに他のA/D変換器が変換処理を行ったと仮定して得られるサンプル値を推定する推定デバイス(31)が設けられていることを特徴とする第1の態様に従うA/D変換装置が提供される。
前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記基準のA/D変換器の周波数特性と前記複数N個のA/D変換器の残りのA/D変換器の周波数特性の差をそれぞれ相殺する周波数特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のイコライザ係数テーブル(37)に記憶するように構成され、
前記補正処理部には、前記推定デバイスとして前記A/D変換器毎にそれぞれ設けられている複数の推定デバイス(310〜31N−1)と、前記複数の推定デバイスから出力される各サンプル値に対して、前記イコライザ係数テーブルに記憶されている係数に基づくフィルタリングをそれぞれ行って、誤差補正されたサンプル値をそれぞれ出力する複数のイコライザ(32)とが設けられていることを特徴とする第4の態様に従うA/D変換装置が提供される。
前記入力端子と前記スイッチとの間、前記信号発生器と前記スイッチとの間及び前記信号分配器と前記スイッチとの間の少なくとも一つに挿入されている複数の減衰器(22a〜22c)をさらに具備することを特徴とする第1の態様に従うA/D変換装置が提供される。
前記スイッチと連動する第2のスイッチ(23)と、前記第2のスイッチに接続される終端器(24)とをさらに具備し、
前記スイッチにより前記較正用信号を選択する際に、前記第2のスイッチを閉じて、前記入力端子から入力され前記被測定信号を前記終端器で終端可能とするように構成されることを特徴とする第6の態様に従うA/D変換装置が提供される。
前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号をサンプリング順に並んだデジタル信号列(Y(n))に合成して出力可能とする信号合成手段(14,10b)をさらに具備することを特徴とする第1の態様に従うA/D変換装置が提供される。
前記信号合成手段として、前記デジタル信号列を出力するための出力端子(10b)と、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号を順次選択的に切り換えて前記出力端子に出力する信号切換器(14)とをさらに具備し、
前記サンプリング制御部は、前記複数N個のA/D変換器がそれぞれ出力する各出力信号を前記信号切換器によって順次選択的に切り換えて出力するために、前記複数N個のA/D変換器のうちサンプリングを行ったA/D変換器を指定する指定信号を前記信号切換器に与えることにより、前記信号切換器からサンプリング順に並んだデジタル信号列(Y(n))に合成して前記出力端子に出力可能とすることを特徴とする第8の態様に従うA/D変換装置が提供される。
外部からの指示あるいは予め決められたタイムスケジュールに従う較正処理要求に応じて、前記スイッチを前記信号発生器側に接続して、前記較正用信号を前記信号分配器へ入力させるための制御部(40)をさらに具備することを特徴とする第9の態様に従うA/D変換装置が提供される。
時間インタリーブ方式のアナログ−デジタル(A/D)変換装置(20)と、
前記時間インタリーブ方式のA/D変換装置からのA/D変換出力信号に対して所定の信号処理を実行する信号処理装置(100)と、
を具備する高速信号処理システムであって、
前記時間インタリーブ方式のA/D変換装置が、
被測定信号x(t)を入力するための入力端子(10a)と、
較正用信号r(t)を発生する信号発生器(25)と、
複数N個のA/D変換器(12)と、
前記入力端子から入力される前記被測定信号と前記信号発生器から出力される前記較正用信号のいずれかを選択するスイッチ(21)と、
前記スイッチによって選択された信号を複数N個に分配して前記複数N個のA/D変換器にそれぞれ入力させる信号分配器(11)と、
前記複数N個のA/D変換器に対し、周期Tsで且つ位相がTs/Nずつシフトしたサンプリングクロックをそれぞれ与えるサンプリング制御部(13、13′)と、
前記入力端子への入力から前記複数N個のA/D変換器での変換処理までの、振幅の周波数特性及び位相の周波数特性の少なくとも一つに差異があることによって生じる、前記複数N個のA/D変換器が出力する各信号間の誤差を補正するために必要な補正情報を記憶する補正情報メモリ(35)と、
前記被測定信号を受けて前記複数N個のA/D変換器が出力する各信号に対し、前記補正情報メモリに記憶されている前記補正情報により補正処理を行う補正処理部(30)と、前記信号発生器から出力される前記所定の較正用信号を受けて前記複数N個のA/D変換器が出力する各信号についてスペクトラム解析処理を行って前記複数の信号成分の振幅と位相を算出し、当該算出した結果に基づいて前記補正情報を新たに求め、当該新たに求めた補正情報により前記補正情報メモリの内容を更新する補正情報算出部(41)と、
を具備し、
前記信号発生器は、前記複数N個のA/D変換器にそれぞれ与えられる前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の所望の周波数にそれぞれ位置する複数の信号成分であって、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内に互いに異なる周波数で現れる前記複数の信号成分を含む前記較正用信号を出力するように構成されていることを特徴とする高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置の前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の前記複数の信号成分を基本波成分と所定次数までの高調波成分とで構成するパルス信号であって、当該パルス信号の高調波成分のうち前記所定次数より高次の高調波成分と、前記複数の信号成分とが、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内の同一周波数で重なる場合に、該重なった成分同士のパワー比を予め定めた値以下にしたパルス信号を、前記較正用信号として出力することを特徴とする第11の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置の前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内で且つ互いに異なる周波数の正弦波信号を発生する複数の正弦波発生器(26)と、該複数の正弦波発生器の出力信号を加算合成する加算合成器(27)とにより構成されていることを特徴とする第11の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置の前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記複数N個のA/D変換器の1つを基準のA/D変換器とし、前記入力端子から前記複数N個のA/D変換器の各出力端子までのそれぞれの周波数特性と前記基準のA/D変換器の周波数特性との差の特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のAD特性テーブル(36)に記憶するように構成され、
前記A/D変換装置の前記補正処理部は、前記被測定信号に対して前記複数N個のA/D変換器から出力される各サンプル値及び前記AD特性テーブルに記憶されている係数に基づいて、前記サンプリングクロックを受けたA/D変換器がサンプル値を更新するタイミングに他のA/D変換器が変換処理を行ったと仮定して得られるサンプル値を推定する推定デバイス(31)が設けられていることを特徴とする第11の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置の前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記基準のA/D変換器の周波数特性と前記複数N個のA/D変換器の残りのA/D変換器の周波数特性の差をそれぞれ相殺する周波数特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のイコライザ係数テーブル(37)に記憶するように構成され、
前記時間インタリーブ方式のA/D変換装置の前記補正処理部には、前記推定デバイスとして前記A/D変換器毎にそれぞれ設けられている複数の推定デバイス(310〜31N−1)と、前記複数の推定デバイスから出力される各サンプル値に対して、前記イコライザ係数テーブルに記憶されている係数に基づくフィルタリングをそれぞれ行って、誤差補正されたサンプル値をそれぞれ出力する複数のイコライザ(32)とが設けられていることを特徴とする第14の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置は、前記入力端子と前記スイッチとの間、前記信号発生器と前記スイッチとの間及び前記信号分配器と前記スイッチとの間の少なくとも一つに挿入されている減衰器(22a〜22c)をさらに具備することを特徴とする第11の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置は、前記スイッチと連動する第2のスイッチと、前記第2のスイッチに接続される終端器とをさらに具備し、
前記スイッチにより前記較正用信号を選択する際に、前記第2のスイッチを閉じて、前記入力端子から入力され前記被測定信号を前記終端器で終端可能とすることを特徴とする第16の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置は、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号をサンプリング順に並んだデジタル信号列(Y(n))に合成して出力可能とする信号合成手段(14,10b)をさらに具備する第11の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置の前記信号合成手段は、前記デジタル信号列を出力するための出力端子(10b)と、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号を順次選択的に切り換えて前記出力端子に出力する信号切換器(14)とを具備し、
前記時間インタリーブ方式のA/D変換装置の前記サンプリング制御部は、前記複数N個のA/D変換器がそれぞれ出力する各出力信号を前記信号切換器によって順次選択的に切り換えて出力するために、前記複数N個のA/D変換器のうちサンプリングを行ったA/D変換器を指定する指定信号を前記信号切換器に与えることにより、前記信号切換器からサンプリング順に並んだデジタル信号列(Y(n))に合成して前記出力端子に出力可能とすることを特徴とする第18の態様に従う高速信号処理システムが提供される。
前記時間インタリーブ方式のA/D変換装置は、外部からの指示あるいは予め決められたタイムスケジュールに従う較正処理要求に応じて、前記スイッチを前記信号発生器側に接続して、前記較正用信号を前記信号分配器へ入力させるための制御部(40)をさらに具備することを特徴とする第19の態様に従う高速信号処理システムが提供される。
前記信号処理装置が、
前記時間インタリーブ方式のA/D変換装置から出力される前記A/D変換出力信号を蓄えるメモリ(101)と、
前記メモリに蓄えられている前記A/D変換出力信号について所定の信号解析処理を行う解析処理部(102)と、
前記信号処理装置が前記所定の信号解析処理を行っている期間に、較正処理要求を前記A/D変換装置に与えて前記A/D変換装置に対して較正処理のためのA/D変換及びそれに続く前記補正情報の算出と更新を行わせるとともに、前記A/D変換装置からの前記補正情報の更新の終了を受けて前記A/D変換装置に対して前記被測定信号のA/D変換処理可能な状態に設定するシステム制御部(103)とを具備することを特徴とする第11の態様に従う高速信号処理システムが提供される。
図1は、本発明の第1実施形態による時間インタリーブ方式のA/D変換装置20の構成を説明するために示すブロック図である。
ΔV(1,2)=V1(2)/V0(2)
…………
ΔV(1,8)=V1(8)/V0(8)
ΔV(2,1)V2(1)/V0(1)
ΔV(2,2)=V2(2)/V0(2)
…………
ΔV(2,8)=V2(8)/V0(8)
…………
ΔV(N−1,1)=VN−1(1)/V0(1)
ΔV(N−1,2)=VN−1(2)/V0(2)
…………
ΔV(N−1,8)=VN−1(8)/V0(8)
また、位相については、各処理経路についてそれぞれサンプリングタイミング差と誤差が含まれている。
ΔΦ(1,2)=Φ1(2)−Φ0(2)−θ1(2)
…………
ΔΦ(1,8)=Φ1(8)−Φ0(8)−θ1(8)
ΔΦ(2,1)=Φ2(1)−Φ0(1)−θ2(1)
ΔΦ(2,2)=Φ2(2)−Φ0(2)−θ2(2)
…………
ΔΦ(2,8)=Φ2(8)−Φ0(8)−θ2(8)
…………
ΔΦ(N−1,1)=ΦN−1(1)−Φ0(1)−θN−1(1)
ΔΦ(N−1,2)=ΦN−1(2)−Φ0(2)−θN−1(2)
…………
ΔΦ(N−1,8)=ΦN−1(8)−Φ0(8)−θN−1(8)
このようにして、補正情報算出部41は、一つのA/D変換器120の信号経路の特性を基準として得られた振幅誤差及び位相誤差から、フィルタリング等による補正処理に必要な情報を求める。
hi,u=F−1{Hi *(ω)} …(2)
gi,k=F−1{Gi *(ω)} …(3)
ただし、i=0,1,…,N
記号F−1は、離散フーリエ逆変換演算を示す
ここで、A/D変換器120を基準として、図11の等価回路について考察する。
ただし、i=0,1,…,N−1
記号uΣは、u=−(U−1)〜(U−1)までの総和を示す
ここで、各A/D変換器120〜12N−1のサンプリングタイミングと理想A/D変換器1300〜130N−1のサンプリングタイミングを等しくすれば、理想A/D変換器1300〜130N−1は、入力された値xi,nを周期TでA/D変換処理した後、各A/D変換器のサンプリングタイミングに合わせてサンプル値を仮想等価器1310〜131N−1に出力するから、理想A/D変換器1300がP番目のサンプル値を出力するとすれば、n番目に出力されるサンプル値は次式で表されるJ(n)番目の理想A/D変換器から出力されることになる。
記号uΣは、u=−(U−1)〜(U−1)までの総和を示す
ここで、J(n)は、Nを法とする正の値であり、
J(n)=n−P mod(N) …(6)
と表す。
ただし、Kはイコライザのインパルス列の長さを示し、記号kΣは、k=−(K−1)〜K−1までの総和を示す
ここで上式(7)が成立するためには、xJ(n),n−kについて、k=−(K−1)〜K−1に対して全ての値が必要であるが、実際の各A/D変換器は、前記したように、N個おきの値しか出力できない。
xJ(n−r),n−r−k …(8)
ただし、r≠q×N(q:0,±1,±2,…)
の場合について考察する。
=kΣxJ(n−r),n−r−k・gJ(n−r),k …(9)
ただし、記号kΣは、k=−(K−1)〜K−1までの総和を示す
また、式(4)において、理想A/D変換器がサンプリングタイミングをずらし、J(n)番目のA/D変換器がn−r番目のサンプリングを行なったと仮定して得られる推定サンプル値xJ(n),n−rは、以下のように得られる。
ただし、記号uΣは、u=−(U−1)〜U−1までの総和を示す
上記式(10)に式(9)を代入すれば、推定サンプル値xJ(n),n−rが得られ、その得られた推定サンプル値に対して前記式(7)の処理を行うことで、N個のA/D変換器による出力値y(n)を得ることができる。
c=a−2 mod(N) …(11b)
そして、i=bのとき、推定サンプル値Wi,nを、
Wi,n=xb,n …(12a)
とする。
+xa,n・(hi,0/ha,0)
・{(hi,−1/hi,0)−(hb,−1/hb,0)}
−xc,n・(hi,0/hc,0)
・{(hi,1/hi,0)−(hb,1/hb,0)} …(12b)
上記式で、hi−1、hi,0、hi,1は、AD特性テーブル36に予め記憶されている係数である。
そして、信号切換器14′は、計算により求められたイコライザを指定する値eに基づいて、指定信号ADNUMで指定された値aに対してe番目のイコライザ32eの出力結果ye,nを選択して、最終のA/D変換結果Y(n)として出力する。
次に、サンプリング定理を満たす範囲において、逆FFT演算により周波数特性Hi *(ω)と等価なインパルス応答を求め、そのインパルス応答から得られるフィルタ係数をもつFIRフィルタを設計する。
ただし、Hi *(ω)≠0
そして、サンプリング定理を満たす範囲では、周波数特性Gi *(ω)と等価なインパルス応答をもつイコライザ(フィルタ)をi番目のA/D変換器に対応するイコライザと定義し、そのイコライザに要求されるフィルタ係数を求めてイコライザ係数テーブル37に予め用意しておく。
X2,P=X2,P−1
…、
XN−1,P=XN−1,P−1
次のP+1番目のサンプリングタイミングには、ADNUM=1となり、A/D変換器121のサンプル値が更新され、他のA/D変換器120、122〜12N−1は、P番目のサンプリングタイミングのときと同じ値を出力する。
図20は、本発明の第2実施形態によるA/D変換装置の要部の構成を説明するために示すブロック図である。
図21は、本発明の第3実施形態によるA/D変換装置の要部の構成を説明するために示すブロック図である。
図22は、本発明の第4実施形態によるA/D変換装置の要部の構成を説明するために示すブロック図である。
図10Aは、本発明の第5実施形態による高速信号処理システムの概念的な構成を説明するために示すブロック図である。
Claims (21)
- 被測定信号を入力するための入力端子と、
較正用信号を発生する信号発生器と、
複数N個のアナログ−デジタル(A/D)変換器と、
前記入力端子から入力される前記被測定信号と前記信号発生器から出力される前記較正用信号のいずれかを選択するスイッチと、
前記スイッチによって選択された信号を複数N個に分配して前記複数N個のA/D変換器にそれぞれ入力させる信号分配器と、
前記複数N個のA/D変換器に対し、周期Tsで且つ位相がTs/Nずつシフトしたサンプリングクロックをそれぞれ与えるサンプリング制御部と、
前記入力端子への入力から前記複数N個のA/D変換器での変換処理までの、振幅の周波数特性及び位相の周波数特性の少なくとも一つに差異があることによって生じる、前記複数N個のA/D変換器が出力する各信号間の誤差を補正するために必要な補正情報を記憶する補正情報メモリと、
前記被測定信号を受けて前記複数N個のA/D変換器が出力する各信号に対し、前記補正情報メモリに記憶されている前記補正情報により補正処理を行う補正処理部と、
前記信号発生器から出力される前記所定の較正用信号を受けて前記複数N個のA/D変換器が出力する各信号についてスペクトラム解析処理を行って前記複数の信号成分の振幅と位相を算出し、当該算出した結果に基づいて前記補正情報を新たに求め、当該新たに求めた補正情報により前記補正情報メモリの内容を更新する補正情報算出部と、
を具備し、
前記信号発生器は、前記複数N個のA/D変換器にそれぞれ与えられる前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の所望の周波数にそれぞれ位置する複数の信号成分であって、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内に互いに異なる周波数で現れる前記複数の信号成分を含む前記較正用信号を出力するように構成されていることを特徴とする時間インタリーブ方式のA/D変換装置。 - 前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の前記複数の信号成分を基本波成分と所定次数までの高調波成分とで構成するパルス信号であって、当該パルス信号の高調波成分のうち前記所定次数より高次の高調波成分と、前記複数の信号成分とが、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内の同一周波数で重なる場合に、該重なった成分同士のパワー比を予め定めた値以下にしたパルス信号を、前記較正用信号として出力することを特徴とする請求項1に記載のA/D変換装置。
- 前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内で且つ互いに異なる周波数の正弦波信号を発生する複数の正弦波発生器と、該複数の正弦波発生器の出力信号を加算合成する加算合成器とにより構成されていることを特徴とする請求項1に記載のA/D変換装置。
- 前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記複数N個のA/D変換器の1つを基準のA/D変換器とし、前記入力端子から前記複数N個のA/D変換器の各出力端子までのそれぞれの周波数特性と前記基準のA/D変換器の周波数特性との差の特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のAD特性テーブルに記憶するように構成され、
前記補正処理部は、前記被測定信号に対して前記複数N個のA/D変換器から出力される各サンプル値および前記AD特性テーブルに記憶されている係数に基づいて、前記サンプリングクロックを受けたA/D変換器がサンプル値を更新するタイミングに他のA/D変換器が変換処理を行ったと仮定して得られるサンプル値を推定する推定デバイスが設けられていることを特徴とする請求項1に記載のA/D変換装置。 - 前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記基準のA/D変換器の周波数特性と前記複数N個のA/D変換器の残りのA/D変換器の周波数特性の差をそれぞれ相殺する周波数特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のイコライザ係数テーブルに記憶するように構成され、
前記補正処理部には、前記推定デバイスとして前記A/D変換器毎にそれぞれ設けられている複数の推定デバイスと、前記複数の推定デバイスから出力される各サンプル値に対して、前記イコライザ係数テーブルに記憶されている係数に基づくフィルタリングをそれぞれ行って、誤差補正されたサンプル値をそれぞれ出力する複数のイコライザとが設けられていることを特徴とする請求項4に記載のA/D変換装置。 - 前記入力端子と前記スイッチとの間、前記信号発生器と前記スイッチとの間及び前記信号分配器と前記スイッチとの間の少なくとも一つに挿入されている複数の減衰器をさらに具備することを特徴とする請求項1に記載のA/D変換装置。
- 前記スイッチと連動する第2のスイッチと、前記第2のスイッチに接続される終端器とをさらに具備し、
前記スイッチにより前記較正用信号を選択する際に、前記第2のスイッチを閉じて、前記入力端子から入力され前記被測定信号を前記終端器で終端可能とするように構成されることを特徴とする請求項6に記載のA/D変換装置。 - 前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号をサンプリング順に並んだデジタル信号列に合成して出力可能とする信号合成手段をさらに具備することを特徴とする請求項1に記載のA/D変換装置。
- 前記信号合成手段として、前記デジタル信号列を出力するための出力端子と、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号を順次選択的に切り換えて前記出力端子に出力する信号切換器とをさらに具備し、
前記サンプリング制御部は、前記複数N個のA/D変換器がそれぞれ出力する各出力信号を前記信号切換器によって順次選択的に切り換えて出力するために、前記複数N個のA/D変換器のうちサンプリングを行ったA/D変換器を指定する指定信号を前記信号切換器に与えることにより、前記信号切換器からサンプリング順に並んだデジタル信号列に合成して前記出力端子に出力可能とすることを特徴とする請求項8に記載のA/D変換装置。 - 外部からの指示あるいは予め決められたタイムスケジュールに従う較正処理要求に応じて、前記スイッチを前記信号発生器側に接続して、前記較正用信号を前記信号分配器へ入力させるための制御部をさらに具備することを特徴とする請求項9に記載のA/D変換装置。
- 時間インタリーブ方式のアナログ−デジタル(A/D)変換装置と、
前記時間インタリーブ方式のA/D変換装置からのA/D変換出力信号に対して所定の信号処理を実行する信号処理装置と、
を具備する高速信号処理システムであって、
前記時間インタリーブ方式のA/D変換装置が、
被測定信号を入力するための入力端子と、
較正用信号を発生する信号発生器と、
複数N個のA/D変換器と、
前記入力端子から入力される前記被測定信号と前記信号発生器から出力される前記較正用信号のいずれかを選択するスイッチと、
前記スイッチによって選択された信号を複数N個に分配して前記複数N個のA/D変換器にそれぞれ入力させる信号分配器と、
前記複数N個のA/D変換器に対し、周期Tsで且つ位相がTs/Nずつシフトしたサンプリングクロックをそれぞれ与えるサンプリング制御部と、
前記入力端子への入力から前記複数N個のA/D変換器での変換処理までの、振幅の周波数特性及び位相の周波数特性の少なくとも一つに差異があることによって生じる、前記複数N個のA/D変換器が出力する各信号間の誤差を補正するために必要な補正情報を記憶する補正情報メモリと、
前記被測定信号を受けて前記複数N個のA/D変換器が出力する各信号に対し、前記補正情報メモリに記憶されている前記補正情報により補正処理を行う補正処理部と、
前記信号発生器から出力される前記所定の較正用信号を受けて前記複数N個のA/D変換器が出力する各信号についてスペクトラム解析処理を行って前記複数の信号成分の振幅と位相を算出し、当該算出した結果に基づいて前記補正情報を新たに求め、当該新たに求めた補正情報により前記補正情報メモリの内容を更新する補正情報算出部と、
を具備し、
前記信号発生器は、前記複数N個のA/D変換器にそれぞれ与えられる前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の所望の周波数にそれぞれ位置する複数の信号成分であって、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内に互いに異なる周波数で現れる前記複数の信号成分を含む前記較正用信号を出力するように構成されていることを特徴とする高速信号処理システム。 - 前記時間インタリーブ方式のA/D変換装置の前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内の前記複数の信号成分を基本波成分と所定次数までの高調波成分とで構成するパルス信号であって、当該パルス信号の高調波成分のうち前記所定次数より高次の高調波成分と、前記複数の信号成分とが、前記各A/D変換器のサンプリングによって前記サンプリングクロックの周波数Fsの1/2を上限とする帯域内の同一周波数で重なる場合に、該重なった成分同士のパワー比を予め定めた値以下にしたパルス信号を、前記較正用信号として出力することを特徴とする請求項11に記載の高速信号処理システム。
- 前記時間インタリーブ方式のA/D変換装置の前記信号発生器は、前記サンプリングクロックの周波数FsのN/2倍を上限とする帯域内で且つ互いに異なる周波数の正弦波信号を発生する複数の正弦波発生器と、該複数の正弦波発生器の出力信号を加算合成する加算合成器とにより構成されていることを特徴とする請求項11に記載の高速信号処理システム。
- 前記時間インタリーブ方式のA/D変換装置の前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記複数N個のA/D変換器の1つを基準のA/D変換器とし、前記入力端子から前記複数N個のA/D変換器の各出力端子までのそれぞれの周波数特性と前記基準のA/D変換器の周波数特性との差の特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のAD特性テーブルに記憶するように構成され、
前記A/D変換装置の前記補正処理部は、前記被測定信号に対して前記複数N個のA/D変換器から出力される各サンプル値及び前記AD特性テーブルに記憶されている係数に基づいて、前記サンプリングクロックを受けたA/D変換器がサンプル値を更新するタイミングに他のA/D変換器が変換処理を行ったと仮定して得られるサンプル値を推定する推定デバイスが設けられていることを特徴とする請求項11に記載の高速信号処理システム。 - 前記時間インタリーブ方式のA/D変換装置の前記補正情報算出部は、前記スペクトラム解析によって得られた前記複数の信号成分の振幅と位相に基づき、前記基準のA/D変換器の周波数特性と前記複数N個のA/D変換器の残りのA/D変換器の周波数特性の差をそれぞれ相殺する周波数特性を満たすインパルス応答を有するフィルタの係数を前記補正情報として算出して、前記補正情報メモリ内のイコライザ係数テーブル(37)に記憶するように構成され、
前記時間インタリーブ方式のA/D変換装置の前記補正処理部には、前記推定デバイスとして前記A/D変換器毎にそれぞれ設けられている複数の推定デバイスと、前記複数の推定デバイスから出力される各サンプル値に対して、前記イコライザ係数テーブルに記憶されている係数に基づくフィルタリングをそれぞれ行って、誤差補正されたサンプル値をそれぞれ出力する複数のイコライザとが設けられていることを特徴とする請求項14に記載の高速信号処理システム。 - 前記時間インタリーブ方式のA/D変換装置は、前記入力端子と前記スイッチとの間、前記信号発生器と前記スイッチとの間及び前記信号分配器と前記スイッチとの間の少なくとも一つに挿入されている減衰器をさらに具備することを特徴とする請求項11に記載の高速信号処理システム。
- 前記時間インタリーブ方式のA/D変換装置は、前記スイッチと連動する第2のスイッチと、前記第2のスイッチに接続される終端器とをさらに具備し、
前記スイッチにより前記較正用信号を選択する際に、前記第2のスイッチを閉じて、前記入力端子から入力され前記被測定信号を前記終端器で終端可能とすることを特徴とする請求項16に記載の高速信号処理システム。 - 前記時間インタリーブ方式のA/D変換装置は、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号をサンプリング順に並んだデジタル信号列に合成して出力可能とする信号合成手段をさらに具備する請求項11に記載の高速信号処理システム。
- 前記時間インタリーブ方式のA/D変換装置の前記信号合成手段は、前記デジタル信号列を出力するための出力端子と、前記被測定信号を受けて前記複数N個のA/D変換器がそれぞれ前記サンプリングクロックに基づくサンプリングによって出力する各出力信号を順次選択的に切り換えて前記出力端子に出力する信号切換器とを具備し、
前記時間インタリーブ方式のA/D変換装置の前記サンプリング制御部は、前記複数N個のA/D変換器がそれぞれ出力する各出力信号を前記信号切換器によって順次選択的に切り換えて出力するために、前記複数N個のA/D変換器のうちサンプリングを行ったA/D変換器を指定する指定信号を前記信号切換器に与えることにより、前記信号切換器からサンプリング順に並んだデジタル信号列Yに合成して前記出力端子に出力可能とすることを特徴とする請求項18に記載の高速信号処理システム。 - 前記時間インタリーブ方式のA/D変換装置は、外部からの指示あるいは予め決められたタイムスケジュールに従う較正処理要求に応じて、前記スイッチを前記信号発生器側に接続して、前記較正用信号を前記信号分配器へ入力させるための制御部をさらに具備することを特徴とする請求項19に記載の高速信号処理システム。
- 前記信号処理装置が、
前記時間インタリーブ方式のA/D変換装置から出力される前記A/D変換出力信号を蓄えるメモリと、
前記メモリに蓄えられている前記A/D変換出力信号について所定の信号解析処理を行う解析処理部と、
前記信号処理装置が前記所定の信号解析処理を行っている期間に、較正処理要求を前記A/D変換装置に与えて前記A/D変換装置に対して較正処理のためのA/D変換及びそれに続く前記補正情報の算出と更新を行わせるとともに、前記A/D変換装置からの前記補正情報の更新の終了を受けて前記A/D変換装置に対して前記被測定信号のA/D変換処理可能な状態に設定するシステム制御部とを具備することを特徴とする請求項11に記載の高速信号処理システム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005004455 | 2005-01-11 | ||
JP2005004455 | 2005-01-11 | ||
PCT/JP2005/023676 WO2006075505A1 (ja) | 2005-01-11 | 2005-12-22 | 改良された時間インタリーブ方式のアナログ-デジタル変換装置及びそれを用いる高速信号処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3984284B2 true JP3984284B2 (ja) | 2007-10-03 |
JPWO2006075505A1 JPWO2006075505A1 (ja) | 2008-06-12 |
Family
ID=36677535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006552880A Expired - Fee Related JP3984284B2 (ja) | 2005-01-11 | 2005-12-22 | 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム |
Country Status (6)
Country | Link |
---|---|
US (1) | US7394415B2 (ja) |
EP (1) | EP1729420B1 (ja) |
JP (1) | JP3984284B2 (ja) |
AT (1) | ATE395748T1 (ja) |
DE (1) | DE602005006765D1 (ja) |
WO (1) | WO2006075505A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009159534A (ja) * | 2007-12-27 | 2009-07-16 | Advantest Corp | アナログデジタル変換装置、アナログデジタル変換方法、制御装置及びプログラム |
JP2009232270A (ja) * | 2008-03-24 | 2009-10-08 | Anritsu Corp | 信号発生装置 |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4542935B2 (ja) * | 2005-03-29 | 2010-09-15 | アンリツ株式会社 | A/d変換装置 |
FR2896109B1 (fr) * | 2006-01-06 | 2008-06-20 | Thales Sa | Dispositif de conversion analogique numerique a entrelacement temporel et a egalisation auto adaptative. |
US7865159B2 (en) * | 2006-01-27 | 2011-01-04 | Qualcomm Incorporated | Repeater rise-over-thermal (RoT) value calibration |
ATE417409T1 (de) * | 2006-02-17 | 2008-12-15 | Sicon Semiconductor Ab | Zeitverschachtelter analog-digital-wandler |
GB0615674D0 (en) * | 2006-08-08 | 2006-09-13 | Dreampact Ltd | Continoust calibration for time interleaved adcs |
ITTO20070189A1 (it) * | 2007-03-14 | 2008-09-15 | St Microelectronics Srl | "circuito per la programmazione del tempo di campionamento in un convertitore analogico/digitale multicanale" |
JP4994315B2 (ja) * | 2007-06-15 | 2012-08-08 | マーベル インターナショナル リミテッド | アナログ信号処理システム、並列アナログ/デジタルコンバータシステム、および不整合除去方法 |
JP5039623B2 (ja) * | 2008-03-28 | 2012-10-03 | アンリツ株式会社 | A/d変換装置 |
JP5080349B2 (ja) * | 2008-04-28 | 2012-11-21 | 株式会社アドバンテスト | アナログデジタル変換装置、アナログデジタル変換方法、試験装置、および、プログラム |
US8295775B2 (en) * | 2008-05-01 | 2012-10-23 | Broadcom Corporation | Determining a handoff metric |
US7952502B2 (en) * | 2008-08-29 | 2011-05-31 | Broadcom Corporation | Imbalance and distortion cancellation for composite analog to digital converter (ADC) |
EP2267902B1 (en) | 2009-01-26 | 2013-03-13 | Fujitsu Semiconductor Limited | Sampling |
US8102289B2 (en) * | 2009-02-19 | 2012-01-24 | Hitachi, Ltd. | Analog/digital converter and semiconductor integrated circuit device |
EP2465201A1 (en) * | 2009-08-11 | 2012-06-20 | Arctic Silicon Devices As | Adc with enhanced and/or adjustable accuracy |
US8130129B2 (en) * | 2010-05-11 | 2012-03-06 | Texas Instruments Incorporated | Analog-to-digital conversion |
CN101888247B (zh) * | 2010-07-02 | 2013-04-03 | 北京工业大学 | 时间交替模数转换器失配误差的自适应校准装置 |
US8564462B2 (en) | 2010-09-08 | 2013-10-22 | Broadcom Corporation | Digital correction techniques for data converters |
JP5535166B2 (ja) | 2011-09-26 | 2014-07-02 | 株式会社東芝 | アナログデジタル変換装置及び信号処理システム |
US8537044B2 (en) * | 2011-12-28 | 2013-09-17 | Guzik Technical Enterprises | Interleaved analog to digital converter with digital equalization |
CN104205644B (zh) | 2012-04-19 | 2018-05-15 | 英特尔公司 | 用以改善模拟到数字转换器输出的***、装置及方法 |
US8872680B2 (en) * | 2012-05-18 | 2014-10-28 | Analog Devices, Inc. | Calibrating timing, gain and bandwidth mismatch in interleaved ADCs using injection of random pulses |
US9030341B2 (en) * | 2012-06-27 | 2015-05-12 | Broadcom Corporation | Compensation for lane imbalance in a multi-lane analog-to-digital converter (ADC) |
US20150042294A1 (en) * | 2013-08-09 | 2015-02-12 | Qi Cui Wei | High accuracy pulse duty-cycle calculation implementation for power converter's PWM control apparatus |
DE102013014876B3 (de) * | 2013-09-06 | 2014-12-11 | Hottinger Baldwin Messtechnik Gmbh | Messverstärker mit Hintergrundjustierung und Verfahren dafür |
JP6629511B2 (ja) * | 2014-03-04 | 2020-01-15 | テクトロニクス・インコーポレイテッドTektronix,Inc. | 試験測定装置及び補償値決定方法 |
US9344301B2 (en) * | 2014-05-30 | 2016-05-17 | Guzik Technical Enterprises | Acquisition device with multistage digital equalization |
US9106249B1 (en) * | 2014-09-04 | 2015-08-11 | Semtech Corporation | Calibration of a time-interleaved analog-to-digital converter |
CN106130553A (zh) * | 2015-05-07 | 2016-11-16 | 松下知识产权经营株式会社 | 时间交错型ad 转换器 |
EP3304744A1 (en) * | 2015-05-29 | 2018-04-11 | Telefonaktiebolaget LM Ericsson (publ) | Analog-to-digital converter system |
US9503114B1 (en) * | 2015-07-29 | 2016-11-22 | Broadcom Corporation | Time interleaving structure for a multi-lane analog-to-digital converter (ADC) |
CN105116219B (zh) * | 2015-08-06 | 2017-10-24 | 宁波大学 | 基于自适应tiadc的频谱分析模块 |
CN107306137A (zh) * | 2016-04-22 | 2017-10-31 | 广州致远电子股份有限公司 | 一种高速采样器 |
US10187078B2 (en) * | 2017-02-03 | 2019-01-22 | Qualcomm Incorporated | Data converters for mitigating time-interleaved artifacts |
WO2020056055A1 (en) * | 2018-09-11 | 2020-03-19 | Nalu Scientific, LLC | System and method for high-sample rate transient data acquisition with pre-conversion activity detection |
US10659072B1 (en) * | 2018-12-14 | 2020-05-19 | Intel Corporation | Time-interleaved analog-to-digital converter with calibration |
JP2020141239A (ja) * | 2019-02-27 | 2020-09-03 | クモノスコーポレーション株式会社 | A/d変換方法およびa/d変換装置 |
CN113574803B (zh) * | 2019-03-29 | 2024-05-28 | 苹果公司 | 校准时间交错模数转换器 |
US10742226B1 (en) * | 2019-06-17 | 2020-08-11 | The 58Th Research Institute Of China Electronics Technology Group Corporation | Multi-channel high-precision ADC circuit with self-calibration of mismatch error |
US11569834B2 (en) | 2020-07-28 | 2023-01-31 | AyDeeKay LLC | Time-interleaved dynamic-element matching analog-to-digital converter |
EP4033667A1 (en) | 2021-01-22 | 2022-07-27 | Rohde & Schwarz GmbH & Co. KG | Phase-shifted sampling module and method for determining filter coefficients |
US11700008B2 (en) | 2021-01-22 | 2023-07-11 | Rohde & Schwarz Gmbh & Co. Kg | Phase-shifted sampling module and method for determining filter coefficients |
CN117546417A (zh) * | 2021-04-22 | 2024-02-09 | 希尔纳公司 | 利用片上电路的adc自校准和方法 |
WO2022226184A1 (en) * | 2021-04-22 | 2022-10-27 | Ciena Corporation | Adc self-calibration with on-chip circuit and method |
US11558061B2 (en) | 2021-04-22 | 2023-01-17 | Ciena Corporation | ADC self-calibration with on-chip circuit and method |
US20240187012A1 (en) * | 2021-06-25 | 2024-06-06 | Intel Corporation | Analog-to-digital converter system, receiver, base station, mobile device and method for analog-to-digital conversion |
CN114024549B (zh) * | 2022-01-04 | 2022-04-15 | 普源精电科技股份有限公司 | 一种时域交织模数转换器同步装置及方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4763105A (en) * | 1987-07-08 | 1988-08-09 | Tektronix, Inc. | Interleaved digitizer array with calibrated sample timing |
US5294926A (en) * | 1992-10-09 | 1994-03-15 | Hewlett-Packard Company | Timing and amplitude error estimation for time-interleaved analog-to-digital converters |
JPH06152410A (ja) * | 1992-11-09 | 1994-05-31 | Advantest Corp | インターリーブ方式を採用したアナログディジタルコンバータの補正方法 |
US6269317B1 (en) * | 1997-04-30 | 2001-07-31 | Lecroy Corporation | Self-calibration of an oscilloscope using a square-wave test signal |
US6081215A (en) * | 1998-07-06 | 2000-06-27 | Motorola, Inc. | High speed interlaced analog interface |
JP2002246910A (ja) | 2001-02-20 | 2002-08-30 | Advantest Corp | インターリーブad変換方式波形ディジタイザ装置 |
JP2003133954A (ja) * | 2001-10-26 | 2003-05-09 | Agilent Technologies Japan Ltd | インターリーブa/d変換器の校正方法 |
KR100883270B1 (ko) | 2002-08-08 | 2009-02-10 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
US6819279B2 (en) * | 2003-03-05 | 2004-11-16 | Lecroy Corporation | Method and apparatus for the recovery of signals acquired by an interleaved system of digitizers with mismatching frequency response characteristics |
JP3752237B2 (ja) | 2003-04-25 | 2006-03-08 | アンリツ株式会社 | A/d変換装置 |
US7148828B2 (en) * | 2005-05-03 | 2006-12-12 | Agilent Technologies, Inc. | System and method for timing calibration of time-interleaved data converters |
-
2005
- 2005-12-22 DE DE602005006765T patent/DE602005006765D1/de active Active
- 2005-12-22 AT AT05819765T patent/ATE395748T1/de not_active IP Right Cessation
- 2005-12-22 US US10/590,752 patent/US7394415B2/en not_active Expired - Fee Related
- 2005-12-22 EP EP05819765A patent/EP1729420B1/en not_active Not-in-force
- 2005-12-22 JP JP2006552880A patent/JP3984284B2/ja not_active Expired - Fee Related
- 2005-12-22 WO PCT/JP2005/023676 patent/WO2006075505A1/ja active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009159534A (ja) * | 2007-12-27 | 2009-07-16 | Advantest Corp | アナログデジタル変換装置、アナログデジタル変換方法、制御装置及びプログラム |
JP2009232270A (ja) * | 2008-03-24 | 2009-10-08 | Anritsu Corp | 信号発生装置 |
Also Published As
Publication number | Publication date |
---|---|
EP1729420B1 (en) | 2008-05-14 |
JPWO2006075505A1 (ja) | 2008-06-12 |
US20070171116A1 (en) | 2007-07-26 |
ATE395748T1 (de) | 2008-05-15 |
WO2006075505A1 (ja) | 2006-07-20 |
DE602005006765D1 (de) | 2008-06-26 |
US7394415B2 (en) | 2008-07-01 |
EP1729420A1 (en) | 2006-12-06 |
EP1729420A4 (en) | 2007-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3984284B2 (ja) | 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム | |
US7408495B2 (en) | Digital equalization of multiple interleaved analog-to-digital converters | |
JP4498184B2 (ja) | 直線性補償回路 | |
JP4560187B2 (ja) | インターリーブad変換方式波形ディジタイザ装置 | |
US7304597B1 (en) | Adaptive interpolation for use in reducing signal spurs | |
Liu et al. | Adaptive calibration of channel mismatches in time-interleaved ADCs based on equivalent signal recombination | |
JP4813474B2 (ja) | アナログデジタル変換装置、プログラム、及び記録媒体 | |
US10340934B1 (en) | Signal path linearization | |
JP4542935B2 (ja) | A/d変換装置 | |
JP3752237B2 (ja) | A/d変換装置 | |
GB2419482A (en) | Analog to digital signal conversion circuit and method | |
JPWO2006126656A1 (ja) | アナログデジタル変換装置、プログラム、及び記録媒体 | |
JPH10126218A (ja) | サンプリング周波数変換装置 | |
CN109639278A (zh) | 多通道时间交错adc的时序补偿方法及装置 | |
Liu et al. | Adaptive semiblind background calibration of timing mismatches in a two-channel time-interleaved analog-to-digital converter | |
JP6889523B2 (ja) | 試験測定装置及び入力信号デジタル化方法 | |
KR101422211B1 (ko) | 신호 발생 장치 및 신호 발생 방법 | |
Asami et al. | Timing skew compensation technique using digital filter with novel linear phase condition | |
JP2013135401A (ja) | リサンプル処理装置およびそれを用いたデジタル変調信号発生装置およびリサンプル処理方法 | |
JP3947185B2 (ja) | アナログディジタル変換方法、及びアナログディジタル変換装置 | |
JP5039689B2 (ja) | A/d変換装置 | |
Rosato et al. | Perfect reconstruction filters for 4-channels time-interleaved ADC affected by mismatches | |
JP4413697B2 (ja) | 波形生成装置 | |
Monsurrò et al. | Multi-rate signal processing based model for high-speed digitizers | |
Xu et al. | Blind calibration method for two-channel time-interleaved ADCs based on cross correlation and polynomial regression |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070705 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |