JP3963751B2 - サイリスタ - Google Patents
サイリスタ Download PDFInfo
- Publication number
- JP3963751B2 JP3963751B2 JP2002084249A JP2002084249A JP3963751B2 JP 3963751 B2 JP3963751 B2 JP 3963751B2 JP 2002084249 A JP2002084249 A JP 2002084249A JP 2002084249 A JP2002084249 A JP 2002084249A JP 3963751 B2 JP3963751 B2 JP 3963751B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive region
- semiconductor substrate
- type
- thyristor
- type conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thyristors (AREA)
Description
【０００１】
【発明の属する分野】
本発明は、サイリスタ、特に異常電圧又は異常電流から電子回路系を保護するサージ防護素子等に用いるサイリスタに関するものである。
【０００２】
【従来の技術】
サイリスタは、電話回線などの通信回線に発生した異常電圧や異常電流から電子回路を保護するサージ防護素子として、通信業界等で幅広く用いられている。
【０００３】
図２は、従来技術に係るサイリスタを示す断面図である。図２において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、４０は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。また、図３は、図２に示したサイリスタの順方向特性を示すグラフである。
【０００４】
半導体基板１００は、Ｐ型の導電型を有するものである。第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、半導体基板１００内部に不純物拡散によって形成されたＮ型の導電型を有するものである。第１Ｐ型導電領域４は、半導体基板１００内部に不純物拡散によって形成されたＰ型の導電型を有するものである。第１電極１０及び第２電極１１は、半導体基板１００の両主面に形成された電極である。ここで、第１電極１０は、第１Ｐ型導電領域４と第１孔状導電領域４０の双方と電気的に接続される。また、第２電極１１は、第２Ｎ型導電領域３と電気的に接続される。なお、第１孔状導電領域４０と第１Ｎ型導電領域２は電気的に接続されている。
【０００５】
図２に示したサイリスタにおいて、半導体基板１００の第１Ｎ型導電領域２を設けた面の側（以下、上面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第１Ｎ型導電領域２を設けた面の側を上面側とする。）を、第２Ｎ型導電領域３を設けた面の側（以下、下面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第２Ｎ型導電領域３を設けた面の側を下面側とする。）に対して正の電位とする電圧の印加方向を順方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を順方向とする。）とする。逆に、上面側を下面側に対して負の電位とする電圧の印加方向を逆方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を逆方向とする。）とする。
【０００６】
図３は、図２に示したサイリスタの順方向の電気的特性を示すグラフである。図３に示すように、順方向においては、第１Ｐ型導電領域４をエミッタ、第１Ｎ型導電領域２をベース、半導体基板導電領域１をコレクタとするＰＮＰトランジスタと、第２Ｎ型導電領域３をエミッタ、半導体基板導電領域１をベース、第１Ｎ型導電領域２をコレクタとするＮＰＮトランジスタの間で電子と正孔の交換が行なわれて、オフ状態からオン状態へ移行する点弧動作が行なわれる。
【０００７】
すなわち、最初オフ状態にあった図２のサイリスタにおいて、第１電極１０と第２電極１１との間に印加される順方向電圧が、図３のブレークオ−バー電圧Vｂに達すると雪崩降伏あるいはパンチスルーにより電流が流れるようになる。すなわち逆バイアス状態にある第１Ｎ型導電領域２と半導体基板導電領域１の境界面９０及び境界面９０近傍において、電子と正孔の交換が活発に行なわれるようになる。そして、前記のＰＮＰトランジスタのベースと前記のＮＰＮトランジスタのコレクタが共通の第１Ｎ型導電領域２であるため、サイリスタが点弧してオン状態へ遷移する。前記したブレークオーバー電圧に達したときに空乏層が最大に広がることはいうまでもないことである。
【０００８】
なお、ＰＮＰＮ構造からなるサイリスタが点弧動作してオフ状態からオン状態へ移行することは周知の事実であるので、ここでは内部動作のより詳細な説明については省略するが、図２に示す構造では第１孔状導電領域４０が中央にあり、第１電極１０が第１Ｎ型導電領域２とは直接電気的には接続されないため、雪崩降伏によって点弧動作が開始する場合、点弧の引き金となる電流は、第１Ｎ型導電領域２の周辺から中央付近にある第１孔状導電領域４０に向かって流れる。
【０００９】
以上のような点弧動作を行うサイリスタは、前記したように、ブレークオーバー電圧Vｂでサージ電圧を抑圧するが、雷誘導サージのようにかなり速い電気的サージに対してもその応答が他のサージ防護素子、例えば避***や金属酸化物バリスタなどと比較して非常に速いために、高い信頼性を要求される通信ネットワーク系の電子機器のように雷誘導サージを拾い易いところでは殆ど利用されている状況にある。
【００１０】
また、半導体基板で出来ているため、サージ電流によって消耗するところがなく長期間に亘って信頼性を維持することが可能であるという保守上の大きな利点を有している。
【００１１】
ところが、このような利点を有するサイリスタにおいても、通信速度が向上するに従って、その静電容量が無視出来なくなりつつある。すなわち通信線の品質劣化に繋がる静電容量を出来るだけ小さくしたいという要求が出てきている。この要求に応えるには、前記した静電容量は、主に第１Ｎ型導電領域２と半導体基板導電領域１の境界面９０に発生する空乏層に起因するため、単純には、空乏層が電界方向に対して出来るだけ広くなるようにするか、サイリスタ全体を小さくして静電容量を低減すればよい。
【００１２】
しかしながら、前記した空乏層の拡大はブレークオーバー電圧が高くなるという欠点があり単純には実現出来ない。
【００１３】
また、サイリスタ全体を小さくすると、それに従って導通面積が小さくなりサージ耐量も低下してしまうという欠点がある。従って、サージ耐量が出来るだけ大きくなるような工夫がいろいろとなされているが、これには限界がある。
【００１４】
【発明が解決しようとする課題】
本発明は、従来構造のサイリスタをさらに改良して、ブレークオーバー電圧を大きく変えずに静電容量を低下させることを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明は、第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、前記一方の面に露出させると共に前記第１の導電領域内に形成してなる第１導電型の第２の導電領域と、前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、前記一方の面に露出させると共に前記第２の導電領域を貫通するように形成してなる第２導電型の第４の導電領域と、前記一方の面に露出させると共に前記第１の導電領域の縁辺部の近傍に形成してなる第１導電型の第５の導電領域と、前記第２の導電領域及び前記第４の導電領域の双方と接するように形成してなる電極からなるサイリスタにおいて、前記第５の導電領域が前記半導体基板を平面的に見たときに前記電極と部分的に重なり合うか又は前記電極の近傍にあることを特徴とするものとした。
【００１６】
前記した構成においては、図２に示したサイリスタの構造と比較すると、ブレークオーバー電圧が第１の導電領域（図２の第１Ｎ型導電領域２）と半導体基板の導電領域を形成していない部分（図２の半導体基板導電領域１）の境界面（図２の境界面９０）及びその近傍では決定されにくくなり、静電容量を低下させるために半導体基板導電領域の抵抗率を大きくして電界方向に対して空乏層を広げることが出来るようになる。なお、前記した構成においては、第１導電型の第５の導電領域でブレークオーバー電圧が決定される。
【００１７】
よって、図２に示した従来構造と比較して、ブレークオーバー電圧を従来水準に保ったまま、電界方向に垂直に空乏層を広げることが出来るようになると共に導通面積はほぼ一定に出来るようになる。従って、他の特性はそれほど犠牲にせずに静電容量を小さくすることが出来るようになる。
【００１８】
また、本発明は、以上の構成において、前記第４の導電領域が複数あってもよい。この構成においても、新たに加えられた第１導電型の第５の導電領域でブレークオーバー電圧が主に決定される。従って、他の特性はそれほど犠牲にせずに静電容量を小さくすることが出来る。
【００１９】
また、本発明は、以上の構成において、前記他方の面に露出させると共に前記第３の導電領域を貫通するように第１導電型の第６の導電領域を形成してもよい。この場合、逆方向はダイオードの順方向特性と同じになる。
【００２０】
さらに、本発明は、以上の構成において、前記第６の導電領域が複数あってもよい。
【００２１】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係るサイリスタを示す断面図である。図１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００２２】
半導体基板１００は、円筒形に形成され、Ｐ型の導電型を有する。半導体基板１００に、第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に第１Ｐ型導電領域４、第１Ｐ型導電領域４内に、第１孔状導電領域４０を形成する。ここで第１Ｎ型導電領域２と第１孔状導電領域４０は電気的に接続され、第１Ｎ型導電領域２は前記第１孔状導電領域４０を通じて第１電極１０と電気的に接続される。さらに、半導体基板１００を平面的に見て、第１電極の端部及びその端部近傍が第２Ｐ型導電領域３０と互いに重なり合うように配置する。第２Ｐ型導電領域は、第１Ｎ型導電領域２の外周部近傍に配置する。第２Ｐ型導電領域３０は、半導体基板１００の縁辺付近にリング状に形成される。また、第１Ｐ型導電領域４と第２Ｐ型導電領域３０は、適当なマスクを用いてＰ型の不純物を外部から導入後、高温拡散によって形成される。
【００２３】
また、第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、各々上面側と下面側からＮ型の不純物を導入した後、高温拡散によって形成されるが、設計によっては同一のマスクによって形成してもよいという製造上の利点がある。第１孔状導電領域４０は、第１Ｐ型導電領域４を形成するときに第１孔状導電領域４０に相当するパターンを有するマスクで形成してもよく、製造コストの観点から実際はこの方法で形成することが好ましい。また必要に応じて、別個のマスクによって形成することも勿論可能である。例えば、第１孔状導電領域４０の抵抗値を小さくするために、別途Ｎ型の不純物を導入した後、高温拡散を行ってもよい。他の導電領域も必要に応じて複数の拡散によって形成してよいが、普通は１回である。
【００２４】
Ｎ型とＰ型の不純物拡散工程が全て終了した後、シリコン酸化膜などの絶縁体２２、２３，２４，２５を積層して形成し、さらにエッチングで第１電極１０，第２電極１１のための窓空けを行う。このとき、第１電極１０の端部及びその端部近傍が、半導体基板１００を平面的に見て第２Ｐ型導電領域に重なるように配置する。
【００２５】
なお、絶縁体２１，２２，２３，２４は、通常は窒化膜や酸化膜などで形成する。特性上問題がないならば気体や真空で構成することも可能であるが、複数の絶縁体からなる多層構造で形成することが好ましい。第１電極１０と第２Ｐ型導電領域の間に絶縁体２１，２２，２３，２４があるため、ブレークオーバー電圧の設計上、絶縁体の誘電率などを考慮して、適当な材料の組み合わせで絶縁体を最適化してもよい。その場合、絶縁体の厚みも当然関係してくる。また、第２Ｐ型導電領域３０は、リング状に形成することが好ましいが、リングの１カ所又は複数箇所に切れ目を入れることも可能である。また、独立した小さい島状の領域をリング状に多数配置するようにしてもよい。さらに、半導体基板１００の形状も、円筒形に限られるものではなく、角筒形など他の形状であってもよい。
【００２６】
続けて、本発明の第１の実施の形態に係るサイリスタの動作の特徴点について説明する。図１に示されるように、本発明の第１の実施の形態に係るサイリスタは、順方向で点弧動作するように形成している。すなわち、図１に示される構造においては、順方向に電圧が印加されると、半導体基板内で最も電界が高くなる部位が、半導体基板１００を平面的に見て第１電極１０の端部の真下付近の半導体基板の表面とその近傍となる。すなわち、この最も電界が高くなる位置は第２Ｐ型導電領域内になる。
【００２７】
従って、本発明の第１の実施の形態に係るサイリスタのブレークオーバー電圧は、主に第２Ｐ型導電領域の配置と導電率の分布に依存して変化することとなり、半導体基板導電領域１の導電率等とは殆ど無関係になる。これは、ブレークオーバー電圧に関する設計と静電容量を低下させるための設計とが各々独立して出来るようになることを意味する。
【００２８】
また、図２に示した従来技術に係るサイリスタの構造では、既に述べたように、順方向に電圧が印加された場合、第１Ｎ型導電領域２と半導体基板導電領域１からなる接合が逆バイアスとなり静電容量を決定していたため、半導体基板導電領域１の抵抗率を大きくして静電容量を小さくするとブレークオーバー電圧が高くなる。しかしながら、本発明では、半導体基板１００内の最大電界領域が前記第１Ｎ型導電領域２と前記半導体基板導電領域１からなる接合から離れた位置となるため、半導体基板導電領域１の抵抗率を大きくしても、ブレークオーバー電圧は従来技術に係るサイリスタと同等のままに出来る。
【００２９】
従って、本発明の第１の実施の形態に係るサイリスタは、半導体基板導電領域１の抵抗率を大きくすればするほど、順方向電圧が印加されたときに空乏層が電界方向に広がり易くなり、その結果静電容量を小さくすることが出来る。なお、半導体基板導電領域１の抵抗率を大きくするに従って、チャネル電流が問題になるような場合は、高耐圧半導体装置でよく実施されるように、半導体基板１００の端部及びその近傍に別途チャネルストッパを配置すればよい。
【００３０】
すなわち、本発明の第１の実施の形態に係るサイリスタの構造によれば、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３１】
本発明の第２の実施の形態に係るサイリスタを図面に基づいて説明する。図４は、本発明の第２の実施の形態に係るサイリスタを示す断面図である。図４において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０，４１，４２は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００３２】
図４に示されるように、本発明の第２の実施の形態に係るサイリスタは、第１孔状導電領域が複数ある場合で、基本動作は第１の実施の形態に係るサイリスタと変わるところはない。ここで絶縁体の膜厚は酸化膜と窒化膜の２層として約０．６μｍとした。電極材料は、それらの絶縁膜と密着性のよいものとしている。
【００３３】
従って、本発明の第２の実施の形態における構造では、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３４】
くわえて、本発明の第３の実施の形態に係るサイリスタを図面に基づいて説明する。図５は、本発明の第３の実施の形態に係るサイリスタを示す断面図である。図５において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０，４１，４２は第１孔状導電領域、５０，５１，５２は第２孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００３５】
本発明の第３の実施の形態に係るサイリスタは、逆方向特性をダイオードの順方向とする所謂逆導通型サイリスタである。第２孔状導電領域５０，５１，５２の個数は、３つに限られるものではなく、１つ以上あればよい。また、第１孔状導電領域の個数と異なっていても同じでもよい。順方向電圧が印加されたときブレークオーバー電圧が決定される位置は、本発明の第１及び第２の実施の形態に係るサイリスタと同じであり、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３６】
【発明の効果】
このように本発明によれば、最大電界領域が、従来構造に係るサイリスタとは異なって、第５の導電領域内かその近傍となりブレークオーバー電圧に無関係に半導体基板の抵抗率を決定することが出来る。従って、半導体基板の抵抗率を高くして電界方向に空乏層を広げることが出来るようになり、静電容量を小さくすることが出来る。そのため、従来技術に係るサイリスタよりも、同じブレークオーバー電圧でより静電容量の小さいサイリスタを実現することが容易になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサイリスタを示す断面図である。
【図２】 従来技術に係るサイリスタを示す断面図である。
【図３】 図２に示したサイリスタの順方向の電気的特性を示すグラフである。
【図４】 本発明の第２の実施の形態に係るサイリスタを示す断面図である。
【図５】 本発明の第３の実施の形態に係るサイリスタを示す断面図である。
【符号の簡単な説明】
１ 半導体基板導電領域
２ 第１Ｎ型導電領域
３ 第２Ｎ型導電領域
４ 第１Ｐ型導電領域
１０ 第１電極
１１ 第２電極
２１ 絶縁体
２２ 絶縁体
２３ 絶縁体
２４ 絶縁体
３０ 第２Ｐ型導電領域
４０ 第１孔状導電領域
４１ 第１孔状導電領域
４２ 第１孔状導電領域
５０ 第２孔状導電領域
５１ 第２孔状導電領域
５２ 第２孔状導電領域
９０ 第１Ｎ型導電領域２と半導体基板導電領域１の境界面
１００ 半導体基板
【発明の属する分野】
本発明は、サイリスタ、特に異常電圧又は異常電流から電子回路系を保護するサージ防護素子等に用いるサイリスタに関するものである。
【０００２】
【従来の技術】
サイリスタは、電話回線などの通信回線に発生した異常電圧や異常電流から電子回路を保護するサージ防護素子として、通信業界等で幅広く用いられている。
【０００３】
図２は、従来技術に係るサイリスタを示す断面図である。図２において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、４０は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。また、図３は、図２に示したサイリスタの順方向特性を示すグラフである。
【０００４】
半導体基板１００は、Ｐ型の導電型を有するものである。第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、半導体基板１００内部に不純物拡散によって形成されたＮ型の導電型を有するものである。第１Ｐ型導電領域４は、半導体基板１００内部に不純物拡散によって形成されたＰ型の導電型を有するものである。第１電極１０及び第２電極１１は、半導体基板１００の両主面に形成された電極である。ここで、第１電極１０は、第１Ｐ型導電領域４と第１孔状導電領域４０の双方と電気的に接続される。また、第２電極１１は、第２Ｎ型導電領域３と電気的に接続される。なお、第１孔状導電領域４０と第１Ｎ型導電領域２は電気的に接続されている。
【０００５】
図２に示したサイリスタにおいて、半導体基板１００の第１Ｎ型導電領域２を設けた面の側（以下、上面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第１Ｎ型導電領域２を設けた面の側を上面側とする。）を、第２Ｎ型導電領域３を設けた面の側（以下、下面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第２Ｎ型導電領域３を設けた面の側を下面側とする。）に対して正の電位とする電圧の印加方向を順方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を順方向とする。）とする。逆に、上面側を下面側に対して負の電位とする電圧の印加方向を逆方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を逆方向とする。）とする。
【０００６】
図３は、図２に示したサイリスタの順方向の電気的特性を示すグラフである。図３に示すように、順方向においては、第１Ｐ型導電領域４をエミッタ、第１Ｎ型導電領域２をベース、半導体基板導電領域１をコレクタとするＰＮＰトランジスタと、第２Ｎ型導電領域３をエミッタ、半導体基板導電領域１をベース、第１Ｎ型導電領域２をコレクタとするＮＰＮトランジスタの間で電子と正孔の交換が行なわれて、オフ状態からオン状態へ移行する点弧動作が行なわれる。
【０００７】
すなわち、最初オフ状態にあった図２のサイリスタにおいて、第１電極１０と第２電極１１との間に印加される順方向電圧が、図３のブレークオ−バー電圧Vｂに達すると雪崩降伏あるいはパンチスルーにより電流が流れるようになる。すなわち逆バイアス状態にある第１Ｎ型導電領域２と半導体基板導電領域１の境界面９０及び境界面９０近傍において、電子と正孔の交換が活発に行なわれるようになる。そして、前記のＰＮＰトランジスタのベースと前記のＮＰＮトランジスタのコレクタが共通の第１Ｎ型導電領域２であるため、サイリスタが点弧してオン状態へ遷移する。前記したブレークオーバー電圧に達したときに空乏層が最大に広がることはいうまでもないことである。
【０００８】
なお、ＰＮＰＮ構造からなるサイリスタが点弧動作してオフ状態からオン状態へ移行することは周知の事実であるので、ここでは内部動作のより詳細な説明については省略するが、図２に示す構造では第１孔状導電領域４０が中央にあり、第１電極１０が第１Ｎ型導電領域２とは直接電気的には接続されないため、雪崩降伏によって点弧動作が開始する場合、点弧の引き金となる電流は、第１Ｎ型導電領域２の周辺から中央付近にある第１孔状導電領域４０に向かって流れる。
【０００９】
以上のような点弧動作を行うサイリスタは、前記したように、ブレークオーバー電圧Vｂでサージ電圧を抑圧するが、雷誘導サージのようにかなり速い電気的サージに対してもその応答が他のサージ防護素子、例えば避***や金属酸化物バリスタなどと比較して非常に速いために、高い信頼性を要求される通信ネットワーク系の電子機器のように雷誘導サージを拾い易いところでは殆ど利用されている状況にある。
【００１０】
また、半導体基板で出来ているため、サージ電流によって消耗するところがなく長期間に亘って信頼性を維持することが可能であるという保守上の大きな利点を有している。
【００１１】
ところが、このような利点を有するサイリスタにおいても、通信速度が向上するに従って、その静電容量が無視出来なくなりつつある。すなわち通信線の品質劣化に繋がる静電容量を出来るだけ小さくしたいという要求が出てきている。この要求に応えるには、前記した静電容量は、主に第１Ｎ型導電領域２と半導体基板導電領域１の境界面９０に発生する空乏層に起因するため、単純には、空乏層が電界方向に対して出来るだけ広くなるようにするか、サイリスタ全体を小さくして静電容量を低減すればよい。
【００１２】
しかしながら、前記した空乏層の拡大はブレークオーバー電圧が高くなるという欠点があり単純には実現出来ない。
【００１３】
また、サイリスタ全体を小さくすると、それに従って導通面積が小さくなりサージ耐量も低下してしまうという欠点がある。従って、サージ耐量が出来るだけ大きくなるような工夫がいろいろとなされているが、これには限界がある。
【００１４】
【発明が解決しようとする課題】
本発明は、従来構造のサイリスタをさらに改良して、ブレークオーバー電圧を大きく変えずに静電容量を低下させることを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明は、第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、前記一方の面に露出させると共に前記第１の導電領域内に形成してなる第１導電型の第２の導電領域と、前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、前記一方の面に露出させると共に前記第２の導電領域を貫通するように形成してなる第２導電型の第４の導電領域と、前記一方の面に露出させると共に前記第１の導電領域の縁辺部の近傍に形成してなる第１導電型の第５の導電領域と、前記第２の導電領域及び前記第４の導電領域の双方と接するように形成してなる電極からなるサイリスタにおいて、前記第５の導電領域が前記半導体基板を平面的に見たときに前記電極と部分的に重なり合うか又は前記電極の近傍にあることを特徴とするものとした。
【００１６】
前記した構成においては、図２に示したサイリスタの構造と比較すると、ブレークオーバー電圧が第１の導電領域（図２の第１Ｎ型導電領域２）と半導体基板の導電領域を形成していない部分（図２の半導体基板導電領域１）の境界面（図２の境界面９０）及びその近傍では決定されにくくなり、静電容量を低下させるために半導体基板導電領域の抵抗率を大きくして電界方向に対して空乏層を広げることが出来るようになる。なお、前記した構成においては、第１導電型の第５の導電領域でブレークオーバー電圧が決定される。
【００１７】
よって、図２に示した従来構造と比較して、ブレークオーバー電圧を従来水準に保ったまま、電界方向に垂直に空乏層を広げることが出来るようになると共に導通面積はほぼ一定に出来るようになる。従って、他の特性はそれほど犠牲にせずに静電容量を小さくすることが出来るようになる。
【００１８】
また、本発明は、以上の構成において、前記第４の導電領域が複数あってもよい。この構成においても、新たに加えられた第１導電型の第５の導電領域でブレークオーバー電圧が主に決定される。従って、他の特性はそれほど犠牲にせずに静電容量を小さくすることが出来る。
【００１９】
また、本発明は、以上の構成において、前記他方の面に露出させると共に前記第３の導電領域を貫通するように第１導電型の第６の導電領域を形成してもよい。この場合、逆方向はダイオードの順方向特性と同じになる。
【００２０】
さらに、本発明は、以上の構成において、前記第６の導電領域が複数あってもよい。
【００２１】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係るサイリスタを示す断面図である。図１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００２２】
半導体基板１００は、円筒形に形成され、Ｐ型の導電型を有する。半導体基板１００に、第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に第１Ｐ型導電領域４、第１Ｐ型導電領域４内に、第１孔状導電領域４０を形成する。ここで第１Ｎ型導電領域２と第１孔状導電領域４０は電気的に接続され、第１Ｎ型導電領域２は前記第１孔状導電領域４０を通じて第１電極１０と電気的に接続される。さらに、半導体基板１００を平面的に見て、第１電極の端部及びその端部近傍が第２Ｐ型導電領域３０と互いに重なり合うように配置する。第２Ｐ型導電領域は、第１Ｎ型導電領域２の外周部近傍に配置する。第２Ｐ型導電領域３０は、半導体基板１００の縁辺付近にリング状に形成される。また、第１Ｐ型導電領域４と第２Ｐ型導電領域３０は、適当なマスクを用いてＰ型の不純物を外部から導入後、高温拡散によって形成される。
【００２３】
また、第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、各々上面側と下面側からＮ型の不純物を導入した後、高温拡散によって形成されるが、設計によっては同一のマスクによって形成してもよいという製造上の利点がある。第１孔状導電領域４０は、第１Ｐ型導電領域４を形成するときに第１孔状導電領域４０に相当するパターンを有するマスクで形成してもよく、製造コストの観点から実際はこの方法で形成することが好ましい。また必要に応じて、別個のマスクによって形成することも勿論可能である。例えば、第１孔状導電領域４０の抵抗値を小さくするために、別途Ｎ型の不純物を導入した後、高温拡散を行ってもよい。他の導電領域も必要に応じて複数の拡散によって形成してよいが、普通は１回である。
【００２４】
Ｎ型とＰ型の不純物拡散工程が全て終了した後、シリコン酸化膜などの絶縁体２２、２３，２４，２５を積層して形成し、さらにエッチングで第１電極１０，第２電極１１のための窓空けを行う。このとき、第１電極１０の端部及びその端部近傍が、半導体基板１００を平面的に見て第２Ｐ型導電領域に重なるように配置する。
【００２５】
なお、絶縁体２１，２２，２３，２４は、通常は窒化膜や酸化膜などで形成する。特性上問題がないならば気体や真空で構成することも可能であるが、複数の絶縁体からなる多層構造で形成することが好ましい。第１電極１０と第２Ｐ型導電領域の間に絶縁体２１，２２，２３，２４があるため、ブレークオーバー電圧の設計上、絶縁体の誘電率などを考慮して、適当な材料の組み合わせで絶縁体を最適化してもよい。その場合、絶縁体の厚みも当然関係してくる。また、第２Ｐ型導電領域３０は、リング状に形成することが好ましいが、リングの１カ所又は複数箇所に切れ目を入れることも可能である。また、独立した小さい島状の領域をリング状に多数配置するようにしてもよい。さらに、半導体基板１００の形状も、円筒形に限られるものではなく、角筒形など他の形状であってもよい。
【００２６】
続けて、本発明の第１の実施の形態に係るサイリスタの動作の特徴点について説明する。図１に示されるように、本発明の第１の実施の形態に係るサイリスタは、順方向で点弧動作するように形成している。すなわち、図１に示される構造においては、順方向に電圧が印加されると、半導体基板内で最も電界が高くなる部位が、半導体基板１００を平面的に見て第１電極１０の端部の真下付近の半導体基板の表面とその近傍となる。すなわち、この最も電界が高くなる位置は第２Ｐ型導電領域内になる。
【００２７】
従って、本発明の第１の実施の形態に係るサイリスタのブレークオーバー電圧は、主に第２Ｐ型導電領域の配置と導電率の分布に依存して変化することとなり、半導体基板導電領域１の導電率等とは殆ど無関係になる。これは、ブレークオーバー電圧に関する設計と静電容量を低下させるための設計とが各々独立して出来るようになることを意味する。
【００２８】
また、図２に示した従来技術に係るサイリスタの構造では、既に述べたように、順方向に電圧が印加された場合、第１Ｎ型導電領域２と半導体基板導電領域１からなる接合が逆バイアスとなり静電容量を決定していたため、半導体基板導電領域１の抵抗率を大きくして静電容量を小さくするとブレークオーバー電圧が高くなる。しかしながら、本発明では、半導体基板１００内の最大電界領域が前記第１Ｎ型導電領域２と前記半導体基板導電領域１からなる接合から離れた位置となるため、半導体基板導電領域１の抵抗率を大きくしても、ブレークオーバー電圧は従来技術に係るサイリスタと同等のままに出来る。
【００２９】
従って、本発明の第１の実施の形態に係るサイリスタは、半導体基板導電領域１の抵抗率を大きくすればするほど、順方向電圧が印加されたときに空乏層が電界方向に広がり易くなり、その結果静電容量を小さくすることが出来る。なお、半導体基板導電領域１の抵抗率を大きくするに従って、チャネル電流が問題になるような場合は、高耐圧半導体装置でよく実施されるように、半導体基板１００の端部及びその近傍に別途チャネルストッパを配置すればよい。
【００３０】
すなわち、本発明の第１の実施の形態に係るサイリスタの構造によれば、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３１】
本発明の第２の実施の形態に係るサイリスタを図面に基づいて説明する。図４は、本発明の第２の実施の形態に係るサイリスタを示す断面図である。図４において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０，４１，４２は第１孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００３２】
図４に示されるように、本発明の第２の実施の形態に係るサイリスタは、第１孔状導電領域が複数ある場合で、基本動作は第１の実施の形態に係るサイリスタと変わるところはない。ここで絶縁体の膜厚は酸化膜と窒化膜の２層として約０．６μｍとした。電極材料は、それらの絶縁膜と密着性のよいものとしている。
【００３３】
従って、本発明の第２の実施の形態における構造では、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３４】
くわえて、本発明の第３の実施の形態に係るサイリスタを図面に基づいて説明する。図５は、本発明の第３の実施の形態に係るサイリスタを示す断面図である。図５において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、１０は第１電極、１１は第２電極、２１，２２，２３，２４は絶縁体、３０は第２Ｐ型導電領域、４０，４１，４２は第１孔状導電領域、５０，５１，５２は第２孔状導電領域、９０は第１Ｎ型導電領域２と半導体基板導電領域１の境界面、１００は半導体基板である。
【００３５】
本発明の第３の実施の形態に係るサイリスタは、逆方向特性をダイオードの順方向とする所謂逆導通型サイリスタである。第２孔状導電領域５０，５１，５２の個数は、３つに限られるものではなく、１つ以上あればよい。また、第１孔状導電領域の個数と異なっていても同じでもよい。順方向電圧が印加されたときブレークオーバー電圧が決定される位置は、本発明の第１及び第２の実施の形態に係るサイリスタと同じであり、ブレークオーバー電圧を大きく変えずに静電容量を小さくすることが出来る。
【００３６】
【発明の効果】
このように本発明によれば、最大電界領域が、従来構造に係るサイリスタとは異なって、第５の導電領域内かその近傍となりブレークオーバー電圧に無関係に半導体基板の抵抗率を決定することが出来る。従って、半導体基板の抵抗率を高くして電界方向に空乏層を広げることが出来るようになり、静電容量を小さくすることが出来る。そのため、従来技術に係るサイリスタよりも、同じブレークオーバー電圧でより静電容量の小さいサイリスタを実現することが容易になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサイリスタを示す断面図である。
【図２】 従来技術に係るサイリスタを示す断面図である。
【図３】 図２に示したサイリスタの順方向の電気的特性を示すグラフである。
【図４】 本発明の第２の実施の形態に係るサイリスタを示す断面図である。
【図５】 本発明の第３の実施の形態に係るサイリスタを示す断面図である。
【符号の簡単な説明】
１ 半導体基板導電領域
２ 第１Ｎ型導電領域
３ 第２Ｎ型導電領域
４ 第１Ｐ型導電領域
１０ 第１電極
１１ 第２電極
２１ 絶縁体
２２ 絶縁体
２３ 絶縁体
２４ 絶縁体
３０ 第２Ｐ型導電領域
４０ 第１孔状導電領域
４１ 第１孔状導電領域
４２ 第１孔状導電領域
５０ 第２孔状導電領域
５１ 第２孔状導電領域
５２ 第２孔状導電領域
９０ 第１Ｎ型導電領域２と半導体基板導電領域１の境界面
１００ 半導体基板
Claims (4)
- 第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、
前記一方の面に露出させると共に前記第１の導電領域内に形成してなる第１導電型の第２の導電領域と、
前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、
前記一方の面に露出させると共に前記第２の導電領域を貫通するように形成してなる第２導電型の第４の導電領域と、
前記一方の面に露出させると共に前記第１の導電領域の縁辺部の近傍に形成してなる第１導電型の第５の導電領域と、
前記第２の導電領域及び前記第４の導電領域の双方と接するように形成してなる電極からなるサイリスタにおいて、
前記第５の導電領域が前記半導体基板を平面的に見たときに前記電極と部分的に重なり合うか又は前記電極の近傍にあることを特徴とするサイリスタ。 - 前記第４の導電領域を複数形成してなることを特徴とする請求項１に記載のサイリスタ。
- 前記他方の面に露出させると共に前記第３の導電領域を貫通するように第１導電型の第６の導電領域を形成してなることを特徴とする請求項１又は請求項２に記載のサイリスタ。
- 前記第６の導電領域を複数形成してなることを特徴とする請求項３に記載のサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084249A JP3963751B2 (ja) | 2002-03-25 | 2002-03-25 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084249A JP3963751B2 (ja) | 2002-03-25 | 2002-03-25 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282889A JP2003282889A (ja) | 2003-10-03 |
| JP3963751B2 true JP3963751B2 (ja) | 2007-08-22 |
Family
ID=29231689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002084249A Expired - Fee Related JP3963751B2 (ja) | 2002-03-25 | 2002-03-25 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3963751B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7146488B2 (ja) * | 2018-06-29 | 2022-10-04 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
| JP6937281B2 (ja) | 2018-09-14 | 2021-09-22 | 株式会社東芝 | 半導体装置 |
-
2002
- 2002-03-25 JP JP2002084249A patent/JP3963751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003282889A (ja) | 2003-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101394913B1 (ko) | 트렌치 소자분리를 사용한 래치업 없는 버티컬 ｔｖｓ 다이오드 어레이 구조 | |
| US10199482B2 (en) | Apparatus for electrostatic discharge protection | |
| US5844280A (en) | Device for protecting a semiconductor circuit | |
| JP2006173437A (ja) | 半導体装置 | |
| US8859361B1 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch | |
| US10325905B2 (en) | Semiconductor device and semiconductor circuit device | |
| JP2000294778A (ja) | 半導体装置 | |
| JP3963751B2 (ja) | サイリスタ | |
| JP4260414B2 (ja) | サイリスタ | |
| JP3998514B2 (ja) | サイリスタ | |
| JP2003282865A (ja) | サイリスタ | |
| JP4907341B2 (ja) | サイリスタ | |
| JP2004228177A (ja) | 半導体装置及びサイリスタ | |
| JP3785375B2 (ja) | 双方向型二端子サイリスタ | |
| JP5084084B2 (ja) | 双方向型二端子サイリスタ | |
| JP5371165B2 (ja) | 双方向型二端子サイリスタ | |
| US20030102505A1 (en) | Overvoltage protection device | |
| JP2021150355A (ja) | 半導体装置 | |
| JPS6335112B2 (ja) | ||
| JP3998498B2 (ja) | サイリスタ | |
| JP5371164B2 (ja) | 双方向型二端子サイリスタ | |
| JP6169908B2 (ja) | 静電破壊保護回路 | |
| JP2001358302A (ja) | 半導体装置 | |
| CN116613161A (zh) | 半导体器件和栅极驱动器电路 | |
| JPS6332965A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3963751 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140601 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |