JP3963380B2

JP3963380B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3963380B2
Application number: JP2003292163A
Authority: JP
Inventors: 巧三河; 勇治十代; 進也夏目
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-08-26
Filing date: 2003-08-12
Publication date: 2007-08-22
Anticipated expiration: 2023-08-12
Also published as: JP2004111932A

Description

本発明は、高誘電体又は強誘電体を容量絶縁膜とする容量素子を含む半導体装置の製造方法に関する。
The present invention relates to a method of manufacturing a semiconductor equipment comprising a capacitor for a high dielectric or ferroelectric capacitive insulating film.

容量素子の一種である強誘電体メモリにおいて、現在量産されているタイプは、上部電極より下部電極の大きないわゆるプレーナ型構造を使用した１〜６４ｋｂｉｔの容量のものである。これに対して現在の開発の中心は、上部電極より下部電極の小さな、いわゆるスタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のタイプである。このスタック型構造の強誘電体メモリにおいては、集積度の大幅な向上、不揮発性メモリの信頼性の向上に対する期待が高まっている。 A type of ferroelectric memory, which is a type of capacitive element, is currently mass-produced and has a capacity of 1 to 64 kbit using a so-called planar structure having a lower electrode larger than an upper electrode. On the other hand, the current development center is a large capacity type of 256 kbit to 4 Mbit using a so-called stack type structure in which the lower electrode is smaller than the upper electrode. In this stacked type ferroelectric memory, there is an increasing expectation for a significant improvement in the degree of integration and an improvement in the reliability of the nonvolatile memory.

従来例のスタック型構造の強誘電体メモリにおいては、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）により絶縁膜の表面の凹凸を平坦化することで、下層の凹凸に影響されることなく強誘電体膜を形成し、信頼性の高い強誘電体メモリを実現することが知られている（例えば、特許文献１参照）。以下、図１１を参照しながら、従来例のスタック型構造の強誘電体メモリの製造方法について説明する。図１１は、従来の強誘電体メモリの製造工程におけるメモリセルアレイ部の断面を示す。 In the conventional ferroelectric memory having a stack type structure, the unevenness on the surface of the insulating film is flattened by CMP (Chemical Mechanical Polishing), so that it is not affected by the unevenness of the lower layer. It is known to form a dielectric film to realize a highly reliable ferroelectric memory (see, for example, Patent Document 1). Hereinafter, a method for manufacturing a conventional ferroelectric memory having a stacked structure will be described with reference to FIG. FIG. 11 shows a cross section of a memory cell array portion in a manufacturing process of a conventional ferroelectric memory.

まず、図１１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、窒化チタンバリア層と白金膜の積層膜を形成する。次に、第１の導電膜５上にレジストパターンを形成し、図１１（ｂ）に示すように、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、コンタクトプラグ３上に下部電極６を形成する。 First, as shown in FIG. 11A, the isolation region 1 is formed on the semiconductor substrate 10, and the high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Further, a laminated film of a titanium nitride barrier layer and a platinum film is formed as the first conductive film 5 on the interlayer insulating film 4 and the contact plug 3. Next, a resist pattern is formed on the first conductive film 5, and the first conductive film 5 is patterned by dry etching using the resist pattern as a mask as shown in FIG. A lower electrode 6 is formed thereon.

次に、図１１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８をウエハ全面に形成する。次に、図１１（ｄ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまで研磨する。次に、図１１（ｆ）に示すように、その上に順次、容量絶縁膜となる強誘電体膜９、および第２の導電膜２０（白金膜等）を形成する。 Next, as shown in FIG. 11C, a buried insulating film 8 made of, for example, a silicon oxide film (SiO ₂ ) is formed on the entire surface of the wafer so as to cover the lower electrode 6 and the interlayer insulating film 4. Next, as shown in FIG. 11 (d), the insulating film 8 is polished by CMP to flatten the surface, and as shown in FIG. 11 (e), the surfaces of the insulating film 8 and the lower electrode 6 are formed. Polish until flush. Next, as shown in FIG. 11F, a ferroelectric film 9 to be a capacitive insulating film and a second conductive film 20 (such as a platinum film) are sequentially formed thereon.

次に、図示しないが、レジストパターンをマスクとするドライエッチングにより、第２の導電膜２０と強誘電体膜９をそれぞれパターニングして、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, although not shown, the second conductive film 20 and the ferroelectric film 9 are patterned by dry etching using a resist pattern as a mask to form an upper electrode. Thereafter, a capacitor interlayer insulating film is usually formed, and a ferroelectric memory is completed through a wiring process and a protective film forming process.

この強誘電体メモリでは、下部電極６の面積がその上層の強誘電体および上部電極の面積よりも小さく、キャパシタの容量は、下部電極６で決定されることとなる。すなわち、下部電極６が、キャパシタの容量（面積）を決定する「容量規定口」となる。また、図１１（ｆ）に示す構造では、強誘電体膜９が、下部電極６による凹凸を平坦化した面に形成されているため、その膜質が良好なものとなる。
特開平１０−３２１６２８号公報 In this ferroelectric memory, the area of the lower electrode 6 is smaller than the areas of the upper ferroelectric layer and the upper electrode, and the capacitance of the capacitor is determined by the lower electrode 6. That is, the lower electrode 6 serves as a “capacitance defining port” that determines the capacitance (area) of the capacitor. Further, in the structure shown in FIG. 11F, the ferroelectric film 9 is formed on the surface where the unevenness caused by the lower electrode 6 is flattened, so that the film quality is good.
Japanese Patent Laid-Open No. 10-321628

上述の製造方法では、ＣＭＰにより絶縁膜８を研磨する際に、ウエハ全面において下部電極６を一様に露出させ、強誘電体メモリの容量特性を変動させる研磨残りをなくすため、ＣＭＰの面内均一性を考慮して、ある程度のオーバー研磨を行う必要がある。 In the above-described manufacturing method, when the insulating film 8 is polished by CMP, the lower electrode 6 is uniformly exposed on the entire surface of the wafer, and the polishing residue that fluctuates the capacitance characteristics of the ferroelectric memory is eliminated. In consideration of uniformity, it is necessary to perform some degree of overpolishing.

しかし、下部電極６の表面には、Ｐｔ等の研磨され難い貴金属系材料の層が形成されるため、ＣＭＰによる平坦化によって下部電極６の近傍にリセスが生じ、下部電極６が僅かながら突出した形状となる。その状態でオーバー研磨を行うと、下部電極６に研磨応力が集中し、下部電極６が剥離したり、下部電極６にいわゆるスクラッチが発生することもあった。このため、研磨残りがなく、かつ、スクラッチが発生しないように、研磨時間を最適化する必要があり、研磨条件の設定の自由度（ウィンドウ）を狭める要因となっていた。 However, since a layer of a noble metal material such as Pt that is hard to be polished is formed on the surface of the lower electrode 6, a recess is generated in the vicinity of the lower electrode 6 by planarization by CMP, and the lower electrode 6 protrudes slightly. It becomes a shape. When overpolishing is performed in this state, polishing stress is concentrated on the lower electrode 6, and the lower electrode 6 may be peeled off, or so-called scratches may be generated on the lower electrode 6. For this reason, it is necessary to optimize the polishing time so that there is no polishing residue and no scratches are generated, which is a factor of narrowing the degree of freedom (window) for setting polishing conditions.

発明者等の検討の結果、このスクラッチは、下部電極６が集積したメモリセルアレイ部等の、配線パターン密度の高い領域よりも、むしろ、孤立した金属配線や、寸法マーク、アライメントマーク、重ね合わせマーク等の孤立パターンが配置された、配線パターン密度の低い領域で優先して発生することが発見された。 As a result of investigations by the inventors, this scratch is not an area having a high wiring pattern density, such as a memory cell array portion in which the lower electrode 6 is integrated, but an isolated metal wiring, a dimension mark, an alignment mark, an overlay mark. It has been discovered that this occurs preferentially in a region having a low wiring pattern density in which isolated patterns such as are arranged.

以下に、スクラッチの発生プロセスについて、図１２を参照しながら説明する。図１２は、図１１に示した強誘電体メモリの製造工程における、金属配線部の断面を示す。図１２における（ａ）〜（ｅ）の工程は、図１１における（ａ）〜（ｅ）の工程にそれぞれ対応し、各工程は同時に行われる。 Hereinafter, the scratch generation process will be described with reference to FIG. FIG. 12 shows a cross section of the metal wiring portion in the manufacturing process of the ferroelectric memory shown in FIG. The steps (a) to (e) in FIG. 12 correspond to the steps (a) to (e) in FIG. 11, respectively, and the respective steps are performed simultaneously.

まず、図１２（ａ）に示すように、半導体基板１０上に、高濃度の不純物拡散層２を形成する。その上に順次、層間絶縁膜４、および第１の導電膜５を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１２（ｂ）に示すように、金属配線７を形成する。次に、図１２（ｃ）に示すように、シリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８を、金属配線７と層間絶縁膜４が埋め込まれるようにウエハ全面に形成する。次に、図１２（ｄ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化する。 First, as shown in FIG. 12A, a high-concentration impurity diffusion layer 2 is formed on a semiconductor substrate 10. An interlayer insulating film 4 and a first conductive film 5 are sequentially formed thereon. Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask to form the metal wiring 7 as shown in FIG. Next, as shown in FIG. 12C, a buried insulating film 8 made of a silicon oxide film (SiO ₂ ) is formed on the entire surface of the wafer so that the metal wiring 7 and the interlayer insulating film 4 are buried. Next, as shown in FIG. 12D, the insulating film 8 is polished and planarized by CMP.

この研磨工程において、メモリセルアレイ部のような配線パターン密度の高い領域に比べて、孤立した金属配線７が配置された部分のような配線パターン密度の低い領域では、研磨される絶縁膜８の体積が小さいため研磨速度が相対的に速い。そのため、段差緩和が早く進み、金属配線７の方が、下部電極６よりも早く絶縁膜８から露出する（図１１（ｄ）参照）。その状態でさらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまでオーバー研磨が行われる。その結果、既に露出した金属配線７の近傍にリセスが生じ、金属配線７が突出した形状となる。そのため、金属配線７に研磨応力が集中し、図１２（ｅ）に示すように、金属配線７が剥離する。この剥離した金属配線７がスクラッチの原因となり、さらには、金属配線7の剥離やスクラッチの発生の連鎖が起こる。 In this polishing step, the volume of the insulating film 8 to be polished is reduced in a region having a low wiring pattern density, such as a portion where the isolated metal wiring 7 is disposed, compared to a region having a high wiring pattern density, such as a memory cell array portion. The polishing rate is relatively fast due to the small size. For this reason, the level difference mitigates faster, and the metal wiring 7 is exposed from the insulating film 8 earlier than the lower electrode 6 (see FIG. 11D). In this state, as shown in FIG. 11E, over polishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. As a result, a recess is generated in the vicinity of the already exposed metal wiring 7, and the metal wiring 7 is projected. Therefore, polishing stress concentrates on the metal wiring 7, and the metal wiring 7 is peeled off as shown in FIG. The peeled metal wiring 7 causes a scratch, and further, a chain of peeling of the metal wiring 7 and generation of a scratch occurs.

上述のような現象は、メモリセルの密度の相違や、ウエハ上における占有面積の相違によっても生じる。図１３に、アレイ面積の異なるメモリセルアレイ部が混在している素子の製造工程において、ＣＭＰにより下部電極６の表面を露出させる際の状態を模式的に示す。図１３（ａ１）〜（ｃ１）は各々、アレイ面積の大きなメモリセルアレイ部、アレイ面積の小さなメモリセルアレイ部、および下部電極６が形成されていない領域（以下、周辺回路部という。）について、下部電極６の配置を示す平面図である。図１３（ａ２）〜（ｃ２）は各々、各領域の断面を示す。これらの各領域に対して同時に研磨が行われる。 The phenomenon described above also occurs due to a difference in density of memory cells and a difference in occupation area on the wafer. FIG. 13 schematically shows a state in which the surface of the lower electrode 6 is exposed by CMP in a manufacturing process of an element in which memory cell array portions having different array areas are mixed. FIGS. 13A1 to 13C1 respectively show a memory cell array portion having a large array area, a memory cell array portion having a small array area, and a region where the lower electrode 6 is not formed (hereinafter referred to as a peripheral circuit portion). 3 is a plan view showing the arrangement of electrodes 6. FIG. FIGS. 13A2 to 13C2 each show a cross section of each region. Polishing is simultaneously performed on each of these regions.

図１３（ａ３）に示すように、アレイ面積の大きなメモリセルアレイ部において下部電極６の表面が露出したとき、図１３（ｂ３）に示すように、アレイ面積の小さなメモリセルアレイ部では、下部電極６の近傍にリセスが生じ、下部電極６が剥離する。また、図１３（ｃ３）に示す周辺回路部においては、平坦な絶縁膜８（以下、ベタ膜という。）に対する研磨速度が支配的となるため、グローバル段差が大きくなる。グローバル段差とは、ウエハ面における残膜の最大膜厚と最小膜厚の差をいう。 As shown in FIG. 13 (a3), when the surface of the lower electrode 6 is exposed in the memory cell array portion having a large array area, the lower electrode 6 is used in the memory cell array portion having a small array area as shown in FIG. 13 (b3). A recess occurs in the vicinity of, and the lower electrode 6 peels off. In the peripheral circuit portion shown in FIG. 13C3, since the polishing rate for the flat insulating film 8 (hereinafter referred to as a solid film) is dominant, the global level difference is increased. The global level difference means a difference between the maximum film thickness and the minimum film thickness of the remaining film on the wafer surface.

以下に、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部における研磨の状態をモデルとして、この現象を図１４を参照して定量的に説明する。 In the following, this phenomenon will be quantitatively described with reference to FIG. 14 using the polishing state in the memory cell array portion having a large and small array area and the peripheral circuit portion as a model.

図１４のグラフにおいて、横軸は研磨時間を示し、縦軸は、下部電極（厚さ：３００ｎｍ）上に形成された絶縁膜（厚さ：４００ｎｍ）のＣＭＰによる研磨後の残膜の厚さを示す。残膜の厚さは、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部についてそれぞれ示す。但し、周辺回路部では、層間絶縁膜４上の残膜の厚さである。研磨時間に対する残膜の厚さの変化を見ると、周辺回路部では、ベタ膜の研磨速度（２００ｎｍ／分）で一様に研磨される。これに対し、下層に下部電極６が形成された強誘電体メモリセルアレイ部では、研磨初期の段差緩和が促進される時間領域と、その後のベタ膜の研磨速度で研磨される時間領域からなることが判る。 In the graph of FIG. 14, the horizontal axis represents the polishing time, and the vertical axis represents the thickness of the remaining film after polishing by CMP of the insulating film (thickness: 400 nm) formed on the lower electrode (thickness: 300 nm). Indicates. The thickness of the remaining film is shown for each of the memory cell array portion and the peripheral circuit portion having a large and small array area. However, in the peripheral circuit portion, it is the thickness of the remaining film on the interlayer insulating film 4. When the change in the thickness of the remaining film with respect to the polishing time is observed, the peripheral circuit portion is uniformly polished at the solid film polishing rate (200 nm / min). On the other hand, in the ferroelectric memory cell array portion in which the lower electrode 6 is formed in the lower layer, the ferroelectric memory cell array portion is composed of a time region in which the step relief at the initial stage of polishing is promoted and a time region in which polishing is performed at a subsequent solid film polishing rate. I understand.

図１４から判るように、全ての下部電極６を露出させるためには、研磨時間を９０秒（１．５分）に設定する必要がある。アレイ面積の大きなメモリセルアレイ部における残膜の厚さが０ｎｍとなるには、９０秒を要するからである。その場合、アレイ面積の小さなメモリセルアレイ部においては、０．５分オーバー研磨され、下部電極６の近傍に１００ｎｍ（＝２００ｎｍ／分×０．５分）のリセスが発生する。これは下部電極６の剥離を引き起こす要因となる。一方、周辺回路部では、３００ｎｍ（＝２００ｎｍ／分×１．５分）研磨される。従って、図１３（ａ３）〜（ｃ３）に示した絶縁膜の残存厚さａ、ｂ、ｃは、それぞれａ＝３００ｎｍ、ｂ＝２００ｎｍ、ｃ＝１００ｎｍとなる。グローバル段差は、ａ―ｃ＝２００ｎｍとなる。 As can be seen from FIG. 14, in order to expose all the lower electrodes 6, it is necessary to set the polishing time to 90 seconds (1.5 minutes). This is because it takes 90 seconds for the remaining film thickness in the memory cell array portion having a large array area to reach 0 nm. In this case, the memory cell array portion having a small array area is over-polished for 0.5 minutes, and a recess of 100 nm (= 200 nm / minute × 0.5 minutes) is generated in the vicinity of the lower electrode 6. This becomes a factor causing peeling of the lower electrode 6. On the other hand, the peripheral circuit portion is polished by 300 nm (= 200 nm / min × 1.5 min). Therefore, the remaining thicknesses a, b, and c of the insulating film shown in FIGS. 13A3 to 13C3 are a = 300 nm, b = 200 nm, and c = 100 nm, respectively. The global level difference is a−c = 200 nm.

以上のとおり、アレイ面積が異なるメモリセルアレイ部と周辺回路部が混在すると、段差緩和が促進される領域とベタ膜の研磨速度で研磨される領域が存在し、ウエハ全面で見ると、研磨速度の不均一性が大きい。この結果、グローバル段差が大きくなり、研磨残りの解消とスクラッチの発生回避の両立が困難となることが判る。上述した研磨残り、下部電極の剥離、及びスクラッチは、強誘電体メモリの特性に関するビット不良の原因となり、生産歩留まりが低下する。 As described above, when the memory cell array portion and the peripheral circuit portion having different array areas are mixed, there are a region where the step relaxation is promoted and a region where the polishing rate of the solid film is polished. Large non-uniformity. As a result, it can be seen that the global level difference becomes large and it is difficult to achieve both elimination of polishing residue and avoidance of scratches. The above-mentioned polishing residue, peeling of the lower electrode, and scratch cause bit defects related to the characteristics of the ferroelectric memory, and the production yield decreases.

また、強誘電体メモリは、データを一定期間内保存し、必要なときに読み出す不揮発性メモリであることから、強誘電体メモリセルは均一に作製されていることが望ましい。特に、リセスによる強誘電体膜の膜厚のバラツキは、データの保持信頼性や強誘電体メモリ特性に大きな影響を与えるため、極力抑制する必要がある。 In addition, since the ferroelectric memory is a nonvolatile memory that stores data for a certain period and reads it out when necessary, it is desirable that the ferroelectric memory cells are uniformly manufactured. In particular, the variation in the thickness of the ferroelectric film due to the recess greatly affects the data retention reliability and the ferroelectric memory characteristics, and therefore must be suppressed as much as possible.

また、強誘電体メモリにおいて、メモリセルアレイ部とそれ以外の部分（例えば、ＦｅＲＡＭ混載システムＬＳＩでは周辺のロジック回路等）との間のグローバル段差は、配線工程におけるリソグラフィーのＤＯＦ（Depth of Focus［焦点深度］）不足につながり、配線間ショートや配線抵抗のバラツキ等の原因となり、生産歩留まりに直接影響を与える。 Further, in the ferroelectric memory, a global step between the memory cell array portion and other portions (for example, peripheral logic circuit in the FeRAM embedded system LSI) is a lithography DOF (Depth of Focus) in the wiring process. Depth]) leads to shortage, causing short circuit between wirings and variations in wiring resistance, which directly affects the production yield.

本発明は、容量素子の下部電極を埋め込む絶縁層の研磨に際して段差緩和が促進されて、埋め込み用絶縁膜の研磨残り、下部電極の剥離、及びスクラッチの発生が抑制され、かつグローバル段差を低減させることが可能な半導体装置の製造方法を提供することを目的とする。 The present invention promotes step relaxation during polishing of the insulating layer that embeds the lower electrode of the capacitor element, suppresses polishing residue of the burying insulating film, peeling of the lower electrode, and generation of scratches, and reduces global steps. An object of the present invention is to provide a method for manufacturing a semiconductor device.

上記課題を解決するため、本発明の半導体装置の製造方法は、基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、前記導電層をパターニングして複数の容量素子下部電極と共に金属配線を形成する工程と、前記金属配線、前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、前記容量素子下部電極が配置された領域の前記第２の絶縁層にのみ凹部を形成する工程と、前記第２の絶縁層を研磨して平坦化する工程と、前記容量素子下部電極を露出させる工程と、前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む。
In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes a first insulating layer formed on a substrate and a conductive layer on the plurality of contact plugs formed in the first insulating layer. Forming a metal wiring together with a plurality of capacitor element lower electrodes by patterning the conductive layer; a second insulating layer on the metal wiring, the first insulating layer, and the capacitor element lower electrode; Forming a recess only in the second insulating layer in the region where the capacitive element lower electrode is disposed , polishing and planarizing the second insulating layer, and the capacitor A step of exposing the element lower electrode, and a step of forming a capacitor insulating film and a capacitor element upper electrode on the capacitor element lower electrode.

上記構成の半導体装置の製造方法によれば、容量素子下部電極を埋め込む第２の絶縁層に凹部を形成することにより、凹部における第２の絶縁層の研磨体積が減少し、研磨時間が短縮され段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the method for manufacturing a semiconductor device having the above configuration, by forming a recess in the second insulating layer in which the capacitor element lower electrode is embedded, the polishing volume of the second insulating layer in the recess is reduced, and the polishing time is shortened. Step relief is promoted. As a result, the uniformity of the polishing rate over the entire surface of the wafer is improved, the remaining polishing, the peeling of the lower electrode, and the generation of scratches can be suppressed, and the global level difference can be reduced.

本発明の半導体装置の製造方法において好ましくは、容量素子下部電極を露出させる工程を、エッチバック法により行う。また好ましくは、第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（Chemical Mechanical Polising）により行う。 Preferably, in the method for manufacturing a semiconductor device of the present invention, the step of exposing the capacitor element lower electrode is performed by an etch back method. Preferably, the step of polishing and planarizing the second insulating layer is performed by CMP (Chemical Mechanical Polising).

上記の方法において、第２の絶縁層を研磨して平坦化する工程と容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行うことができる。好ましくは、平坦化および露出工程を、ＣＭＰにより行う。 In the above method, the step of polishing and planarizing the second insulating layer and the step of exposing the capacitor element lower electrode can be performed by a single planarization and exposure step. Preferably, the planarization and exposure steps are performed by CMP.

また好ましくは、導電層の表面を、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物とする。これらの材料はスクラッチが発生し易いことから、特にこの方法の効果が顕著なものとなる。 Preferably, the surface of the conductive layer is Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals. Since these materials are easily scratched, the effect of this method is particularly remarkable.

また好ましくは、第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う。ドライエッチングによれば、第２の絶縁層に対する凹部の形成が容易である。この場合、好ましくは、第２の絶縁層に形成する凹部の深さを、容量素子下部電極の膜厚と実質的に同等とする。それにより、第２の絶縁層の表面と容量素子下部電極の表面が同じ高さで平坦になるまでに要する研磨時間を、ベタ膜の研磨速度で計算して見積もることができる。また、容量素子下部電極の配線パターン密度や、容量素子を複数個含む容量素子群の面積が研磨時間に与える影響を、極力低減することも可能となる。 Preferably, the step of forming the recess in the second insulating layer is performed by dry etching. According to dry etching, it is easy to form a recess in the second insulating layer. In this case, preferably, the depth of the recess formed in the second insulating layer is substantially equal to the film thickness of the capacitor element lower electrode. As a result, the polishing time required for the surface of the second insulating layer and the surface of the capacitor element lower electrode to be flat at the same height can be estimated by calculating the solid film polishing rate. In addition, the influence of the wiring pattern density of the capacitor lower electrode and the area of the capacitor element group including a plurality of capacitor elements on the polishing time can be reduced as much as possible.

また好ましくは、第２の絶縁層に凹部を形成する際に、容量素子下部電極の少なくとも一部を露出させる。それにより、容量素子下部電極上の研磨残りがより確実に解消される。また好ましくは、第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるようにドライエッチングを行う。それにより、レジストマスクのマスクズレに対するマージンを向上させることができ、容量素子下部電極上に凹部をより確実に形成することができる。また、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, at least part of the capacitor element lower electrode is exposed when the recess is formed in the second insulating layer. Thereby, the polishing residue on the lower electrode of the capacitive element is more reliably eliminated. Preferably, dry etching is performed so that a taper angle of less than 90 ° is formed at the corner of the bottom of the recess formed in the second insulating layer. As a result, a margin for mask misalignment of the resist mask can be improved, and the recess can be more reliably formed on the capacitor element lower electrode. Further, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

上記の方法において好ましくは、第２の絶縁層として、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた常圧ＣＶＤ法によりＳｉＯ₂膜を成膜する。それにより、例えば、成膜にプラズマＣＶＤを用いた場合に、プラズマ中の水素が容量素子下部電極に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、容量素子下部電極にダメージを与える弊害を回避することができる。また、いわゆるセルフフローの効果により、成膜のみで容量素子下部電極間における第２の絶縁層の凹部がなだらかになり、段差緩和の促進に好都合である。 In the above method, preferably, as the second insulating layer, an SiO ₂ film is formed by atmospheric pressure CVD using ozone and TEOS (Tetra Ethyl Ortho Silicate). Thereby, for example, when plasma CVD is used for film formation, hydrogen in the plasma reduces the lower oxygen barrier by the catalytic action of Pt contained in the capacitor lower electrode, and damages the capacitor lower electrode. Evil can be avoided. In addition, due to the so-called self-flow effect, the concave portion of the second insulating layer between the capacitor element lower electrodes becomes smooth only by film formation, which is convenient for promotion of step relaxation.

また好ましくは、第２の絶縁層の凹部の領域を、その下層の容量素子下部電極より大きくする。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, the concave region of the second insulating layer is made larger than the lower capacitor element lower electrode. Thereby, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

また好ましくは、第２の絶縁層の凹部を、複数の容量素子下部電極の上部領域に跨る大きさに形成する。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, the concave portion of the second insulating layer is formed so as to straddle the upper regions of the plurality of capacitor element lower electrodes. Thereby, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings.

（実施の形態１）
本発明の実施の形態１における強誘電体メモリの製造方法について、図１−１および図１−２を参照しながら説明する。同図は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。 (Embodiment 1)
A method for manufacturing a ferroelectric memory according to the first embodiment of the present invention will be described with reference to FIGS. 1-1 and 1-2. This figure shows a cross section of the memory cell array portion in the manufacturing process of the ferroelectric memory.

まず、図１−１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。 First, as illustrated in FIG. 1A, the isolation region 1 is formed on the semiconductor substrate 10, and the high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Form. Further, on the interlayer insulating film 4 and the contact plug 3, as the first conductive film 5, for example, a laminated film (thickness: 150 nm) of a titanium nitride barrier layer (thickness: 150 nm) and a platinum film (thickness: 150 nm). 300 nm).

次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１−１（ｂ）に示すように、コンタクトプラグ３上に下部電極６を形成する。次に、図１−１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。次に、図１−１（ｄ）に示すように、下部電極６上に、開口部を有するレジストパターン１１を形成する。 Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask to form the lower electrode 6 on the contact plug 3 as shown in FIG. Next, as shown in FIG. 1C, a buried insulating film 8 (height: 400 nm) made of, for example, a silicon oxide film (SiO ₂ ) covering the lower electrode 6 and the interlayer insulating film 4. Is formed on the entire surface of the wafer. The film thickness of the buried insulating film 8 is preferably set by adding to the thickness of the lower electrode 6 a shaving margin necessary to alleviate the level difference during polishing, which will be described later. Next, as shown in FIG. 1D, a resist pattern 11 having an opening is formed on the lower electrode 6.

次に、図１−１（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去し、凹部１２を形成する。凹部１２の深さは、後のＣＭＰ法で研磨されて凹部１２が下地に転写されない程度の深さに設定することが好ましい。これにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域との研磨速度との差が小さくなる。 Next, as shown in FIG. 1E, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. The depth of the concave portion 12 is preferably set to such a depth that the concave portion 12 is not transferred to the base by being polished by a later CMP method. As a result, the amount of polishing of the insulating film 8 can be reduced, the step heightening is promoted, and the difference between the polishing rate and the region having a low wiring pattern density is reduced.

次に、図１−２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨して、その表面を平坦化する。この状態では、下部電極６の表面は露出していない。次に、図１−２（ｇ）に示すように、エッチバック法により、下部電極６の表面が露出されるまで絶縁膜８のエッチングを行う。絶縁膜８のエッチバックには、ドライエッチングを使用することが好ましい。ドライエッチングによれば、前工程のＣＭＰ法で発生するマイクロスクラッチによる影響を除去するために、その広がりを抑制できるからである。但し、前工程のＣＭＰ法でほとんどマイクロスクラッチが発生せず、また下部電極６に与えるダメージが敏感に強誘電体特性に影響を与えるような強誘電体材料を使用する場合には、ウェットエッチングを適宜採用することも可能である。 Next, as shown in FIG. 1-2F, the insulating film 8 is polished by CMP to flatten the surface. In this state, the surface of the lower electrode 6 is not exposed. Next, as shown in FIG. 1-2G, the insulating film 8 is etched by the etch back method until the surface of the lower electrode 6 is exposed. Dry etching is preferably used for etch back of the insulating film 8. This is because, according to dry etching, the spread can be suppressed in order to remove the influence of micro scratches generated by the CMP method in the previous step. However, in the case of using a ferroelectric material in which micro scratches hardly occur in the CMP method in the previous process and the damage to the lower electrode 6 sensitively affects the ferroelectric characteristics, wet etching is performed. It is also possible to adopt as appropriate.

次に、図１−２（ｈ）に示すように、絶縁膜８および下部電極６の上に、容量絶縁膜として作用する強誘電体膜９を形成し、さらにその上に、第２の導電膜２０（白金膜等）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第２の導電膜をパターニングして、図１−２（ｉ）に示すように上部電極２１を形成する。また、図１−２（ｊ）に示すように、レジストパターンをマスクとしてドライエッチングにより第２の導電膜２０と強誘電体膜９をパターニングして、上部電極２１および強誘電体膜９ａを形成しても良い。その後、図示しないが、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, as shown in FIG. 1-2 (h), a ferroelectric film 9 acting as a capacitive insulating film is formed on the insulating film 8 and the lower electrode 6, and the second conductive film is further formed thereon. A film 20 (platinum film or the like) is formed. Next, the second conductive film is patterned by dry etching using the resist pattern as a mask to form the upper electrode 21 as shown in FIG. Further, as shown in FIG. 1-2J, the second conductive film 20 and the ferroelectric film 9 are patterned by dry etching using the resist pattern as a mask to form the upper electrode 21 and the ferroelectric film 9a. You may do it. Thereafter, although not shown, a capacitor interlayer insulating film is formed, and a ferroelectric memory is completed through a wiring process and a protective film forming process.

本実施の形態によれば、下部電極６上の絶縁膜８に凹部１２を形成することにより、凹部１２における絶縁膜８の研磨体積が削減されるため、研磨時間が短縮され、段差緩和が促進される。また、スラリーが凹部１２に入り込み、研磨パッドが下地に馴染むため、凹部１２におけるＣＭＰの研磨パッドと絶縁膜８の接触面積が大きくなることも、段差緩和の促進に寄与する。以上の結果、ウエハ全面で見た研磨速度の均一性が改善され、研磨残り、下部電極６の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the present embodiment, by forming the recess 12 in the insulating film 8 on the lower electrode 6, the polishing volume of the insulating film 8 in the recess 12 is reduced, so that the polishing time is shortened and the step relaxation is promoted. Is done. In addition, since the slurry enters the recess 12 and the polishing pad becomes familiar with the base, the contact area between the CMP polishing pad and the insulating film 8 in the recess 12 also contributes to the promotion of step relief. As a result, the uniformity of the polishing rate as seen over the entire surface of the wafer is improved, polishing residue, peeling of the lower electrode 6 and generation of scratches can be suppressed, and global steps can be reduced.

また、本実施の形態は、成膜されたままの絶縁膜８をＣＭＰにより平坦化する工程と、エッチバック法により下部電極６を露出させる工程を組み合わせた方法に加えて、絶縁膜８に凹部１２を形成することによる段差緩和の促進を組合せた点に特徴を有する。その特徴による効果について以下に説明する。 Further, in the present embodiment, in addition to the method of combining the step of planarizing the insulating film 8 as it is formed by CMP and the step of exposing the lower electrode 6 by the etch-back method, the insulating film 8 has a recess. 12 is characterized by the combination of the promotion of step relief by forming 12. The effect by the characteristic is demonstrated below.

ＣＭＰにより平坦化を行った後、エッチバック法により下部電極６の表面を露出させる方法は、ＣＭＰを行う段階では下部電極６が露出しないため、下部電極６の剥離、およびスクラッチの発生を抑制する効果が大きい。ところがその場合、ＣＭＰのみで絶縁膜８の平坦化および下部電極６の露出を行う場合に比べて、絶縁膜８を厚くする必要があり、下部電極６の周囲の絶縁膜８に発生するリセスの量を増大させる原因となる。リセスの量の一例についての比較を以下に示す。リセス量の算出は、２乗和計算による。 In the method of exposing the surface of the lower electrode 6 by the etch-back method after performing planarization by CMP, the lower electrode 6 is not exposed at the stage of CMP, so that peeling of the lower electrode 6 and generation of scratches are suppressed. Great effect. However, in this case, it is necessary to make the insulating film 8 thicker than in the case where the insulating film 8 is planarized and the lower electrode 6 is exposed only by CMP, and the recesses generated in the insulating film 8 around the lower electrode 6 are reduced. Causes the amount to increase. A comparison of an example of the amount of recess is shown below. The recess amount is calculated by calculating the sum of squares.

１）ＣＭＰのみで平坦化および下部電極６の露出を行う場合 1) When flattening and exposing the lower electrode 6 only by CMP

２）ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せる場合

2) When combining planarization by CMP and exposure of the lower electrode 6 by the etch-back method

このように、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた場合、リセス量のばらつきが大きくなる。この場合、絶縁膜８を厚くしたことによる絶縁膜８の厚さのばらつき量が、リセス量のばらつきの増大に対して支配的である。

Thus, when the planarization by CMP and the exposure of the lower electrode 6 by the etch-back method are combined, the variation in the recess amount becomes large. In this case, the amount of variation in the thickness of the insulating film 8 caused by increasing the thickness of the insulating film 8 is dominant with respect to the increase in the variation in the recess amount.

これに対して、絶縁膜８に凹部１２を形成することにより、同様の平坦度を得るために必要な絶縁膜８の厚さを小さくすることが可能になる。つまり、凹部１２を形成することにより段差緩和が促進されるので、同様の平坦度を得るためのＣＭＰによる研磨量を低減できるからである。その結果、リセス量のばらつきは次のようになる。 On the other hand, by forming the recess 12 in the insulating film 8, the thickness of the insulating film 8 necessary for obtaining the same flatness can be reduced. In other words, the step 12 is promoted by forming the concave portion 12, so that the amount of polishing by CMP for obtaining the same flatness can be reduced. As a result, the variation in the recess amount is as follows.

３）ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合 3) When planarization by CMP, exposure of the lower electrode 6 by the etch back method, and formation of a recess are combined

以上のとおり、ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合、リセス量のばらつきを増大させることなく、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた効果、すなわち、下部電極６の剥離、およびスクラッチの発生を抑制する効果を得ることが可能である。

As described above, when the planarization by CMP, the exposure of the lower electrode 6 by the etch-back method, and the formation of the recesses are combined, the planarization by the CMP and the etching of the lower electrode 6 by the etch-back method are not increased. It is possible to obtain an effect combining exposure, that is, an effect of suppressing peeling of the lower electrode 6 and generation of scratches.

（実施の形態２）
本発明の実施の形態２における強誘電体メモリの製造方法について、図２を参照しながら説明する。図２は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。本実施の形態は、実施の形態１における製造方法を一部変更した例である。図２（ａ）〜（ｄ）までは、図１−１（ａ）〜（ｄ）までと同様の工程であるので、説明を省略する。 (Embodiment 2)
A method for manufacturing a ferroelectric memory according to the second embodiment of the present invention will be described with reference to FIG. FIG. 2 shows a cross section of the memory cell array portion in the manufacturing process of the ferroelectric memory. The present embodiment is an example in which the manufacturing method in the first embodiment is partially changed. Since FIGS. 2A to 2D are the same steps as FIGS. 1-1A to 1D, description thereof will be omitted.

図２（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８を、ドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、できるだけ深くすることが好ましい。凹部１２を形成することにより、後の研磨工程において絶縁膜８の研磨量を減らすことができ、段差緩和が促進される。 As shown in FIG. 2E, the insulating film 8 in the opening of the resist pattern 11 is partly removed by dry etching to form a recess 12. The depth of the recess 12 is preferably as deep as possible. By forming the recess 12, the amount of polishing of the insulating film 8 can be reduced in a subsequent polishing step, and the level difference mitigation is promoted.

次に、図２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。このように、本実施の形態では図１−２（ｆ）の工程とは異なり、絶縁膜８の表面の平坦化と、下部電極６の表面の露出を、ＣＭＰのみにより行う。 Next, as shown in FIG. 2 (f), the insulating film 8 is polished by CMP to flatten the surface, smooth the surface, and further polished until the surface of the lower electrode 6 is exposed. 6 and the insulating film 8 are flush with each other to obtain a flat state. As described above, in the present embodiment, unlike the step of FIG. 1F, the surface of the insulating film 8 is planarized and the surface of the lower electrode 6 is exposed only by CMP.

次に、図示は省略するが、その上に、容量絶縁膜となる強誘電体膜を形成し、さらにその上に、第２の導電膜（白金膜等）を形成する。そして、レジストパターンをマスクとしてドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, although not shown, a ferroelectric film serving as a capacitive insulating film is formed thereon, and a second conductive film (such as a platinum film) is further formed thereon. Then, the second conductive film and the ferroelectric film are patterned by dry etching using the resist pattern as a mask to form an upper electrode. Thereafter, a capacitor interlayer insulating film is usually formed, and a ferroelectric memory is completed through a wiring process and a protective film forming process.

本実施の形態によれば、実施の形態１と同様に、凹部１２を形成することにより、凹部１２における絶縁膜８の段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the present embodiment, as in the first embodiment, the step 12 of the insulating film 8 in the recess 12 is alleviated by forming the recess 12. As a result, the uniformity of the polishing rate over the entire surface of the wafer is improved, the remaining polishing, the peeling of the lower electrode, and the generation of scratches can be suppressed, and the global level difference can be reduced.

（実施の形態３）
実施の形態３における強誘電体メモリの製造方法について、図３を参照しながら説明する。図３（Ａａ）〜（Ａｆ）は、強誘電体メモリの製造工程におけるメモリセルアレイ部の断面図を示し、図３（Ｂａ）〜（Ｂｆ）は、金属配線部の断面図を示す。図３（Ａａ）〜（Ａｆ）の工程は、図３（Ｂａ）〜（Ｂｆ）の工程にそれぞれ対応し、各工程は同時に進行する。 (Embodiment 3)
A method for manufacturing the ferroelectric memory according to the third embodiment will be described with reference to FIG. 3A to 3A are cross-sectional views of the memory cell array portion in the manufacturing process of the ferroelectric memory, and FIGS. 3B to 3B are cross-sectional views of the metal wiring portion. 3 (Aa) to 3 (Af) correspond to the processes of FIGS. 3 (Ba) to (Bf), respectively, and each process proceeds simultaneously.

まず、図３（Ａａ）に示すように、メモリセルアレイ部において、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。同時に、図３（Ｂａ）に示すように、金属配線部において、半導体基板１０上に、メモリセルアレイ部と同一の工程により、高濃度の不純物拡散層２、層間絶縁膜４、および第１の導電膜５を形成する。 First, as shown in FIG. 3A, in the memory cell array portion, the isolation region 1 is formed on the semiconductor substrate 10, and the high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Form. Further, on the interlayer insulating film 4 and the contact plug 3, as the first conductive film 5, for example, a laminated film (thickness: 150 nm) of a titanium nitride barrier layer (thickness: 150 nm) and a platinum film (thickness: 150 nm). 300 nm). At the same time, as shown in FIG. 3 (Ba), in the metal wiring portion, the high-concentration impurity diffusion layer 2, the interlayer insulating film 4, and the first conductive layer are formed on the semiconductor substrate 10 by the same process as the memory cell array portion. A film 5 is formed.

次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図３（Ａｂ）に示すように、メモリセルアレイ部において、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。また、図３（Ｂｂ）に示すように、金属配線部において金属配線７を形成する。 Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask. As shown in FIG. 3A, the lower electrode 6 (height: 300 nm). Further, as shown in FIG. 3B, the metal wiring 7 is formed in the metal wiring portion.

次に、図３（Ａｃ）、（Ｂｃ）に示すように、メモリセルアレイ部および金属配線部においてそれぞれ、下部電極６と層間絶縁膜４、および金属配線７と層間絶縁膜４を被覆して、ウエハ全面に埋め込み用の絶縁膜８（高さ：４００ｎｍ）を形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIGS. 3A and 3B, the lower electrode 6 and the interlayer insulating film 4 and the metal wiring 7 and the interlayer insulating film 4 are covered in the memory cell array portion and the metal wiring portion, respectively. A buried insulating film 8 (height: 400 nm) is formed on the entire surface of the wafer. The film thickness of the buried insulating film 8 is preferably set by adding to the thickness of the lower electrode 6 a shaving margin necessary to alleviate the level difference during polishing, which will be described later.

次に、図３（Ａｄ）に示すようにメモリセルアレイ部において、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。一方、図３（Ｂｄ）に示すように金属配線部においては、開口部のないレジストパターン１１ａを形成する。 Next, as shown in FIG. 3 (Ad), a resist pattern 11 having an opening on the lower electrode 6 is formed using a resist mask in the memory cell array portion. On the other hand, as shown in FIG. 3 (Bd), a resist pattern 11a having no opening is formed in the metal wiring portion.

次に、図３（Ａｅ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。一方、金属配線７上の絶縁膜８には凹部１２は形成されない。凹部１２の深さは、できるだけ深くすることが好ましい。それにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域の研磨速度との差が小さくなる。 Next, as shown in FIG. 3A, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. On the other hand, the recess 12 is not formed in the insulating film 8 on the metal wiring 7. The depth of the recess 12 is preferably as deep as possible. As a result, the amount of polishing of the insulating film 8 can be reduced, the level difference is promoted, and the difference from the polishing rate in the region where the wiring pattern density is low is reduced.

さらに、図３（Ａｆ）、（Ｂｆ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。図３（Ａｅ）の工程で形成される凹部１２の深さを適宜調整すれば、下部電極６と金属配線７をＣＭＰによる同等の研磨時間で露出させることができる。なお、金属配線７上には凹部１２が形成されていないため、段差緩和が促進されず、図３（Ｂｆ）に示すように、金属配線７上に絶縁膜８が残存する場合があるが、これは、強誘電体メモリ特性に影響がないばかりか、むしろ、残存した方が金属配線７の剥離によるスクラッチを確実に抑止できるため、好ましい。 Further, as shown in FIGS. 3 (Af) and 3 (Bf), the insulating film 8 is polished by CMP to flatten the surface, smooth the surface, and further polished until the surface of the lower electrode 6 is exposed. As a result, the lower electrode 6 and the insulating film 8 are flush with each other to obtain a flat state. If the depth of the recess 12 formed in the step of FIG. 3Ae is adjusted as appropriate, the lower electrode 6 and the metal wiring 7 can be exposed in an equivalent polishing time by CMP. Incidentally, since the recess 12 is not formed on the metal wiring 7, the step relaxation is not promoted, and the insulating film 8 may remain on the metal wiring 7 as shown in FIG. This is preferable because not only the ferroelectric memory characteristics are not affected, but also the remaining one can surely prevent scratches due to peeling of the metal wiring 7.

次に、図示は省略するが、その上に順次、容量絶縁膜となる強誘電体膜、および第２の導電膜（白金膜等）を形成する。そして、ドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, although not shown in the drawing, a ferroelectric film to be a capacitive insulating film and a second conductive film (such as a platinum film) are sequentially formed thereon. Then, the second conductive film and the ferroelectric film are patterned by dry etching to form an upper electrode. Thereafter, a capacitor interlayer insulating film is usually formed, and a ferroelectric memory is completed through a wiring process and a protective film forming process.

本実施の形態によれば、通常、配線パターン密度が低く、段差緩和が促進される金属配線部において、オーバー研磨により金属配線７が剥離してスクラッチを発生させることを抑制できる。 According to the present embodiment, it is possible to suppress the occurrence of scratches due to peeling of the metal wiring 7 due to over-polishing in a metal wiring portion where the wiring pattern density is usually low and the step relaxation is promoted.

本実施の形態では、絶縁膜８の平坦化および下部電極６表面の露出を、実施の形態２と同様にいずれもＣＭＰにより行う例を示した。一方、実施の形態１のように、絶縁膜８の平坦化をＣＭＰにより行い、下部電極６表面の露出をエッチバック法により行う場合であっても、本実施の形態を適用して同様の効果を得ることは可能である。以下に説明する実施の形態についても同様である。 In the present embodiment, the example in which the planarization of the insulating film 8 and the exposure of the surface of the lower electrode 6 are both performed by CMP as in the second embodiment has been described. On the other hand, even when the insulating film 8 is planarized by CMP and the surface of the lower electrode 6 is exposed by the etch-back method as in the first embodiment, the same effect can be obtained by applying this embodiment. It is possible to get The same applies to the embodiments described below.

なお、以上の実施の形態１〜３において説明した絶縁膜８の成膜は、オゾンとＴＥＯＳを用いた常圧ＣＶＤ法で行うことが好ましい。これに対して、例えば、成膜にプラズマＣＶＤを用いた場合、プラズマ中の水素が、下部電極６に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、下部電極６にダメージを与える。常圧ＣＶＤ法であれば、そような弊害を生じることがなく、かつ、いわゆるセルフフローの効果により、成膜のみで段差緩和を促進させることができる。 The insulating film 8 described in the first to third embodiments is preferably formed by atmospheric pressure CVD using ozone and TEOS. On the other hand, for example, when plasma CVD is used for film formation, hydrogen in the plasma reduces the lower oxygen barrier by the catalytic action of Pt contained in the lower electrode 6 and damages the lower electrode 6. . The atmospheric pressure CVD method does not cause such a harmful effect, and the so-called self-flow effect can promote the level difference relaxation only by film formation.

また、実施の形態１〜３において説明した導電膜は、その表面がＰｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である場合、本実施の形態を適用する効果が顕著である。それらの材料は、スクラッチが発生し易いからである。 In addition, the conductive film described in the first to third embodiments has a remarkable effect of applying this embodiment when the surface is Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals. It is. This is because these materials are easily scratched.

また、実施の形態１〜３において説明した、絶縁膜８に凹部１２を形成する工程では、ドライエッチングに用いるエッチングガスとして、例えば、Ａｒ／Ｃ₄Ｆ₈／ＣＨ₂Ｆ₂／Ｏ₂の混合ガスを用いる。エッチングの条件としては、例えば、圧力０．６６５Ｐａ、ソース出力２ＫＷ、バイアス出力２．２ＫＷとすることができる。 In the step of forming the recess 12 in the insulating film 8 described in the first to third embodiments, for example, a mixture of Ar / C ₄ F ₈ / CH ₂ F ₂ / O ₂ is used as an etching gas for dry etching. Use gas. As etching conditions, for example, a pressure of 0.665 Pa, a source output of 2 kW, and a bias output of 2.2 kW can be used.

（実施の形態４）
実施の形態４における強誘電体メモリの製造方法について、図４を参照しながら説明する。図４は強誘電体メモリの製造工程を示す断面図である。本実施の形態は、下部電極が形成される領域に、下部電極が形成されない領域が隣接している場合の例である。 (Embodiment 4)
A method of manufacturing the ferroelectric memory in the fourth embodiment will be described with reference to FIG. FIG. 4 is a cross-sectional view showing the manufacturing process of the ferroelectric memory. This embodiment is an example in which a region where the lower electrode is not formed is adjacent to a region where the lower electrode is formed.

まず、図４（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第１の導電膜をパターニングして、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。図示されるように、下部電極６が形成された領域に、下部電極６が形成されない領域が隣接している。 First, as shown in FIG. 4A, the isolation region 1 is formed on the semiconductor substrate 10, and the high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Next, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 in the interlayer insulating film 4. Form. Furthermore, on the interlayer insulating film 4 and the contact plug 3, as a first conductive film, for example, a laminated film (thickness: 300 nm) of a titanium nitride barrier layer (thickness: 100 nm) and a platinum film (thickness: 200 nm). ). Next, the first conductive film is patterned by dry etching using the resist pattern as a mask to form the lower electrode 6 (height: 300 nm) on the contact plug 3. As illustrated, a region where the lower electrode 6 is not formed is adjacent to a region where the lower electrode 6 is formed.

次に、図４（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIG. 4B, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 (height: 400 nm) made of, for example, a silicon oxide film (SiO ₂ ) is formed on the wafer. Form on the entire surface. The film thickness of the buried insulating film 8 is preferably set by adding to the thickness of the lower electrode 6 a shaving margin necessary to alleviate the level difference during polishing, which will be described later.

次に、図４（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図４（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、下部電極６の膜厚、すなわちＣＭＰにより平坦化する段差と実質的に同等の３００ｎｍとする。これにより、図中の矢印で示すように、凹部１２の底面の高さは、下部電極６が形成されていない領域の絶縁膜８の高さと実質的に等しくなる。 Next, as shown in FIG. 4C, a resist pattern 11 having an opening is formed on the lower electrode 6 using a resist mask. Next, as shown in FIG. 4D, the insulating film 8 in the opening of the resist pattern 11 is partly removed by dry etching to form a recess 12. The depth of the recess 12 is set to 300 nm, which is substantially equivalent to the film thickness of the lower electrode 6, that is, the step flattened by CMP. Thereby, as shown by the arrow in the figure, the height of the bottom surface of the recess 12 is substantially equal to the height of the insulating film 8 in the region where the lower electrode 6 is not formed.

次に、図４（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 4E, the insulating film 8 is polished by CMP to flatten the surface, the surface is smoothed, and the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. Over polishing is performed until

本実施の形態によれば、実施の形態１〜３と同様な効果に加えて、絶縁膜８の表面と下部電極６の表面が同じ高さで平坦になるまで研磨する時間を、ベタ膜の研磨速度で計算して見積もることが可能となる効果が得られる。この結果、配線パターン密度やメモリセルアレイ部のアレイ面積が研磨時間に与える影響を、極力低減することが可能となる。さらに、周辺回路部との研磨速度差がなくなるため、グローバル段差を低減することができる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, the time for polishing until the surface of the insulating film 8 and the surface of the lower electrode 6 become flat at the same height is set to be equal to that of the solid film. An effect is obtained that can be calculated and estimated by the polishing rate. As a result, the influence of the wiring pattern density and the array area of the memory cell array portion on the polishing time can be reduced as much as possible. Further, since there is no difference in polishing rate with the peripheral circuit portion, the global level difference can be reduced.

（実施の形態５）
実施の形態５における強誘電体メモリの製造方法について、図５を参照しながら説明する。図５は強誘電体メモリの製造工程を示す断面図である。 (Embodiment 5)
A method for manufacturing the ferroelectric memory according to the fifth embodiment will be described with reference to FIG. FIG. 5 is a cross-sectional view showing the manufacturing process of the ferroelectric memory.

まず、図５（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜をパターニングし、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。 First, as shown in FIG. 5A, the isolation region 1 is formed on the semiconductor substrate 10, and the high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Next, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 in the interlayer insulating film 4. Form. Further, a laminated film of, for example, a titanium nitride barrier layer (thickness: 100 nm) and a platinum film (thickness: 200 nm) is formed as a first conductive film on the interlayer insulating film 4 and the contact plug 3. Next, the first conductive film is patterned by dry etching using the resist pattern as a mask, and a lower electrode 6 (height: 300 nm) is formed on the contact plug 3.

次に、図５（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIG. 5B, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 (height: 400 nm) made of, for example, a silicon oxide film (SiO ₂ ) is formed on the wafer. Form on the entire surface. The film thickness of the buried insulating film 8 is preferably set by adding to the thickness of the lower electrode 6 a shaving margin necessary to alleviate the level difference during polishing, which will be described later.

次に、図５（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図５（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部を、ドライエッチングにより下部電極６が露出するまで除去して、凹部１２を形成する。次に、図５（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面を面一にする。 Next, as shown in FIG. 5C, a resist pattern 11 having an opening is formed on the lower electrode 6 using a resist mask. Next, as shown in FIG. 5D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching until the lower electrode 6 is exposed, thereby forming a recess 12. Next, as shown in FIG. 5E, the insulating film 8 is polished by CMP to flatten the surface, the surface is smoothed, and the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other.

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２を形成する際に下部電極６の表面を露出させることにより、下部電極６上の研磨残りがより確実に解消される。また、段差のみ平坦化され、通常のＣＭＰでは電極が露出されない研磨時間を適宜設定すれば、スクラッチの発生をより確実に防止することができる。 According to the present embodiment, in addition to the same effects as in the first to third embodiments, by exposing the surface of the lower electrode 6 when forming the recess 12, the polishing residue on the lower electrode 6 is more reliable. To be resolved. Further, if the polishing time is set appropriately so that only the steps are flattened and the electrode is not exposed in normal CMP, the generation of scratches can be prevented more reliably.

（実施の形態６）
実施の形態６における強誘電体メモリの製造方法について、図６を参照しながら説明する。図６は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図６（ａ）〜図６（ｃ）に示す工程は、図５（ａ）〜図５（ｃ）に示した工程と同様であり、同一の部分には同一の符号を付して具体的な説明を省略する。 (Embodiment 6)
A method for manufacturing the ferroelectric memory according to the sixth embodiment will be described with reference to FIG. FIG. 6 is a cross-sectional view showing the manufacturing process of the ferroelectric memory. The process shown in FIGS. 6A to 6C of the present embodiment is the same as the process shown in FIGS. 5A to 5C, and the same parts are denoted by the same reference numerals. A detailed description will be omitted.

図６（ｃ）に示す工程の次に、図６（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。この工程では、形成される凹部１２のテーパー角（凹部１２の側壁が凹部の底面の方向に対してなす角）が９０°未満になるようにドライエッチングを行う。これは、例えばアルゴンと酸素からなる混合ガスを用いてドライエッチングをする際に、異方性の高い物理的反応を担うアルゴンの流量を減らし、等方性の高い化学的反応を担う酸素の流量を大きく設定して、テーパー角を緩やかな方向へ制御することにより可能である。 After the step shown in FIG. 6C, as shown in FIG. 6D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. In this step, dry etching is performed so that the taper angle of the recess 12 to be formed (the angle formed by the side wall of the recess 12 with respect to the direction of the bottom surface of the recess) is less than 90 °. This is because, for example, when dry etching is performed using a mixed gas composed of argon and oxygen, the flow rate of argon responsible for a highly anisotropic chemical reaction is reduced and the flow rate of oxygen responsible for a highly isotropic chemical reaction is reduced. Can be set large and the taper angle is controlled in a gentle direction.

次に、図６（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 6E, the insulating film 8 is polished by CMP to flatten the surface, and further, overpolishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. Do.

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２にテーパー角を設けることで、レジストマスクのマスクズレに対するマージンを向上させて、下部電極６上に凹部１２をより正確に形成することを可能とする効果が得られる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, the recess 12 is provided with a taper angle, thereby improving the margin for mask displacement of the resist mask, so that the recess 12 is formed on the lower electrode 6. This makes it possible to form the film more accurately.

（実施の形態７）
実施の形態７における強誘電体メモリの製造方法について、図７を参照しながら説明する。図７は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図７（ａ）〜図７（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。 (Embodiment 7)
A method for manufacturing the ferroelectric memory according to the seventh embodiment will be described with reference to FIG. FIG. 7 is a cross-sectional view showing the manufacturing process of the ferroelectric memory. The steps shown in FIGS. 7A to 7B of the present embodiment are the same as the steps shown in FIGS. 5A to 5B, and the same parts are denoted by the same reference numerals. Specific description will be omitted.

図７（ｂ）に示す工程の次に、図７（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。本実施の形態では、開口部の面積を下部電極６の面積より大きく設定する。 After the step shown in FIG. 7B, as shown in FIG. 7C, a resist pattern 11 having an opening is formed on the lower electrode 6 using a resist mask. In the present embodiment, the area of the opening is set larger than the area of the lower electrode 6.

次に、図７（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２の面積は、下部電極６の面積より大きくなる。次に、図７（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 7D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. Accordingly, the area of the recess 12 is larger than the area of the lower electrode 6. Next, as shown in FIG. 7E, the insulating film 8 is polished by CMP to flatten the surface, and further, overpolishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. Do.

本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２の開口部を大きくすることにより、絶縁膜８の研磨体積を低減させて、研磨時間をより短縮する効果が得られる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, the polishing volume of the insulating film 8 is reduced and the polishing time is further shortened by increasing the opening of the recess 12. An effect is obtained.

（実施の形態８）
実施の形態８における強誘電体メモリの製造方法について、図８を参照しながら説明する。図８は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図８（ａ）〜図８（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。 (Embodiment 8)
A method for manufacturing the ferroelectric memory according to the eighth embodiment will be described with reference to FIG. FIG. 8 is a cross-sectional view showing the manufacturing process of the ferroelectric memory. The steps shown in FIGS. 8A to 8B of the present embodiment are the same as the steps shown in FIGS. 5A to 5B, and the same portions are denoted by the same reference numerals. Specific description will be omitted.

図８（ｂ）に示す工程に続き、図８（ｃ）に示すように、レジストマスクを用いて、開口部を有するレジストパターン１１を、強誘電体メモリのセルプレートの方向に沿って形成する。開口部は、その中に複数個の下部電極６上の領域が含まれるように形成する。 Following the step shown in FIG. 8B, as shown in FIG. 8C, a resist pattern 11 having an opening is formed along the direction of the cell plate of the ferroelectric memory using a resist mask. . The opening is formed so as to include regions on the plurality of lower electrodes 6 therein.

次に、図８（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２内には、複数個の下部電極６上の領域が含まれる。この際、凹部１２は、下部電極６が集積されたメモリセルアレイ部等の、配線パターン密度が高く、研磨速度が遅い領域に形成する。それにより、次の研磨工程において段差緩和が促進される。次に、図８（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 8D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. Accordingly, the recess 12 includes a plurality of regions on the lower electrode 6. At this time, the recess 12 is formed in a region having a high wiring pattern density and a low polishing rate, such as a memory cell array portion in which the lower electrode 6 is integrated. Thereby, the level | step difference relaxation is accelerated | stimulated in the next grinding | polishing process. Next, as shown in FIG. 8E, the insulating film 8 is polished by CMP to flatten the surface, and further, overpolishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. Do.

本実施の形態によれば、凹部１２の開口面積を大きくすることにより、下部電極６上の絶縁膜８の研磨量が低減し、研磨時間を短縮することができる。 According to the present embodiment, by increasing the opening area of the recess 12, the polishing amount of the insulating film 8 on the lower electrode 6 can be reduced, and the polishing time can be shortened.

（実施の形態９）
実施の形態９は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、メモリセルの集合体であるメモリセルアレイの面積によって影響を受けることの知見に基づく。 (Embodiment 9)
The ninth embodiment relates to the configuration of the ferroelectric memory. For example, in the ferroelectric memory described in the first embodiment, the area of the memory cell array is set in the range of 10,000 to 100,000 μm ^2. And This configuration is based on the knowledge that the polishing state in CMP that exposes the lower electrode 6 is affected by the area of the memory cell array that is an aggregate of memory cells.

図９に、メモリセルアレイ面積（μｍ²）と、下部電極６上における絶縁膜の残膜の厚さ、又は下部電極６の周辺に発生するＣＭＰリセスとの関係を、ＣＭＰによる研磨時間（３０秒〜７５秒）別に示す。 FIG. 9 shows the relationship between the memory cell array area (μm ² ) and the remaining film thickness of the insulating film on the lower electrode 6 or the CMP recess generated around the lower electrode 6. ~ 75 seconds).

図９から判るように、研磨時間を３０秒から７５秒まで変化させたとき、面積が１０、０００μｍ²及び１００、０００μｍ²のメモリセルアレイでは、研磨時間が約４５秒で下部電極６（Ｐｔ）が露出する。研磨時間が４５秒を超えると、研磨時間に応じたリセスが発生するが、面積が異なるにも関わらず、同様のリセス発生量になってゆく。これに対して、メモリセルアレイ面積が１００、０００μｍ²を超え、特に１、０００、０００μｍ²の場合には、研磨時間が４５秒では残膜の厚さが４０ｎｍ程度で、下部電極６が露出せず、段差緩和が促進され難いことが判る。 As can be seen from Figure 9, when changing the polishing time from 30 seconds to 75 seconds, in the memory cell array area 10,000 ² and 100,000Myuemu ^2, the lower electrode polishing time of about 45 seconds 6 (Pt) Is exposed. When the polishing time exceeds 45 seconds, a recess corresponding to the polishing time occurs, but the amount of recess generation is the same regardless of the area. In contrast, the memory cell array area exceeds 100,000Myuemu ^2, especially in the case of 1,000,000Myuemu ^2, in the polishing time of 45 seconds is 40nm approximately the thickness of the remaining film, thereby exposing the lower electrode 6 Therefore, it can be seen that it is difficult to reduce the level difference.

以上の結果に基づけば、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定することが望ましい。それにより、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減する効果を容易に得ることが可能となる。 Based on the above results, it is desirable to set the area of the memory cell array within the range of 10,000 to 100,000 μm ² . As a result, it is possible to easily obtain the effect of suppressing the remaining polishing, the peeling of the lower electrode, and the generation of scratches, and reducing the global step.

（実施の形態１０）
実施の形態１０は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、隣接するメモリセルアレイ部間の間隔Ｓを、１０〜１００μｍの範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、隣接するメモリセルアレイ間に設けられる間隔Ｓによっても影響を受けることの知見に基づく。 (Embodiment 10)
The tenth embodiment relates to the configuration of a ferroelectric memory. For example, in the ferroelectric memory described in the first embodiment, the interval S between adjacent memory cell array portions is set within a range of 10 to 100 μm. And This configuration is based on the knowledge that the polishing state in CMP that exposes the lower electrode 6 is also affected by the spacing S provided between adjacent memory cell arrays.

図１０に、研磨時間と下部電極６上の絶縁膜の残膜の厚さとの関係を、間隔Ｓ毎に示す。図１０から判るように、間隔Ｓ＝３．０μｍの場合、ほぼベタ膜の研磨速度で研磨され、段差緩和が殆ど促進されていない。これに対して、間隔Ｓ＝１０μｍの場合は、十分に広い間隔Ｓ＝１００μｍの場合とほぼ同等の段差緩和特性が得られることが判る。 FIG. 10 shows the relationship between the polishing time and the thickness of the remaining film of the insulating film on the lower electrode 6 for each interval S. As can be seen from FIG. 10, when the distance S = 3.0 μm, polishing is performed at a substantially solid film polishing rate, and the step height reduction is hardly promoted. On the other hand, it can be seen that when the distance S = 10 μm, the step-relaxation characteristics substantially equivalent to those when the sufficiently large distance S = 100 μm are obtained.

以上の結果に基づけば、隣接するメモリセルアレイ間の間隔Ｓを１０μｍ以上に設定することが望ましい。実用的には、１０〜１００μｍの範囲内に設定すれば、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減することが可能である。 Based on the above results, it is desirable to set the interval S between adjacent memory cell arrays to 10 μm or more. Practically, if it is set within the range of 10 to 100 μm, it is possible to suppress polishing residue, peeling of the lower electrode, and generation of scratches, and to reduce the global level difference.

チップ面積を増大させないために、間隔Ｓの領域には、メモリセルをレイアウトする際に、例えば、センスアンプ部等の周辺回路部を適宜組み込むことができる。 In order not to increase the chip area, for example, a peripheral circuit unit such as a sense amplifier unit can be appropriately incorporated in the region of the interval S when the memory cell is laid out.

本発明の半導体装置の製造方法によれば、容量素子の形成に際して、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができて、生産歩留まりが良好となる。 According to the method for manufacturing a semiconductor device of the present invention, the uniformity of the polishing rate over the entire surface of the wafer can be improved when forming the capacitive element, the polishing residue, the peeling of the lower electrode, and the generation of scratches can be suppressed. The level difference can be reduced and the production yield is improved.

実施の形態１における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 1 図１−１に続く工程を示す断面図Sectional drawing which shows the process following FIGS. 1-1. 実施の形態２における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 2 実施の形態３における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 3 実施の形態４における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 4 実施の形態５における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 5 実施の形態６における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 6 実施の形態７における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 7 実施の形態８における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 8 アレイ面積と、下部電極上の絶縁膜の残膜の膜厚又は下部電極の周辺に発生するリセスとの関係を示すグラフA graph showing the relationship between the array area and the remaining film thickness of the insulating film on the lower electrode or the recess generated around the lower electrode 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフA graph showing the relationship between the polishing time and the film thickness of the remaining insulating film on the lower electrode 従来の強誘電体メモリの製造工程におけるメモリセルアレイ部を示す断面図Sectional drawing which shows the memory cell array part in the manufacturing process of the conventional ferroelectric memory 従来の強誘電体メモリの製造工程における金属配線部を示す断面図Sectional drawing which shows the metal wiring part in the manufacturing process of the conventional ferroelectric memory アレイ面積の異なるメモリセルアレイ部をＣＭＰにより研磨した状態を示す模式図Schematic diagram showing a state where memory cell array portions having different array areas are polished by CMP 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフA graph showing the relationship between the polishing time and the film thickness of the remaining insulating film on the lower electrode

符号の説明Explanation of symbols

１分離領域
２不純物拡散層
３コンタクトプラグ
４層間絶縁膜
５第１の導電膜
６下部電極
７金属配線
８埋め込み用絶縁膜
９、９ａ容量絶縁膜
１０半導体基板
１１、１１ａレジストパターン
１２凹部
２０第２の導電膜
２１上部電極 DESCRIPTION OF SYMBOLS 1 Isolation area | region 2 Impurity diffusion layer 3 Contact plug 4 Interlayer insulation film 5 1st electrically conductive film 6 Lower electrode 7 Metal wiring 8 Embedding insulation film 9, 9a Capacitance insulation film 10 Semiconductor substrate 11, 11a Resist pattern 12 Recess 20 Second Conductive film 21 upper electrode

Claims

基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、
前記導電層をパターニングして複数の容量素子下部電極と共に金属配線を形成する工程と、
前記金属配線、前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、
前記容量素子下部電極が配置された領域の前記第２の絶縁層にのみ凹部を形成する工程と、
前記第２の絶縁層を研磨して平坦化する工程と、
前記容量素子下部電極を露出させる工程と、
前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む半導体装置の製造方法。 Forming a conductive layer on the first insulating layer formed on the substrate and the plurality of contact plugs formed in the first insulating layer;
Patterning the conductive layer to form a metal wiring together with a plurality of capacitive element lower electrodes;
Forming a second insulating layer on the metal wiring, the first insulating layer, and the capacitor lower electrode;
Forming a recess only in the second insulating layer in a region where the capacitive element lower electrode is disposed;
Polishing and planarizing the second insulating layer;
Exposing the capacitor lower electrode;
Forming a capacitor insulating film and a capacitor element upper electrode on the capacitor element lower electrode.

前記容量素子下部電極を露出させる工程を、エッチバック法により行う請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the step of exposing the capacitor element lower electrode is performed by an etch back method.

前記第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（ChemicalMechanicalPolising）により行う請求項２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 2, wherein the step of polishing and planarizing the second insulating layer is performed by CMP (Chemical Mechanical Polishing).

前記第２の絶縁層を研磨して平坦化する工程と前記容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行う請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the step of polishing and planarizing the second insulating layer and the step of exposing the capacitor element lower electrode are performed by a single planarization and exposure step.

前記平坦化および露出工程を、ＣＭＰにより行う請求項４に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein the planarizing and exposing steps are performed by CMP.

前記導電層の表面が、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である請求項１に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the surface of the conductive layer is Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals.

前記第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the step of forming a recess in the second insulating layer is performed by dry etching.

前記第２の絶縁層に形成する凹部の深さを、前記容量素子下部電極の膜厚と実質的に同等とする請求項７に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 7, wherein the depth of the recess formed in the second insulating layer is substantially equal to the film thickness of the capacitor element lower electrode.

前記第２の絶縁層に凹部を形成する際に、前記容量素子下部電極の少なくとも一部を露出させる請求項７に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 7, wherein at least a part of the lower electrode of the capacitor element is exposed when the recess is formed in the second insulating layer.

前記第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるように前記ドライエッチングを行う請求項７に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7, wherein the dry etching is performed so that a taper angle of less than 90 ° is formed at a corner of a bottom portion of a recess formed in the second insulating layer.

前記第２の絶縁層として、オゾンとＴＥＯＳ（TetraEthylOrthoSilicate）を用いた常圧ＣＶＤ法によりＳｉＯ2膜を成膜する請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein a SiO2 film is formed as the second insulating layer by atmospheric pressure CVD using ozone and TEOS (TetraEthylOrthoSilicate).

前記第２の絶縁層の凹部の領域を、その下層の前記容量素子下部電極より大きくする請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein a region of the concave portion of the second insulating layer is made larger than the lower electrode of the capacitive element in the lower layer.

前記第２の絶縁層の凹部を、複数の前記容量素子下部電極の上部領域に跨る大きさに形成する請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the concave portion of the second insulating layer is formed to have a size straddling upper regions of the plurality of capacitor element lower electrodes.