JP3942814B2

JP3942814B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3942814B2
Application number: JP2000259218A
Authority: JP
Inventors: 俊二中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2007-07-11
Anticipated expiration: 2020-08-29
Also published as: JP2002076304A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、製造コスト削減の観点から、如何にして製造工程数を削減しつつ所期の目的を達成しうるかが、半導体装置の更なる微細化を図るうえで重要となっている。製造工程数を削減する検討は種々の工程において行われているが、その一つとして、蓄積電極とその下部に接続されたコンタクトプラグとを一体形成することによりトータル工程数を減少する技術が提案されている。
【０００３】
以下、蓄積電極とコンタクトプラグとを一体形成する従来の半導体装置の製造方法について図２０乃至図２３を用いて説明する。なお、図２０乃至図２２は従来の半導体装置の製造方法を示す工程断面図、図２３は従来の半導体装置の製造方法を示す平面図である。
【０００４】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタを形成する。
【０００５】
次いで、メモリセルトランジスタを覆う層間絶縁膜１１２上に、プラグ１０８を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４を形成する。なお、図示する断面にはビット線１１４は現れないため、ビット線１１４は点線で示している。
【０００６】
次いで、ビット線１１４が形成された層間絶縁膜１１２上に、層間絶縁膜１１６を形成する（図２０（ａ））。
【０００７】
次いで、層間絶縁膜１１６上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１１８と、例えばシリコン酸化膜よりなる層間絶縁膜１２０と、例えばアモルファスシリコン膜よりなるハードマスク１２２とを形成する（図２０（ｂ））。
【０００８】
ここで、エッチングストッパ膜１１８は、層間絶縁膜１２０の堆積前に、プラグ１１０上に開口部が形成されるようにパターニングしておく。また、ハードマスク１２２は、蓄積電極が形成される領域を画定するものであり、蓄積電極の形成予定領域に開口部が形成されるようにパターニングしておく。ハードマスク１２２の開口部は、図２３に示すように、エッチングストッパ膜１１８の開口部を囲うように形成される。
【０００９】
次いで、ハードマスク１２２をマスクとして、エッチングストッパ膜１１８をストッパとして、層間絶縁膜１２０、１１６、１１２を順次異方性エッチングし、層間絶縁膜１２０、１１６、１１２を貫きプラグ１１０に達する開口部１２４を形成する（図２１（ａ））。
【００１０】
次いで、例えばＣＶＤ法により例えばＲｕ膜などよりなる導電膜を堆積した後、層間絶縁膜１２０の表面が露出するまでこの導電膜及びハードマスク１２２を平坦に除去し、開口部１２４内に、この導電膜よりなりプラグ１１０に接続されたシリンダ状の蓄積電極１２６を形成する（図２２（ｂ））。
【００１１】
次いで、通常のリソグラフィー技術により周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜をマスクとし、エッチングストッパ膜１１８をストッパとして、層間絶縁膜１２４を等方性エッチングし、メモリセル領域の層間絶縁膜１２４を選択的に除去する。こうして、蓄積電極１２６の内表面及び外表面を露出する（図２２（ａ））。
【００１２】
次いで、全面に、例えばＣＶＤ法により、例えばＴａ₂Ｏ₅やＢＳＴ膜などよりなる誘電体膜を堆積し、これら誘電体膜よりなり蓄積電極１２６を覆うキャパシタ誘電体膜１２８を形成する。
【００１３】
次いで、全面に、例えばＣＶＤ法により、例えばＲｕ膜よりなる導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１２８を介して蓄積電極１２６を覆うプレート電極１３０を形成する（図２２（ｂ））。
【００１４】
こうして、蓄積電極１２６、キャパシタ誘電体膜１２８、プレート電極１３０を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１５】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法を適用した場合、エッチングストッパ膜１１８又はハードマスク１２２のパターニングの際の位置合わせずれにより、蓄積電極１２６のプラグ１１０に対するコンタクト面積の減少や、エッチングによる下地構造の破壊をもたらすことがあった。
【００１７】
蓄積電極１２６はハードマスク１２２をマスクとして開口される開口部１２４内に形成されるが、図２３に示すように、そのパターンはビット線１１４の延在方向に伸びる扁平的な形状である。このため、エッチングストッパ膜１１８及びハードマスク１２２のパターニングにおいては、特にワード線（ゲート電極１０２）の延在方向に対する位置合わせが厳しくなる。
【００１８】
ハードマスク１２２のパターニングがワード線の延在方向に生じ、図２４及び図２５（ａ）に示すようにハードマスク１２２の開口パターンの縁にエッチングストッパ膜１２２の開口パターンが重なると、層間絶縁膜１１６，１１２に形成される開口部１２４のワード線延在方向に位置する２つの辺は、一方がビット線１１４の側壁に形成されたサイドウォール絶縁膜により規定され、他方がハードマスク１２２により規定されるため、エッチングストッパ膜１１８に形成されたパターンよりも開口幅の狭い開口部１２４が形成されることとなる（図２５（ｂ））。この結果、蓄積電極１２６とプラグ１１０とのコンタクト面積が減少してしまい、最悪の場合には蓄積電極１２６とプラグ１１０とのコンタクトがとれなくなる（図２６（ａ））。
【００１９】
このような現象は、エッチングストッパ膜１１８のパターニングがワード線の延在方向に生じた場合にも同様である。更には、ハードマスク１２２のパターニングとエッチングストッパ膜１１８のパターニングとが逆方向に位置ずれすると、図２７に示すように、層間絶縁膜１１６，１１２に形成される開口部１２４のワード線延在方向に位置する２つの辺は、一方がエッチングストッパ膜１１８により規定され、他方がハードマスク１２２により規定されるため、コンタクト面積の減少は更に顕著となる。
【００２０】
また、蓄積電極１２６の形成後に層間絶縁膜１２０をエッチングすると、層間絶縁膜１２０の下にはエッチングストッパ膜１１８が形成されていない領域が存在するため、層間絶縁膜１２０のエッチングと同時に、層間絶縁膜１１６，１１２等がエッチングされ、下地構造にダメージを与えることとなる（図２６（ｂ））。
【００２１】
このため、コンタクトプラグを兼ねる蓄積電極１２６を形成するための開口部１２４を形成するにあたり、位置合わせずれによるコンタクト面積の減少を抑制し、下地構造の破壊をもたらすことのない半導体装置及びその製造方法が望まれていた。
【００２２】
本発明の目的は、コンタクトプラグを兼ねる蓄積電極を有する半導体装置において、位置合わせずれによるコンタクト面積の減少を抑制し、且つ、下地構造の破壊をもたらすことのない半導体装置及びその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的は、基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、前記第２の絶縁膜とエッチング特性の異なる第３の絶縁膜を形成する工程と、前記第３の絶縁膜の第１の領域を選択的にエッチングし、前記第１の領域に前記第２の絶縁膜に達しない所定の深さの溝を形成する工程と、前記第３の絶縁膜の前記第１の領域及び前記第１の領域に隣接する第２の領域を選択的にエッチングし、前記第１の領域のみに前記第２の絶縁膜を露出する工程と、前記第１の領域の前記第２の絶縁膜を選択的にエッチングし、前記第１の領域に前記第１の絶縁膜を露出する工程と、前記第２の絶縁膜をストッパとして、前記第１の領域の前記第１の絶縁膜及び前記第２の領域の前記第３の絶縁膜を選択的にエッチングし、前記基板に達するコンタクトホールを有する開口部を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００２５】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１７を用いて説明する。
【００２６】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図１３、図１６及び図１７は本実施形態による半導体装置の製造方法を示す工程断面図、図１４及び図１５は本実施形態による半導体装置の製造方法を示す平面レイアウト図である。
【００２７】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２は、図１のＡ−Ａ′線断面に沿った概略断面図である。
【００２８】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極１８とソース／ドレイン拡散層２０、２２とを有するメモリセルトランジスタが形成されている。ゲート電極１８は、図１に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、層間絶縁膜３６が形成されている。層間絶縁膜３６上には、プラグ３２を介してソース／ドレイン拡散層２０に接続されたビット線４２が形成されている。ビット線４２は、図１に示すように、ワード線（ゲート電極１８）と交わる方向に延在して複数形成されている。ビット線４２が形成された層間絶縁膜３６上には、層間絶縁膜４６が形成されている。層間絶縁膜４６上には、エッチングストッパ膜４８が形成されている。エッチングストッパ膜４８上には、エッチングストッパ膜４８、層間絶縁膜４６、３６を貫きプラグ３４に接続され、エッチングストッパ膜４８上に突出して形成されたシリンダ状の蓄積電極６０が形成されている。蓄積電極６０上には、キャパシタ誘電体膜６２を介してプレート電極６４が形成されている。
【００２９】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００３０】
本実施形態による半導体装置は、図２に示す断面図においては、図２０（ａ）乃至図２２（ｂ）に示す従来の半導体装置の製造方法により製造される半導体装置と異なるところはないが、後述する製造方法の違いに基づき、以下に示すような構造的な特徴がある。すなわち、本実施形態による半導体装置は、ビット線４２の延在する方向に沿った断面においては蓄積電極６０はエッチングストッパ膜４８の上面上に乗り上げるように形成されているが（図２参照）、ワード線（ゲート電極１８）の延在する方向に沿った断面においては蓄積電極６０はエッチングストッパ膜４８の上面上に形成されておらず、エッチングストッパ膜４８の端部と蓄積電極６０の端部とが一致するように形成されている点において（図１３（ｂ）及び図１７（ｂ）参照）、従来の半導体装置とは異なっている。この相違点は、本発明による半導体装置の製造方法により製造したことを表す構造的な特徴である。
【００３１】
次に、本実施形態による半導体装置の製造方法について図３乃至図１３を用いて説明する。なお、図３乃至図８は図１のＡ−Ａ′線断面に沿った工程断面図、図９乃至図１３は図１のＢ−Ｂ′線断面に沿った工程断面図である。
【００３２】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成する。
【００３３】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４を形成する。
【００３４】
次いで、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１６により覆われた多結晶シリコン膜よりなるゲート電極１８を形成する。なお、ゲート電極１８は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００３５】
次いで、ゲート電極１８をマスクとしてイオン注入を行い、ゲート電極１８の両側のシリコン基板１０中にソース／ドレイン拡散層２０、２２を形成する。
【００３６】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極１８及びシリコン窒化膜１６の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２４を形成する。
【００３７】
こうして、ゲート電極１８と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２０、２２とを有するメモリセルトランジスタを形成する（図３（ａ）、図９（ａ））。
【００３８】
次いで、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１６が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜２６を形成する。
【００３９】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜２６に、ソース／ドレイン拡散層２０に達するコンタクトホール２８と、ソース／ドレイン拡散層２２に達するコンタクトホール３０とを、ゲート電極１８及びサイドウォール絶縁膜２４に対して自己整合的に形成する（図３（ｂ）、図９（ｂ））。
【００４０】
次いで、層間絶縁膜２６に開口されたコンタクトホール２８、３０内に、プラグ３２、３４をそれぞれ埋め込む（図３（ｃ）、図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール２８、３０内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ３２、３４を形成する。
【００４１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３６を形成する。
【００４２】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ３２に達するコンタクトホール３８を層間絶縁膜３６に形成する（図３（ｄ）、図９（ｄ））。なお、図３（ｄ）に示す断面にはプラグ３２に達するコンタクトホール３８は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００４３】
次いで、全面に、例えばＣＶＤ法によりＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｗ（タングステン）膜及びシリコン窒化膜を順次堆積してパターニングし、上面がシリコン窒化膜４０により覆われプラグ３２を介してソース／ドレイン拡散層２０に接続されたビット線４２を形成する。なお、図３（ｅ）に示す断面にはビット線４２は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００４４】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線４２及びシリコン窒化膜４０の側壁にサイドウォール絶縁膜４４を形成する（図３（ｅ）、図９（ｅ））。
【００４５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜４０が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜４６を形成する（図４（ａ）、図１０（ａ））。
【００４６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜４８を形成する。
【００４７】
次いで、エッチングストッパ膜４８上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５０を形成する。
【００４８】
次いで、層間絶縁膜５０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク５２を形成する。
【００４９】
次いで、通常のリソグラフィー技術及びエッチング技術によりハードマスク５２をパターニングし、蓄積電極の形成予定領域のハードマスク５２を除去する（図４（ｂ）、図１０（ｂ））。
【００５０】
次いで、層間絶縁膜５０及びハードマスク５２上に、通常のリソグラフィー技術により、蓄積電極をプラグ３４に接続するコンタクトホールの形成予定領域を露出し、ワード線（ゲート電極１８）の延在する方向に延在するストライプ状の開口部を有するレジスト膜５４を形成する（図５（ａ）、図１４）。このレジスト膜５４は、ビット線４２の延在する方向のみに周期的なパターンを有しており、ワード線の延在する方向には周期性を有していない。したがって、ワード線の延在する方向に位置合わせずれが生じても、その後のプロセスに何ら影響を及ぼすことはない。
【００５１】
次いで、レジスト膜５４及びハードマスク５２をマスクとして、層間絶縁膜５０を途中まで異方性エッチングし、層間絶縁膜５０に深さＤが例えば約１００〜３００ｎｍの溝５６を形成する（図５（ｂ）、図１１（ａ））。
【００５２】
次いで、レジスト膜５４を除去した後、ハードマスク５２をマスクとして、エッチングストッパ膜４８をストッパとして、層間絶縁膜５０を異方性エッチングし、溝５６をエッチングストッパ膜４８が露出するまで深くするとともに、蓄積電極の形成予定領域の層間絶縁膜５０を途中まで除去する（図６（ａ）、図１１（ｂ））。
【００５３】
次いで、ハードマスク５２及び層間絶縁膜５０をマスクとして、エッチングストッパ膜４８を異方性エッチングし、溝５６内に露出するエッチングストッパ膜４８を選択的に除去する（図６（ｂ））。これにより、蓄積電極とプラグ３４とを接続するためのコンタクトホールの形成予定領域のみのエッチングストッパ膜４８が除去される。
【００５４】
次いで、ハードマスク５２をマスクとして、エッチングストッパ膜４８をストッパとして、層間絶縁膜５０、４６、３６を異方性エッチングし、層間絶縁膜５０、エッチングストッパ膜４８、層間絶縁膜４６、３６を貫きプラグ３４に達するコンタクトホールを有する開口部５８を形成する（図７（ａ）、図１２（ａ））。このとき、開口部５８は、ビット線４２を覆うシリコン窒化膜４０及びサイドウォール絶縁膜４４に対して自己整合的に開口することができる。
【００５５】
ここで、図５（ｂ）及び図１１（ａ）に示す工程において層間絶縁膜５０に形成する溝５６の深さは、例えば以下に示すように設定する。
【００５６】
一般に、膜厚Ｔの絶縁膜を形成する際には、例えばＴ±ｔの膜厚を許容範囲としている。また、エッチング量自体にもばらつきがあり、例えばＥ±ｅを許容範囲としている。そして、ばらつきによりエッチング量が少なく（Ｅ−ｅ）堆積膜厚が厚く（Ｔ＋ｔ）なった場合を考慮して、狙い膜厚に対して統計的にａ＝√（ｔ²＋ｅ²）のオーバーエッチングを加えた条件で絶縁膜のエッチングが行われる。
【００５７】
図６（ａ）に示す工程を考慮すると、溝５６をエッチングストッパ膜４８上までエッチングする過程では、溝５６が形成された領域ではエッチングストッパ膜４８を露出する必要があるが、他の領域では層間絶縁膜５０を残存する必要がある。図６（ａ）に示す工程においてエッチングすべき層間絶縁膜５０の膜厚をＴ−Ｄとすると、実際にはばらつきを考慮して（Ｔ−Ｄ＋ａ）に相当する量のエッチングが行われる。このとき、溝５６が形成されていない領域では層間絶縁膜５０の膜厚はＴであり、この領域の層間絶縁膜５０を残すためにはエッチングの量はＴよりも少なくする必要がある。したがって、このエッチングでは、Ｔ≫（Ｔ−Ｄ＋ａ）となるように、溝の深さＤを（Ｄ≫ａ）に設定することが必要がある。
【００５８】
一方、エッチングストッパ膜４８上に残存する層間絶縁膜５０は、図７（ａ）に示す工程において、層間絶縁膜４６、３６を貫くコンタクトホールの開口と同時に除去するため、エッチングストッパ膜４８上にあまりに厚い層間絶縁膜５０が残存していると、層間絶縁膜５０を除去する過程でプラグ３４等の下層構造に多大なエッチングダメージを与えることにもなりかねない。したがって、エッチングストッパ膜４８上に残存する層間絶縁膜５０は層間絶縁膜４６、３６を貫くコンタクトホールの深さｂよりも薄くすることが望ましい。エッチングストッパ膜４８上に残存する層間絶縁膜の膜厚は（Ｄ−ａ）であるので、溝５６の深さＤは、（Ｄ−ａ）＜ｂから、（ａ＋ｂ）よりも薄くすることが有効である。
【００５９】
次いで、全面に、例えばＣＶＤ法により例えば膜厚３０ｎｍのＲｕ膜を堆積した後、例えばＣＭＰ法により層間絶縁膜５０の表面が露出するまでＲｕ膜及びハードマスク５２を平坦に除去する。こうして、開口部５８内に、Ｒｕ膜よりなりプラグ３４に接続された蓄積電極６０を形成する（図７（ｂ）、図１２（ｂ））。
【００６０】
なお、蓄積電極６０を構成するための導電膜は、後に形成するキャパシタ誘電体膜６２との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜６２としてＴａ₂Ｏ₅のような誘電体膜を用いる場合には、蓄積電極６０としてＲｕ（ルテニウム）、ＲｕＯｘ（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化タングステン）などを用いることができる。また、キャパシタ誘電体６２としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、蓄積電極６０としてはＰｔ（プラチナ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ₃）などを用いることができる。また、キャパシタ誘電体膜６２としてＯＮ（ＳｉＯ₂／ＳｉＮ）膜などの誘電体膜を用いる場合には、蓄積電極６０としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜６２としてＰＺＴのような誘電体膜を用いる場合には、蓄積電極６０としてＰｔなどを用いることができる。その他、ＴｉＯｘ（酸化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化酸化シリコン）、Ａｌ₂Ｏ₃（アルミナ）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００６１】
また、蓄積電極６０を構成するＲｕ膜の下地に、エッチングストッパ膜４８、層間絶縁膜４６等に対して密着性に優れた導電膜を密着層として設けてもよい。密着層を設けることにより、後に層間絶縁膜５０を除去する際に、エッチング液がエッチングストッパ膜４８等と蓄積電極６０との界面から染み込むことを抑止することができる。密着層を構成するための導電膜としては、例えばＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）などを用いることができる。密着層と後に形成するキャパシタ誘電体膜との相性は良好であることが望ましいが、これら膜の相性が悪い場合には、例えば同一出願人による特願平１０−３１５３７０号明細書に記載の種々の技術を用い、層間絶縁膜５０のエッチング後に一部の密着層を除去すればよい。
【００６２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜４８をストッパとして、層間絶縁膜５０を選択的にエッチングする（図８（ａ）、図１３（ａ））。
【００６３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ₂Ｏ₅膜或いはＢＳＴ膜を堆積し、Ｔａ₂Ｏ₅或いはＢＳＴよりなるキャパシタ誘電体膜６２を形成する。
【００６４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極６４を形成する（図８（ｂ）、図１３（ｂ））。
【００６５】
なお、プレート電極６４を構成する材料は、蓄積電極６０を構成する材料の場合と同様に、キャパシタ誘電体膜６２との相性に基づき適宜選択することが望ましい。Ｒｕ膜のほか、ＲｕＯｊｓｘ膜、Ｗ膜、ＷＮ膜、ＳＲＯ膜、Ｐｔ膜、ＴｉＮ膜等の材料を選択することができる。
【００６６】
次いで、必要に応じて、プレート電極６４に接続された配線層（図示せず）や、図示しない周辺回路領域に接続された配線層（図示せず）等を形成する。
【００６７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００６８】
次に、本実施形態による半導体装置の製造方法において、ハードマスク５２をパターニングする際のリソグラフィー工程でワード線の延在方向に位置合わせずれが生じた場合について説明する。
【００６９】
図１０（ｂ）に示す工程において、ハードマスク５２のパターンがワード線の延在方向に位置合わせずれが生じ、図１５に示す平面レイアウトとなった場合、Ｂ−Ｂ′線断面に沿った断面図は図１６（ａ）に示すようになる。
【００７０】
このレイアウトで、図１１（ａ）乃至図１２（ａ）に示す工程と同様にして、ハードマスク５２をマスクとして、層間絶縁膜５０、エッチングストッパ膜４８、層間絶縁膜４６、３６を異方性エッチングすると、層間絶縁膜４６、３６に形成される開口部５６のワード線延在方向に位置する２つの辺は、一方がビット線４２の側壁に形成されたサイドウォール絶縁膜４４により規定され、他方がハードマスク５２により規定されることになる（図１６（ｂ））。この結果、位置合わせずれがない場合と比較すると開口部５６の開口幅は減少し、従来の半導体装置の場合と同様に、蓄積電極６０とプラグ３４とのコンタクト面積が減少してしまう（図１７（ａ））。しかしながら、本実施形態による半導体装置の製造方法では、開口部５６のワード線延在方向の開口幅はハードマスク５２の位置合わせずれ量のみに依存し、エッチングストッパ膜４８のパターンには依存しないため、従来の半導体装置の製造方法のように、ハードマスク５２の位置合わせずれ量を超えて開口部５６の開口幅が狭まることはない。
【００７１】
また、本実施形態による半導体装置の製造方法を適用することにより、層間絶縁膜５０の下面はエッチングストッパ膜４８によって完全に覆われるので、図１３（ａ）の工程において層間絶縁膜５０をエッチングする場合において、エッチング液がエッチングストッパ膜４８の下層に染み込むことはない（図１７（ｂ））。
【００７２】
このように、本実施形態によれば、コンタクトプラグを兼ねる蓄積電極を有する半導体装置において、位置合わせずれによるコンタクト面積の減少を抑制することができる。また、蓄積電極の外側面を露出する層間絶縁膜のエッチング過程において、下層構造体がエッチングダメージを受けることを防止することができる。
【００７３】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１８及び図１９を用いて説明する。なお、図１乃至図１７に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７４】
図１８及び図１９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７５】
まず、例えば図３（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、ビット線４２、層間絶縁膜４６等を形成する。
【００７６】
次いで、層間絶縁膜４６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜４８を形成する。
【００７７】
次いで、エッチングストッパ膜４８上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５０を形成する。
【００７８】
次いで、層間絶縁膜５０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク５２を形成する。
【００７９】
次いで、ハードマスク５２上に、蓄積電極６０の形成予定領域を露出するレジスト膜６６を形成する。
【００８０】
次いで、レジスト膜６６をマスクとして、ビット線４２の延在方向に所定角度傾斜した方向から傾斜イオン注入を行う（図１８（ａ））。例えば、Ｐ（燐）イオンを、加速エネルギーを２０ｋｅＶ、ドーズ量を１×１０¹⁵ｃｍ^-2として、２０°傾斜した方向からイオン注入する。傾斜イオン注入は、レジスト膜６６の開口部の約２／３の領域にのみイオン注入がされ、残りの約１／３の領域がシャドー効果によりイオン注入されないように、イオンの入射角度を調整する。例えば、レジスト膜６６の開口幅が０．４μｍであり、レジスト膜６６の膜厚が３μｍであるとすると、基板の垂直方向から約２４°傾斜してイオン注入を行うことにより、レジスト膜６６の開口部の約２／３の領域にのみイオン注入を行うことができる。このようなイオン注入をビット線の延在する両方向に傾斜して行うことにより、レジスト膜６６の開口部の中央の約１／３の領域に、他の領域の倍のドーズ量でイオン注入を行うことができる。
【００８１】
倍のドーズ量でイオン注入を行う領域は、蓄積電極６０とプラグ３４とを接続するためのコンタクトホールの形成予定領域に相当する。本実施形態においてレジスト膜６６の開口部の中央の約１／３の領域に２倍のドーズ量でイオン注入を行うのは、図１に示す平面レイアウトにおいて蓄積電極６０とプラグ３４とを接続するためのコンタクトホールを形成する領域がこの広さに相当するからである。したがって、１／３という数値に臨界的な意義があるのではなく、倍のドーズ量でイオン注入を行う領域は、蓄積電極６０とプラグ３４とを接続するためのコンタクトホールの形成予定領域に応じて適宜設定すればよい。
【００８２】
なお、４方向から傾斜イオン注入を行う技術は、装置面においても既に確立しており、上記プロセスを採用するにあたり何ら問題はない。
【００８３】
次いで、例えばＨＦ＋ＨＮＯ₃＋ＣＨ₃ＣＯＯＨ＝１：３：８のエッチング液を用いたウェットエッチングにより、倍のドーズ量でイオン注入を行った領域のハードマスク５２を選択的に除去する（図１８（ｂ））。
【００８４】
このエッチング液は、ｐ形シリコンの不純物濃度が高くなると急激にエッチングレートが低下するという性質を有している。したがって、ハードマスク５２を堆積する過程でＰ形のシリコン膜を堆積し、上記イオン注入工程においてＮ形不純物を注入し、倍のドーズ量でイオン注入を行った中央領域のみ選択的にＮ形に反転することで、この領域のマスク膜を上記エッチング液で選択的に除去することができる。
【００８５】
その他、エッチング量がドーズ量に依存しやすいＮａＯＨ、ＫＯＨ、ヒドラジン、エチレンジアミン等をエッチング液として用い、エッチング条件を制御することにすることによっても、倍のドーズ量でイオン注入を行った領域のハードマスク５２を選択的に除去することができる。
【００８６】
ハードマスク５２のエッチングレートは、イオン注入のドーズ量に依存し、あるドーズ量以上になるとエッチングレートが急激に増加する。したがって、ドーズ量がこの臨界値を下回り、倍のドーズ量がこの臨界値を上回るように、上記イオン注入のドーズ量を設定することにより、倍のドーズ量でイオン注入を行った領域のハードマスク５２を選択的に除去することが可能となる。
【００８７】
次いで、図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、レジスト膜６６及びハードマスク５２をマスクとして、層間絶縁膜５０を異方性エッチングし、層間絶縁膜５０に溝５６を形成する（図１９（ａ））。
【００８８】
次いで、レジスト膜６６をマスクとしてハードマスク５２を異方性エッチングし、蓄積電極６０の形成予定領域のハードマスク５２を除去する（図１９（ｂ））。これにより、図５（ｂ）に示すと同様の構造を形成することができる。
【００８９】
次いで、図６（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【００９０】
このように、本実施形態によれば、傾斜イオン注入に伴うシャドー効果を利用することにより、一回のリソグラフィー工程によって、蓄積電極６０とプラグ３４とを接続するためのコンタクトホールの形成予定領域と、蓄積電極６０の形成予定領域とを画定することができるので、製造コストに多大な影響を与えるリソグラフィー工程を１工程削減することができる。
【００９１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９２】
例えば、上記実施形態では、シリンダ状のキャパシタを有する半導体装置に本発明を適用した場合について示したが、柱状のキャパシタを有する半導体装置においても同様に適用することができる。この場合、図７（ｂ）、図１２（ｂ）及び図１７（ａ）の工程において、開口部５８内を完全に埋め込むように蓄積電極６０を形成すればよい。
【００９３】
また、上記実施形態では、開口部５８の形成過程でエッチングストッパ膜４８をストッパとしてエッチングしたが、エッチングストッパ膜４８を形成する代わりにエッチング時間等のエッチング条件をコントロールすることにより同様のエッチングを行ってもよい。この場合、Ｄの深さをｂと同じか少し深めにして、溝５６の先端がプラグ３４に達した時点でエッチングを停止するようにすればよい。ただし、制御性の観点からはエッチングストッパ膜４８を形成することが望ましい。
【００９４】
また、上記実施形態では、ＤＲＡＭのキャパシタに本発明を適用した例を説明したが、ＤＲＡＭに限られるものではなく、多数のキャパシタを必要とする半導体集積回路装置に広く適用することができる。特に、ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲＡＭ）に適用することによって、高集積度のＦｅＲＡＭを製造することができる。
【００９５】
また、上記実施形態では、蓄積電極６０を埋め込むための開口部５８を形成する工程に本発明を適用した場合について示したが、本発明は、下層絶縁膜にコンタクトホール並びにコンタクトを形成し、エッチングストッパ膜を介して形成された上層絶縁膜にコンタクトホールより広い開口部を形成する半導体装置の製造方法に広く適用することができる。例えば、デュアルダマシンプロセスにおけるビアホール及び配線溝の開口に、本発明を適用してもよい。
【００９６】
また、上記実施形態では、ビット線の上層にキャパシタを配置するＣＯＢ（Capacitor Over Bit Line）構造に本発明を適用した場合について示したが、本発明はキャパシタの形成に関わるものであり、ビット線の位置との直接的な関連はない。したがって、本発明は、キャパシタの上層にビット線を配置するＣＵＢ（Capacitor Under Bit Line）構造においても同様に適用することができる。
【００９７】
【発明の効果】
以上の通り、本発明によれば、コンタクトプラグを兼ねる蓄積電極を有する半導体装置において、位置合わせずれによるコンタクト面積の減少を抑制することができる。また、蓄積電極の外側面を露出する層間絶縁膜のエッチング過程において、下層構造体がエッチングダメージを受けることを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す平面レイアウト図（その１）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す平面レイアウト図（その２）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】従来の半導体装置の製造方法を示す平面レイアウト図である。
【図２４】従来の半導体装置の製造方法における課題を説明する平面レイアウト図である。
【図２５】従来の半導体装置の製造方法における課題を説明する工程断面図（その１）である。
【図２６】従来の半導体装置の製造方法における課題を説明する工程断面図（その２）である。
【図２７】従来の半導体装置の製造方法における課題を説明する工程断面図（その３）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…シリコン窒化膜
１８…ゲート電極
２０、２２…ソース／ドレイン拡散層
２４、４４…サイドウォール絶縁膜
２６、３６、４６、５０…層間絶縁膜
２８、３０、３８…コンタクトホール
３２、３４…プラグ
４０…シリコン窒化膜
４２…ビット線
４８…エッチングストッパ膜
５２…ハードマスク
５４、６６…レジスト膜
５６…溝
５８…開口部
６０…蓄積電極
６２…キャパシタ誘電体膜
６４…プレート電極
１００…シリコン基板
１０２…ゲート電極
１０４、１０６…ソース／ドレイン拡散層
１０８、１１０…プラグ
１１２、１１６、１２０…層間絶縁膜
１１４…ビット線
１１８…エッチングストッパ膜
１２２…ハードマスク
１２４…開口部
１２６…蓄積電極
１２８…キャパシタ誘電体膜
１３０…プレート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing technique, and more particularly, to a semiconductor device having a DRAM type memory element and a manufacturing method thereof.
[0002]
[Prior art]
A DRAM is a semiconductor memory device that can be configured with one transistor and one capacitor. Various structures and manufacturing methods for manufacturing a semiconductor memory device with higher density and higher integration have been studied. In particular, from the viewpoint of manufacturing cost reduction, how to achieve the intended purpose while reducing the number of manufacturing steps is important for further miniaturization of semiconductor devices. Although various studies are underway to reduce the number of manufacturing processes, one of them is a technology that reduces the total number of processes by integrally forming the storage electrode and the contact plug connected to the storage electrode. Has been.
[0003]
Hereinafter, a conventional method for manufacturing a semiconductor device in which a storage electrode and a contact plug are integrally formed will be described with reference to FIGS. 20 to 22 are process cross-sectional views illustrating a conventional method for manufacturing a semiconductor device, and FIG. 23 is a plan view illustrating the conventional method for manufacturing a semiconductor device.
[0004]
First, a memory cell transistor having a gate electrode 102 and source / drain diffusion layers 104 and 106 is formed on a silicon substrate 100 in the same manner as in a normal MOS transistor manufacturing method.
[0005]
Next, a bit line 114 electrically connected to the source / drain diffusion layer 104 through the plug 108 is formed on the interlayer insulating film 112 covering the memory cell transistor. Since the bit line 114 does not appear in the cross section shown in the drawing, the bit line 114 is indicated by a dotted line.
[0006]
Next, an interlayer insulating film 116 is formed on the interlayer insulating film 112 on which the bit line 114 is formed (FIG. 20A).
[0007]
Next, an etching stopper film 118 made of, for example, a silicon nitride film, an interlayer insulating film 120 made of, for example, a silicon oxide film, and a hard mask 122 made of, for example, an amorphous silicon film are formed on the interlayer insulating film 116 by, eg, CVD. (FIG. 20B).
[0008]
Here, the etching stopper film 118 is patterned so that an opening is formed on the plug 110 before the interlayer insulating film 120 is deposited. The hard mask 122 defines a region where the storage electrode is formed, and is patterned so that an opening is formed in a region where the storage electrode is to be formed. The opening of the hard mask 122 is formed so as to surround the opening of the etching stopper film 118 as shown in FIG.
[0009]
Next, using the hard mask 122 as a mask and the etching stopper film 118 as a stopper, the interlayer insulating films 120, 116, and 112 are sequentially anisotropically etched to pass through the interlayer insulating films 120, 116, and 112 and reach the plug 110. Is formed (FIG. 21A).
[0010]
Next, after depositing a conductive film made of, for example, a Ru film by, for example, a CVD method, the conductive film and the hard mask 122 are removed flatly until the surface of the interlayer insulating film 120 is exposed. A cylindrical storage electrode 126 made of a film and connected to the plug 110 is formed (FIG. 22B).
[0011]
Next, after forming a photoresist film (not shown) that covers the peripheral circuit region and exposes the memory cell region by a normal lithography technique, the interlayer insulating film is formed using the photoresist film as a mask and the etching stopper film 118 as a stopper. 124 isotropically etched to selectively remove the interlayer insulating film 124 in the memory cell region. Thus, the inner surface and the outer surface of the storage electrode 126 are exposed (FIG. 22A).
[0012]
Next, on the entire surface, for example, by the CVD method, for example, Ta₂O_FiveA dielectric film made of a BST film or the like is deposited, and a capacitor dielectric film 128 made of these dielectric films and covering the storage electrode 126 is formed.
[0013]
Next, a conductive film made of, for example, a Ru film is deposited and patterned on the entire surface by, eg, CVD, and a plate electrode 130 made of this conductive film and covering the storage electrode 126 is formed through the capacitor dielectric film 128 (FIG. 22 (b)).
[0014]
Thus, a capacitor having the storage electrode 126, the capacitor dielectric film 128, and the plate electrode 130 and electrically connected to the source / drain diffusion layer 106 of the memory cell transistor is formed.
[0015]
Thus, a DRAM in which a memory cell is constituted by one transistor and one capacitor has been manufactured.
[0016]
[Problems to be solved by the invention]
However, when the above-described conventional method for manufacturing a semiconductor device is applied, the contact area of the storage electrode 126 with respect to the plug 110 decreases due to misalignment during patterning of the etching stopper film 118 or the hard mask 122, and the underlying structure by etching. Could cause destruction.
[0017]
The storage electrode 126 is formed in the opening 124 opened using the hard mask 122 as a mask. As shown in FIG. 23, the pattern has a flat shape extending in the extending direction of the bit line 114. Therefore, in the patterning of the etching stopper film 118 and the hard mask 122, the alignment with respect to the extending direction of the word line (gate electrode 102) becomes particularly strict.
[0018]
When the patterning of the hard mask 122 occurs in the extending direction of the word line and the opening pattern of the etching stopper film 122 overlaps the edge of the opening pattern of the hard mask 122 as shown in FIGS. 24 and 25A, the interlayer insulating film One of the two sides of the opening 124 formed in 116 and 112 in the word line extending direction is defined by a sidewall insulating film formed on the side wall of the bit line 114, and the other is defined by the hard mask 122. Therefore, an opening 124 having an opening width narrower than the pattern formed in the etching stopper film 118 is formed (FIG. 25B). As a result, the contact area between the storage electrode 126 and the plug 110 decreases, and in the worst case, the contact between the storage electrode 126 and the plug 110 cannot be obtained (FIG. 26A).
[0019]
Such a phenomenon is the same when patterning of the etching stopper film 118 occurs in the extending direction of the word line. Further, if the patterning of the hard mask 122 and the patterning of the etching stopper film 118 are displaced in the opposite directions, the word line extending direction of the opening 124 formed in the interlayer insulating films 116 and 112 as shown in FIG. One of the two sides located at is defined by the etching stopper film 118, and the other is defined by the hard mask 122, so that the contact area is further reduced.
[0020]
Further, when the interlayer insulating film 120 is etched after the storage electrode 126 is formed, there is a region where the etching stopper film 118 is not formed under the interlayer insulating film 120. Therefore, the interlayer insulating film 120 is etched simultaneously with the etching of the interlayer insulating film 120. The films 116, 112, etc. are etched to damage the underlying structure (FIG. 26 (b)).
[0021]
Therefore, when forming the opening 124 for forming the storage electrode 126 that also serves as a contact plug, a semiconductor device that suppresses a decrease in contact area due to misalignment and does not cause destruction of the underlying structure, and a manufacturing method thereof. Was desired.
[0022]
An object of the present invention is to provide a semiconductor device having a storage electrode that also serves as a contact plug, a semiconductor device that suppresses a decrease in contact area due to misalignment, and does not cause destruction of an underlying structure, and a method for manufacturing the same. There is.
[0023]
[Means for Solving the Problems]
The above purpose isForming a first insulating film on the substrate; forming a second insulating film having etching characteristics different from those of the first insulating film on the first insulating film; and Forming a third insulating film having etching characteristics different from those of the second insulating film on the insulating film; selectively etching the first region of the third insulating film; and Forming a groove having a predetermined depth that does not reach the second insulating film, and selectively selecting the first region of the third insulating film and the second region adjacent to the first region. Etching the second insulating film only in the first region, selectively etching the second insulating film in the first region, and removing the second insulating film in the first region. Exposing the first insulating film and using the second insulating film as a stopper, the first insulating film in the first region. And a step of selectively etching the film and the third insulating film in the second region to form an opening having a contact hole reaching the substrate. Is done.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
[0026]
1 is a plan view showing the structure of the semiconductor device according to the present embodiment, FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 3 to 13, 16 and 17 are semiconductors according to the present embodiment. FIG. 14 and FIG. 15 are plan layout views showing the semiconductor device manufacturing method according to the present embodiment.
[0027]
First, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 2 is a schematic cross-sectional view taken along the line AA ′ of FIG.
[0028]
An element isolation film 12 that defines an element region is formed on the silicon substrate 10. A memory cell transistor having a gate electrode 18 and source / drain diffusion layers 20 and 22 is formed on the element region. As shown in FIG. 1, the gate electrode 18 also functions as a conductive film that also serves as a word line. An interlayer insulating film 36 is formed on the silicon substrate 10 on which the memory cell transistors are formed. On the interlayer insulating film 36, a bit line 42 connected to the source / drain diffusion layer 20 through the plug 32 is formed. As shown in FIG. 1, a plurality of bit lines 42 are formed extending in a direction intersecting with the word lines (gate electrodes 18). An interlayer insulating film 46 is formed on the interlayer insulating film 36 on which the bit line 42 is formed. An etching stopper film 48 is formed on the interlayer insulating film 46. A cylindrical storage electrode 60 is formed on the etching stopper film 48 so as to penetrate the etching stopper film 48 and the interlayer insulating films 46 and 36 and to be connected to the plug 34 and to protrude on the etching stopper film 48. A plate electrode 64 is formed on the storage electrode 60 via a capacitor dielectric film 62.
[0029]
Thus, a DRAM having a memory cell composed of one transistor and one capacitor is formed.
[0030]
The semiconductor device according to the present embodiment is not different from the semiconductor device manufactured by the conventional method for manufacturing a semiconductor device shown in FIGS. 20A to 22B in the cross-sectional view shown in FIG. Based on the difference in the manufacturing method described later, there are the following structural features. That is, in the semiconductor device according to the present embodiment, the storage electrode 60 is formed to run on the upper surface of the etching stopper film 48 in the cross section along the extending direction of the bit line 42 (see FIG. 2). In the cross section along the extending direction of the word line (gate electrode 18), the storage electrode 60 is not formed on the upper surface of the etching stopper film 48, and the end portion of the etching stopper film 48 and the end portion of the storage electrode 60 are formed. Is different from the conventional semiconductor device in that it is formed so as to match (see FIGS. 13B and 17B). This difference is a structural feature indicating that the semiconductor device is manufactured by the method of manufacturing a semiconductor device according to the present invention.
[0031]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 3 to 8 are cross-sectional views taken along the line AA 'in FIG.,9 to 13 are process cross-sectional views along the line BB 'in FIG.
[0032]
First, the element isolation film 12 is formed on the main surface of the semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation) method.
[0033]
Next, a gate insulating film 14 made of a silicon oxide film is formed on the plurality of element regions defined by the element isolation film 12 by, eg, thermal oxidation.
[0034]
Next, for example, a polycrystalline silicon film and a silicon nitride film are sequentially deposited on the entire surface by, eg, CVD, and then this laminated film is patterned, and a gate made of a polycrystalline silicon film whose upper surface is covered with the silicon nitride film 16. The electrode 18 is formed. The gate electrode 18 is not limited to the polycrystalline silicon film, and a polycide structure, a polymetal structure, a metal film, or the like may be applied.
[0035]
Next, ion implantation is performed using the gate electrode 18 as a mask to form source / drain diffusion layers 20 and 22 in the silicon substrate 10 on both sides of the gate electrode 18.
[0036]
Next, a silicon nitride film, for example, is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 24 made of a silicon nitride film on the side walls of the gate electrode 18 and the silicon nitride film 16.
[0037]
Thus, a memory cell transistor having the gate electrode 18 and the source / drain diffusion layers 20 and 22 formed in the silicon substrate 10 on both sides thereof is formed (FIGS. 3A and 9A).
[0038]
Next, a silicon oxide film, for example, is deposited on the entire surface by, for example, a CVD method, and then the surface is polished by a CMP (Chemical Mechanical Polishing) method or the like until the silicon nitride film 16 is exposed. An interlayer insulating film 26 made of the formed silicon oxide film is formed.
[0039]
Subsequently, the contact hole 28 reaching the source / drain diffusion layer 20 and the contact hole 30 reaching the source / drain diffusion layer 22 are formed in the interlayer insulating film 26 by the normal lithography technique and etching technique. It is formed in a self-aligned manner with respect to the insulating film 24 (FIGS. 3B and 9B).
[0040]
Next, plugs 32 and 34 are embedded in the contact holes 28 and 30 opened in the interlayer insulating film 26 (FIGS. 3C and 4C). For example, a polycrystalline silicon film is deposited by CVD and etched back to leave the polycrystalline silicon film only in the contact holes 28 and 30, and then doped into the polycrystalline silicon film by ion implantation to reduce the resistance. Then, plugs 32 and 34 made of doped polysilicon are formed.
[0041]
Next, a silicon oxide film having a film thickness of, for example, 50 to 100 nm is deposited on the entire surface by, eg, CVD, and an interlayer insulating film 36 made of the silicon oxide film is formed.
[0042]
Next, a contact hole 38 reaching the plug 32 is formed in the interlayer insulating film 36 by a normal lithography technique and etching technique (FIGS. 3D and 9D). Note that the contact hole 38 reaching the plug 32 does not appear in the cross section shown in FIG. 3D, but is represented by a dotted line in the following drawings in order to clarify the positional relationship with other components.
[0043]
Next, a Ti (titanium) film, a TiN (titanium nitride) film, a W (tungsten) film, and a silicon nitride film are sequentially deposited and patterned on the entire surface by, for example, the CVD method, and the upper surface is covered with the silicon nitride film 40 and is plugged. A bit line 42 connected to the source / drain diffusion layer 20 is formed. In addition, although the bit line 42 does not appear in the cross section shown in FIG. 3E, it is represented by a dotted line in the subsequent drawings in order to clarify the positional relationship with other components.
[0044]
Next, a silicon nitride film is deposited on the entire surface by, eg, CVD, and then etched back to form a sidewall insulating film 44 on the side walls of the bit line 42 and the silicon nitride film 40 (FIGS. 3E and 9E). ).
[0045]
Next, a silicon oxide film of, eg, a 500 nm-thickness is deposited on the entire surface by, eg, CVD, the surface is polished by CMP until the silicon nitride film 40 is exposed, and the surface is made of a silicon oxide film having a flattened surface. An interlayer insulating film 46 is formed (FIGS. 4A and 10A).
[0046]
Next, a silicon nitride film having a thickness of, eg, about 40 nm is deposited on the entire surface by, eg, CVD, and an etching stopper film 48 made of a silicon nitride film is formed.
[0047]
Next, a silicon oxide film of, eg, a 700 nm-thickness is deposited on the etching stopper film 48 by, eg, CVD, to form an interlayer insulating film 50 made of a silicon oxide film.
[0048]
Next, an amorphous silicon film of, eg, a 50 nm-thickness is deposited on the interlayer insulating film 50 by, eg, CVD, and a hard mask 52 made of the amorphous silicon film is formed.
[0049]
Next, the hard mask 52 is patterned by a normal lithography technique and etching technique, and the hard mask 52 in the region where the storage electrode is to be formed is removed (FIGS. 4B and 10B).
[0050]
Next, on the interlayer insulating film 50 and the hard mask 52, a region for forming a contact hole for connecting the storage electrode to the plug 34 is exposed by a normal lithography technique, and the word line (gate electrode 18) extends in the extending direction. A resist film 54 having an extended stripe-shaped opening is formed (FIGS. 5A and 14). This resist film 54 has a periodic pattern only in the direction in which the bit line 42 extends, and has no periodicity in the direction in which the word line extends. Therefore, even if misalignment occurs in the extending direction of the word line, it does not affect the subsequent processes.
[0051]
Next, using the resist film 54 and the hard mask 52 as a mask, the interlayer insulating film 50 is anisotropically etched halfway to form a groove 56 having a depth D of, for example, about 100 to 300 nm in the interlayer insulating film 50 (FIG. 5 ( b), FIG. 11 (a)).
[0052]
Next, after removing the resist film 54, the interlayer insulating film 50 is anisotropically etched using the hard mask 52 as a mask, the etching stopper film 48 as a stopper, and the groove 56 is deepened until the etching stopper film 48 is exposed. Then, the interlayer insulating film 50 in the region where the storage electrode is to be formed is removed halfway (FIGS. 6A and 11B).
[0053]
Next, the etching stopper film 48 is anisotropically etched using the hard mask 52 and the interlayer insulating film 50 as a mask, and the etching stopper film 48 exposed in the trench 56 is selectively removed (FIG. 6B). As a result, the etching stopper film 48 only in the region where the contact hole for forming the storage electrode and the plug 34 is to be formed is removed.
[0054]
Next, using the hard mask 52 as a mask and the etching stopper film 48 as a stopper, the interlayer insulating films 50, 46 and 36 are anisotropically etched to penetrate the interlayer insulating film 50, the etching stopper film 48 and the interlayer insulating films 46 and 36. An opening 58 having a contact hole reaching the plug 34 is formed (FIGS. 7A and 12A). At this time, the opening 58 can be opened in a self-aligned manner with respect to the silicon nitride film 40 and the sidewall insulating film 44 covering the bit line 42.
[0055]
Here, the depth of the groove 56 formed in the interlayer insulating film 50 in the steps shown in FIGS. 5B and 11A is set as follows, for example.
[0056]
In general, when an insulating film having a thickness T is formed, for example, a thickness of T ± t is allowed. Further, the etching amount itself varies, and for example, E ± e is within an allowable range. Then, considering the case where the etching amount is small due to variation (E−e) and the deposited film thickness is increased (T + t), a = √ (t²+ E²Etching of the insulating film is performed under the condition of adding over-etching).
[0057]
In consideration of the process shown in FIG. 6A, in the process of etching the groove 56 up to the etching stopper film 48, the etching stopper film 48 needs to be exposed in the region where the groove 56 is formed. The interlayer insulating film 50 needs to remain. If the film thickness of the interlayer insulating film 50 to be etched in the step shown in FIG. 6A is TD, the etching corresponding to (TD + a) is actually performed in consideration of variations. At this time, the film thickness of the interlayer insulating film 50 is T in a region where the trench 56 is not formed, and the amount of etching needs to be smaller than T in order to leave the interlayer insulating film 50 in this region. Therefore, in this etching, it is necessary to set the depth D of the groove to (D >> a) so that T >> (TD−a).
[0058]
On the other hand, the interlayer insulating film 50 remaining on the etching stopper film 48 is removed simultaneously with the opening of the contact hole that penetrates the interlayer insulating films 46 and 36 in the step shown in FIG. If the interlayer insulating film 50 is too thick, the underlying structure such as the plug 34 may be greatly damaged in the process of removing the interlayer insulating film 50. Therefore, it is desirable that the interlayer insulating film 50 remaining on the etching stopper film 48 be thinner than the depth b of the contact hole that penetrates the interlayer insulating films 46 and 36. Since the film thickness of the interlayer insulating film remaining on the etching stopper film 48 is (D−a), the depth D of the groove 56 can be made thinner than (a + b) from (D−a) <b. It is valid.
[0059]
Next, after depositing a Ru film of, eg, a 30 nm-thickness on the entire surface by, eg, CVD, the Ru film and the hard mask 52 are removed flatly, for example, by CMP, until the surface of the interlayer insulating film 50 is exposed. Thus, the storage electrode 60 made of a Ru film and connected to the plug 34 is formed in the opening 58 (FIGS. 7B and 12B).
[0060]
The conductive film for constituting the storage electrode 60 is appropriately selected according to the compatibility with the capacitor dielectric film 62 to be formed later. For example, Ta as the capacitor dielectric film 62₂O_FiveWhen the dielectric film is used, Ru (ruthenium), RuOx (ruthenium oxide), W (tungsten), WN (tungsten nitride), or the like can be used as the storage electrode 60. When a dielectric film such as BST (BaSrTiOx) or ST (SrTiOx) is used as the capacitor dielectric 62, the storage electrode 60 is Pt (platinum), Ru, RuOx, W, SRO (SrRuO)._Three) Etc. can be used. Further, the capacitor dielectric film 62 is turned ON (SiO 2₂In the case of using a dielectric film such as a / SiN) film, doped polysilicon or the like can be used as the storage electrode 60. Further, when a dielectric film such as PZT is used as the capacitor dielectric film 62, Pt or the like can be used as the storage electrode 60. In addition, TiOx (titanium oxide), SiN (silicon nitride), SiON (silicon nitride oxide), Al₂O_ThreeIn the case of using a dielectric film such as (alumina) or SBT (SrBiTiOx), it may be appropriately selected according to the compatibility with these dielectric films.
[0061]
In addition, a conductive film having excellent adhesion to the etching stopper film 48, the interlayer insulating film 46, and the like may be provided as an adhesion layer on the base of the Ru film constituting the storage electrode 60. By providing the adhesion layer, it is possible to prevent the etchant from permeating from the interface between the etching stopper film 48 and the storage electrode 60 when the interlayer insulating film 50 is removed later. As the conductive film for forming the adhesion layer, for example, TiN (titanium nitride), WN (tungsten nitride), or the like can be used. The compatibility between the adhesion layer and the capacitor dielectric film to be formed later is desirably good. However, when these films have poor compatibility, for example, various applications described in Japanese Patent Application No. 10-315370 by the same applicant are used. Using this technique, a part of the adhesion layer may be removed after the interlayer insulating film 50 is etched.
[0062]
Next, the interlayer insulating film 50 is selectively etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the etching stopper film 48 as a stopper (FIGS. 8A and 13A).
[0063]
Next, Ta, for example, with a film thickness of 10 to 30 nm is formed on the entire surface by, eg, CVD.₂O_FiveA film or BST film is deposited and Ta₂O_FiveAlternatively, a capacitor dielectric film 62 made of BST is formed.
[0064]
Next, a Ru film having a film thickness of 50 to 300 nm, for example, is deposited on the entire surface by, eg, CVD, and then this Ru film is patterned by a normal lithography technique and etching technique to form a plate electrode 64 made of a Ru film ( FIG. 8B and FIG. 13B).
[0065]
The material constituting the plate electrode 64 is preferably selected as appropriate based on the compatibility with the capacitor dielectric film 62, as in the case of the material constituting the storage electrode 60. In addition to the Ru film, materials such as a RuOjsx film, a W film, a WN film, an SRO film, a Pt film, and a TiN film can be selected.
[0066]
Next, if necessary, a wiring layer (not shown) connected to the plate electrode 64, a wiring layer (not shown) connected to a peripheral circuit region (not shown), and the like are formed.
[0067]
Thus, a DRAM comprising one transistor and one capacitor can be manufactured.
[0068]
Next, in the semiconductor device manufacturing method according to the present embodiment, a case where misalignment occurs in the word line extending direction in the lithography process when the hard mask 52 is patterned will be described.
[0069]
In the step shown in FIG. 10B, when the pattern of the hard mask 52 is misaligned in the extending direction of the word line and the planar layout shown in FIG. 15 is obtained, the cross section along the line BB ′. The figure is as shown in FIG.
[0070]
In this layout, similarly to the steps shown in FIGS. 11A to 12A, the interlayer insulating film 50, the etching stopper film 48, and the interlayer insulating films 46 and 36 are made anisotropic by using the hard mask 52 as a mask. When etched, two sides located in the word line extending direction of the opening 56 formed in the interlayer insulating films 46 and 36 are defined by the side wall insulating film 44 formed on the side wall of the bit line 42, The other is defined by the hard mask 52 (FIG. 16B). As a result, the opening width of the opening 56 is reduced as compared with the case where there is no misalignment, and the contact area between the storage electrode 60 and the plug 34 is reduced as in the case of the conventional semiconductor device (FIG. 17). (A)). However, in the semiconductor device manufacturing method according to the present embodiment, the opening width of the opening 56 in the word line extending direction depends only on the misalignment amount of the hard mask 52 and does not depend on the pattern of the etching stopper film 48. The opening width of the opening 56 does not narrow beyond the amount of misalignment of the hard mask 52 as in the conventional method of manufacturing a semiconductor device.
[0071]
Further, by applying the semiconductor device manufacturing method according to the present embodiment, the lower surface of the interlayer insulating film 50 is completely covered with the etching stopper film 48, so that the interlayer insulating film 50 is etched in the step of FIG. In some cases, the etching solution does not penetrate into the lower layer of the etching stopper film 48 (FIG. 17B).
[0072]
As described above, according to this embodiment, in the semiconductor device having the storage electrode that also serves as the contact plug, it is possible to suppress a decrease in contact area due to misalignment. Further, it is possible to prevent the lower layer structure from being damaged by etching in the etching process of the interlayer insulating film exposing the outer surface of the storage electrode.
[0073]
[Second Embodiment]
A method for fabricating a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 17 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0074]
18 and 19 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
[0075]
First, in the same way as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 3A to 4A, for example, a memory cell transistor, a bit line 42, an interlayer insulating film 46, and the like are formed.
[0076]
Next, a silicon nitride film of, eg, a 40 nm-thickness is deposited on the interlayer insulating film 46 by, eg, CVD, and an etching stopper film 48 made of a silicon nitride film is formed.
[0077]
Next, a silicon oxide film of, eg, a 700 nm-thickness is deposited on the etching stopper film 48 by, eg, CVD, to form an interlayer insulating film 50 made of a silicon oxide film.
[0078]
Next, an amorphous silicon film of, eg, a 50 nm-thickness is deposited on the interlayer insulating film 50 by, eg, CVD, and a hard mask 52 made of the amorphous silicon film is formed.
[0079]
Next, a resist film 66 that exposes a region where the storage electrode 60 is to be formed is formed on the hard mask 52.
[0080]
Next, using the resist film 66 as a mask, inclined ion implantation is performed from a direction inclined by a predetermined angle in the extending direction of the bit line 42 (FIG. 18A). For example, P (phosphorus) ion, acceleration energy is 20 keV, and dose is 1 × 10.¹⁵cm^-2Then, ions are implanted from a direction inclined by 20 °. In the tilted ion implantation, the ion incident angle is adjusted so that ions are implanted only into about 2/3 of the opening of the resist film 66 and the remaining about 1/3 of the region is not implanted by the shadow effect. . For example, if the opening width of the resist film 66 is 0.4 μm and the film thickness of the resist film 66 is 3 μm, ion implantation is performed at an angle of about 24 ° from the vertical direction of the substrate. Ion implantation can be performed only in the region of about 2/3 of the opening. By performing such ion implantation while tilting in both directions in which the bit lines extend, ion implantation is performed in a region about 1/3 of the center of the opening of the resist film 66 at a dose twice that of other regions. It can be carried out.
[0081]
A region where ion implantation is performed with a double dose corresponds to a region where a contact hole for connecting the storage electrode 60 and the plug 34 is to be formed. In this embodiment, the ion implantation is performed at a dose twice as large as the center of the opening of the resist film 66 by connecting the storage electrode 60 and the plug 34 in the planar layout shown in FIG. This is because a region for forming a contact hole for this purpose corresponds to this area. Therefore, the numerical value of 1/3 is not critical, but the region where ion implantation is performed at a double dose amount depends on the region where the contact hole for connecting the storage electrode 60 and the plug 34 is to be formed. May be set as appropriate.
[0082]
In addition, the technique for performing tilted ion implantation from four directions has already been established in terms of the apparatus, and there is no problem in adopting the above process.
[0083]
Then, for example, HF + HNO_Three+ CH_ThreeBy wet etching using an etching solution of COOH = 1: 3: 8, the hard mask 52 in the region where the ion implantation is performed with a double dose is selectively removed (FIG. 18B).
[0084]
This etching solution has a property that the etching rate rapidly decreases as the impurity concentration of p-type silicon increases. Therefore, a P-type silicon film is deposited in the process of depositing the hard mask 52, an N-type impurity is implanted in the ion implantation step, and only the central region in which ion implantation is performed at a double dose is selectively made N-type. By reversing, the mask film in this region can be selectively removed with the etching solution.
[0085]
In addition, by using NaOH, KOH, hydrazine, ethylenediamine, etc. whose etching amount is dependent on the dose amount as an etching solution and controlling the etching conditions, it is possible to harden the region where ion implantation has been performed at a double dose amount. The mask 52 can be selectively removed.
[0086]
The etching rate of the hard mask 52 depends on the dose amount of ion implantation, and when the dose rate exceeds a certain dose amount, the etching rate increases rapidly. Therefore, by setting the ion implantation dose so that the dose is less than this critical value and the double dose exceeds this critical value, the hard mask in the region where the ion implantation is performed with the double dose. 52 can be selectively removed.
[0087]
Next, in the same manner as in the method of manufacturing the semiconductor device according to the first embodiment shown in FIG. 5B, the interlayer insulating film 50 is anisotropically etched using the resist film 66 and the hard mask 52 as a mask, and the interlayer insulating film 50 A groove 56 is formed in the substrate (FIG. 19A).
[0088]
Next, the hard mask 52 is anisotropically etched using the resist film 66 as a mask, and the hard mask 52 in the region where the storage electrode 60 is to be formed is removed (FIG. 19B). Thereby, a structure similar to that shown in FIG. 5B can be formed.
[0089]
Next, a DRAM including one transistor and one capacitor is manufactured in the same manner as the method for manufacturing the semiconductor device according to the first embodiment shown in FIGS. 6A to 8B.
[0090]
As described above, according to the present embodiment, by utilizing the shadow effect associated with the tilted ion implantation, the contact hole formation scheduled region for connecting the storage electrode 60 and the plug 34 can be formed by one lithography process. Since the region where the storage electrode 60 is to be formed can be defined, the lithography process that greatly affects the manufacturing cost can be reduced by one process.
[0091]
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
[0092]
For example, in the above embodiment, the case where the present invention is applied to a semiconductor device having a cylindrical capacitor has been described, but the present invention can be similarly applied to a semiconductor device having a columnar capacitor. In this case, the storage electrode 60 may be formed so as to completely fill the opening 58 in the steps of FIGS. 7B, 12B, and 17A.
[0093]
In the above-described embodiment, etching is performed using the etching stopper film 48 as a stopper in the process of forming the opening 58. However, similar etching is performed by controlling etching conditions such as etching time instead of forming the etching stopper film 48. May be. In this case, the depth of D may be the same as or slightly deeper than b, and the etching may be stopped when the tip of the groove 56 reaches the plug 34. However, it is desirable to form the etching stopper film 48 from the viewpoint of controllability.
[0094]
In the above-described embodiment, the example in which the present invention is applied to the capacitor of the DRAM has been described. However, the present invention is not limited to the DRAM, and can be widely applied to semiconductor integrated circuit devices that require a large number of capacitors. In particular, when applied to a ferroelectric memory (FeRAM) having a configuration similar to that of a DRAM, a highly integrated FeRAM can be manufactured.
[0095]
In the above embodiment, the case where the present invention is applied to the step of forming the opening 58 for embedding the storage electrode 60 has been described. However, the present invention forms a contact hole and a contact in the lower insulating film, and performs etching. The present invention can be widely applied to a method for manufacturing a semiconductor device in which an opening wider than a contact hole is formed in an upper insulating film formed through a stopper film. For example, the present invention may be applied to via holes and wiring trench openings in a dual damascene process.
[0096]
In the above-described embodiment, the case where the present invention is applied to a COB (Capacitor Over Bit Line) structure in which a capacitor is disposed above the bit line has been described. However, the present invention relates to formation of a capacitor, There is no direct relationship with the position of Therefore, the present invention can be similarly applied to a CUB (Capacitor Under Bit Line) structure in which a bit line is arranged on an upper layer of a capacitor.
[0097]
【The invention's effect】
As described above, according to the present invention, in a semiconductor device having a storage electrode that also serves as a contact plug, a reduction in contact area due to misalignment can be suppressed. Further, it is possible to prevent the lower layer structure from being damaged by etching in the etching process of the interlayer insulating film that exposes the outer surface of the storage electrode.
[Brief description of the drawings]
FIG. 1 is a plan view showing a structure of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 4 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 5 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
6 is a process cross-sectional view (No. 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention; FIG.
FIG. 7 is a process sectional view (No. 5) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 8 is a process cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 9 is a process cross-sectional view (No. 7) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 10 is a process cross-sectional view (No. 8) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 11 is a process cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 12 is a process cross-sectional view (No. 10) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 13 is a process cross-sectional view (No. 11) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 14 is a plan layout view (No. 1) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 15 is a plan layout view (No. 2) showing the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 16 is a process cross-sectional view (No. 12) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 17 is a process cross-sectional view (No. 13) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 18 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 19 is a process cross-sectional view (No. 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 20 is a process cross-sectional view (part 1) illustrating the conventional method for manufacturing a semiconductor device;
FIG. 21 is a process cross-sectional view (part 2) illustrating the conventional method for manufacturing a semiconductor device;
FIG. 22 is a process cross-sectional view (part 3) illustrating the conventional method for manufacturing a semiconductor device;
FIG. 23 is a plan layout view showing a conventional method of manufacturing a semiconductor device.
FIG. 24 is a plan layout view illustrating a problem in the conventional method of manufacturing a semiconductor device.
FIG. 25 is a process cross-sectional view (No. 1) for explaining a problem in the conventional method of manufacturing a semiconductor device;
FIG. 26 is a process cross-sectional view (No. 2) for explaining a problem in the conventional method of manufacturing a semiconductor device;
FIG. 27 is a process cross-sectional view (part 3) for explaining a problem in the conventional method of manufacturing a semiconductor device;
[Explanation of symbols]
10 ... Silicon substrate
12 ... element isolation film
14 ... Gate insulating film
16 ... Silicon nitride film
18 ... Gate electrode
20, 22 ... Source / drain diffusion layer
24, 44 ... sidewall insulating film
26, 36, 46, 50 ... interlayer insulating film
28, 30, 38 ... contact holes
32, 34 ... plug
40. Silicon nitride film
42 ... bit line
48 ... Etching stopper film
52 ... Hard mask
54, 66 ... resist film
56 ... Groove
58 ... Opening
60 ... Storage electrode
62. Capacitor dielectric film
64 ... Plate electrode
100: Silicon substrate
102 ... Gate electrode
104, 106 ... Source / drain diffusion layer
108, 110 ... plug
112, 116, 120 ... interlayer insulating film
114: Bit line
118 ... Etching stopper film
122 ... Hard mask
124 ... opening
126 ... Storage electrode
128: Capacitor dielectric film
130 ... Plate electrode

Claims

基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜とエッチング特性の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第２の絶縁膜とエッチング特性の異なる第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の第１の領域を選択的にエッチングし、前記第１の領域に前記第２の絶縁膜に達しない所定の深さの溝を形成する工程と、
前記第３の絶縁膜の前記第１の領域及び前記第１の領域に隣接する第２の領域を選択的にエッチングし、前記第１の領域のみに前記第２の絶縁膜を露出する工程と、
前記第１の領域の前記第２の絶縁膜を選択的にエッチングし、前記第１の領域に前記第１の絶縁膜を露出する工程と、
前記第２の絶縁膜をストッパとして、前記第１の領域の前記第１の絶縁膜及び前記第２の領域の前記第３の絶縁膜を選択的にエッチングし、前記基板に達するコンタクトホールを有する開口部を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming a first insulating film on the substrate;
Forming a second insulating film having etching characteristics different from those of the first insulating film on the first insulating film;
Forming a third insulating film having etching characteristics different from those of the second insulating film on the second insulating film;
Selectively etching the first region of the third insulating film to form a groove having a predetermined depth that does not reach the second insulating film in the first region;
Selectively etching the first region of the third insulating film and the second region adjacent to the first region to expose the second insulating film only in the first region; ,
Selectively etching the second insulating film in the first region to expose the first insulating film in the first region;
Using the second insulating film as a stopper, the first insulating film in the first region and the third insulating film in the second region are selectively etched to have a contact hole reaching the substrate. And a step of forming an opening. A method of manufacturing a semiconductor device, comprising:

請求項１記載の半導体装置の製造方法において、
前記第３の絶縁膜を形成する工程の後に、前記第１の領域及び前記第２の領域を露出する第１のマスク膜を形成する工程と、前記第２の領域を覆い前記第１の領域を露出する第２のマスク膜を形成する工程とを有し、
前記溝を形成する工程では、前記第１のマスク膜及び前記第２のマスク膜をマスクとして前記第３の絶縁膜をエッチングし、
前記第２の絶縁膜を露出する工程、前記第１の絶縁膜を露出する工程、前記開口部を形成する工程では、前記第１のマスク膜のみをマスクとして前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1 ,
After the step of forming the third insulating film, a step of forming a first mask film that exposes the first region and the second region, and the first region covering the second region Forming a second mask film that exposes
In the step of forming the groove, the third insulating film is etched using the first mask film and the second mask film as a mask,
In the step of exposing the second insulating film, the step of exposing the first insulating film, and the step of forming the opening, the first insulating film, the first insulating film using only the first mask film as a mask Etching the second insulating film and the third insulating film. A method for manufacturing a semiconductor device.

請求項１記載の半導体装置の製造方法において、
前記第３の絶縁膜を形成する工程の後に、前記第３の絶縁膜上に第１のマスク膜を形成する工程と、前記第１のマスク膜上に前記第１の領域及び前記第２の領域を露出する第２のマスク膜を形成する工程と、前記第２のマスク膜によるシャドー効果を利用して前記第１の領域に前記第２の領域よりも高濃度にイオン注入を行う工程と、注入したイオンの濃度の違いによるエッチングレートの違いを利用して前記第１の領域の前記第１のマスク膜を選択的にエッチングする工程とを、
前記溝を形成する工程の後に、前記第２のマスク膜をマスクとして、前記第２の領域の前記第１のマスク膜を選択的に除去する工程を更に有し、
前記溝を形成する工程、前記第２の絶縁膜を露出する工程、前記第１の絶縁膜を露出する工程、前記開口部を形成する工程では、前記第１のマスク膜及び前記第２のマスク膜をマスクとして前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 1 ,
After the step of forming the third insulating film, a step of forming a first mask film on the third insulating film, and the first region and the second region on the first mask film Forming a second mask film exposing the region, and performing ion implantation in the first region at a higher concentration than the second region using the shadow effect of the second mask film; And selectively etching the first mask film in the first region using a difference in etching rate due to a difference in concentration of implanted ions ,
After the step of forming the groove, the method further comprises a step of selectively removing the first mask film in the second region using the second mask film as a mask,
In the step of forming the groove, the step of exposing the second insulating film, the step of exposing the first insulating film, and the step of forming the opening, the first mask film and the second mask Etching the first insulating film, the second insulating film, and the third insulating film using a film as a mask. A method for manufacturing a semiconductor device, comprising: