JP2004111932A

JP2004111932A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2004111932A
Application number: JP2003292163A
Authority: JP
Inventors: Takumi Mikawa; 三河　巧; Yuuji Soshiro; 十代　勇治; Shinya Natsume; 夏目　進也
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-26
Filing date: 2003-08-12
Publication date: 2004-04-08
Anticipated expiration: 2023-08-12
Also published as: JP3963380B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which is capable of promoting step relaxation; capable of suppressing polishing residues of an embedding insulating film, peeling of capacitor lower electrode, and occurrence of scratches; and capable of reducing global step difference, in polishing an insulating layer for embedding the capacitor lower electrode of a capacitive element. <P>SOLUTION: The method of manufacturing includes a step of forming a conductive layer 5 on a first insulating layer 4 formed on a substrate 10 and on a plurality of contact plugs 3 formed in the first insulating layer 4, a step of forming a plurality of capacitor lower electrodes 6 by patterning the conductive layer, a step of forming a second insulating layer 8 on the first insulating layer and on the capacitor lower electrodes, a step of forming recess parts 12 in the second insulating layer above the capacitor lower electrodes, a step of planarizing the second insulating layer by polishing, a step of exposing the capacitor lower electrodes, and a step of forming a dielectric insulating film and capacitor upper electrodes on the capacitor lower electrodes. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は、高誘電体又は強誘電体を容量絶縁膜とする容量素子を含む半導体装置、及びその製造方法に関する。 The present invention relates to a semiconductor device including a capacitive element using a high dielectric or ferroelectric as a capacitive insulating film, and a method for manufacturing the same.

　容量素子の一種である強誘電体メモリにおいて、現在量産されているタイプは、上部電極より下部電極の大きないわゆるプレーナ型構造を使用した１〜６４ｋｂｉｔの容量のものである。これに対して現在の開発の中心は、上部電極より下部電極の小さな、いわゆるスタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のタイプである。このスタック型構造の強誘電体メモリにおいては、集積度の大幅な向上、不揮発性メモリの信頼性の向上に対する期待が高まっている。 (2) Among ferroelectric memories, which are a kind of capacitive element, the type mass-produced at present is of a capacity of 1 to 64 kbit using a so-called planar structure in which a lower electrode is larger than an upper electrode. On the other hand, the center of current development is a large-capacity type of 256 kbit to 4 Mbit using a so-called stacked structure in which the lower electrode is smaller than the upper electrode. In the ferroelectric memory having the stacked structure, expectations for a drastic improvement in the degree of integration and an improvement in the reliability of the nonvolatile memory are increasing.

　従来例のスタック型構造の強誘電体メモリにおいては、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）により絶縁膜の表面の凹凸を平坦化することで、下層の凹凸に影響されることなく強誘電体膜を形成し、信頼性の高い強誘電体メモリを実現することが知られている（例えば、特許文献１参照）。以下、図１１を参照しながら、従来例のスタック型構造の強誘電体メモリの製造方法について説明する。図１１は、従来の強誘電体メモリの製造工程におけるメモリセルアレイ部の断面を示す。 In a conventional ferroelectric memory having a stack type structure, unevenness on the surface of an insulating film is flattened by CMP (Chemical Mechanical Polishing), so that the ferroelectric memory is not affected by unevenness of a lower layer. It is known that a dielectric film is formed to realize a highly reliable ferroelectric memory (for example, see Patent Document 1). Hereinafter, a method of manufacturing a conventional ferroelectric memory having a stacked structure will be described with reference to FIG. FIG. 11 shows a cross section of a memory cell array portion in a manufacturing process of a conventional ferroelectric memory.

　まず、図１１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、窒化チタンバリア層と白金膜の積層膜を形成する。次に、第１の導電膜５上にレジストパターンを形成し、図１１（ｂ）に示すように、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、コンタクトプラグ３上に下部電極６を形成する。 First, as shown in FIG. 11A, an isolation region 1 is formed on a semiconductor substrate 10, and a high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Further, a stacked film of a titanium nitride barrier layer and a platinum film is formed as the first conductive film 5 on the interlayer insulating film 4 and the contact plug 3. Next, a resist pattern is formed on the first conductive film 5, and the first conductive film 5 is patterned by dry etching using the resist pattern as a mask, as shown in FIG. The lower electrode 6 is formed thereon.

　次に、図１１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８をウエハ全面に形成する。次に、図１１（ｄ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまで研磨する。次に、図１１（ｆ）に示すように、その上に順次、容量絶縁膜となる強誘電体膜９、および第２の導電膜２０（白金膜等）を形成する。 Next, as shown in FIG. 11C, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 made of, for example, a silicon oxide film (SiO ₂ ) is formed on the entire surface of the wafer. Next, as shown in FIG. 11D, the insulating film 8 is polished by CMP to flatten its surface. Further, as shown in FIG. 11E, the surface of the insulating film 8 and the surface of the lower electrode 6 are removed. Polish until flush. Next, as shown in FIG. 11F, a ferroelectric film 9 serving as a capacitor insulating film and a second conductive film 20 (such as a platinum film) are sequentially formed thereon.

　次に、図示しないが、レジストパターンをマスクとするドライエッチングにより、第２の導電膜２０と強誘電体膜９をそれぞれパターニングして、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, although not shown, the second conductive film 20 and the ferroelectric film 9 are each patterned by dry etching using a resist pattern as a mask to form an upper electrode. Thereafter, usually, a capacitor interlayer insulating film is formed, and further, a wiring step and a protective film forming step are performed, whereby the ferroelectric memory is completed.

　この強誘電体メモリでは、下部電極６の面積がその上層の強誘電体および上部電極の面積よりも小さく、キャパシタの容量は、下部電極６で決定されることとなる。すなわち、下部電極６が、キャパシタの容量（面積）を決定する「容量規定口」となる。また、図１１（ｆ）に示す構造では、強誘電体膜９が、下部電極６による凹凸を平坦化した面に形成されているため、その膜質が良好なものとなる。
特開平１０−３２１６２８号公報 In this ferroelectric memory, the area of the lower electrode 6 is smaller than the areas of the ferroelectric and the upper electrode on the lower layer, and the capacitance of the capacitor is determined by the lower electrode 6. That is, the lower electrode 6 serves as a “capacity defining port” that determines the capacity (area) of the capacitor. In the structure shown in FIG. 11F, since the ferroelectric film 9 is formed on the surface in which the unevenness due to the lower electrode 6 is flattened, the film quality is improved.
JP-A-10-321628

　上述の製造方法では、ＣＭＰにより絶縁膜８を研磨する際に、ウエハ全面において下部電極６を一様に露出させ、強誘電体メモリの容量特性を変動させる研磨残りをなくすため、ＣＭＰの面内均一性を考慮して、ある程度のオーバー研磨を行う必要がある。 In the above-described manufacturing method, when the insulating film 8 is polished by CMP, the lower electrode 6 is uniformly exposed over the entire surface of the wafer, and in order to eliminate polishing residue that fluctuates the capacitance characteristics of the ferroelectric memory, the in-plane of CMP is used. It is necessary to perform a certain degree of overpolishing in consideration of uniformity.

　しかし、下部電極６の表面には、Ｐｔ等の研磨され難い貴金属系材料の層が形成されるため、ＣＭＰによる平坦化によって下部電極６の近傍にリセスが生じ、下部電極６が僅かながら突出した形状となる。その状態でオーバー研磨を行うと、下部電極６に研磨応力が集中し、下部電極６が剥離したり、下部電極６にいわゆるスクラッチが発生することもあった。このため、研磨残りがなく、かつ、スクラッチが発生しないように、研磨時間を最適化する必要があり、研磨条件の設定の自由度（ウィンドウ）を狭める要因となっていた。 However, since a layer of a noble metal material such as Pt which is hard to be polished is formed on the surface of the lower electrode 6, a recess is formed near the lower electrode 6 by planarization by CMP, and the lower electrode 6 slightly projects. Shape. When overpolishing is performed in this state, polishing stress concentrates on the lower electrode 6, and the lower electrode 6 may be peeled off, or a so-called scratch may be generated on the lower electrode 6. For this reason, it is necessary to optimize the polishing time so that there is no remaining polishing and no scratch occurs, which is a factor that narrows the degree of freedom (window) in setting the polishing conditions.

　発明者等の検討の結果、このスクラッチは、下部電極６が集積したメモリセルアレイ部等の、配線パターン密度の高い領域よりも、むしろ、孤立した金属配線や、寸法マーク、アライメントマーク、重ね合わせマーク等の孤立パターンが配置された、配線パターン密度の低い領域で優先して発生することが発見された。 As a result of studies by the inventors, the scratches are more likely to occur in isolated metal wiring, dimensional marks, alignment marks, and overlay marks, rather than in areas with a high wiring pattern density, such as in a memory cell array where the lower electrode 6 is integrated. It has been found that such an occurrence occurs preferentially in a region having a low wiring pattern density in which an isolated pattern such as is arranged.

　以下に、スクラッチの発生プロセスについて、図１２を参照しながら説明する。図１２は、図１１に示した強誘電体メモリの製造工程における、金属配線部の断面を示す。図１２における（ａ）〜（ｅ）の工程は、図１１における（ａ）〜（ｅ）の工程にそれぞれ対応し、各工程は同時に行われる。 Hereinafter, the scratch generation process will be described with reference to FIG. FIG. 12 shows a cross section of the metal wiring portion in the manufacturing process of the ferroelectric memory shown in FIG. Steps (a) to (e) in FIG. 12 correspond to the steps (a) to (e) in FIG. 11, respectively, and each step is performed simultaneously.

　まず、図１２（ａ）に示すように、半導体基板１０上に、高濃度の不純物拡散層２を形成する。その上に順次、層間絶縁膜４、および第１の導電膜５を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１２（ｂ）に示すように、金属配線７を形成する。次に、図１２（ｃ）に示すように、シリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８を、金属配線７と層間絶縁膜４が埋め込まれるようにウエハ全面に形成する。次に、図１２（ｄ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化する。 First, as shown in FIG. 12A, a high concentration impurity diffusion layer 2 is formed on a semiconductor substrate 10. An interlayer insulating film 4 and a first conductive film 5 are sequentially formed thereon. Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask, and a metal wiring 7 is formed as shown in FIG. Next, as shown in FIG. 12C, a buried insulating film 8 made of a silicon oxide film (SiO ₂ ) is formed on the entire surface of the wafer so that the metal wiring 7 and the interlayer insulating film 4 are buried. Next, as shown in FIG. 12D, the insulating film 8 is polished by CMP to flatten its surface.

　この研磨工程において、メモリセルアレイ部のような配線パターン密度の高い領域に比べて、孤立した金属配線７が配置された部分のような配線パターン密度の低い領域では、研磨される絶縁膜８の体積が小さいため研磨速度が相対的に速い。そのため、段差緩和が早く進み、金属配線７の方が、下部電極６よりも早く絶縁膜８から露出する（図１１（ｄ）参照）。その状態でさらに、図１１（ｅ）に示すように、絶縁膜８と下部電極６の表面が面一となるまでオーバー研磨が行われる。その結果、既に露出した金属配線７の近傍にリセスが生じ、金属配線７が突出した形状となる。そのため、金属配線７に研磨応力が集中し、図１２（ｅ）に示すように、金属配線７が剥離する。この剥離した金属配線７がスクラッチの原因となり、さらには、金属配線7の剥離やスクラッチの発生の連鎖が起こる。 In this polishing step, the volume of the insulating film 8 to be polished is lower in a region having a low wiring pattern density such as a portion where the isolated metal wiring 7 is arranged than in a region having a high wiring pattern density such as a memory cell array portion. Is small, so the polishing rate is relatively high. As a result, the step is alleviated earlier, and the metal wiring 7 is exposed from the insulating film 8 earlier than the lower electrode 6 (see FIG. 11D). In this state, as shown in FIG. 11E, overpolishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. As a result, a recess is formed in the vicinity of the metal wiring 7 already exposed, and the metal wiring 7 has a protruding shape. Therefore, polishing stress concentrates on the metal wiring 7 and the metal wiring 7 is peeled off as shown in FIG. The peeled metal wiring 7 causes a scratch, and further, a chain of peeling of the metal wiring 7 and generation of a scratch occurs.

　上述のような現象は、メモリセルの密度の相違や、ウエハ上における占有面積の相違によっても生じる。図１３に、アレイ面積の異なるメモリセルアレイ部が混在している素子の製造工程において、ＣＭＰにより下部電極６の表面を露出させる際の状態を模式的に示す。図１３（ａ１）〜（ｃ１）は各々、アレイ面積の大きなメモリセルアレイ部、アレイ面積の小さなメモリセルアレイ部、および下部電極６が形成されていない領域（以下、周辺回路部という。）について、下部電極６の配置を示す平面図である。図１３（ａ２）〜（ｃ２）は各々、各領域の断面を示す。これらの各領域に対して同時に研磨が行われる。 (4) The above-mentioned phenomena also occur due to differences in memory cell density and differences in occupied area on a wafer. FIG. 13 schematically shows a state in which the surface of the lower electrode 6 is exposed by CMP in a manufacturing process of an element in which memory cell array portions having different array areas are mixed. FIGS. 13A1 to 13C1 each show a lower portion of a memory cell array portion having a large array area, a memory cell array portion having a small array area, and a region where the lower electrode 6 is not formed (hereinafter, referred to as a peripheral circuit portion). FIG. 3 is a plan view showing an arrangement of electrodes 6. FIGS. 13A2 to 13C2 each show a cross section of each region. Polishing is performed on each of these regions simultaneously.

　図１３（ａ３）に示すように、アレイ面積の大きなメモリセルアレイ部において下部電極６の表面が露出したとき、図１３（ｂ３）に示すように、アレイ面積の小さなメモリセルアレイ部では、下部電極６の近傍にリセスが生じ、下部電極６が剥離する。また、図１３（ｃ３）に示す周辺回路部においては、平坦な絶縁膜８（以下、ベタ膜という。）に対する研磨速度が支配的となるため、グローバル段差が大きくなる。グローバル段差とは、ウエハ面における残膜の最大膜厚と最小膜厚の差をいう。 As shown in FIG. 13A3, when the surface of the lower electrode 6 is exposed in the memory cell array portion having a large array area, as shown in FIG. Is formed in the vicinity of the lower electrode 6, and the lower electrode 6 peels off. Further, in the peripheral circuit portion shown in FIG. 13C3, the polishing step on the flat insulating film 8 (hereinafter, referred to as a solid film) becomes dominant, so that the global step becomes large. The global step refers to the difference between the maximum thickness and the minimum thickness of the remaining film on the wafer surface.

　以下に、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部における研磨の状態をモデルとして、この現象を図１４を参照して定量的に説明する。 Hereinafter, this phenomenon will be quantitatively described with reference to FIG. 14 using a model of a polishing state in a memory cell array portion having large and small array areas and a peripheral circuit portion.

　図１４のグラフにおいて、横軸は研磨時間を示し、縦軸は、下部電極（厚さ：３００ｎｍ）上に形成された絶縁膜（厚さ：４００ｎｍ）のＣＭＰによる研磨後の残膜の厚さを示す。残膜の厚さは、アレイ面積が大、小のメモリセルアレイ部、及び周辺回路部についてそれぞれ示す。但し、周辺回路部では、層間絶縁膜４上の残膜の厚さである。研磨時間に対する残膜の厚さの変化を見ると、周辺回路部では、ベタ膜の研磨速度（２００ｎｍ／分）で一様に研磨される。これに対し、下層に下部電極６が形成された強誘電体メモリセルアレイ部では、研磨初期の段差緩和が促進される時間領域と、その後のベタ膜の研磨速度で研磨される時間領域からなることが判る。 In the graph of FIG. 14, the horizontal axis represents the polishing time, and the vertical axis represents the thickness of the remaining film after polishing of the insulating film (thickness: 400 nm) formed on the lower electrode (thickness: 300 nm) by CMP. Is shown. The thickness of the remaining film is shown for the memory cell array portion having a large and small array area and the peripheral circuit portion. However, in the peripheral circuit portion, it is the thickness of the remaining film on the interlayer insulating film 4. Looking at the change in the thickness of the remaining film with respect to the polishing time, the peripheral circuit portion is polished uniformly at a solid film polishing rate (200 nm / min). On the other hand, in the ferroelectric memory cell array portion in which the lower electrode 6 is formed in the lower layer, the time region in which the step reduction in the initial stage of polishing is promoted and the time region in which the solid film is polished at the subsequent polishing rate are formed. I understand.

　図１４から判るように、全ての下部電極６を露出させるためには、研磨時間を９０秒（１．５分）に設定する必要がある。アレイ面積の大きなメモリセルアレイ部における残膜の厚さが０ｎｍとなるには、９０秒を要するからである。その場合、アレイ面積の小さなメモリセルアレイ部においては、０．５分オーバー研磨され、下部電極６の近傍に１００ｎｍ（＝２００ｎｍ／分×０．５分）のリセスが発生する。これは下部電極６の剥離を引き起こす要因となる。一方、周辺回路部では、３００ｎｍ（＝２００ｎｍ／分×１．５分）研磨される。従って、図１３（ａ３）〜（ｃ３）に示した絶縁膜の残存厚さａ、ｂ、ｃは、それぞれａ＝３００ｎｍ、ｂ＝２００ｎｍ、ｃ＝１００ｎｍとなる。グローバル段差は、ａ―ｃ＝２００ｎｍとなる。判 As can be seen from FIG. 14, the polishing time must be set to 90 seconds (1.5 minutes) in order to expose all the lower electrodes 6. This is because it takes 90 seconds for the remaining film thickness to become 0 nm in the memory cell array portion having a large array area. In this case, in the memory cell array portion having a small array area, overpolishing is performed for 0.5 minutes, and a recess of 100 nm (= 200 nm / min × 0.5 minutes) occurs near the lower electrode 6. This causes the lower electrode 6 to peel off. On the other hand, the peripheral circuit portion is polished to 300 nm (= 200 nm / min × 1.5 minutes). Therefore, the remaining thicknesses a, b, and c of the insulating film shown in FIGS. 13A to 13C are a = 300 nm, b = 200 nm, and c = 100 nm, respectively. The global step becomes ac = 200 nm.

　以上のとおり、アレイ面積が異なるメモリセルアレイ部と周辺回路部が混在すると、段差緩和が促進される領域とベタ膜の研磨速度で研磨される領域が存在し、ウエハ全面で見ると、研磨速度の不均一性が大きい。この結果、グローバル段差が大きくなり、研磨残りの解消とスクラッチの発生回避の両立が困難となることが判る。上述した研磨残り、下部電極の剥離、及びスクラッチは、強誘電体メモリの特性に関するビット不良の原因となり、生産歩留まりが低下する。 As described above, when the memory cell array portion and the peripheral circuit portion having different array areas coexist, there are a region where the step reduction is promoted and a region where the solid film is polished at the polishing speed. Large non-uniformity. As a result, it is found that the global step becomes large, and it is difficult to achieve both the elimination of the remaining polishing and the avoidance of the scratch. The above-mentioned unpolished residue, peeling of the lower electrode, and scratches cause bit defects related to the characteristics of the ferroelectric memory, and lower the production yield.

　また、強誘電体メモリは、データを一定期間内保存し、必要なときに読み出す不揮発性メモリであることから、強誘電体メモリセルは均一に作製されていることが望ましい。特に、リセスによる強誘電体膜の膜厚のバラツキは、データの保持信頼性や強誘電体メモリ特性に大きな影響を与えるため、極力抑制する必要がある。 (4) Since a ferroelectric memory is a non-volatile memory that stores data for a certain period of time and reads the data when necessary, it is desirable that the ferroelectric memory cells be manufactured uniformly. In particular, the variation in the thickness of the ferroelectric film due to the recess greatly affects the data retention reliability and the ferroelectric memory characteristics.

　また、強誘電体メモリにおいて、メモリセルアレイ部とそれ以外の部分（例えば、ＦｅＲＡＭ混載システムＬＳＩでは周辺のロジック回路等）との間のグローバル段差は、配線工程におけるリソグラフィーのＤＯＦ（Depth of Focus［焦点深度］）不足につながり、配線間ショートや配線抵抗のバラツキ等の原因となり、生産歩留まりに直接影響を与える。 In a ferroelectric memory, a global step between a memory cell array portion and other portions (eg, a peripheral logic circuit in a FeRAM-embedded system LSI) is caused by a DOF (Depth of Focus) of lithography in a wiring process. Depth]) causes shortage, causes short-circuiting between wirings, variation in wiring resistance, etc., and directly affects the production yield.

　本発明は、容量素子の下部電極を埋め込む絶縁層の研磨に際して段差緩和が促進されて、埋め込み用絶縁膜の研磨残り、下部電極の剥離、及びスクラッチの発生が抑制され、かつグローバル段差を低減させることが可能な半導体装置の製造方法を提供することを目的とする。 The present invention facilitates the reduction of steps during polishing of an insulating layer filling a lower electrode of a capacitor, suppresses polishing remaining of the filling insulating film, peeling of the lower electrode, and generation of scratches, and reduces global steps. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of performing the above.

　上記課題を解決するため、本発明の半導体装置の製造方法は、基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、前記導電層をパターニングして複数の容量素子下部電極を形成する工程と、前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、前記容量素子下部電極の上部領域における前記第２の絶縁層に凹部を形成する工程と、前記第２の絶縁層を研磨して平坦化する工程と、前記容量素子下部電極を露出させる工程と、前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む。 In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes forming a conductive layer on a first insulating layer formed on a substrate and a plurality of contact plugs formed in the first insulating layer. Forming, forming a plurality of capacitive element lower electrodes by patterning the conductive layer, forming a second insulating layer on the first insulating layer and the capacitive element lower electrode, Forming a concave portion in the second insulating layer in an upper region of the capacitive element lower electrode, polishing the second insulating layer to flatten it, exposing the capacitive element lower electrode, Forming a capacitive insulating film and a capacitive element upper electrode above the capacitive element lower electrode.

　本発明の半導体装置は、基板上に形成された第１の絶縁層と、前記第１の絶縁層中に形成されたコンタクトプラグと、前記第１の絶縁層上に前記コンタクトプラグと接続させて形成された容量素子下部電極と、前記容量素子下部電極の周囲を埋め込んで形成された第２の絶縁層と、前記容量素子下部電極を被覆して形成された容量絶縁膜と、前記容量素子下部電極が容量規定口になるように前記容量絶縁膜を介在させて前記容量素子下部電極上に形成された容量素子上部電極とを備える。前記容量素子下部電極、前記容量絶縁膜および前記容量素子上部電極により形成される複数個の容量素子を含む容量素子群が配置され、前記容量素子下部電極と前記第２の絶縁層の表面は研磨されて平坦化され、前記容量素子群の面積が１０、０００〜１００、０００μｍ²である。 A semiconductor device according to the present invention includes a first insulating layer formed on a substrate, a contact plug formed in the first insulating layer, and a contact plug formed on the first insulating layer. A capacitor lower electrode formed, a second insulating layer formed by embedding the periphery of the capacitor lower electrode, a capacitor insulating film formed to cover the capacitor lower electrode, A capacitive element upper electrode formed on the capacitive element lower electrode with the capacitive insulating film interposed therebetween such that the electrode serves as a capacitance defining port. A capacitive element group including a plurality of capacitive elements formed by the capacitive element lower electrode, the capacitive insulating film and the capacitive element upper electrode is arranged, and the surfaces of the capacitive element lower electrode and the second insulating layer are polished. The area of the capacitor element group is 10,000 to 100,000 μm ² .

　上記構成の半導体装置の製造方法によれば、容量素子下部電極を埋め込む第２の絶縁層に凹部を形成することにより、凹部における第２の絶縁層の研磨体積が減少し、研磨時間が短縮され段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the method of manufacturing a semiconductor device having the above structure, the concave portion is formed in the second insulating layer in which the capacitor lower electrode is buried, whereby the polishing volume of the second insulating layer in the concave portion is reduced, and the polishing time is reduced. Step mitigation is promoted. As a result, the uniformity of the polishing rate over the entire surface of the wafer is improved, the occurrence of unpolished portions, the separation of the lower electrode, and the occurrence of scratches can be suppressed, and the global step can be reduced.

　また、上記構成の半導体装置によれば、製造時に、ウエハ全面での研磨速度の均一化が容易であり、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 Further, according to the semiconductor device having the above configuration, it is easy to make the polishing rate uniform over the entire surface of the wafer at the time of manufacturing, it is possible to suppress the occurrence of unpolished portions, peeling of the lower electrode, and generation of scratches, and to reduce global steps can do.

　本発明の半導体装置の製造方法において好ましくは、容量素子下部電極を露出させる工程を、エッチバック法により行う。また好ましくは、第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（Chemical Mechanical Polising）により行う。 In the method of manufacturing a semiconductor device according to the present invention, preferably, the step of exposing the lower electrode of the capacitive element is performed by an etch-back method. Preferably, the step of polishing and flattening the second insulating layer is performed by CMP (Chemical Mechanical Polising).

　上記の方法において、第２の絶縁層を研磨して平坦化する工程と容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行うことができる。好ましくは、平坦化および露出工程を、ＣＭＰにより行う。 In the above method, the step of polishing and flattening the second insulating layer and the step of exposing the capacitor lower electrode can be performed by a single flattening and exposing step. Preferably, the planarization and exposure steps are performed by CMP.

　上記の方法の容量素子下部電極を形成する工程において、導電層をパターニングして、容量素子下部電極と共に金属配線を形成してもよい。その場合に好ましくは、第２の絶縁層の凹部を、容量素子下部電極が配置された領域にのみ形成する。それにより、通常、配線パターン密度が低く、段差緩和が速い金属配線部において、オーバー研磨による金属配線の剥離を防止できる。 (4) In the step of forming the capacitive element lower electrode in the above method, the conductive layer may be patterned to form a metal wiring together with the capacitive element lower electrode. In that case, preferably, the concave portion of the second insulating layer is formed only in the region where the capacitor lower electrode is arranged. Thereby, in the metal wiring portion where the wiring pattern density is low and the step is easily reduced, the peeling of the metal wiring due to the overpolishing can be prevented.

　また好ましくは、導電層の表面を、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物とする。これらの材料はスクラッチが発生し易いことから、特にこの方法の効果が顕著なものとなる。 Preferably, the surface of the conductive layer is made of Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals. These materials tend to cause scratches, so that the effect of this method is particularly remarkable.

　また好ましくは、第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う。ドライエッチングによれば、第２の絶縁層に対する凹部の形成が容易である。この場合、好ましくは、第２の絶縁層に形成する凹部の深さを、容量素子下部電極の膜厚と実質的に同等とする。それにより、第２の絶縁層の表面と容量素子下部電極の表面が同じ高さで平坦になるまでに要する研磨時間を、ベタ膜の研磨速度で計算して見積もることができる。また、容量素子下部電極の配線パターン密度や、容量素子を複数個含む容量素子群の面積が研磨時間に与える影響を、極力低減することも可能となる。 Also preferably, the step of forming a concave portion in the second insulating layer is performed by dry etching. According to dry etching, it is easy to form a concave portion in the second insulating layer. In this case, preferably, the depth of the concave portion formed in the second insulating layer is substantially equal to the thickness of the lower electrode of the capacitor. Thus, the polishing time required until the surface of the second insulating layer and the surface of the capacitor lower electrode become flat at the same height can be estimated by calculating the solid film polishing rate. Further, the influence of the wiring pattern density of the capacitor lower electrode and the area of the capacitor group including a plurality of capacitors on the polishing time can be reduced as much as possible.

　また好ましくは、第２の絶縁層に凹部を形成する際に、容量素子下部電極の少なくとも一部を露出させる。それにより、容量素子下部電極上の研磨残りがより確実に解消される。また好ましくは、第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるようにドライエッチングを行う。それにより、レジストマスクのマスクズレに対するマージンを向上させることができ、容量素子下部電極上に凹部をより確実に形成することができる。また、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, when forming the concave portion in the second insulating layer, at least a part of the capacitive element lower electrode is exposed. Thereby, the unpolished residue on the capacitive element lower electrode is more reliably eliminated. Preferably, dry etching is performed so that a taper angle of less than 90 ° is formed at the bottom corner of the concave portion formed in the second insulating layer. This makes it possible to improve the margin for the mask displacement of the resist mask, and to more reliably form the concave portion on the capacitor lower electrode. Further, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

　上記の方法において好ましくは、第２の絶縁層として、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた常圧ＣＶＤ法によりＳｉＯ₂膜を成膜する。それにより、例えば、成膜にプラズマＣＶＤを用いた場合に、プラズマ中の水素が容量素子下部電極に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、容量素子下部電極にダメージを与える弊害を回避することができる。また、いわゆるセルフフローの効果により、成膜のみで容量素子下部電極間における第２の絶縁層の凹部がなだらかになり、段差緩和の促進に好都合である。 In the above method, preferably, a SiO ₂ film is formed as the second insulating layer by a normal pressure CVD method using ozone and TEOS (Tetra Ethyl Ortho Silicate). Thus, for example, when plasma CVD is used for film formation, hydrogen in the plasma reduces the lower oxygen barrier by the catalytic action of Pt contained in the capacitor lower electrode, and damages the capacitor lower electrode. The evil can be avoided. In addition, due to the so-called self-flow effect, the concave portion of the second insulating layer between the lower electrodes of the capacitor is made gentle only by film formation, which is advantageous in promoting the reduction of the step.

　また好ましくは、第２の絶縁層の凹部の領域を、その下層の容量素子下部電極より大きくする。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, the region of the concave portion of the second insulating layer is made larger than the lower electrode of the capacitive element therebelow. Thereby, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

　また好ましくは、第２の絶縁層の凹部を、複数の容量素子下部電極の上部領域に跨る大きさに形成する。それにより、第２の絶縁層の研磨量が低減し、研磨時間を短縮することができる。 Preferably, the concave portion of the second insulating layer is formed to have a size extending over the upper regions of the plurality of capacitive element lower electrodes. Thereby, the polishing amount of the second insulating layer is reduced, and the polishing time can be shortened.

　本発明の半導体装置において好ましくは、容量素子群が複数組配置された場合に、隣接する容量素子群間の間隔を１０〜１００μｍとする。 In the semiconductor device of the present invention, preferably, when a plurality of groups of capacitance elements are arranged, an interval between adjacent capacitance element groups is set to 10 to 100 μm.

　以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings.

　（実施の形態１）
　本発明の実施の形態１における強誘電体メモリの製造方法について、図１−１および図１−２を参照しながら説明する。同図は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。 (Embodiment 1)
A method for manufacturing a ferroelectric memory according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a cross section of a memory cell array portion in a manufacturing process of a ferroelectric memory.

　まず、図１−１（ａ）に示すように、半導体基板１０上に、分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。 First, as shown in FIG. 1A, an isolation region 1 is formed on a semiconductor substrate 10, and a high concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Form. Further, on the interlayer insulating film 4 and the contact plug 3, as the first conductive film 5, for example, a laminated film (thickness: 150 nm) of a titanium nitride barrier layer (thickness: 150 nm) and a platinum film (thickness: 150 nm) 300 nm).

　次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図１−１（ｂ）に示すように、コンタクトプラグ３上に下部電極６を形成する。次に、図１−１（ｃ）に示すように、下部電極６と層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。次に、図１−１（ｄ）に示すように、下部電極６上に、開口部を有するレジストパターン１１を形成する。 Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask, and a lower electrode 6 is formed on the contact plug 3 as shown in FIG. Next, as shown in FIG. 1C, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 made of, for example, a silicon oxide film (SiO ₂ ) (height: 400 nm). Is formed on the entire surface of the wafer. It is preferable that the film thickness of the buried insulating film 8 is set to a thickness of the lower electrode 6 by adding a shaving margin necessary for reducing a step during polishing described later. Next, as shown in FIG. 1D, a resist pattern 11 having an opening is formed on the lower electrode 6.

　次に、図１−１（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去し、凹部１２を形成する。凹部１２の深さは、後のＣＭＰ法で研磨されて凹部１２が下地に転写されない程度の深さに設定することが好ましい。これにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域との研磨速度との差が小さくなる。 Next, as shown in FIG. 1E, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. It is preferable that the depth of the concave portion 12 is set to such a depth that the concave portion 12 is not polished by the subsequent CMP method and transferred to the base. As a result, the amount of polishing of the insulating film 8 can be reduced, and the reduction in the level difference is promoted, and the difference between the polishing rate and the region with a low wiring pattern density is reduced.

　次に、図１−２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨して、その表面を平坦化する。この状態では、下部電極６の表面は露出していない。次に、図１−２（ｇ）に示すように、エッチバック法により、下部電極６の表面が露出されるまで絶縁膜８のエッチングを行う。絶縁膜８のエッチバックには、ドライエッチングを使用することが好ましい。ドライエッチングによれば、前工程のＣＭＰ法で発生するマイクロスクラッチによる影響を除去するために、その広がりを抑制できるからである。但し、前工程のＣＭＰ法でほとんどマイクロスクラッチが発生せず、また下部電極６に与えるダメージが敏感に強誘電体特性に影響を与えるような強誘電体材料を使用する場合には、ウェットエッチングを適宜採用することも可能である。 Next, as shown in FIG. 1-2 (f), the insulating film 8 is polished by CMP to flatten its surface. In this state, the surface of the lower electrode 6 is not exposed. Next, as shown in FIG. 1G, the insulating film 8 is etched by an etch back method until the surface of the lower electrode 6 is exposed. It is preferable to use dry etching for etching back the insulating film 8. This is because, according to the dry etching, the spread due to the micro-scratch generated by the CMP method in the previous process can be suppressed. However, when a micro-scratch hardly occurs in the previous CMP method and a ferroelectric material whose damage to the lower electrode 6 sensitively affects ferroelectric characteristics is used, wet etching is performed. It is also possible to adopt as appropriate.

　次に、図１−２（ｈ）に示すように、絶縁膜８および下部電極６の上に、容量絶縁膜として作用する強誘電体膜９を形成し、さらにその上に、第２の導電膜２０（白金膜等）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第２の導電膜をパターニングして、図１−２（ｉ）に示すように上部電極２１を形成する。また、図１−２（ｊ）に示すように、レジストパターンをマスクとしてドライエッチングにより第２の導電膜２０と強誘電体膜９をパターニングして、上部電極２１および強誘電体膜９ａを形成しても良い。その後、図示しないが、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 Next, as shown in FIG. 1H, a ferroelectric film 9 acting as a capacitive insulating film is formed on the insulating film 8 and the lower electrode 6, and a second conductive film 9 is further formed thereon. A film 20 (such as a platinum film) is formed. Next, the second conductive film is patterned by dry etching using the resist pattern as a mask to form the upper electrode 21 as shown in FIG. Also, as shown in FIG. 1J, the second conductive film 20 and the ferroelectric film 9 are patterned by dry etching using the resist pattern as a mask to form the upper electrode 21 and the ferroelectric film 9a. You may. Thereafter, although not shown, a capacitor interlayer insulating film is formed, and further, through a wiring step and a protective film forming step, a ferroelectric memory is completed.

　本実施の形態によれば、下部電極６上の絶縁膜８に凹部１２を形成することにより、凹部１２における絶縁膜８の研磨体積が削減されるため、研磨時間が短縮され、段差緩和が促進される。また、スラリーが凹部１２に入り込み、研磨パッドが下地に馴染むため、凹部１２におけるＣＭＰの研磨パッドと絶縁膜８の接触面積が大きくなることも、段差緩和の促進に寄与する。以上の結果、ウエハ全面で見た研磨速度の均一性が改善され、研磨残り、下部電極６の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the present embodiment, since the concave portion 12 is formed in the insulating film 8 on the lower electrode 6, the polishing volume of the insulating film 8 in the concave portion 12 is reduced, so that the polishing time is shortened and the step reduction is promoted. Is done. In addition, since the slurry enters the concave portion 12 and the polishing pad is adapted to the base, an increase in the contact area between the polishing pad for CMP and the insulating film 8 in the concave portion 12 also contributes to promoting the reduction of the step. As a result, the uniformity of the polishing rate as viewed over the entire surface of the wafer is improved, the remaining polishing, the separation of the lower electrode 6 and the occurrence of scratches can be suppressed, and the global step can be reduced.

　また、本実施の形態は、成膜されたままの絶縁膜８をＣＭＰにより平坦化する工程と、エッチバック法により下部電極６を露出させる工程を組み合わせた方法に加えて、絶縁膜８に凹部１２を形成することによる段差緩和の促進を組合せた点に特徴を有する。その特徴による効果について以下に説明する。 Further, in the present embodiment, in addition to the method of combining the step of planarizing the as-formed insulating film 8 by CMP and the step of exposing the lower electrode 6 by the etch back method, It is characterized in that the step 12 is combined with the promotion of the step mitigation. The effect of the feature will be described below.

　ＣＭＰにより平坦化を行った後、エッチバック法により下部電極６の表面を露出させる方法は、ＣＭＰを行う段階では下部電極６が露出しないため、下部電極６の剥離、およびスクラッチの発生を抑制する効果が大きい。ところがその場合、ＣＭＰのみで絶縁膜８の平坦化および下部電極６の露出を行う場合に比べて、絶縁膜８を厚くする必要があり、下部電極６の周囲の絶縁膜８に発生するリセスの量を増大させる原因となる。リセスの量の一例についての比較を以下に示す。リセス量の算出は、２乗和計算による。 The method of exposing the surface of the lower electrode 6 by CMP after flattening by CMP is such that the lower electrode 6 is not exposed at the stage of performing CMP, so that peeling of the lower electrode 6 and generation of scratches are suppressed. Great effect. However, in this case, it is necessary to make the insulating film 8 thicker than in the case where the insulating film 8 is flattened and the lower electrode 6 is exposed only by CMP, and the recess formed in the insulating film 8 around the lower electrode 6 is reduced. It causes the amount to increase. A comparison for an example of the amount of recess is shown below. The calculation of the recess amount is based on the sum of squares calculation.

　１）ＣＭＰのみで平坦化および下部電極６の露出を行う場合 1) When flattening and exposing the lower electrode 6 only by CMP

　２）ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せる場合

2) Combination of planarization by CMP and exposure of lower electrode 6 by etch-back method

　このように、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた場合、リセス量のばらつきが大きくなる。この場合、絶縁膜８を厚くしたことによる絶縁膜８の厚さのばらつき量が、リセス量のばらつきの増大に対して支配的である。

As described above, when the planarization by the CMP and the exposure of the lower electrode 6 by the etch-back method are combined, the variation in the recess amount becomes large. In this case, the variation in the thickness of the insulating film 8 due to the increase in the thickness of the insulating film 8 is dominant to the increase in the variation in the recess amount.

　これに対して、絶縁膜８に凹部１２を形成することにより、同様の平坦度を得るために必要な絶縁膜８の厚さを小さくすることが可能になる。つまり、凹部１２を形成することにより段差緩和が促進されるので、同様の平坦度を得るためのＣＭＰによる研磨量を低減できるからである。その結果、リセス量のばらつきは次のようになる。 On the other hand, by forming the concave portion 12 in the insulating film 8, it is possible to reduce the thickness of the insulating film 8 necessary for obtaining the same flatness. That is, the step of reducing the step is promoted by forming the concave portion 12, so that the polishing amount by the CMP for obtaining the same flatness can be reduced. As a result, the variation in the recess amount is as follows.

　３）ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合 3) Combination of planarization by CMP, exposure of lower electrode 6 by etch-back method, and formation of recess

　　以上のとおり、ＣＭＰによる平坦化、エッチバック法による下部電極６の露出、および凹部形成を組合せた場合、リセス量のばらつきを増大させることなく、ＣＭＰによる平坦化とエッチバック法による下部電極６の露出を組合せた効果、すなわち、下部電極６の剥離、およびスクラッチの発生を抑制する効果を得ることが可能である。

As described above, when the planarization by the CMP, the exposure of the lower electrode 6 by the etch-back method, and the formation of the recess are combined, the planarization by the CMP and the lower electrode 6 by the etch-back method are performed without increasing the variation in the recess amount. It is possible to obtain the effect of combining exposure, that is, the effect of suppressing peeling of the lower electrode 6 and generation of scratches.

　（実施の形態２）
　本発明の実施の形態２における強誘電体メモリの製造方法について、図２を参照しながら説明する。図２は、強誘電体メモリの製造工程における、メモリセルアレイ部の断面を示す。本実施の形態は、実施の形態１における製造方法を一部変更した例である。図２（ａ）〜（ｄ）までは、図１−１（ａ）〜（ｄ）までと同様の工程であるので、説明を省略する。 (Embodiment 2)
A method for manufacturing a ferroelectric memory according to Embodiment 2 of the present invention will be described with reference to FIG. FIG. 2 shows a cross section of a memory cell array portion in a manufacturing process of a ferroelectric memory. This embodiment is an example in which the manufacturing method in the first embodiment is partially changed. 2 (a) to 2 (d) are the same steps as those in FIGS. 1-1 (a) to 2 (d), and a description thereof will be omitted.

　図２（ｅ）に示すように、レジストパターン１１の開口部における絶縁膜８を、ドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、できるだけ深くすることが好ましい。凹部１２を形成することにより、後の研磨工程において絶縁膜８の研磨量を減らすことができ、段差緩和が促進される。 2) As shown in FIG. 2E, the insulating film 8 in the opening of the resist pattern 11 is partially removed by dry etching to form a concave portion 12. It is preferable that the depth of the recess 12 is as deep as possible. By forming the concave portion 12, the polishing amount of the insulating film 8 can be reduced in the subsequent polishing step, and the step difference is promoted.

　次に、図２（ｆ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。このように、本実施の形態では図１−２（ｆ）の工程とは異なり、絶縁膜８の表面の平坦化と、下部電極６の表面の露出を、ＣＭＰのみにより行う。 Next, as shown in FIG. 2F, the insulating film 8 is polished by CMP to planarize the surface, the surface is smoothed, and further polished until the surface of the lower electrode 6 is exposed. 6 and the insulating film 8 are flush and flat. As described above, in the present embodiment, unlike the step of FIG. 1F, the surface of the insulating film 8 is flattened and the surface of the lower electrode 6 is exposed only by CMP.

　次に、図示は省略するが、その上に、容量絶縁膜となる強誘電体膜を形成し、さらにその上に、第２の導電膜（白金膜等）を形成する。そして、レジストパターンをマスクとしてドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 (4) Although not shown, a ferroelectric film serving as a capacitor insulating film is formed thereon, and a second conductive film (a platinum film or the like) is further formed thereon. Then, the second conductive film and the ferroelectric film are each patterned by dry etching using the resist pattern as a mask to form an upper electrode. Thereafter, usually, a capacitor interlayer insulating film is formed, and further, a wiring step and a protective film forming step are performed, whereby the ferroelectric memory is completed.

　本実施の形態によれば、実施の形態１と同様に、凹部１２を形成することにより、凹部１２における絶縁膜８の段差緩和が促進される。その結果、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができる。 According to the present embodiment, as in the first embodiment, by forming the concave portion 12, the step of the insulating film 8 in the concave portion 12 is eased. As a result, the uniformity of the polishing rate over the entire surface of the wafer is improved, the occurrence of unpolished portions, the separation of the lower electrode, and the occurrence of scratches can be suppressed, and the global step can be reduced.

　（実施の形態３）
　実施の形態３における強誘電体メモリの製造方法について、図３を参照しながら説明する。図３（Ａａ）〜（Ａｆ）は、強誘電体メモリの製造工程におけるメモリセルアレイ部の断面図を示し、図３（Ｂａ）〜（Ｂｆ）は、金属配線部の断面図を示す。図３（Ａａ）〜（Ａｆ）の工程は、図３（Ｂａ）〜（Ｂｆ）の工程にそれぞれ対応し、各工程は同時に進行する。 (Embodiment 3)
A method for manufacturing a ferroelectric memory according to the third embodiment will be described with reference to FIG. 3A to 3A are cross-sectional views of a memory cell array portion in a manufacturing process of a ferroelectric memory, and FIGS. 3B to 3B are cross-sectional views of a metal wiring portion. 3 (Aa) to 3 (Af) correspond to the steps of FIGS. 3 (Ba) to 3 (Bf), respectively, and each step proceeds simultaneously.

　まず、図３（Ａａ）に示すように、メモリセルアレイ部において、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。そして、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜５として、例えば、窒化チタンバリア層（厚さ：１５０ｎｍ）と白金膜（厚さ：１５０ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。同時に、図３（Ｂａ）に示すように、金属配線部において、半導体基板１０上に、メモリセルアレイ部と同一の工程により、高濃度の不純物拡散層２、層間絶縁膜４、および第１の導電膜５を形成する。 First, as shown in FIG. 3A, in the memory cell array portion, an isolation region 1 is formed on a semiconductor substrate 10, and a high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Then, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and a contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 is formed in the interlayer insulating film 4. Form. Further, on the interlayer insulating film 4 and the contact plug 3, as the first conductive film 5, for example, a laminated film (thickness: 150 nm) of a titanium nitride barrier layer (thickness: 150 nm) and a platinum film (thickness: 150 nm) 300 nm). At the same time, as shown in FIG. 3 (Ba), in the metal wiring portion, the high concentration impurity diffusion layer 2, the interlayer insulating film 4, and the first conductive film are formed on the semiconductor substrate 10 by the same process as the memory cell array portion. A film 5 is formed.

　次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜５をパターニングして、図３（Ａｂ）に示すように、メモリセルアレイ部において、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。また、図３（Ｂｂ）に示すように、金属配線部において金属配線７を形成する。 Next, the first conductive film 5 is patterned by dry etching using the resist pattern as a mask, and as shown in FIG. 3A, the lower electrode 6 (height: 300 nm). Further, as shown in FIG. 3B, a metal wiring 7 is formed in the metal wiring part.

　次に、図３（Ａｃ）、（Ｂｃ）に示すように、メモリセルアレイ部および金属配線部においてそれぞれ、下部電極６と層間絶縁膜４、および金属配線７と層間絶縁膜４を被覆して、ウエハ全面に埋め込み用の絶縁膜８（高さ：４００ｎｍ）を形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIGS. 3A and 3B, the lower electrode 6 and the interlayer insulating film 4 and the metal wiring 7 and the interlayer insulating film 4 are covered in the memory cell array portion and the metal wiring portion, respectively. An insulating film 8 (height: 400 nm) for embedding is formed on the entire surface of the wafer. It is preferable that the film thickness of the buried insulating film 8 is set to a thickness of the lower electrode 6 by adding a shaving margin necessary for reducing a step during polishing described later.

　次に、図３（Ａｄ）に示すようにメモリセルアレイ部において、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。一方、図３（Ｂｄ）に示すように金属配線部においては、開口部のないレジストパターン１１ａを形成する。 Next, as shown in FIG. 3 (Ad), a resist pattern 11 having an opening on the lower electrode 6 is formed using a resist mask in the memory cell array portion. On the other hand, as shown in FIG. 3B, in the metal wiring portion, a resist pattern 11a having no opening is formed.

　次に、図３（Ａｅ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。一方、金属配線７上の絶縁膜８には凹部１２は形成されない。凹部１２の深さは、できるだけ深くすることが好ましい。それにより、絶縁膜８の研磨量を減らすことができ、また、段差緩和が促進され、配線パターン密度の低い領域の研磨速度との差が小さくなる。 Next, as shown in FIG. 3A, the insulating film 8 in the opening of the resist pattern 11 is partially removed by dry etching to form a concave portion 12. On the other hand, no recess 12 is formed in the insulating film 8 on the metal wiring 7. It is preferable that the depth of the recess 12 is as deep as possible. As a result, the amount of polishing of the insulating film 8 can be reduced, and the step reduction is promoted, and the difference from the polishing rate in a region where the wiring pattern density is low becomes small.

　さらに、図３（Ａｆ）、（Ｂｆ）に示すように、ＣＭＰにより、絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに下部電極６の表面が露出するまで研磨を行い、下部電極６と絶縁膜８が面一で平坦な状態を得る。図３（Ａｅ）の工程で形成される凹部１２の深さを適宜調整すれば、下部電極６と金属配線７をＣＭＰによる同等の研磨時間で露出させることができる。なお、金属配線７上には凹部１２が形成されていないため、段差緩和が促進されず、図３（Ｂｆ）に示すように、金属配線７上に絶縁膜８が残存する場合があるが、これは、強誘電体メモリ特性に影響がないばかりか、むしろ、残存した方が金属配線７の剥離によるスクラッチを確実に抑止できるため、好ましい。 Further, as shown in FIGS. 3A and 3B, the insulating film 8 is polished by CMP to flatten its surface, smoothen the surface, and further polished until the surface of the lower electrode 6 is exposed. By doing so, a state where the lower electrode 6 and the insulating film 8 are flush and flat is obtained. By appropriately adjusting the depth of the recess 12 formed in the step of FIG. 3A, the lower electrode 6 and the metal wiring 7 can be exposed in the same polishing time by CMP. Note that, since the concave portion 12 is not formed on the metal wiring 7, the step reduction is not promoted, and the insulating film 8 may remain on the metal wiring 7 as shown in FIG. This is preferable because not only does it have no effect on the ferroelectric memory characteristics, but rather it is possible to reliably prevent scratches due to peeling of the metal wiring 7.

　次に、図示は省略するが、その上に順次、容量絶縁膜となる強誘電体膜、および第２の導電膜（白金膜等）を形成する。そして、ドライエッチングにより第２の導電膜と強誘電体膜をそれぞれパターニングし、上部電極を形成する。その後、通常、キャパシタ層間絶縁膜を形成し、さらに、配線工程、保護膜形成工程を経て、強誘電体メモリが完成する。 (4) Although not shown, a ferroelectric film serving as a capacitor insulating film and a second conductive film (such as a platinum film) are sequentially formed thereon. Then, the second conductive film and the ferroelectric film are each patterned by dry etching to form an upper electrode. Thereafter, usually, a capacitor interlayer insulating film is formed, and further, a wiring step and a protective film forming step are performed, whereby the ferroelectric memory is completed.

　本実施の形態によれば、通常、配線パターン密度が低く、段差緩和が促進される金属配線部において、オーバー研磨により金属配線７が剥離してスクラッチを発生させることを抑制できる。 According to the present embodiment, in the metal wiring portion where the wiring pattern density is usually low and the reduction of the level difference is promoted, it is possible to suppress the metal wiring 7 from peeling off due to overpolishing and generating a scratch.

　本実施の形態では、絶縁膜８の平坦化および下部電極６表面の露出を、実施の形態２と同様にいずれもＣＭＰにより行う例を示した。一方、実施の形態１のように、絶縁膜８の平坦化をＣＭＰにより行い、下部電極６表面の露出をエッチバック法により行う場合であっても、本実施の形態を適用して同様の効果を得ることは可能である。以下に説明する実施の形態についても同様である。 In the present embodiment, an example has been shown in which the planarization of the insulating film 8 and the exposure of the surface of the lower electrode 6 are both performed by CMP as in the second embodiment. On the other hand, even when the planarization of the insulating film 8 is performed by CMP and the surface of the lower electrode 6 is exposed by the etch-back method as in the first embodiment, the same effect is obtained by applying the present embodiment. It is possible to get The same applies to the embodiments described below.

　なお、以上の実施の形態１〜３において説明した絶縁膜８の成膜は、オゾンとＴＥＯＳを用いた常圧ＣＶＤ法で行うことが好ましい。これに対して、例えば、成膜にプラズマＣＶＤを用いた場合、プラズマ中の水素が、下部電極６に含まれるＰｔの触媒作用により下層の酸素バリアを還元させて、下部電極６にダメージを与える。常圧ＣＶＤ法であれば、そような弊害を生じることがなく、かつ、いわゆるセルフフローの効果により、成膜のみで段差緩和を促進させることができる。 Note that the insulating film 8 described in the first to third embodiments is preferably formed by a normal pressure CVD method using ozone and TEOS. On the other hand, for example, when plasma CVD is used for film formation, hydrogen in the plasma reduces the lower oxygen barrier by the catalytic action of Pt contained in the lower electrode 6 and damages the lower electrode 6. . With the normal pressure CVD method, such adverse effects do not occur, and the so-called self-flow effect can promote the relaxation of the step only by film formation.

　また、実施の形態１〜３において説明した導電膜は、その表面がＰｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である場合、本実施の形態を適用する効果が顕著である。それらの材料は、スクラッチが発生し易いからである。 When the surface of the conductive film described in Embodiments 1 to 3 is Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals, the effect of applying this embodiment is remarkable. It is. This is because those materials easily cause scratches.

　また、実施の形態１〜３において説明した、絶縁膜８に凹部１２を形成する工程では、ドライエッチングに用いるエッチングガスとして、例えば、Ａｒ／Ｃ₄Ｆ₈／ＣＨ₂Ｆ₂／Ｏ₂の混合ガスを用いる。エッチングの条件としては、例えば、圧力０．６６５Ｐａ、ソース出力２ＫＷ、バイアス出力２．２ＫＷとすることができる。 In the step of forming the concave portion 12 in the insulating film 8 described in the first to third embodiments, for example, a mixture of Ar / C ₄ F ₈ / CH ₂ F ₂ / O ₂ is used as an etching gas used for dry etching. Use gas. The etching conditions may be, for example, a pressure of 0.665 Pa, a source output of 2 KW, and a bias output of 2.2 KW.

　（実施の形態４）
　実施の形態４における強誘電体メモリの製造方法について、図４を参照しながら説明する。図４は強誘電体メモリの製造工程を示す断面図である。本実施の形態は、下部電極が形成される領域に、下部電極が形成されない領域が隣接している場合の例である。 (Embodiment 4)
A method for manufacturing a ferroelectric memory according to the fourth embodiment will be described with reference to FIG. FIG. 4 is a cross-sectional view showing a manufacturing process of the ferroelectric memory. This embodiment is an example in which a region where a lower electrode is not formed is adjacent to a region where a lower electrode is formed.

　まず、図４（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜（厚さ：３００ｎｍ）を形成する。次に、レジストパターンをマスクとしてドライエッチングにより第１の導電膜をパターニングして、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。図示されるように、下部電極６が形成された領域に、下部電極６が形成されない領域が隣接している。 First, as shown in FIG. 4A, an isolation region 1 is formed on a semiconductor substrate 10, and a high concentration impurity diffusion layer 2 is formed between the isolation regions 1. Next, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and the contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 in the interlayer insulating film 4. To form Further, on the interlayer insulating film 4 and the contact plug 3, as a first conductive film, for example, a laminated film (thickness: 300 nm) of a titanium nitride barrier layer (thickness: 100 nm) and a platinum film (thickness: 200 nm) ) Is formed. Next, the first conductive film is patterned by dry etching using the resist pattern as a mask to form a lower electrode 6 (height: 300 nm) on the contact plug 3. As illustrated, a region where the lower electrode 6 is not formed is adjacent to a region where the lower electrode 6 is formed.

　次に、図４（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIG. 4B, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 (height: 400 nm) made of, for example, a silicon oxide film (SiO ₂ ) is formed on the wafer. Formed over the entire surface. It is preferable that the film thickness of the buried insulating film 8 is set to a thickness of the lower electrode 6 by adding a shaving margin necessary for reducing a step during polishing described later.

　次に、図４（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図４（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８をドライエッチングにより一部除去して、凹部１２を形成する。凹部１２の深さは、下部電極６の膜厚、すなわちＣＭＰにより平坦化する段差と実質的に同等の３００ｎｍとする。これにより、図中の矢印で示すように、凹部１２の底面の高さは、下部電極６が形成されていない領域の絶縁膜８の高さと実質的に等しくなる。 Next, as shown in FIG. 4C, a resist pattern 11 having an opening on the lower electrode 6 is formed using a resist mask. Next, as shown in FIG. 4D, the insulating film 8 in the opening of the resist pattern 11 is partially removed by dry etching to form a recess 12. The depth of the concave portion 12 is set to 300 nm, which is substantially equal to the film thickness of the lower electrode 6, that is, the step leveled by CMP. Thereby, as shown by the arrow in the figure, the height of the bottom surface of the concave portion 12 becomes substantially equal to the height of the insulating film 8 in a region where the lower electrode 6 is not formed.

　次に、図４（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 4E, the insulating film 8 is polished by CMP to flatten its surface, to make its surface smooth, and to further make the surface of the insulating film 8 and the lower electrode 6 flush and flat. Over polishing is performed until it becomes.

　本実施の形態によれば、実施の形態１〜３と同様な効果に加えて、絶縁膜８の表面と下部電極６の表面が同じ高さで平坦になるまで研磨する時間を、ベタ膜の研磨速度で計算して見積もることが可能となる効果が得られる。この結果、配線パターン密度やメモリセルアレイ部のアレイ面積が研磨時間に与える影響を、極力低減することが可能となる。さらに、周辺回路部との研磨速度差がなくなるため、グローバル段差を低減することができる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, the polishing time until the surface of the insulating film 8 and the surface of the lower electrode 6 become flat at the same height is reduced. The effect that it becomes possible to calculate and estimate by the polishing rate is obtained. As a result, the influence of the wiring pattern density and the array area of the memory cell array on the polishing time can be reduced as much as possible. Further, since there is no difference in polishing rate between the peripheral circuit portion and the semiconductor device, a global step can be reduced.

　（実施の形態５）
　実施の形態５における強誘電体メモリの製造方法について、図５を参照しながら説明する。図５は強誘電体メモリの製造工程を示す断面図である。 (Embodiment 5)
A method for manufacturing a ferroelectric memory according to the fifth embodiment will be described with reference to FIG. FIG. 5 is a sectional view showing a manufacturing process of the ferroelectric memory.

　まず、図５（ａ）に示すように、半導体基板１０上に分離領域１を形成し、分離領域１の間に高濃度の不純物拡散層２を形成する。次に、分離領域１と不純物拡散層２の上に、ＳｉＯ₂からなる層間絶縁膜４を形成し、層間絶縁膜４中に不純物拡散層２と電気的に接続したコンタクトプラグ３（タングステン製）を形成する。さらに、層間絶縁膜４とコンタクトプラグ３の上に、第１の導電膜として、例えば、窒化チタンバリア層（厚さ：１００ｎｍ）と白金膜（厚さ：２００ｎｍ）の積層膜を形成する。次に、レジストパターンをマスクとするドライエッチングにより第１の導電膜をパターニングし、コンタクトプラグ３上に下部電極６（高さ：３００ｎｍ）を形成する。 First, as shown in FIG. 5A, an isolation region 1 is formed on a semiconductor substrate 10, and a high-concentration impurity diffusion layer 2 is formed between the isolation regions 1. Next, an interlayer insulating film 4 made of SiO ₂ is formed on the isolation region 1 and the impurity diffusion layer 2, and the contact plug 3 (made of tungsten) electrically connected to the impurity diffusion layer 2 in the interlayer insulating film 4. To form Further, a stacked film of, for example, a titanium nitride barrier layer (thickness: 100 nm) and a platinum film (thickness: 200 nm) is formed on the interlayer insulating film 4 and the contact plug 3 as a first conductive film. Next, the first conductive film is patterned by dry etching using the resist pattern as a mask, and a lower electrode 6 (height: 300 nm) is formed on the contact plug 3.

　次に、図５（ｂ）に示すように、下部電極６及び層間絶縁膜４を被覆して、例えばシリコン酸化膜（ＳｉＯ₂）からなる埋め込み用の絶縁膜８（高さ：４００ｎｍ）をウエハ全面に形成する。埋め込み用の絶縁膜８の膜厚は、下部電極６の厚みに、後述する研磨時に段差緩和するために必要な削りしろを加えて設定することが好ましい。 Next, as shown in FIG. 5B, the lower electrode 6 and the interlayer insulating film 4 are covered, and a buried insulating film 8 (height: 400 nm) made of, for example, a silicon oxide film (SiO ₂ ) is formed on the wafer. Formed over the entire surface. It is preferable that the film thickness of the buried insulating film 8 is set to a thickness of the lower electrode 6 by adding a shaving margin necessary for reducing a step during polishing described later.

　次に、図５（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。次に、図５（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部を、ドライエッチングにより下部電極６が露出するまで除去して、凹部１２を形成する。次に、図５（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、その表面を平滑にし、さらに絶縁膜８と下部電極６の表面を面一にする。 Next, as shown in FIG. 5C, a resist pattern 11 having an opening on the lower electrode 6 is formed using a resist mask. Next, as shown in FIG. 5D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching until the lower electrode 6 is exposed, so that a concave portion 12 is formed. Next, as shown in FIG. 5E, the insulating film 8 is polished by CMP to flatten its surface, to smooth the surface, and to make the surface of the insulating film 8 and the surface of the lower electrode 6 flush.

　本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２を形成する際に下部電極６の表面を露出させることにより、下部電極６上の研磨残りがより確実に解消される。また、段差のみ平坦化され、通常のＣＭＰでは電極が露出されない研磨時間を適宜設定すれば、スクラッチの発生をより確実に防止することができる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, by exposing the surface of lower electrode 6 when forming concave portion 12, the unpolished residue on lower electrode 6 is more reliable. Will be resolved. In addition, if the polishing time is set so that only the steps are flattened and the electrodes are not exposed by ordinary CMP, the occurrence of scratches can be more reliably prevented.

　（実施の形態６）
　実施の形態６における強誘電体メモリの製造方法について、図６を参照しながら説明する。図６は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図６（ａ）〜図６（ｃ）に示す工程は、図５（ａ）〜図５（ｃ）に示した工程と同様であり、同一の部分には同一の符号を付して具体的な説明を省略する。 (Embodiment 6)
A method for manufacturing a ferroelectric memory according to the sixth embodiment will be described with reference to FIG. FIG. 6 is a sectional view showing a manufacturing process of the ferroelectric memory. The steps shown in FIGS. 6A to 6C of this embodiment are the same as the steps shown in FIGS. 5A to 5C, and the same portions are denoted by the same reference numerals. The detailed description is omitted.

　図６（ｃ）に示す工程の次に、図６（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。この工程では、形成される凹部１２のテーパー角（凹部１２の側壁が凹部の底面の方向に対してなす角）が９０°未満になるようにドライエッチングを行う。これは、例えばアルゴンと酸素からなる混合ガスを用いてドライエッチングをする際に、異方性の高い物理的反応を担うアルゴンの流量を減らし、等方性の高い化学的反応を担う酸素の流量を大きく設定して、テーパー角を緩やかな方向へ制御することにより可能である。 6) After the step shown in FIG. 6C, as shown in FIG. 6D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form the concave portion 12. In this step, dry etching is performed so that the taper angle of the formed concave portion 12 (the angle formed by the side wall of the concave portion 12 with respect to the direction of the bottom surface of the concave portion) is less than 90 °. This is because, for example, when dry etching is performed using a mixed gas composed of argon and oxygen, the flow rate of argon, which is responsible for a highly anisotropic physical reaction, is reduced while the flow rate of oxygen, which is responsible for a highly isotropic chemical reaction, is reduced. Is set large, and the taper angle is controlled in a gentle direction.

　次に、図６（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 6E, the insulating film 8 is polished by CMP to make its surface flat, and over-polishing is performed until the surface of the insulating film 8 and the surface of the lower electrode 6 are flush with each other. Do.

　本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２にテーパー角を設けることで、レジストマスクのマスクズレに対するマージンを向上させて、下部電極６上に凹部１２をより正確に形成することを可能とする効果が得られる。 According to the present embodiment, in addition to the same effects as those of the first to third embodiments, by providing the concave portion 12 with a taper angle, the margin for mask deviation of the resist mask is improved, and the concave portion 12 is formed on the lower electrode 6. Can be obtained more accurately.

　（実施の形態７）
　実施の形態７における強誘電体メモリの製造方法について、図７を参照しながら説明する。図７は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図７（ａ）〜図７（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。 (Embodiment 7)
A method for manufacturing a ferroelectric memory according to the seventh embodiment will be described with reference to FIG. FIG. 7 is a sectional view showing a manufacturing process of the ferroelectric memory. The steps shown in FIGS. 7A and 7B of this embodiment are the same as the steps shown in FIGS. 5A and 5B, and the same parts are denoted by the same reference numerals. Therefore, a specific description is omitted.

　図７（ｂ）に示す工程の次に、図７（ｃ）に示すように、レジストマスクを用いて、下部電極６上に開口部を有するレジストパターン１１を形成する。本実施の形態では、開口部の面積を下部電極６の面積より大きく設定する。 7) Following the step shown in FIG. 7B, as shown in FIG. 7C, a resist pattern 11 having an opening on the lower electrode 6 is formed using a resist mask. In the present embodiment, the area of the opening is set to be larger than the area of the lower electrode 6.

　次に、図７（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２の面積は、下部電極６の面積より大きくなる。次に、図７（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦にし、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 7D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. Therefore, the area of the recess 12 is larger than the area of the lower electrode 6. Next, as shown in FIG. 7E, the insulating film 8 is polished by CMP to flatten its surface, and over-polishing is performed until the surface of the insulating film 8 and the surface of the lower electrode 6 are flush with each other. Do.

　本実施の形態によれば、実施の形態１〜３と同様の効果に加えて、凹部１２の開口部を大きくすることにより、絶縁膜８の研磨体積を低減させて、研磨時間をより短縮する効果が得られる。 According to this embodiment, in addition to the same effects as those of the first to third embodiments, by increasing the opening of the concave portion 12, the polishing volume of the insulating film 8 is reduced, and the polishing time is further reduced. The effect is obtained.

　（実施の形態８）
　実施の形態８における強誘電体メモリの製造方法について、図８を参照しながら説明する。図８は強誘電体メモリの製造工程を示す断面図である。本実施の形態の図８（ａ）〜図８（ｂ）に示す工程は、図５（ａ）〜図５（ｂ）に示した工程と同様であり、同一部分には同一符号を付して具体的な説明を省略する。 (Embodiment 8)
A method for manufacturing a ferroelectric memory according to the eighth embodiment will be described with reference to FIG. FIG. 8 is a sectional view showing a manufacturing process of the ferroelectric memory. The steps shown in FIGS. 8A and 8B of this embodiment are the same as the steps shown in FIGS. 5A and 5B, and the same parts are denoted by the same reference numerals. Therefore, a specific description is omitted.

　図８（ｂ）に示す工程に続き、図８（ｃ）に示すように、レジストマスクを用いて、開口部を有するレジストパターン１１を、強誘電体メモリのセルプレートの方向に沿って形成する。開口部は、その中に複数個の下部電極６上の領域が含まれるように形成する。 Following the step shown in FIG. 8B, as shown in FIG. 8C, using a resist mask, a resist pattern 11 having an opening is formed along the direction of the cell plate of the ferroelectric memory. . The opening is formed so as to include a region on the plurality of lower electrodes 6 therein.

　次に、図８（ｄ）に示すように、レジストパターン１１の開口部における絶縁膜８の一部をドライエッチングにより除去して、凹部１２を形成する。従って凹部１２内には、複数個の下部電極６上の領域が含まれる。この際、凹部１２は、下部電極６が集積されたメモリセルアレイ部等の、配線パターン密度が高く、研磨速度が遅い領域に形成する。それにより、次の研磨工程において段差緩和が促進される。次に、図８（ｅ）に示すように、ＣＭＰにより絶縁膜８を研磨してその表面を平坦化し、さらに、絶縁膜８と下部電極６の表面が面一で平坦になるまでオーバー研磨を行う。 Next, as shown in FIG. 8D, a part of the insulating film 8 in the opening of the resist pattern 11 is removed by dry etching to form a recess 12. Therefore, the recess 12 includes regions on the plurality of lower electrodes 6. At this time, the concave portion 12 is formed in a region having a high wiring pattern density and a low polishing rate, such as a memory cell array portion in which the lower electrode 6 is integrated. Thereby, the step reduction is promoted in the next polishing step. Next, as shown in FIG. 8E, the insulating film 8 is polished by CMP to flatten its surface, and over-polishing is performed until the surfaces of the insulating film 8 and the lower electrode 6 are flush with each other. Do.

　本実施の形態によれば、凹部１２の開口面積を大きくすることにより、下部電極６上の絶縁膜８の研磨量が低減し、研磨時間を短縮することができる。 According to the present embodiment, by increasing the opening area of the concave portion 12, the polishing amount of the insulating film 8 on the lower electrode 6 can be reduced, and the polishing time can be shortened.

　（実施の形態９）
　実施の形態９は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、メモリセルの集合体であるメモリセルアレイの面積によって影響を受けることの知見に基づく。 (Embodiment 9)
Embodiment 9 relates to a configuration of a ferroelectric memory, for example, in the ferroelectric memory described in Embodiment 1, characterized in that the area of the memory cell array is set within the range of 10,000 to 100,000 μm ^2. And This configuration is based on the finding that the polishing state in the CMP for exposing the lower electrode 6 is affected by the area of the memory cell array which is an aggregate of the memory cells.

　図９に、メモリセルアレイ面積（μｍ²）と、下部電極６上における絶縁膜の残膜の厚さ、又は下部電極６の周辺に発生するＣＭＰリセスとの関係を、ＣＭＰによる研磨時間（３０秒〜７５秒）別に示す。 FIG. 9 shows the relationship between the memory cell array area (μm ² ) and the thickness of the remaining insulating film on the lower electrode 6 or the CMP recess generated around the lower electrode 6 by the polishing time by CMP (30 seconds). -75 seconds).

　図９から判るように、研磨時間を３０秒から７５秒まで変化させたとき、面積が１０、０００μｍ²及び１００、０００μｍ²のメモリセルアレイでは、研磨時間が約４５秒で下部電極６（Ｐｔ）が露出する。研磨時間が４５秒を超えると、研磨時間に応じたリセスが発生するが、面積が異なるにも関わらず、同様のリセス発生量になってゆく。これに対して、メモリセルアレイ面積が１００、０００μｍ²を超え、特に１、０００、０００μｍ²の場合には、研磨時間が４５秒では残膜の厚さが４０ｎｍ程度で、下部電極６が露出せず、段差緩和が促進され難いことが判る。 As can be seen from Figure 9, when changing the polishing time from 30 seconds to 75 seconds, in the memory cell array area 10,000 ² and 100,000Myuemu ^2, the lower electrode polishing time of about 45 seconds 6 (Pt) Is exposed. If the polishing time exceeds 45 seconds, a recess is generated according to the polishing time, but the amount of the recess is similar although the area is different. In contrast, the memory cell array area exceeds 100,000Myuemu ^2, especially in the case of 1,000,000Myuemu ^2, in the polishing time of 45 seconds is 40nm approximately the thickness of the remaining film, thereby exposing the lower electrode 6 In other words, it is difficult to promote the step mitigation.

　以上の結果に基づけば、メモリセルアレイの面積を、１０、０００〜１００、０００μｍ²の範囲内に設定することが望ましい。それにより、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減する効果を容易に得ることが可能となる。 Based on the above results, it is desirable to set the area of the memory cell array within the range of 10,000 to 100,000 μm ² . As a result, it is possible to suppress the occurrence of polishing residue, peeling of the lower electrode, and generation of scratches, and to easily obtain the effect of reducing the global step.

　（実施の形態１０）
　実施の形態１０は強誘電体メモリの構成に関し、例えば実施の形態１に記載した強誘電体メモリにおいて、隣接するメモリセルアレイ部間の間隔Ｓを、１０〜１００μｍの範囲内に設定した構成を特徴とする。この構成は、下部電極６を露出させるＣＭＰにおける研磨状態が、隣接するメモリセルアレイ間に設けられる間隔Ｓによっても影響を受けることの知見に基づく。 (Embodiment 10)
The tenth embodiment relates to a configuration of a ferroelectric memory. For example, in the ferroelectric memory described in the first embodiment, the interval S between adjacent memory cell array units is set in a range of 10 to 100 μm. And This configuration is based on the finding that the polishing state in the CMP for exposing the lower electrode 6 is also affected by the spacing S provided between adjacent memory cell arrays.

　図１０に、研磨時間と下部電極６上の絶縁膜の残膜の厚さとの関係を、間隔Ｓ毎に示す。図１０から判るように、間隔Ｓ＝３．０μｍの場合、ほぼベタ膜の研磨速度で研磨され、段差緩和が殆ど促進されていない。これに対して、間隔Ｓ＝１０μｍの場合は、十分に広い間隔Ｓ＝１００μｍの場合とほぼ同等の段差緩和特性が得られることが判る。 FIG. 10 shows the relationship between the polishing time and the thickness of the remaining insulating film on the lower electrode 6 for each interval S. As can be seen from FIG. 10, when the interval S is 3.0 μm, the polishing is performed at substantially the same polishing rate as that of the solid film, and the step reduction is hardly promoted. On the other hand, when the interval S = 10 μm, it can be seen that a step difference reduction characteristic substantially equal to that when the interval S = 100 μm is sufficiently wide can be obtained.

　以上の結果に基づけば、隣接するメモリセルアレイ間の間隔Ｓを１０μｍ以上に設定することが望ましい。実用的には、１０〜１００μｍの範囲内に設定すれば、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制し、グローバル段差を低減することが可能である。 Based on the above results, it is desirable to set the interval S between adjacent memory cell arrays to 10 μm or more. Practically, when the thickness is set within the range of 10 to 100 μm, it is possible to suppress the occurrence of the unpolished portion, the separation of the lower electrode, and the generation of the scratch, and to reduce the global step.

　チップ面積を増大させないために、間隔Ｓの領域には、メモリセルをレイアウトする際に、例えば、センスアンプ部等の周辺回路部を適宜組み込むことができる。 (4) In order to prevent the chip area from increasing, a peripheral circuit unit such as a sense amplifier unit can be appropriately incorporated in the region of the interval S when laying out the memory cells.

　本発明の半導体装置の製造方法によれば、容量素子の形成に際して、ウエハ全面での研磨速度の均一性が改善され、研磨残り、下部電極の剥離、及びスクラッチの発生を抑制でき、また、グローバル段差を低減することができて、生産歩留まりが良好となる。 According to the method of manufacturing a semiconductor device of the present invention, when forming a capacitive element, the uniformity of the polishing rate over the entire surface of a wafer can be improved, unpolished portions, peeling of a lower electrode, and generation of scratches can be suppressed. The step can be reduced, and the production yield is improved.

実施の形態１における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 1. 図１−１に続く工程を示す断面図Sectional drawing which shows the process of following FIG. 1-1. 実施の形態２における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 2. 実施の形態３における強誘電体メモリの製造方法を示す断面図Sectional drawing which shows the manufacturing method of the ferroelectric memory in Embodiment 3. 実施の形態４における強誘電体メモリの製造方法を示す断面図Sectional view showing the method for manufacturing the ferroelectric memory in Embodiment 4. 実施の形態５における強誘電体メモリの製造方法を示す断面図Sectional view showing the method for manufacturing a ferroelectric memory in Embodiment 5. 実施の形態６における強誘電体メモリの製造方法を示す断面図Sectional view showing the method of manufacturing the ferroelectric memory in Embodiment 6. 実施の形態７における強誘電体メモリの製造方法を示す断面図Sectional view showing the method for manufacturing a ferroelectric memory in Embodiment 7. 実施の形態８における強誘電体メモリの製造方法を示す断面図Sectional view showing the method of manufacturing the ferroelectric memory in the eighth embodiment. アレイ面積と、下部電極上の絶縁膜の残膜の膜厚又は下部電極の周辺に発生するリセスとの関係を示すグラフGraph showing the relationship between the array area and the thickness of the remaining insulating film on the lower electrode or the recess generated around the lower electrode 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフGraph showing the relationship between the polishing time and the thickness of the remaining insulating film on the lower electrode 従来の強誘電体メモリの製造工程におけるメモリセルアレイ部を示す断面図Sectional view showing a memory cell array portion in a conventional ferroelectric memory manufacturing process. 従来の強誘電体メモリの製造工程における金属配線部を示す断面図Sectional view showing a metal wiring portion in a manufacturing process of a conventional ferroelectric memory. アレイ面積の異なるメモリセルアレイ部をＣＭＰにより研磨した状態を示す模式図Schematic diagram showing a state in which memory cell array portions having different array areas are polished by CMP. 研磨時間と下部電極上の絶縁膜の残膜の膜厚との関係を示すグラフGraph showing the relationship between the polishing time and the thickness of the remaining insulating film on the lower electrode

符号の説明Explanation of reference numerals

　１　分離領域
　２　不純物拡散層
　３　コンタクトプラグ
　４　層間絶縁膜
　５　第１の導電膜
　６　下部電極
　７　金属配線
　８　埋め込み用絶縁膜
　９、９ａ　容量絶縁膜
１０　半導体基板
１１、１１ａ　レジストパターン
１２　凹部
２０　第２の導電膜
２１　上部電極 REFERENCE SIGNS LIST 1 isolation region 2 impurity diffusion layer 3 contact plug 4 interlayer insulating film 5 first conductive film 6 lower electrode 7 metal wiring 8 buried insulating film 9, 9a capacitance insulating film 10 semiconductor substrate 11, 11a resist pattern 12 concave portion 20 second Conductive film 21 upper electrode

Claims

基板上に形成された第１の絶縁層および前記第１の絶縁層中に形成された複数のコンタクトプラグの上に導電層を形成する工程と、
　前記導電層をパターニングして複数の容量素子下部電極を形成する工程と、
　前記第１の絶縁層及び前記容量素子下部電極上に第２の絶縁層を形成する工程と、
　前記容量素子下部電極の上部領域における前記第２の絶縁層に凹部を形成する工程と、
　前記第２の絶縁層を研磨して平坦化する工程と、
　前記容量素子下部電極を露出させる工程と、
　前記容量素子下部電極の上部に容量絶縁膜および容量素子上部電極を形成する工程とを含む半導体装置の製造方法。 Forming a conductive layer on a first insulating layer formed on a substrate and a plurality of contact plugs formed in the first insulating layer;
Patterning the conductive layer to form a plurality of capacitive element lower electrodes,
Forming a second insulating layer on the first insulating layer and the capacitive element lower electrode;
Forming a concave portion in the second insulating layer in an upper region of the capacitive element lower electrode;
Polishing and planarizing the second insulating layer;
Exposing the capacitive element lower electrode;
Forming a capacitive insulating film and a capacitive element upper electrode on the capacitive element lower electrode.

前記容量素子下部電極を露出させる工程を、エッチバック法により行う請求項１に記載の半導体装置の製造方法。 2. The method according to claim 1, wherein the step of exposing the capacitor lower electrode is performed by an etch-back method.

前記第２の絶縁層を研磨して平坦化する工程を、ＣＭＰ（Chemical Mechanical Polising）により行う請求項２に記載の半導体装置の製造方法。 3. The method according to claim 2, wherein the step of polishing and flattening the second insulating layer is performed by CMP (Chemical Mechanical Polising).

前記第２の絶縁層を研磨して平坦化する工程と前記容量素子下部電極を露出させる工程とを、単一の平坦化および露出工程により行う請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of polishing and planarizing the second insulating layer and the step of exposing the capacitive element lower electrode are performed by a single planarizing and exposing step.

前記平坦化および露出工程を、ＣＭＰにより行う請求項４に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, wherein the planarizing and exposing steps are performed by CMP.

前記容量素子下部電極を形成する工程において、導電層をパターニングして、前記容量素子下部電極と共に金属配線を形成する請求項１に記載の半導体装置の製造方法。 2. The method according to claim 1, wherein, in the step of forming the capacitive element lower electrode, a conductive layer is patterned to form a metal wiring together with the capacitive element lower electrode. 3.

前記第２の絶縁層の凹部を、前記容量素子下部電極が配置された領域にのみ形成する請求項６に記載の半導体装置の製造方法。 7. The method according to claim 6, wherein the concave portion of the second insulating layer is formed only in a region where the capacitor lower electrode is arranged.

前記導電層の表面が、Ｐｔ、Ｉｒ、Ｒｕ、それら金属の合金膜、又はそれら金属の酸化物である請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the surface of the conductive layer is Pt, Ir, Ru, an alloy film of these metals, or an oxide of these metals.

前記第２の絶縁層に凹部を形成する工程を、ドライエッチングにより行う請求項１に記載の半導体装置の製造方法。 2. The method according to claim 1, wherein the step of forming the concave portion in the second insulating layer is performed by dry etching.

前記第２の絶縁層に形成する凹部の深さを、前記容量素子下部電極の膜厚と実質的に同等とする請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein a depth of the concave portion formed in the second insulating layer is substantially equal to a thickness of the lower electrode of the capacitive element.

前記第２の絶縁層に凹部を形成する際に、前記容量素子下部電極の少なくとも一部を露出させる請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein at least a part of the lower electrode of the capacitive element is exposed when forming the concave portion in the second insulating layer.

前記第２の絶縁層に形成する凹部の底部の角に、９０°未満のテーパー角が形成されるように前記ドライエッチングを行う請求項９に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 9, wherein the dry etching is performed such that a taper angle of less than 90 ° is formed at a bottom corner of the concave portion formed in the second insulating layer.

前記第２の絶縁層として、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた常圧ＣＶＤ法によりＳｉＯ₂膜を成膜する請求項１に記載の半導体装置の製造方法。 2. The method according to claim 1, wherein an SiO ₂ film is formed as the second insulating layer by a normal pressure CVD method using ozone and TEOS (Tetra Ethyl Ortho Silicate). 3.

前記第２の絶縁層の凹部の領域を、その下層の前記容量素子下部電極より大きくする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein a region of the concave portion of the second insulating layer is made larger than the lower electrode of the capacitive element therebelow.

前記第２の絶縁層の凹部を、複数の前記容量素子下部電極の上部領域に跨る大きさに形成する請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the concave portion of the second insulating layer is formed to have a size that extends over upper regions of the plurality of capacitive element lower electrodes. 3.

基板上に形成された第１の絶縁層と、前記第１の絶縁層中に形成されたコンタクトプラグと、前記第１の絶縁層上に前記コンタクトプラグと接続させて形成された容量素子下部電極と、前記容量素子下部電極の周囲を埋め込んで形成された第２の絶縁層と、前記容量素子下部電極を被覆して形成された容量絶縁膜と、前記容量素子下部電極が容量規定口になるように前記容量絶縁膜を介在させて前記容量素子下部電極上に形成された容量素子上部電極とを備え、前記容量素子下部電極、前記容量絶縁膜および前記容量素子上部電極により形成される複数個の容量素子を含む容量素子群が配置された半導体装置において、
　前記容量素子下部電極と前記第２の絶縁層の表面は研磨されて平坦化され、前記容量素子群の面積が１０、０００〜１００、０００μｍ²であることを特徴とする半導体装置。 A first insulating layer formed on the substrate, a contact plug formed in the first insulating layer, and a capacitor lower electrode formed on the first insulating layer to be connected to the contact plug A second insulating layer formed by burying the periphery of the capacitive element lower electrode; a capacitive insulating film formed by covering the capacitive element lower electrode; and the capacitive element lower electrode serving as a capacitance defining port. A capacitive element upper electrode formed on the capacitive element lower electrode with the capacitive insulating film interposed therebetween, and a plurality of capacitive elements formed by the capacitive element lower electrode, the capacitive insulating film, and the capacitive element upper electrode In a semiconductor device in which a capacitive element group including a capacitive element of
A semiconductor device, wherein the surfaces of the capacitor lower electrode and the second insulating layer are polished and flattened, and the area of the capacitor group is 10,000 to 100,000 μm ² .

前記容量素子群が複数組配置され、隣接する前記容量素子群間の間隔が１０〜１００μｍである請求項１６に記載の半導体装置。 17. The semiconductor device according to claim 16, wherein a plurality of sets of the capacitive element groups are arranged, and an interval between the adjacent capacitive element groups is 10 to 100 [mu] m.