JP3955298B2 - 抵抗分圧回路、およびこの抵抗分圧回路を使用した液晶駆動装置ならびに液晶表示装置 - Google Patents

Description

本発明は液晶素子などの表示素子を駆動するために階調電圧を生成する階調電位生成回路に含まれる抵抗分圧回路に関するものである。

階調電位生成回路とは、液晶素子などの表示素子を駆動させるための階調電位を生成する回路である。例えば、液晶表示装置における液晶素子を駆動する例では、まず基準となる２個以上の電位が階調電位生成回路に入力される。階調電位生成回路は、各基準電位間の電位を細かく分圧することにより、液晶素子の駆動に必要な階調電位（あるいはγ補正用階調電位）を生成している。液晶画面を多色化しようとするほど、より多くの階調電位が必要となり、精度良く階調電位を生成する必要が生じてくる。

従来の階調電位生成回路に含まれる抵抗分圧回路を図８に示す。図８中のＶ１、Ｖ２は階調電位を生成するための基準となる入力電位であり、渦巻状にレイアウトされた１本の抵抗１に、複数個（図では８個）の基準電位取り出し用コンタクト２を設け、コンタクト２毎に入力電位Ｖ１とＶ２間の電位を抵抗分圧することで階調電位Ｖ_１１，Ｖ_１２，Ｖ_１３，Ｖ_１４，Ｖ_１５，Ｖ_１６，Ｖ_１７，Ｖ_１８を生成し、コンタクト２に接続された配線３からこれら階調電位を取り出している。通常、抵抗１をレイアウトする際は、１本の直線の抵抗でレイアウトするが、レイアウト面積に制限がある場合に、図８に示すように１本の抵抗１を渦巻状にレイアウトしている。

また多階調の階調電圧を生成する階調電位生成回路が、たとえば特許文献１に開示されている。この階調電位生成回路は、複数個の基準抵抗を直列に接続した抵抗群を設けた抵抗分圧回路を有している。この抵抗分圧回路は、各抵抗群の基準抵抗の接続点を選択し、選択した基準点を接続することにより分圧抵抗の抵抗値を細かく設定可能に構成されている。そして、抵抗群の両端に基準電圧を印加して、接続した基準点に必要な階調電圧を得ている。またこの階調電位生成回路は、各階調電圧配線層上に、層間絶縁膜を介して抵抗配線層を設け、階調電圧配線層と抵抗配線層とをスルーホールで接続して各抵抗分圧回路の分圧回路を構成している。
特開平１１−９５７２６号公報（図１０，図１１）

近年の液晶パネルをはじめとする表示パネルの多色化・高精細化により、階調電位生成回路が出力する階調電位数は多くなり、そのため隣り合う階調の電位差は小さくなってきている。このことは、階調電位生成回路を抵抗で形成した場合、精度の良い抵抗値の小さな抵抗が必要になってくると言うことを意味している。

従来の階調電位生成回路では、抵抗分圧された階調電位を取り出す場合は、抵抗１にコンタクト２を設けて配線３を接続し、あるいは階調電位配線層と抵抗配線層とをスルーホールで接続して、電位を取り出している。このコンタクト（あるいはスルーホール）の抵抗は低い方がいいため、通常、コンタクトは抵抗値の低い物質で作られる。この抵抗値の低い物質の一つにシリサイドと呼ばれるシリコンの金属化合物がある。半導体の製造上の制約から、コンタクトをシリサイド化しようとした場合、その下にある抵抗もシリサイド化される。一方で、抵抗１自身は、より小さい面積で効率よく抵抗成分を形成するため、シリサイドではない物質（以下では、非シリサイドと称する事とする）で構成されることが多い。従って、抵抗１がシリサイドではない物質で構成されている場合は、抵抗１にシリサイドと非シリサイドという２つの物質が存在することになる。ここで、半導体の製造においてシリサイドの物質と非シリサイドの物質の界面にはインターフェイス抵抗と呼ばれる抵抗成分が生じ、抵抗の幅に依存しない一定の値を持つことが知られている。抵抗分圧回路で細かい階調電位を生成しようとした場合、抵抗値の小さな抵抗成分を精度良く生成することが必要となるが、コンタクト近傍の抵抗と通常の抵抗の界面に大きなインターフェイス抵抗成分がある場合は、インターフェイス抵抗以下の小さな抵抗値を作り出すことは困難であった。

そこで、本発明は、コンタクト部分と抵抗がシリサイドと非シリサイドのように別の物質で構成され、その境界でインターフェイス抵抗が生じる場合でも、小さな抵抗値の抵抗を精度良く形成でき、細かい階調電位を生成できる抵抗分圧回路、およびこの抵抗分圧回路を使用した液晶駆動装置ならびに液晶表示装置を提供することを目的としたものである。

上記課題を解決するために、本発明の好ましい実施形態によれば、液晶素子を駆動するために階調電位を生成する階調電位生成回路の抵抗分圧回路であって、抵抗値が等しく、コンタクトを等しい位置に有する複数本の抵抗を設け、前記複数本の抵抗の等しい位置のコンタクトをそれぞれ接続してこれら抵抗を並列に接続し、前記並列に接続された抵抗の両端に基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成することを特徴とするものである。

上記構成によれば、複数本の抵抗を等しい位置のコンタクトで並列に接続することによって、抵抗値の小さな抵抗を生成され、インターフェイス抵抗が大きな抵抗の場合でも、小さな抵抗値の抵抗を精度良く形成することが可能となり、細かい階調電位を生成することが可能となる。

また本発明の好ましい実施形態によれば、液晶素子を駆動するために階調電位を生成する階調電位生成回路の抵抗分圧回路であって、抵抗値が等しい２Ｎ（Ｎは２以上の正の整数）本の抵抗を順に設け、これら各抵抗のうち、奇数の順番の抵抗にそれぞれ等しい位置にコンタクトを設け、偶数の順番の抵抗にそれぞれ等しい位置にコンタクトを設け、前記奇数の順番の抵抗の等しい位置のコンタクトをそれぞれ接続し、前記偶数の順番の抵抗の等しい位置のコンタクトをそれぞれ接続し、各抵抗のうち１番目と２番目の端部と、各抵抗のうち（２Ｎ−１）番目と２Ｎ番目の端部に基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成することを特徴とするものである。

上記構成によれば、奇数の順番の抵抗を接続し偶数の順番の抵抗を接続して、抵抗を１つおきに並列に接続することにより、面内ばらつきの影響を軽減したより精度のよい小さな抵抗値の抵抗が生成され、細かい階調電位が生成される。

また本発明の好ましい実施形態によれば、液晶素子を駆動するために階調電位を生成する階調電位生成回路の抵抗分圧回路であって、複数のコンタクトを有する第１の抵抗を設け、前記第１の抵抗のコンタクト間に対向して小さな抵抗を必要とする箇所に、両端にコンタクトを有する複数の第２の抵抗を設け、前記第１の抵抗のコンタクトと対向する前記第２の抵抗のコンタクトを接続し、前記第１の抵抗の両端部に基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成することを特徴とするものである。

上記構成によれば、小さな抵抗を生成したい箇所だけ第２の抵抗が複数本並列に接続され小さな抵抗値の抵抗が生成されるともに、小さな抵抗値の抵抗が少ないレイアウト面積で生成される。

また本発明の好ましい実施形態によれば、液晶素子を駆動するために階調電位を生成する階調電位生成回路の抵抗分圧回路であって、抵抗値が等しく、コンタクトを等しい位置に有する複数本の抵抗を設け、前記各抵抗の等しい位置のコンタクトをそれぞれ複数の第１のスイッチを介して接続してこれら抵抗を並列に接続し、前記各抵抗の両端にそれぞれ複数の第２のスイッチを設け、前記各抵抗の両端にそれぞれ前記複数の第２のスイッチを介して基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成することを特徴とするものである。

上記構成によれば、複数本の抵抗が並列に接続されることによって小さな抵抗値の抵抗が生成されるともに、階調電位のコンタクト間および入力基準電位と抵抗との間にスイッチを設けることにより任意に抵抗を切り離すことが可能となる。

また本発明の好ましい実施形態によれば、前記スイッチを、Ｎチャネル型ＭＯＳトランジスタ、あるいはＰチャネル型ＭＯＳトランジスタ、あるいはＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタで構成することを特徴とするものである。

また本発明の好ましい実施形態によれば、表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、高電位側基準電位を供給する第１のノードと低電位側基準電位を供給する第２のノードの間に設けられた第１の抵抗と、第２の抵抗と、前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトを介して、前記第１の抵抗と前記第２の抵抗の等電位のノードを接続し、前記等電位のノードから出力される電位を階調電位として出力する第１の階調電位出力配線とを備えたことを特徴とするものである。

上記構成によれば、第１のノードと第２のノードとの間に設けられた第１の抵抗上の第１のコンタクトの電位と等電位の第２の抵抗上の第１のコンタクトが接続され、第１の階調電位出力配線により階調電位として出力され、よって小さな抵抗値で分圧される高精度の階調電位が得られる。

また本発明の好ましい実施形態によれば、前記第２の抵抗は、前記第１のノードと前記第２のノードの間に設けられていることを特徴とするものである。
上記構成によれば、第２の抵抗は、第１の抵抗と並列に、第１のノードと第２のノードとの間に接続される。

また本発明の好ましい実施形態によれば、前記第１の抵抗と前記第２の抵抗は、第１の方向に沿ってほぼ等しい長さ、前記第１の方向と直角となる第２の方向に沿ってほぼ等しい幅を有し、前記第２の方向に並列に構成されていることを特徴とするものである。

上記構成によれば、第１の抵抗の抵抗値と前記第２の抵抗の抵抗値はほぼ等しくなり、並列に接続される。
また本発明の好ましい実施形態によれば、前記第１の階調電位出力配線は、前記第１の方向にほぼ等しい位置にある前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトを接続し、前記第２の方向に前記階調電位を出力していることを特徴とするものである。

上記構成によれば、ほぼ等しい抵抗値の第１および第２の抵抗のコンタクトが接続され、このコンタクトより階調電位が出力される。
また本発明の好ましい実施形態によれば、前記第２の抵抗は、前記第１の抵抗の一部と平行に並列して形成されており、前記第１の抵抗上の第２のコンタクトと前記第２の抵抗上の第２のコンタクトを介して、前記第１の抵抗と前記第２の抵抗の等電位のノードを接続し、前記等電位のノードから出力される電位を階調電位として出力する第２の階調電位出力配線をさらに備えたことを特徴とするものである。

上記構成によれば、第１の抵抗上の第２のコンタクトの電位と等電位の第２の抵抗上の第２のコンタクトが接続され、第１の階調電位出力配線に加えて第２の階調電位出力配線より階調電位が出力される。

また本発明の好ましい実施形態によれば、前記第１のノードと前記第２のノードの間に設けられ、前記第１の抵抗と前記第２の抵抗と第１の方向に沿ってほぼ等しい長さ、前記第１の方向と直角となる第２の方向に沿ってほぼ等しい幅を有し、前記第２の方向に前記第１の抵抗と前記第２の抵抗と並列に構成される第３の抵抗をさらに備え、前記第１の階調電位出力配線は、前記第１の方向にほぼ等しい位置にある前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトと前記第３の抵抗上の第１のコンタクトを接続することを特徴とするものである。

上記構成によれば、第１の抵抗の抵抗値と前記第２の抵抗の抵抗値はほぼ等しい抵抗値の第３の抵抗が、第１の抵抗および第２の抵抗と並列に、第１のノードと第２のノード間に接続される。

また本発明の好ましい実施形態によれば、前記第１の階調電位出力配線上の前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクト間に設けられた第１のスイッチと、前記第１の階調電位出力配線上の前記第２の抵抗上の第１のコンタクトと前記第３の抵抗上の第１のコンタクト間に設けられた第２のスイッチとをさらに備え、前記第１のスイッチおよび前記第２のスイッチのオン・オフが制御されることを特徴とするものである。

上記構成によれば、３本の抵抗の第１コンタクト間が、第１のスイッチおよび第２のスイッチにより切り分けられ、異なる抵抗値で分圧される電位の階調電位が得られる。
また本発明の好ましい実施形態によれば、前記第１のノードまたは前記第２のノードと前記第１〜第３の抵抗との接続点の間に設けられた第３〜第５のスイッチをさらに備え、前記階調電位を出力する必要が無い場合は、前記第３〜第５のスイッチはオフするように制御されることを特徴とするものである。

上記構成によれば、階調電位を出力する必要が無い場合、第３〜第５のスイッチがオフとされ、消費電力が抑制される。
また本発明の好ましい実施形態によれば、前記第１〜第５のスイッチを、Ｎチャネル型ＭＯＳトランジスタ、あるいはＰチャネル型ＭＯＳトランジスタ、あるいはＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを両方含むよう構成することを特徴とするものである。

また本発明の好ましい実施形態によれば、前記抵抗を、Ｎ＋ポリシリコン抵抗、あるいはＰ＋ポリシリコン抵抗、あるいはＮ＋拡散抵抗、あるいはＰ＋拡散抵抗で構成することを特徴とするものである。

また本発明の好ましい実施形態によれば、液晶駆動装置であって、上述した抵抗分圧回路と、この抵抗分圧回路から出力される階調電位および入力されるデジタル値に応じてアナログ電位を出力するＤＡ変換回路を備えたことを特徴とするものである。

上記構成によれば、ＤＡ変換回路は、抵抗分圧回路から出力される階調電位を、入力されるデジタル値に応じたアナログ電位として出力する。
また本発明の好ましい実施形態によれば、液晶表示装置であって、基板上に形成された複数の液晶素子と、前記基板上に形成され、複数のＴＦＴを介して前記複数の液晶素子が共通に接続される駆動線と、前記駆動線に接続され、アナログ電位を出力することで前記駆動線を駆動する上記液晶駆動装置とを備えたことを特徴とするものである。

上記構成によれば、液晶素子の駆動線に液晶駆動装置より高精度の階調電位（アナログ電位）が印加され、階調表示の美しさが向上する。

本発明の抵抗分圧回路によれば、複数本の抵抗を並列に接続することによって、インターフェイス抵抗が大きな抵抗の場合でも、小さな抵抗値の抵抗を精度良く作ることが可能となり、より細かい階調電位を生成することができる。

また、従来の渦巻き型のレイアウトに較べるとコンタクトからの階調電位の引出し配線が単純化されるのでレイアウトしやすくなる、という効果を有している。

以下、本発明の実施の形態を、図面を参照しながら説明する。尚、以降の全ての実施の形態の説明においては、本発明の抵抗分圧回路が、液晶表示装置および液晶駆動装置に適用された場合を例として説明する。
［実施の形態１］
図１に本発明の実施の形態１における液晶ドライバ用抵抗分圧回路（液晶素子を駆動するために階調電位を生成する階調電位生成回路に含まれる抵抗分圧回路）の構成図を示す。

図１に示すように、抵抗値がほぼ等しく、階調電位を取り出すための複数（図では７個）のコンタクト１２を図の水平方向に等しい位置に有する複数本（図では３本）の抵抗１１を設けている。すなわち、３本の抵抗１１のコンタクト１２間の抵抗値の関係は、抵抗１１のうち第１の抵抗のコンタクト間抵抗値をＲ１１，Ｒ１２，Ｒ１３・・・Ｒ１６、第２の抵抗のコンタクト間抵抗値をＲ２１，Ｒ２２，Ｒ２３・・・Ｒ２６、第３の抵抗のコンタクト間抵抗値をＲ３１，Ｒ３２，Ｒ３３・・・Ｒ３６とすると、Ｒ１１：Ｒ１２：Ｒ１３：・・・：Ｒ１６ ＝ Ｒ２１：Ｒ２２：Ｒ２３：・・・：Ｒ２６ ＝ Ｒ３１：Ｒ３２：Ｒ３３：・・・：Ｒ３６となるようにしている。

好ましい実施の形態として、複数の抵抗１１の抵抗値はほぼ等しいものである。ここで、ほぼ等しいという用語は、半導体の製造における製造条件のばらつきが無視できる程度であれば、複数の抵抗１１の抵抗値は、全て等しいとみなせるということを意味している。例えば、好ましい実施の形態としては、半導体の製造において抵抗１１は、ほぼ等しい長さ、ほぼ等しい幅を有するポリシリコンなどの配線層として形成され、抵抗１１の抵抗値はほぼ等しいものとなる。本明細書において、ほぼ等しいという用語は、全てこの用法に従って使用するものとする。

そして各抵抗１１の等しい位置のコンタクト１２をそれぞれ階調電位出力配線１３により接続してこれら抵抗１１を並列に接続し、並列に接続された抵抗１１の両端のコンタクト２１の基準電位供給配線１４に基準電位Ｖ１，Ｖ２を入力し、３本の抵抗１１の分圧により中間の５つの各コンタクト１２の接続点（配線１３）に階調電位Ｖ_５１，Ｖ_５２，Ｖ_５３，Ｖ_５４，Ｖ_５５を生成している。

具体的には、図１に示す抵抗分圧回路は、例えばＮ＋ポリシリコン抵抗で形成される抵抗１１を設け、その上に、層間絶縁膜（図示せず）を介して、抵抗１１と直交する、アルミニウム等で形成される階調電位出力配線１３を設け、抵抗１１と階調電位出力配線１３を抵抗値の低い物質（たとえば、シリサイドと呼ばれるシリコンの金属化合物）からなるコンタクト１２で接続して構成されている。

さて、図２のように２本の並列抵抗の場合で考えると、２本の抵抗の合成抵抗をＲＡとし、それぞれの抵抗値をＲ１及びＲ２とすると１／ＲＡ＝１／Ｒ１＋１／Ｒ２の関係が成り立つ。ここでＲ１＝Ｒ２＝Ｒとすると１／ＲＡ＝２／Ｒすなわち、ＲＡ＝Ｒ／２となり元の抵抗値を抵抗の本数で割った値になる。ここで、並列に接続する抵抗の本数をＮ（Ｎは２以上の正の整数）とすると、抵抗値Ｒの抵抗をＮ本接続させた時の合成抵抗値ＲＮはＲＮ＝Ｒ／Ｎとなる。また、Ｒ１≠Ｒ２の場合でも、Ｒ１、Ｒ２と合成抵抗ＲＡの関係は、Ｒ１＞ＲＡ、かつＲ２＞ＲＡを満たす。従って、並列に接続させる抵抗が多いほど合成抵抗は小さくなることが分かる。

上記実施の形態１の構成によれば、抵抗値がほぼ等しく、階調電位を取り出すためのコンタクト１２が等しい位置に打たれている抵抗１１を３本設け、等しい位置のコンタクト１２を階調電位出力配線１３で接続し、抵抗１１を並列に接続していることにより、コンタクト１２間の抵抗１１が並列に接続され、コンタクト１２間の抵抗値を小さくすることができる。よってコンタクト１２近傍の抵抗１１とそれ以外の領域の抵抗１１との界面に大きな抵抗成分（インターフェイス抵抗）がある場合でも、小さな抵抗値の抵抗を精度良く作ることができ、細かい階調電位Ｖ_５１，Ｖ_５２，Ｖ_５３，Ｖ_５４，Ｖ_５５を生成することができる。またコンタクト１２が１列に並ぶため、コンタクト１２から階調電位を取り出す配線を単純に形成でき、従来の渦巻き型のレイアウトと比較してレイアウトしやすくなるという効果も期待できる。

尚、実施の形態１においては、抵抗１１を３本設けた例を説明したが、先に述べた合成抵抗による効果からわかるように、抵抗１１は２本以上設けた構成であれば良い。また、コンタクト１２を抵抗１１上に７個設けた例を説明したが、シリサイド（コンタクト１２の下の部分の抵抗１１）物質と非シリサイド物質（コンタクト１２の下の部分以外の抵抗１１）の境界が存在する場合でも、非シリサイド物質で構成される部分の抵抗１１を合成抵抗で構成することで本発明の効果は得られる。すなわち、コンタクト１２は基準電位供給配線１４とのコンタクトを除けば、抵抗１１上に少なくとも１個存在していれば良く、階調電位出力配線１３は少なくとも１本設ける構成で本発明の効果は得られる。
［実施の形態２］
図３に本発明の実施の形態２における液晶ドライバ用抵抗分圧回路の構成図を示す。

図３に示すように、抵抗値がほぼ等しい２Ｎ（Ｎは２以上の正の整数）本（図では４本）の抵抗２１を、その長軸方向を揃えて順に平行に配置し、これら各抵抗２１の両端部にそれぞれコンタクト２２を設け、さらに順に配置した各抵抗２１のうち、図面の上から１番目と２番目の抵抗２１にそれぞれコンタクト２３を図面の水平方向に等しい位置に設け、図面の上から３番目と４番目の抵抗２１にそれぞれコンタクト２４をコンタクト２３とは異なる位置で図面の水平方向に等しい位置に設けている。尚、図３に示した実施の形態においては、コンタクト２４の水平方向の位置がコンタクト２３の水平方向の位置と異なっている形態を示しているが、コンタクト２４の水平方向の位置とコンタクト２３の水平方向の位置が同じであっても一向に構わない。

そして、図面の上から１番目と２番目の抵抗２１上のコンタクト２３をそれぞれ階調電位出力配線２５により接続し、図面の上から３番目と４番目の抵抗２１上のコンタクト２４をそれぞれ階調電位出力配線２６により接続し、奇数の順番（図面の上から１番目と３番目）の抵抗２１の端部のコンタクト２２をそれぞれ接続用配線２７により順に接続し、偶数の順番（図面の上から２番目と４番目）の抵抗２１の端部のコンタクト２２をそれぞれ接続用配線２８により順に接続している。

そして１番目と２番目の抵抗２１の始端部のコンタクト２２を接続し、（２Ｎ−１）と２Ｎの順番（図では３番目と４番目）の抵抗２１の終端部のコンタクト２２を接続して、これら接続した各端部に基準電位供給用配線（図示せず）を介して基準電位Ｖ１，Ｖ２を入力し、抵抗２１の分圧により各コンタクト２３の接続点（階調電位出力配線２５）と各コンタクト２４の接続点（階調電位出力配線２６）に階調電位Ｖ_６１，Ｖ_６２，Ｖ_６３，Ｖ_６４，Ｖ_６５，Ｖ_６６を生成している。

具体的には、図３に示す抵抗分圧回路は、例えばＮ＋ポリシリコン抵抗で形成される抵抗２１を設け、その上に、層間絶縁膜（図示せず）を介して、抵抗２１と直交する、アルミニウム等で形成される階調電位出力配線２５，２６および接続用配線２７，２８を設け、前記抵抗配線層と階調電圧配線層を抵抗値の低い物質（たとえば、シリサイドと呼ばれるシリコンの金属化合物）からなるコンタクト２２，２３，２４で接続して構成されている。

このように実施の形態２によれば、複数の抵抗２１を並列に接続することで抵抗値を小さくするという原理は実施の形態１の構成と同じであるが、奇数の順番の抵抗２１を接続し、偶数の順番の抵抗２１を接続し、すなわち２Ｎ本の抵抗２１を１本おきに接続することによって、抵抗製造プロセスにおける抵抗の面内ばらつきの影響を緩和できる。

すなわち、通常、半導体の製造において抵抗を作る時は、抵抗値を制御するため抵抗となる物質に不純物を拡散させて製造する。この時の抵抗を形成する配線層の不純物の拡散濃度は一様ではなくあるばらつきを持っている。そのため、図１のレイアウトのように抵抗を単純に並べただけでは、１番目の抵抗２１と最後（２Ｎ番目）の抵抗２１で抵抗値のばらつきが大きくなる恐れがある。その点、図３のように１番目の抵抗と３番目の抵抗を接続し、２番目の抵抗と４番目の抵抗を接続するというように入れ子状に抵抗２１を接続すると、抵抗の面内ばらつきの影響を緩和することができる。したがって、図３のレイアウト構成により、インターフェイス抵抗が大きな抵抗の場合でも、抵抗２１の面内ばらつきの影響を軽減したより精度のよい小さな抵抗値の抵抗を形成でき、細かい階調電位を生成することができる。
［実施の形態３］
図４に本発明の実施の形態３における液晶ドライバ用抵抗分圧回路の構成図を示す。

図４に示すように、両端にコンタクト３１、中間に複数（図では４個）のコンタクト３２−１〜３２−４を有する１本の第１の抵抗３３を設け、小さな抵抗を必要とする箇所だけに第１の抵抗３３のコンタクト３２−１〜３２−４に対向して第２の抵抗を設けている。図４では、第１の抵抗３３のコンタクト３２−１，３２−２間に対向して、両端にコンタクト３７を有する１本の第２の抵抗３４を平行に設け、第１の抵抗３３のコンタクト３２−３，３２−４間に対向して、両端にコンタクト３７を有する２本の第２の抵抗３５，３６を平行に設けている。

そして、第１の抵抗３３のコンタクト３２−１，３２−２と第２の抵抗３４の両端のコンタクト３７をそれぞれ階調電位出力配線３８により接続し、第１の抵抗３３のコンタクト３２−３，３２−４と２本の第２の抵抗３５，３６の両端のコンタクト３７をそれぞれ階調電位出力配線３９により接続し、第１の抵抗３３の両端部（コンタクト３１）に基準電位供給配線（図示せず）を介して基準電位Ｖ１，Ｖ２を入力し、第１の抵抗３３の分圧により各コンタクト３２−１〜３２−４，３７の接続点（配線３８，３９）に階調電位Ｖ_７１，Ｖ_７２，Ｖ_７３，Ｖ_７４を生成している。

具体的には、図４に示す抵抗分圧回路は、例えばＮ＋ポリシリコン抵抗で形成される抵抗３３，３４，３５，３６を設け、その上に、層間絶縁膜（図示せず）を介して、抵抗３３，３４，３５，３６と直交する、アルミニウム等で形成される階調電位出力配線３８，３９を設け、抵抗３３，３４，３５，３６と階調電位出力配線３８，３９を抵抗値の低い物質（たとえば、シリサイドと呼ばれるシリコンの金属化合物）からなるコンタクト３２−１〜３２−４，３７で接続して構成されている。

このように実施の形態３によれば、基本となる液晶ドライバ用抵抗分圧回路を１本の第１の抵抗３３で構成し、第２の抵抗３４，３５，３６を並列に接続することにより、精度のよい小さな抵抗値の抵抗を形成でき、細かい階調電位を生成することができる。また、細かい階調電位差を発生させるのに必要な小さな抵抗値の部分だけ第２の抵抗３４，３５，３６を並列に接続することにより、同じ長さの抵抗を何本も並べるとレイアウトの面積が大きくなってしまうことに対して、このように小さな抵抗を形成するのに必要な箇所だけ抵抗を並列に配置すれば、レイアウト面積を小さくできる。
［実施の形態４］
図５に本発明の実施の形態４における液晶ドライバ用抵抗分圧回路の構成図を示す。

図５に示すように、抵抗値がほぼ等しく、階調電位を取り出すため複数｛（ｎ＋１）個；ｎは２以上の正の整数｝のコンタクト４２を図面の水平方向に等しい位置に有する複数本（図では３本）の抵抗４１を図面の垂直方向に平行に設けている。すなわち、抵抗４１のコンタクト４２間の抵抗値の関係は、抵抗４１のうち第１の抵抗４１−１のコンタクト間抵抗値をＲ１１，Ｒ１２，Ｒ１３・・・Ｒ１ｎ、第２の抵抗４１−２のコンタクト間抵抗値をＲ２１，Ｒ２２，Ｒ２３・・・Ｒ２ｎ、第３の抵抗４１−３のコンタクト間抵抗値をＲ３１，Ｒ３２，Ｒ３３・・・Ｒ３ｎとすると、Ｒ１１：Ｒ１２：Ｒ１３：・・・：Ｒ１ｎ ＝ Ｒ２１：Ｒ２２：Ｒ２３：・・・：Ｒ２ｎ ＝ Ｒ３１：Ｒ３２：Ｒ３３：・・・：Ｒ３ｎとなるようにしている。

また各抵抗４１の中間の等しい位置のコンタクト４２をそれぞれ第１のスイッチ４５と第２のスイッチ４６（これらスイッチ４５，４６は制御用スイッチの一例）を介して階調電位出力配線４４により接続してこれら抵抗４１を並列に接続し、また各抵抗４１の両端のコンタクト４２にそれぞれ第３のスイッチ４７と第４のスイッチ４８と第５のスイッチ４９（これらスイッチ４７，４８，４９は電源用スイッチの一例）を接続している。

そして、各抵抗４１の両端にそれぞれ第３のスイッチ４７と第４のスイッチ４８と第５のスイッチ４９を介して、第１のノードＥ１より高電位側基準電位Ｖ１が供給され、第２のノードＥ２より低電位側基準電位Ｖ２が供給されている。高電位側基準電位Ｖ１と低電位側基準電位Ｖ２の供給により、３本の抵抗４１の分圧により中間の各コンタクト４２の接続点から、第１，第２，・・・第（ｎ−１）の階調電位出力配線４４を介してγ階調電位Ｖ_８１，Ｖ_８２・・・Ｖ_8(ｎ−１)を出力している。

具体的には図５に示す抵抗分圧回路は、第１の方向（図面の水平方向）に沿ってほぼ等しい長さ、前記第１の方向と直角となる第２の方向（図面の垂直方向）に沿ってほぼ等しい幅を有し、例えばＮ＋ポリシリコン抵抗で形成される第１の抵抗４１−１、第２の抵抗４１−２、第３の抵抗４１−３を、前記第２の方向に並列に設け、すなわち抵抗値がほぼ等しい抵抗４１（４１−１，４１−２，４１−３）を並列に設け、その上に、層間絶縁膜（図示せず）を介して、抵抗４１（４１−１，４１−２，４１−３）と直交するアルミニウム等で形成される階調電位出力配線４４とＰチャネル型ＭＯＳトランジスタで形成される第１のスイッチ４５、第２のスイッチ４６、第３のスイッチ４７、第４のスイッチ４８および第５のスイッチ４９からなる階調電位出力部を設け、抵抗４１と階調電位出力配線４４を抵抗値の低い物質（たとえば、シリサイドと呼ばれるシリコンの金属化合物）からなるコンタクト４２で接続して構成されている。

このように実施の形態４によれば、抵抗値がほぼ同じ抵抗４１を３本並列に接続する構成とし、中間の図面の水平方向に等しい位置のコンタクト４２を接続し、すなわち３本の抵抗の抵抗値がほぼ等しいコンタクト４２を接続して等電位のノードを接続し、等電位のノードから出力される電位を階調電位として出力していることから、小さな抵抗値で高精度の階調電位を得ることができる。さらに、階調電位を出力する階調電位出力配線４４に、第１のスイッチ４５と第２のスイッチ４６を介装しオン・オフ制御をすることによって、必要に応じて切り離す分圧抵抗Ｒ１１，Ｒ１２，Ｒ１３・・・Ｒ１ｎ，Ｒ２１，Ｒ２２，Ｒ２３・・・Ｒ２ｎ，Ｒ３１，Ｒ３２，Ｒ３３・・・Ｒ３ｎの本数を調整することが可能となる。このように構成することで、より小さな抵抗を細かく設定して形成することが可能となり、各階調電位出力配線４４に必要な細かな階調電位を得ることができる。また、基準電位Ｖ１，Ｖ２と抵抗４１との間に第３のスイッチ４７、第４のスイッチ４８および第５のスイッチ４９を設け、階調電位を必要としないとき等、必要に応じてこれらスイッチ４７，４８，４９がオフするように制御することにより、抵抗４１と基準電位Ｖ１，Ｖ２とを切り離すことができ不要な電流が流れるのを防ぐことができ、消費電力を抑制することができる。

なお、実施の形態１〜４では、各抵抗を、Ｎ＋ポリシリコン抵抗により形成しているが、Ｐ＋ポリシリコン抵抗、あるいはＮ＋拡散抵抗、あるいはＰ＋拡散抵抗により形成することもできる。

また実施の形態４では、第１のスイッチ４５、第２のスイッチ４６、第３のスイッチ４７、第４のスイッチ４８および第５のスイッチ４９をＰチャネル型ＭＯＳトランジスタで形成しているが、Ｎチャネル型ＭＯＳトランジスタ、もしくはＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの両方を組み合わせて形成することもできる。

尚、本発明の抵抗分圧回路を用いることで、高精度の階調電位を生成することが可能であるため、本発明の抵抗分圧回路は様々な形態として用いられる。例えば、階調電位を生成し、階調電位に応じて表示素子を駆動するための駆動電位を生成する駆動装置や、該駆動装置が基板上に形成された複数の表示素子を駆動するように一体に形成した表示装置などの形態として実施される。

図６は、本発明の好ましい実施の形態（実施の形態１〜４）の抵抗分圧回路を複数備えた液晶駆動装置の構成図である。
図６に示すように、液晶駆動装置５１は、複数の抵抗分圧回路５２からなる階調電位生成回路（階調電圧生成回路）５３と、ＤＡコンバータ（ＤＡ変換回路）５４から構成されており、階調電位生成回路５３の各抵抗分圧回路５２により、供給される２つの基準電位から基準電位間の階調電位が生成され、各々がＤＡコンバータ５４へ入力されている。ＤＡコンバータ５４は、入力される階調電位、および入力されるデジタル値（図示せず）に応じて、複数の液晶素子を駆動するための駆動電位（アナログ電位）を生成する。

図７は、図６に示した液晶駆動装置５１を信号線駆動回路として備えた液晶表示装置の構成図である。
液晶表示装置６１は、液晶駆動装置５１のほかに、基板上に形成された複数の液晶素子６２と、各々の液晶素子６２に接続された複数のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）６３と、複数のＴＦＴ６３のゲートに接続された複数の走査線６４と、複数のＴＦＴ６３の液晶素子６２とは他端に接続され、液晶駆動装置５１により駆動される複数の駆動線６５と、複数の走査線６４を駆動するための走査線駆動装置６６を備えている。

このように構成された液晶駆動装置５１または液晶表示装置６１によれば、高精度の階調電位によって液晶素子６２を駆動することが可能となるため、階調表示、すなわち液晶パネルをはじめとする表示の美しさが向上するという効果を得られる。

尚、上記の実施の形態の説明においては、液晶を例として説明しているが、本発明はこれに限られるものではない。その他の表示素子、例えば有機ＥＬ素子などにおいても階調電位を入力して駆動する表示形態であれば、本発明の技術範囲に属するというべきものである。

本発明にかかる抵抗分圧回路は、小さな抵抗値の抵抗を精度良く形成することができ、細かい階調電位を生成することができるという効果を有しており、高精細な画像の表示装置に有用である。また、高精度の複数の基準電圧の発生が必要な計測機器や制御機器等の用途にも適用できる。

本発明の実施の形態１における液晶ドライバ用抵抗分圧回路の構成図である。 同液晶ドライバ用抵抗分圧回路の並列抵抗の説明図である。 本発明の実施の形態２における液晶ドライバ用抵抗分圧回路の構成図である。 本発明の実施の形態３における液晶ドライバ用抵抗分圧回路の構成図である。 本発明の実施の形態４における液晶ドライバ用抵抗分圧回路の構成図である。 本発明の液晶駆動装置の構成図である。 本発明の液晶表示装置である。 従来の液晶ドライバ用抵抗分圧回路の構成図である。

符号の説明

Ｖ１ 抵抗分圧用基準電位１
Ｖ２ 抵抗分圧用基準電位２
１１，２１，３３，３４，３５，３６，４１−１〜４１−３ 抵抗
１２，２２，２３，２４，３１，３２−１〜３２−４，３７，４２ 基準電位取り出し用コンタクト
１３，２５，２６，３８，３９，４４ 階調電位出力配線
１４ 基準電位供給配線
２７，２８ 接続用配線
４５，４６，４７，４８，４９ スイッチ
５１ 液晶駆動装置
５２ 抵抗分圧回路
５３ 階調電位生成回路
５４ ＤＡコンバータ
６１ 液晶表示装置
６２ 液晶素子
６３ ＴＦＴ
６４ 走査線
６５ 駆動線
６６ 走査線駆動装置
Ｖ_５１，Ｖ_５２，Ｖ_５３，Ｖ_５４，Ｖ_５５ 階調電位
Ｖ_６１，Ｖ_６２，Ｖ_６３，Ｖ_６４，Ｖ_６５，Ｖ_６６ 階調電位
Ｖ_７１，Ｖ_７２，Ｖ_７３，Ｖ_７４ 階調電位
Ｖ_８１，Ｖ_８２・・・Ｖ_8(ｎ-1) 階調電位
Ｒ１１〜１６，Ｒ２１〜２６，Ｒ３１〜３６ 抵抗
Ｒ１１〜１ｎ，Ｒ２１〜２ｎ，Ｒ３１〜３ｎ 抵抗

Claims (17)

1. 表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、
   抵抗値が等しく、コンタクトを等しい位置に有する複数本の抵抗を設け、
   前記複数本の抵抗の等しい位置のコンタクトをそれぞれ接続してこれら抵抗を並列に接続し、前記並列に接続された抵抗の両端に基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成すること
   を特徴とする抵抗分圧回路。
2. 表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、
   抵抗値が等しい２Ｎ（Ｎは２以上の正の整数）本の抵抗を順に設け、
   これら各抵抗の端部の等しい位置にそれぞれ接続用コンタクトを設け、
   これら各抵抗のうち、隣接する（２Ｍ−１）番目の抵抗と２Ｍ番目（Ｍは、Ｍ≦Ｎである正の整数）の抵抗のペアの端部を除くそれぞれ等しい位置に階調電位出力用コンタクトを設け、
   前記隣接するペアの等しい位置の階調電位出力用コンタクトをそれぞれ接続し、各抵抗のうち１番目と２番目の一端の接続用コンタクトと、各抵抗のうち（２Ｎ−１）番目と２Ｎ番目の一端の接続用コンタクトを介して基準電位を入力し、前記１番目の抵抗から前記（２Ｎ−１）番目の抵抗までの全ての奇数番目の抵抗が前記基準電位の入力に対して順列に接続されるよう前記接続用コンタクトを接続し、前記２番目の抵抗から前記２Ｎ番目の抵抗までの全ての偶数番目の抵抗が前記基準電位の入力に対して順列に接続されるよう前記接続用コンタクトを接続し、前記抵抗の分圧により前記各階調電位出力用コンタクトの接続点に階調電位を生成すること
   を特徴とする抵抗分圧回路。
3. 表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、
   複数のコンタクトを有する第１の抵抗を設け、
   前記第１の抵抗のコンタクト間に対向して所定の箇所に、両端にコンタクトを有する複数の第２の抵抗を設け、
   前記第１の抵抗のコンタクトと対向する前記第２の抵抗のコンタクトを接続し、前記第１の抵抗の両端部に基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成すること
   を特徴とする抵抗分圧回路。
4. 表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、
   抵抗値が等しく、コンタクトを等しい位置に有する複数本の抵抗を設け、
   前記各抵抗の等しい位置のコンタクトをそれぞれ複数の制御用のスイッチを介して接続してこれら抵抗を並列に接続し、
   前記各抵抗の両端にそれぞれ複数の電源用のスイッチを設け、前記各抵抗の両端にそれぞれ前記複数の電源用のスイッチを介して基準電位を入力し、前記抵抗の分圧により前記各コンタクトの接続点に階調電位を生成すること
   を特徴とする抵抗分圧回路。
5. 前記制御用および電源用のスイッチを、Ｎチャネル型ＭＯＳトランジスタ、あるいはＰチャネル型ＭＯＳトランジスタ、あるいはＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを両方含むよう構成すること
   を特徴とする請求項４記載の抵抗分圧回路。
6. 表示素子を駆動するための階調電位を生成する抵抗分圧回路であって、
   高電位側基準電位を供給する第１のノードと低電位側基準電位を供給する第２のノードの間に設けられた第１の抵抗と、
   第２の抵抗と、
   前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトを介して、前記第１の抵抗と前記第２の抵抗の等電位のノードを接続し、前記等電位のノードから出力される電位を階調電位として出力する第１の階調電位出力配線と
   を備えたことを特徴とする抵抗分圧回路。
7. 前記第２の抵抗は、前記第１のノードと前記第２のノードの間に設けられていること
   を特徴とする請求項６記載の抵抗分圧回路。
8. 前記第１の抵抗と前記第２の抵抗は、第１の方向に沿ってほぼ等しい長さ、前記第１の方向と直角となる第２の方向に沿ってほぼ等しい幅を有し、前記第２の方向に並列に構成されていること
   を特徴とする請求項７記載の抵抗分圧回路。
9. 前記第１の階調電位出力配線は、前記第１の方向にほぼ等しい位置にある前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトを接続し、前記第２の方向に前記階調電位を出力していること
   を特徴とする請求項８記載の抵抗分圧回路。
10. 前記第２の抵抗は、前記第１の抵抗の一部と平行に並列して形成されており、
    前記第１の抵抗上の第２のコンタクトと前記第２の抵抗上の第２のコンタクトを介して、前記第１の抵抗と前記第２の抵抗の等電位のノードを接続し、前記等電位のノードから出力される電位を階調電位として出力する第２の階調電位出力配線をさらに備えたこと
    を特徴とする請求項６記載の抵抗分圧回路。
11. 前記第１のノードと前記第２のノードの間に設けられ、前記第１の抵抗と前記第２の抵抗と第１の方向に沿ってほぼ等しい長さ、前記第１の方向と直角となる第２の方向に沿ってほぼ等しい幅を有し、前記第２の方向に前記第１の抵抗と前記第２の抵抗と並列に構成される第３の抵抗をさらに備え、
    前記第１の階調電位出力配線は、前記第１の方向にほぼ等しい位置にある前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクトと前記第３の抵抗上の第１のコンタクトを接続すること
    を特徴とする請求項９記載の抵抗分圧回路。
12. 前記第１の階調電位出力配線上の前記第１の抵抗上の第１のコンタクトと前記第２の抵抗上の第１のコンタクト間に設けられた第１のスイッチと、
    前記第１の階調電位出力配線上の前記第２の抵抗上の第１のコンタクトと前記第３の抵抗上の第１のコンタクト間に設けられた第２のスイッチと
    をさらに備え、
    前記第１のスイッチおよび前記第２のスイッチのオン・オフが制御されること
    を特徴とする請求項１１記載の抵抗分圧回路。
13. 前記第１のノードまたは前記第２のノードと前記第１〜第３の抵抗との接続点の間に設けられた第３〜第５のスイッチをさらに備え、
    前記階調電位を出力する必要が無い場合は、前記第３〜第５のスイッチはオフするように制御されること
    を特徴とする請求項１１または請求項１２記載の抵抗分圧回路。
14. 前記第１〜第５のスイッチを、Ｎチャネル型ＭＯＳトランジスタ、あるいはＰチャネル型ＭＯＳトランジスタ、あるいはＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタを両方含むよう構成すること
    を特徴とする請求項１３記載の抵抗分圧回路。
15. 前記抵抗を、Ｎ＋ポリシリコン抵抗、あるいはＰ＋ポリシリコン抵抗、あるいはＮ＋拡散抵抗、あるいはＰ＋拡散抵抗で構成すること
    を特徴とする請求項１〜請求項１４のいずれか１項に記載の抵抗分圧回路。
16. 請求項１〜請求項４、請求項６のいずれか１項に記載の抵抗分圧回路と、
    前記抵抗分圧回路から出力される階調電位および入力されるデジタル値に応じてアナログ電位を出力するＤＡ変換回路
    を備えたことを特徴とする液晶駆動装置。
17. 基板上に形成された複数の液晶素子と、
    前記基板上に形成され、複数のＴＦＴを介して前記複数の液晶素子が共通に接続される駆動線と、
    前記駆動線に接続され、アナログ電位を出力することで前記駆動線を駆動する請求項１６に記載の液晶駆動装置と
    を備えたことを特徴とする液晶表示装置。

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