JP3948263B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3948263B2 JP3948263B2 JP2001362966A JP2001362966A JP3948263B2 JP 3948263 B2 JP3948263 B2 JP 3948263B2 JP 2001362966 A JP2001362966 A JP 2001362966A JP 2001362966 A JP2001362966 A JP 2001362966A JP 3948263 B2 JP3948263 B2 JP 3948263B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower electrode
- material layer
- layer
- electrode material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造に際しては、素子形成工程、配線層形成工程等においてフォトリソグラフィ技術が用いられる。このフォトリソグラフィ技術は、エッチング加工される領域、あるいは層上に形成したフォトレジスト層を、所要のマスクを介して露光、現像してレジストマスクを形成し、このレジストマスクを用いて直下の領域、あるいは層を選択的にエッチング加工する技術である。例えば、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造でも、容量素子の下部電極及び下層配線層が、同じフォトリソグラフィ工程で形成される。
【０００３】
フォトリソグラフィ工程により電極、配線等をパターニングする場合、レジスト層に対する露光工程において、下地の電極・配線材料層（金属層）での乱反射によるハレーションの発生や、電極・配線材料層の段差の有無でフォトレジスト層に厚み差が生じることによる、定在波効果（フォトレジスト層中に発生する定在波による影響）及びバルク効果によって、レジストマスクのパターニングの精度が悪化することが知られている。バルク効果とは、フォトレジスト層が厚くなると入射光が減衰する効果である。これらの対策として、露光波長に対してある程度の吸収率を有する染料を含有したフォトレジスト層を用いる方法がある。また、下地の電極・配線材料層の上面に露光波長に対して高い吸収率を有する金属化合物膜を埋積する方法もある。さらに、フォトレジスト層の上層、下層に露光波長に対して反射を抑制する材料膜、いわゆるトップコート反射防止膜（ＴＡＲＣ：トップ・アンティリフレクション・コート）、ボトムコート反射防止膜（ＢＡＲＣ：ボトム・アンティリフレクション・コート）を形成する方法が知られている。
【０００４】
【発明が解決しようとする課題】
上述のフォトリソグラフィ工程におけるパターニングの精度の改善策として、露光波長の光に対しある程度の吸収率を有する染料を有したフォトレジスト層を用いる方法では、フォトレジストの解像度の向上には限界があり、微細加工に適さない場合が多かった。電極・配線材料層の上面に露光波長の光に対し高い吸収率を有する金属化合物を埋積して行う方法は、反射率の制御が比較的難しく、微細化に限界があった。フォトレジスト層の上層、または下層に露光波長の光に対して反射を抑制する反射防止膜を形成する方法では、露光後にこれらの反射防止膜を除去する必要があり、製造工程の増加につながる。
【０００５】
本発明は、上述の点に鑑み、高精度に製造することができ、且つ製造工程の簡素化を図った半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、基板上に下部電極材料層と誘電体膜を順に積層し、下部電極材料層の一部であるＴｉＮ膜と誘電体膜であるＴａ ２ Ｏ ５ 膜とによる積層膜で反射防止膜を形成する工程と、積層膜上にフォトレジスト層を形成する工程と、フォトレジスト層を所定パターンに露光、現像してレジストマスクを形成する工程と、レジストマスクを介して誘電体膜及び下部電極材料層をパターニングして下部電極を形成する工程と、誘電体膜上に上部電極を形成して容量素子を形成する工程を有し、フォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する。
【０００７】
本発明に係る半導体装置の製造方法は、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、基板上に下部電極材料層と誘電体膜と上部電極材料層を順に積層し、下部電極材料層の一部であるＴｉＮ膜と誘電体膜とであるＴａ ２ Ｏ ５ 膜による積層膜で反射防止膜を形成する工程と、上部電極材料層をパターニングして上部電極を形成する工程と、上部電極を含む面上にフォトレジスト層を形成する工程と、フォトレジスト層を所定パターンに露光・現像してレジストマスクを形成する工程と、レジストマスクを介して誘電体膜及び下部電極材料層をパターニングして下部電極を形成し、容量素子を形成する工程を有しフォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する。
【０００８】
本発明の半導体装置の製造方法においては、下部電極材料層上に誘電体膜を積層し、この下部電極材料層の一部と誘電体膜とによる積層膜で反射防止膜を形成する工程を有するので、フォトリソグラフィ工程により下部電極用のレジストマスクを形成する際のフォトレジスト層に対する露光工程で、露光光の下部電極材料層での反射は低減され、精度の良い下部電極用のレジストマスクが形成される。この結果、容量素子が精度良く形成される。
【０００９】
【発明の実施の形態】
以下、図面を参照して、本発明の半導体装置の製造方法の実施の形態を説明する。
本例は、少なくとも、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法である。
【００１０】
図１〜図５は、本発明に係る半導体装置の製造方法の一実施の形態を示す。
本実施の形態においては、先ず、図１Ａに示すように、例えば半導体素子が形成された半導体基板（例えばシリコン基板）１上に例えば酸化シリコン（ＳｉＯ2 ）膜等による絶縁膜２を介して、容量素子の下部電極及び他の配線層（いわゆる下部配線層）となる所要の膜厚の第１配線材料層（以下、下部電極材料層という）３を形成し、この下部電極材料層３上に所要の膜厚の誘電体膜４を形成し、下部電極材料層３の一部と誘電体膜４との積層膜により反射防止膜５を形成する。
【００１１】
下部電極材料層３は、例えばアルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では下から例えば、膜厚５０〜２００ｎｍ程度のバリアメタル膜６、膜厚３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜７及び反射防止膜５の一部となる窒化チタン（ＴｉＮ）膜８の積層膜で形成される。バリアメタル膜６は、チタン（Ｔｉ）膜、またはチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、またはチタン（Ｔｉ）と酸窒化チタン（ＴｉＯＮ）との積層膜（例えばＴｉ／ＴｉＯＮ／Ｔｉ積層膜）で形成することができる。本例では窒化チタン膜８と誘電体膜である酸化タンタル膜４の積層膜で反射防止膜５を形成する。上層の窒化チタン（ＴｉＮ膜：屈折率は組成により変わる）８と誘電体膜である酸化タンタル（Ｔａ2 Ｏ5 ：屈折率２．１〜２．１５程度）膜４の膜厚は、後工程のフォトリソグラフィ工程における露光装置の露光波長の光にて反射率が１０％未満となるように設定する。例えば、窒化チタン膜８の膜厚は１０ｎｍ〜１００ｎｍ程度、酸化タンタル膜４の膜厚は５ｎｍ〜８０ｎｍ程度とすることができる。
酸化タンタル膜４の埋積方法としては、熱ＣＶＤ（化学気相成長）法、プラズマＣＶＤ法、あるいはスパッタリング法等を用いることができる。酸化タンタル（Ｔａ2 Ｏ5 ）膜４の埋積に先立ち、必要に応じて、プラズマ照射、ウェット処理等の表面処理を行っても良い。
【００１２】
次に図１Ｂに示すように、誘電体膜４上に所要の膜厚、本例では０．２μｍ〜２．０μｍ程度のフォトレジスト層１０を形成する。
【００１３】
次に、図２Ｃに示すように、フォトレジスト層１０を所要パターンの光学マスクを介して露光し、現像処理して、容量素子の下部電極用及び他の配線層（いわゆる下部配線層）用の共通したレジストマスク１１〔１１Ａ、１１Ｂ〕を形成する。露光処理は、例えば波長１９３ｎｍのＡｒＦエキシマレーザを照射して行う。この露光波長の光に対するＴｉＮ膜８と誘電体膜のＴａ2 Ｏ5 膜４との積層膜５の反射率は、１０％未満となる。即ち、ＴｉＮ膜８／Ｔａ2 Ｏ5 膜４の積層膜５が波長１９３ｎｍのＡｒＦエキシマレーザによる露光光に対する反射防止膜として機能する。これにより、露光工程においてフォトレジスト層１０に入射した露光光の下部電極材料層３での反射が低減し、精度の良いレジストマスクが形成される。
【００１４】
次に、図２Ｄに示すように、レジストマスク１１〔１１Ａ、１１Ｂ〕を介して誘電体膜４及び下部電極材料層３を選択エッチング、例えば反応性イオンエッチング（ＲＩＥ）によりパターニングし、容量素子を構成する下部電極１２及びその上の誘電体膜４を形成し、同時に下部配線層１３を形成する。このとき、誘電体膜４と下部電極材料層３のエッチング加工は、同一装置で連続処理してもよく、あるいは同じレジストマスク１１〔１１Ａ、１１Ｂ〕を用いて別装置で夫々処理することも可能である。
【００１５】
次に、図３Ｅに示すように、下部電極１２及び誘電体膜４、さらに下部配線層１３を含む全面上に例えば酸化シリコンによる層間絶縁膜１４を形成し、この層間絶縁膜１４に平坦化処理を施した後、層間絶縁膜１４上にフォトレジスト層１５を形成する。
【００１６】
次に、図３Ｆに示すように、フォトレジスト層１５を所要パターンの光学マスクを介して露光し、現像処理して、コンタクトホール用のレジストマスク１６を形成する。露光光は、前述と同様の例えば波長１９３ｎｍのＡｒＦエキシマレーザを用いることができる。この露光工程では、層間絶縁膜１４下の下部電極１２及び配線層１３の表面には、上述の反射率の低い反射防止膜５があるので、下部電極１２、配線層１３による乱反射に起因するハレーションや、フォトレジスト層１５中にて発生する定在波による影響が低減し、高い露光精度が得られる。
【００１７】
次に、図４Ｇに示すように、レジストマスク１６を介して、層間絶縁膜１４及び誘電体膜４を例えば反応性イオンエッチング（ＲＩＥ）により選択的にエッチング除去し、下部電極１２の一部が臨むコンタクトホール１８、他の所要の配線層１３の一部が臨むコンタクトホール１９を形成する。
【００１８】
次に、図４Ｈに示すように、フォトリソグラフィ工程と選択エッチング工程により容量素子の上部電極を形成すべき領域の層間絶縁膜１４に誘電体膜４が臨む開口２０を形成する。このエッチング方法としては、反応性イオンエッチング（ＲＩＥ）等のドライエッチング法や、ウェットエッチング法で行うことができる。このときのフォトレジスト層に対する露光工程においても、下層の下部電極１２あるいは下部配線層１３での露光光の乱反射等が反射防止膜５によって低減する。
【００１９】
次に、図５Ｉに示すように、下部電極１２上の誘電体膜４及び下部配線層１３に接続するように、全面に第２配線材料層２１を形成する。第２配線材料層２１は、アルミニウム系、例えばアルミニウム合金を主成分とする金属層で形成するもので、本例では膜厚が例えば３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜２２とその下層の膜厚が１０〜３００ｎｍ程度の窒化チタン（ＴｉＮ）膜２３で形成する。この窒化チタン（ＴｉＮ）膜２３の他には、白金（Ｐｔ）膜等、誘電体膜であるＴａ2 Ｏ5 膜４に対し酸化されない金属やその化合物膜、あるいは酸化されても導電性を失われないルテニウム（Ｒｕ）膜等を用いることができる。
【００２０】
次に、図５Ｊに示すように、フォトリソグラフィ工程及び選択エッチング工程により、第２配線材料層２１をパターニングして誘電体膜４上に上部電極２５と下部電極１２に接続する上部配線層を兼ねる取り出し電極２６、下部配線層１３に接続する上部配線層２７を形成し、下部電極１２と誘電体膜４と上部電極２５により容量素子２９を形成する。このようにして、目的の容量素子２９を有する半導体装置３０を得る。
【００２１】
本実施の形態に係る半導体装置の製造方法によれば、容量素子の形成において、フォトリソグラフィ技術を用いて下部電極及び誘電体膜のパターニング用のレジストマスク１１Ａを形成する際（図１Ｂ、図２Ｃ参照）、下部電極材料層３の窒化チタン膜８と誘電体膜である酸化タンタル膜４の２層膜が反射防止膜５として機能するので、フォトレジスト層１０に露光光が照射されても下部電極材料層３で乱反射することがない。従って、乱反射に起因して起こるハレーションや定在波による影響を低減することができ、レジストマスク１１Ａのパターニング精度を向上することができる。
この反射防止膜５を構成する窒化チタン膜８と酸化タンタル膜４は、夫々下部電極１２の一部、及び誘電体膜４として用いられるので、露光工程後に除去する必要がなく、製造工程の簡略化を図ることができる。
【００２２】
容量素子用のレジストマスク１１Ａの形成と同時に、下部配線層１３のパターニング用のレジストマスク１１Ｂを形成する場合（図１Ｂ、図２Ｃ参照）においても、下部電極材料層３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能し、露光光の乱反射を防ぐ。従って、乱反射に起因して起こるハレーションや定在波による影響を低減することができ、レジストマスク１１Ｂのパターニング精度を向上することができる。
層間絶縁膜１４上にコンタクトホールのパターニング用のレジストマスク１６を形成する場合（図３Ｅ、Ｆ参照）においても、下部電極１２及び下部配線層１３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能し、露光光の乱反射を防ぎ、同様に、乱反射に起因して起こるハレーションや定在波による影響を低減して、レジストマスク１６のパターニング精度を向上することができる。
【００２３】
最終的に得られた容量素子２９は、下部電極１２、誘電体膜４及び上部電極２５が高精度に形成され、絶縁膜２を挟んで下部電極１２と半導体基板１との間に形成される寄生容量の低減化を図り、また下部電極１２の取り出し部も金属電極２６で形成され、下部電極１２の寄生抵抗の低減化を図ることができる。従って、微細加工が可能になり、高容量、低寄生容量、低寄生抵抗の容量素子２９を形成することができる。同時に下部配線層１３及びビア・コンタクト（取り出し電極２６）の形成工程の高精度化を図ることができる。
【００２４】
図６〜図１０は、本発明に係る半導体装置の製造方法の他の実施の形態を示す。
本実施の形態においては、先ず、図６Ａに示すように、例えば半導体素子が形成された半導体基板（例えばシリコン基板）１上に例えば酸化シリコン（ＳｉＯ2 ）膜等による絶縁膜２を介して、容量素子の下部電極及び他の配線層（いわゆる下部配線層）となる所要の膜厚の第１配線材料層（以下、下部電極材料層という）３を形成し、この下部電極材料層３上に所要の膜厚の誘電体膜４を形成し、更に誘電体膜４上に所要の膜厚の上部電極材料層３３を形成する。下部電極材料層３の一部と誘電体膜４との積層膜により反射防止膜５を形成する。
【００２５】
下部電極材料層３は、前述と同様に例えば、アルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では下から例えば、膜厚５０〜２００ｎｍ程度のバリアメタル膜６、膜厚３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜７及び反射防止膜の一部となる窒化チタン（ＴｉＮ）膜８の積層膜で形成される。バリアメタル膜６は、チタン（Ｔｉ）膜、またはチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、またはチタン（Ｔｉ）と酸窒化チタン（ＴｉＯＮ）との積層膜（例えばＴｉ／ＴｉＯＮ／Ｔｉ積層膜）で形成することができる。誘電体膜４は、酸化タンタル（Ｔａ2 Ｏ5 ）膜で形成することができる。本例では窒化チタン膜８と誘電体膜である酸化タンタル膜４の積層膜で反射防止膜５を形成する。上層の窒化チタン（ＴｉＮ）膜８と誘電体膜である酸化タンタル（Ｔａ2 Ｏ5 ）膜４の膜厚は、後工程のフォトリソグラフィ工程における露光装置の露光波長の光にて反射率が１０％未満となるように設定する。例えば、窒化チタン膜８の膜厚は１０ｎｍ〜１００ｎｍ程度、酸化タンタル膜４の膜厚は５ｎｍ〜８０ｎｍ程度とすることができる。
上部電極材料層３３は、例えば窒化チタン（ＴｉＮ）膜とチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／ＴｉＮ積層膜）で形成される。上部電極材料層３３の膜厚としては、ＴｉＮ／Ｔｉ／ＴｉＮ：２０ｎｍ／２０ｎｍ／２０ｎｍ〜１００ｎｍ／１００ｎｍ／１００ｎｍ程度とすることができる。このＴｉＮ／Ｔｉ／ＴｉＮ積層膜は露光波長に対して反射防止機能を有する。上部電極材料層３３としては、その他、白金（Ｐｔ）膜、窒化チタン（ＴｉＮ）膜等、誘電体膜となる酸化タンタル（Ｔａ2 Ｏ5 ）膜４に対して酸化されない金属やその化合物、あるいは酸化されても導電性を失わないルテニウム（Ｒｕ）膜等を用いることができる。上部電極材料層３３としては窒化チタン（ＴｉＮ：膜厚５０〜３００ｎｍ程度）の単層でも可能である。
【００２６】
次に、図６Ｂに示すように、フォトリソグラフィ工程及び選択エッチング（例えばドライエッチング）工程にて、上部電極材料層３３をパターニングして容量素子を構成する上部電極３４を形成する。
【００２７】
次に、図７Ｃに示すように、上部電極３４上及び誘電体膜４を含む全面に所要の膜厚、本例では０．２μｍ〜２．０μｍ程度のフォトレジスト層１０を形成する。
【００２８】
次に、図７Ｄに示すように、フォトレジスト層１０を所要パターンの光学マスクを介して露光し、現像処理して、容量素子の下部電極用及び他の配線層（いわゆる下部配線層）用の共通したレジストマスク１１〔１１Ａ、１１Ｂ〕を形成する。露光処理は、例えば波長１９３ｎｍのＡｒＦエキシマレーザを照射して行う。この露光波長の光に対するＴｉＮ膜８と誘電体膜のＴａ2 Ｏ5 膜４との積層膜５の反射率は、１０％未満となる。即ち、ＴｉＮ膜８／Ｔａ2 Ｏ5 膜４の積層膜５が波長１９３ｎｍのＡｒＦエキシマレーザによる露光光に対する反射防止膜として機能する。これにより、露光工程においてフォトレジスト層１０に入射した露光光の下部電極材料層３での反射が低減し、精度のよいレジストマスク１１が形成される。
【００２９】
次に、図８Ｅに示すように、レジストマスク１１〔１１Ａ、１１Ｂ〕を介して誘電体膜４及び下部電極材料層３を選択エッチング、例えば反応性イオンエッチング（ＲＩＥ）によりパターニングし、容量素子を構成する下部電極１２及びその上の誘電体膜４を形成し、同時に下部配線層１３を形成する。
【００３０】
次に、図８Ｆに示すように、上部電極３４、下部電極１２及び誘電体膜４、さらに下部配線層１３を含む全面上に例えば酸化シリコンによる層間絶縁膜１４を形成し、この層間絶縁膜１４に平坦化処理を施した後、層間絶縁膜１４上にフォトレジスト層１５を形成する。
【００３１】
次に、図９Ｇに示すように、フォトレジスト層１５を所要パターンの光学マスクを介して露光し、現像処理して、容量素子用の開口３６Ａ及びコンタクトホール用の開口３６Ｂを有する共通したレジストマスク３６を形成する。露光光は、前述と同様の例えば波長１９３ｎｍのＡｒＦエキシマレーザを用いることができる。この露光工程では、層間絶縁膜１４下の下部電極１２及び配線層１３の表面には、上述の反射率の低い反射防止膜５があり、上部電極３４を構成する積層膜が反射防止の機能を有するので、下部電極１２、配線層１３及び上部電極３４による乱反射に起因するハレーションや、フォトレジスト層１５中にて発生する定在波による影響が低減し、高い露光精度が得られる。
【００３２】
次に、図９Ｈに示すように、このレジストマスク３６を介して、層間絶縁膜１４を例えば反応性イオンエッチング（ＲＩＥ）により選択的にエッチング除去し、下部電極１２の一部が臨むコンタクトホール１８、所要の下部配線層１３の一部が臨むコンタクトホール１９及び上部電極３４が臨む開口３７を形成する。
【００３３】
次に、図１０Ｉに示すように、前述と同様に、開口３７に臨む上部電極３４、コンタクトホール１８に臨む下部電極１２及びコンタクトホール１９に臨む下部配線層１３に接続するように、全面に第２配線材料層２１を形成する。第２配線材料層２１は、例えばアルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では膜厚が例えば３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜２２で形成する。
【００３４】
次に、図１０Ｊに示すように、フォトリソグラフィ工程及び選択エッチング工程により、第２配線材料層２１をパターニングして上部電極３４上及び下部電極１２に夫々接続する上部電極配線層を兼ねる取り出し電極４１及び４２、下部配線層１３に接続する上部配線層４３を形成し、下部電極１２と誘電体膜４と上部電極３４により容量素子３９を形成する。このようにして、目的の容量素子３９を有する半導体装置４０を得る。
【００３５】
本実施の形態に係る半導体装置の製造方法によれば、容量素子の形成において、フォトリソグラフィ技術を用いて上部電極のパターニング用のレジストマスク（図示せず）を形成する際、上部電極材料層３３を構成するＴｉＮ／Ｔｉ／ＴｉＮ積層膜が反射防止機能を有するので、フォトレジスト層に露光光が照射されても上部電極材料層３３での乱反射を防ぎ、パターニング精度を向上することができる。また、前述と同様に、フォトリソグラフィ技術を用いて下部電極及び誘電体膜のパターニング用のレジストマスク１１Ａを形成する際（図７Ｃ、図７Ｄ参照）、下部電極材料層３の窒化チタン膜８と誘電体膜である酸化タンタル膜４の２層膜が反射防止膜５として機能するので、フォトレジスト層１０に露光光が照射されても下部電極材料層３での乱反射を防ぎ、レジストマスク１１Ａのパターニング精度を向上することができる。
反射防止膜５を構成する窒化チタン膜８と酸化タンタル膜４は、夫々下部電極１２の一部、及び誘電体膜４として用いられるので、露光工程後に除去する必要がなく、製造工程の簡略化を図ることができる。
【００３６】
上部電極３４を先に形成しておくので、図９Ｇの工程で、容量素子用の開口３６Ａとコンタクトホール用の開口３６Ｂを有するレジストマスク３６を一括して形成することができ、工程の簡素化を図ることができる。
【００３７】
容量素子用のレジストマスク１１Ａの形成と同時に、下部配線層のパターニング用のレジストマスク１１Ｂを形成する場合（図７Ｃ、図７Ｄ参照）においても、下部電極材料層３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能するので、露光光の乱反射を防ぎ、レジストマスク１１Ｂのパターニング精度を向上することができる。
層間絶縁膜１４の開口３７、コンタクトホール１８、１９のパターニング用のレジストマスク３６を形成する場合（図９Ｇ、図９Ｈ参照）においても、上部電極３４の膜構成、下部電極１２及び下部配線層１３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止機能を有するので、露光光の乱反射を防ぎ、同様に、レジストマスクのパターニング精度を向上することができる。
【００３８】
最終的に得られた容量素子３９は、下部電極１２、誘電体膜４及び上部電極３４が高精度に形成され、絶縁膜２を挟んで下部電極１２と半導体基板１との間に形成される寄生容量の低減化を図り、また下部電極１２の取り出し部も金属電極４２で形成され、下部電極１２の寄生抵抗の低減化を図ることができる。従って、微細加工が可能になり、高容量、低寄生容量、低寄生抵抗の容量素子３９を形成することができる。同時に、上部電極３４、下部配線層１３及びビア・コンタクト（取り出し電極４２）の形成工程の高精度化を図ることができる。
【００３９】
上例では、露光手段として、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いたが、その他、ｇ線（波長４３６ｎｍ）、ｉ線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、波長１５７ｎｍのＦ2 、波長１３ｎｍのＥＵＶ等の露光光等を用いても同様の効果を奏する。なお、露光手段として電子ビームを用いることもできる。
【００４０】
図１１は本発明に係る半導体装置の製造方法の他の実施の形態を示す。
本実施の形態においては、前述の図９Ｇの工程で開口３６Ａに変えて、複数の開口を有するようにしたレジストマスクを形成し、このレジストマスクを介して層間絶縁膜１４をパターニングする。そして、各コンタクトホール４５、１８、１９内に、例えばタングステン（Ｗ）等による金属プラグ４６を埋め込み、この金属プラグ４６を介して上部電極３４に接続する取り出し電極４１、下部電極１２に接続する取り出し電極４２、下部配線層１３に接続する上部配線層４３を、フォトリソグラフィ工程及び選択エッチング工程を用いて選択的に形成して、目的の容量素子４９を有する半導体装置５０を得る。
【００４１】
本実施の形態に係る半導体装置の製造方法においても、前述と同様に、露光工程時に下地金属層での乱反射を防ぎ、結果として精度の良いパターニングを行うことができ、高容量、低寄生容量、低寄生抵抗の容量素子を形成することができる。また、金属プラグ４６を形成して上層の電極４１、４２及び配線４３を形成するので半導体装置の表面の平坦化を図ることができる。
【００４２】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、フォトリソグラフィ工程により下部電極用のレジストマスクを形成する際のフォトレジスト層に対する露光工程で、反射防止膜により露光光の下部電極材料層での乱反射を低減することができるので、乱反射に起因して起こるハレーションや定在波等による影響を低減することができ、レジストマスクのパターニング精度を向上することができる。従って高い精度を有する容量素子を形成することができる。反射防止膜を構成する下部電極材料層の一部及び誘電体膜は、露光工程後に除去する必要がないので、製造工程の簡略化を図ることができる。
誘電体膜及び下部電極材料層のパターニングに先立って上部電極を形成するときは、後の上部電極上の開口及び下部電極上のコンタクトホールの形成を一括して形成することができ、工程の簡略化を図ることができる。
【００４３】
下部電極材料層のパターニング工程で、同時に下部電極材料層による他の配線層を形成する場合においても、露光光による乱反射を低減することができるので、乱反射に起因して起こるハレーションや定在波等による影響を低減することができ、レジストマスクのパターニング精度を向上することができる。従って、高精度の容量素子を形成すると同時に、配線層の形成工程の高精度化を図ることも可能となる。
【００４４】
下部電極材料層の一部と誘電体膜からなる反射防止膜の反射率が１０％未満となるように設定するときは、露光光による乱反射を確実に防止することができる。
誘電体膜をＴａ2 Ｏ5 膜とし、この誘電体膜に接触する下部電極材料層の一部をＴｉＮ膜とするときは、露光光の乱反射を防止することのできる反射防止膜を形成することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｂ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図２】Ｃ〜Ｄ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図３】Ｅ〜Ｆ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図４】Ｇ〜Ｈ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図５】Ｉ〜Ｊ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その５）である。
【図６】Ａ〜Ｂ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その１）である。
【図７】Ｃ〜Ｄ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図８】Ｅ〜Ｆ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図９】Ｇ〜Ｈ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その３）である。
【図１０】Ｉ〜Ｊ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その４）である。
【図１１】本発明の半導体装置の製造方法の他の実施の形態を示す説明図である。
【符号の説明】
１・・・半導体基板、２・・・絶縁膜、３・・・第１配線材料層（下部電極材料層）、４・・・誘電体膜（Ｔａ2 Ｏ5 膜）、５・・・反射防止膜、６・・・バリアメタル膜、７、２２・・・Ａｌ合金膜、８、２３・・・窒化チタン（ＴｉＮ）膜、１０、１５・・・フォトレジスト層、１１〔１１Ａ、１１Ｂ〕、３６〔３６Ａ、３６Ｂ〕・・・レジストマスク、１２・・・下部電極、１３・・・下部配線層、１４・・・層間絶縁膜、１６・・・コンタクトホール用のレジストマスク、１８、１９・・・コンタクトホール、２０、３７・・・開口、２１・・・第２配線材料層、２５、３４・・・上部電極、２６、３９、４１、４２・・・取り出し電極、２７、４３・・・上部配線層、２９、３９、４９・・・容量素子、３０、４０、５０・・・半導体装置、４５・・・コンタクトホール、４６・・・金属プラグ
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造に際しては、素子形成工程、配線層形成工程等においてフォトリソグラフィ技術が用いられる。このフォトリソグラフィ技術は、エッチング加工される領域、あるいは層上に形成したフォトレジスト層を、所要のマスクを介して露光、現像してレジストマスクを形成し、このレジストマスクを用いて直下の領域、あるいは層を選択的にエッチング加工する技術である。例えば、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造でも、容量素子の下部電極及び下層配線層が、同じフォトリソグラフィ工程で形成される。
【０００３】
フォトリソグラフィ工程により電極、配線等をパターニングする場合、レジスト層に対する露光工程において、下地の電極・配線材料層（金属層）での乱反射によるハレーションの発生や、電極・配線材料層の段差の有無でフォトレジスト層に厚み差が生じることによる、定在波効果（フォトレジスト層中に発生する定在波による影響）及びバルク効果によって、レジストマスクのパターニングの精度が悪化することが知られている。バルク効果とは、フォトレジスト層が厚くなると入射光が減衰する効果である。これらの対策として、露光波長に対してある程度の吸収率を有する染料を含有したフォトレジスト層を用いる方法がある。また、下地の電極・配線材料層の上面に露光波長に対して高い吸収率を有する金属化合物膜を埋積する方法もある。さらに、フォトレジスト層の上層、下層に露光波長に対して反射を抑制する材料膜、いわゆるトップコート反射防止膜（ＴＡＲＣ：トップ・アンティリフレクション・コート）、ボトムコート反射防止膜（ＢＡＲＣ：ボトム・アンティリフレクション・コート）を形成する方法が知られている。
【０００４】
【発明が解決しようとする課題】
上述のフォトリソグラフィ工程におけるパターニングの精度の改善策として、露光波長の光に対しある程度の吸収率を有する染料を有したフォトレジスト層を用いる方法では、フォトレジストの解像度の向上には限界があり、微細加工に適さない場合が多かった。電極・配線材料層の上面に露光波長の光に対し高い吸収率を有する金属化合物を埋積して行う方法は、反射率の制御が比較的難しく、微細化に限界があった。フォトレジスト層の上層、または下層に露光波長の光に対して反射を抑制する反射防止膜を形成する方法では、露光後にこれらの反射防止膜を除去する必要があり、製造工程の増加につながる。
【０００５】
本発明は、上述の点に鑑み、高精度に製造することができ、且つ製造工程の簡素化を図った半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、基板上に下部電極材料層と誘電体膜を順に積層し、下部電極材料層の一部であるＴｉＮ膜と誘電体膜であるＴａ ２ Ｏ ５ 膜とによる積層膜で反射防止膜を形成する工程と、積層膜上にフォトレジスト層を形成する工程と、フォトレジスト層を所定パターンに露光、現像してレジストマスクを形成する工程と、レジストマスクを介して誘電体膜及び下部電極材料層をパターニングして下部電極を形成する工程と、誘電体膜上に上部電極を形成して容量素子を形成する工程を有し、フォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する。
【０００７】
本発明に係る半導体装置の製造方法は、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、基板上に下部電極材料層と誘電体膜と上部電極材料層を順に積層し、下部電極材料層の一部であるＴｉＮ膜と誘電体膜とであるＴａ ２ Ｏ ５ 膜による積層膜で反射防止膜を形成する工程と、上部電極材料層をパターニングして上部電極を形成する工程と、上部電極を含む面上にフォトレジスト層を形成する工程と、フォトレジスト層を所定パターンに露光・現像してレジストマスクを形成する工程と、レジストマスクを介して誘電体膜及び下部電極材料層をパターニングして下部電極を形成し、容量素子を形成する工程を有しフォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する。
【０００８】
本発明の半導体装置の製造方法においては、下部電極材料層上に誘電体膜を積層し、この下部電極材料層の一部と誘電体膜とによる積層膜で反射防止膜を形成する工程を有するので、フォトリソグラフィ工程により下部電極用のレジストマスクを形成する際のフォトレジスト層に対する露光工程で、露光光の下部電極材料層での反射は低減され、精度の良い下部電極用のレジストマスクが形成される。この結果、容量素子が精度良く形成される。
【０００９】
【発明の実施の形態】
以下、図面を参照して、本発明の半導体装置の製造方法の実施の形態を説明する。
本例は、少なくとも、下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法である。
【００１０】
図１〜図５は、本発明に係る半導体装置の製造方法の一実施の形態を示す。
本実施の形態においては、先ず、図１Ａに示すように、例えば半導体素子が形成された半導体基板（例えばシリコン基板）１上に例えば酸化シリコン（ＳｉＯ2 ）膜等による絶縁膜２を介して、容量素子の下部電極及び他の配線層（いわゆる下部配線層）となる所要の膜厚の第１配線材料層（以下、下部電極材料層という）３を形成し、この下部電極材料層３上に所要の膜厚の誘電体膜４を形成し、下部電極材料層３の一部と誘電体膜４との積層膜により反射防止膜５を形成する。
【００１１】
下部電極材料層３は、例えばアルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では下から例えば、膜厚５０〜２００ｎｍ程度のバリアメタル膜６、膜厚３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜７及び反射防止膜５の一部となる窒化チタン（ＴｉＮ）膜８の積層膜で形成される。バリアメタル膜６は、チタン（Ｔｉ）膜、またはチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、またはチタン（Ｔｉ）と酸窒化チタン（ＴｉＯＮ）との積層膜（例えばＴｉ／ＴｉＯＮ／Ｔｉ積層膜）で形成することができる。本例では窒化チタン膜８と誘電体膜である酸化タンタル膜４の積層膜で反射防止膜５を形成する。上層の窒化チタン（ＴｉＮ膜：屈折率は組成により変わる）８と誘電体膜である酸化タンタル（Ｔａ2 Ｏ5 ：屈折率２．１〜２．１５程度）膜４の膜厚は、後工程のフォトリソグラフィ工程における露光装置の露光波長の光にて反射率が１０％未満となるように設定する。例えば、窒化チタン膜８の膜厚は１０ｎｍ〜１００ｎｍ程度、酸化タンタル膜４の膜厚は５ｎｍ〜８０ｎｍ程度とすることができる。
酸化タンタル膜４の埋積方法としては、熱ＣＶＤ（化学気相成長）法、プラズマＣＶＤ法、あるいはスパッタリング法等を用いることができる。酸化タンタル（Ｔａ2 Ｏ5 ）膜４の埋積に先立ち、必要に応じて、プラズマ照射、ウェット処理等の表面処理を行っても良い。
【００１２】
次に図１Ｂに示すように、誘電体膜４上に所要の膜厚、本例では０．２μｍ〜２．０μｍ程度のフォトレジスト層１０を形成する。
【００１３】
次に、図２Ｃに示すように、フォトレジスト層１０を所要パターンの光学マスクを介して露光し、現像処理して、容量素子の下部電極用及び他の配線層（いわゆる下部配線層）用の共通したレジストマスク１１〔１１Ａ、１１Ｂ〕を形成する。露光処理は、例えば波長１９３ｎｍのＡｒＦエキシマレーザを照射して行う。この露光波長の光に対するＴｉＮ膜８と誘電体膜のＴａ2 Ｏ5 膜４との積層膜５の反射率は、１０％未満となる。即ち、ＴｉＮ膜８／Ｔａ2 Ｏ5 膜４の積層膜５が波長１９３ｎｍのＡｒＦエキシマレーザによる露光光に対する反射防止膜として機能する。これにより、露光工程においてフォトレジスト層１０に入射した露光光の下部電極材料層３での反射が低減し、精度の良いレジストマスクが形成される。
【００１４】
次に、図２Ｄに示すように、レジストマスク１１〔１１Ａ、１１Ｂ〕を介して誘電体膜４及び下部電極材料層３を選択エッチング、例えば反応性イオンエッチング（ＲＩＥ）によりパターニングし、容量素子を構成する下部電極１２及びその上の誘電体膜４を形成し、同時に下部配線層１３を形成する。このとき、誘電体膜４と下部電極材料層３のエッチング加工は、同一装置で連続処理してもよく、あるいは同じレジストマスク１１〔１１Ａ、１１Ｂ〕を用いて別装置で夫々処理することも可能である。
【００１５】
次に、図３Ｅに示すように、下部電極１２及び誘電体膜４、さらに下部配線層１３を含む全面上に例えば酸化シリコンによる層間絶縁膜１４を形成し、この層間絶縁膜１４に平坦化処理を施した後、層間絶縁膜１４上にフォトレジスト層１５を形成する。
【００１６】
次に、図３Ｆに示すように、フォトレジスト層１５を所要パターンの光学マスクを介して露光し、現像処理して、コンタクトホール用のレジストマスク１６を形成する。露光光は、前述と同様の例えば波長１９３ｎｍのＡｒＦエキシマレーザを用いることができる。この露光工程では、層間絶縁膜１４下の下部電極１２及び配線層１３の表面には、上述の反射率の低い反射防止膜５があるので、下部電極１２、配線層１３による乱反射に起因するハレーションや、フォトレジスト層１５中にて発生する定在波による影響が低減し、高い露光精度が得られる。
【００１７】
次に、図４Ｇに示すように、レジストマスク１６を介して、層間絶縁膜１４及び誘電体膜４を例えば反応性イオンエッチング（ＲＩＥ）により選択的にエッチング除去し、下部電極１２の一部が臨むコンタクトホール１８、他の所要の配線層１３の一部が臨むコンタクトホール１９を形成する。
【００１８】
次に、図４Ｈに示すように、フォトリソグラフィ工程と選択エッチング工程により容量素子の上部電極を形成すべき領域の層間絶縁膜１４に誘電体膜４が臨む開口２０を形成する。このエッチング方法としては、反応性イオンエッチング（ＲＩＥ）等のドライエッチング法や、ウェットエッチング法で行うことができる。このときのフォトレジスト層に対する露光工程においても、下層の下部電極１２あるいは下部配線層１３での露光光の乱反射等が反射防止膜５によって低減する。
【００１９】
次に、図５Ｉに示すように、下部電極１２上の誘電体膜４及び下部配線層１３に接続するように、全面に第２配線材料層２１を形成する。第２配線材料層２１は、アルミニウム系、例えばアルミニウム合金を主成分とする金属層で形成するもので、本例では膜厚が例えば３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜２２とその下層の膜厚が１０〜３００ｎｍ程度の窒化チタン（ＴｉＮ）膜２３で形成する。この窒化チタン（ＴｉＮ）膜２３の他には、白金（Ｐｔ）膜等、誘電体膜であるＴａ2 Ｏ5 膜４に対し酸化されない金属やその化合物膜、あるいは酸化されても導電性を失われないルテニウム（Ｒｕ）膜等を用いることができる。
【００２０】
次に、図５Ｊに示すように、フォトリソグラフィ工程及び選択エッチング工程により、第２配線材料層２１をパターニングして誘電体膜４上に上部電極２５と下部電極１２に接続する上部配線層を兼ねる取り出し電極２６、下部配線層１３に接続する上部配線層２７を形成し、下部電極１２と誘電体膜４と上部電極２５により容量素子２９を形成する。このようにして、目的の容量素子２９を有する半導体装置３０を得る。
【００２１】
本実施の形態に係る半導体装置の製造方法によれば、容量素子の形成において、フォトリソグラフィ技術を用いて下部電極及び誘電体膜のパターニング用のレジストマスク１１Ａを形成する際（図１Ｂ、図２Ｃ参照）、下部電極材料層３の窒化チタン膜８と誘電体膜である酸化タンタル膜４の２層膜が反射防止膜５として機能するので、フォトレジスト層１０に露光光が照射されても下部電極材料層３で乱反射することがない。従って、乱反射に起因して起こるハレーションや定在波による影響を低減することができ、レジストマスク１１Ａのパターニング精度を向上することができる。
この反射防止膜５を構成する窒化チタン膜８と酸化タンタル膜４は、夫々下部電極１２の一部、及び誘電体膜４として用いられるので、露光工程後に除去する必要がなく、製造工程の簡略化を図ることができる。
【００２２】
容量素子用のレジストマスク１１Ａの形成と同時に、下部配線層１３のパターニング用のレジストマスク１１Ｂを形成する場合（図１Ｂ、図２Ｃ参照）においても、下部電極材料層３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能し、露光光の乱反射を防ぐ。従って、乱反射に起因して起こるハレーションや定在波による影響を低減することができ、レジストマスク１１Ｂのパターニング精度を向上することができる。
層間絶縁膜１４上にコンタクトホールのパターニング用のレジストマスク１６を形成する場合（図３Ｅ、Ｆ参照）においても、下部電極１２及び下部配線層１３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能し、露光光の乱反射を防ぎ、同様に、乱反射に起因して起こるハレーションや定在波による影響を低減して、レジストマスク１６のパターニング精度を向上することができる。
【００２３】
最終的に得られた容量素子２９は、下部電極１２、誘電体膜４及び上部電極２５が高精度に形成され、絶縁膜２を挟んで下部電極１２と半導体基板１との間に形成される寄生容量の低減化を図り、また下部電極１２の取り出し部も金属電極２６で形成され、下部電極１２の寄生抵抗の低減化を図ることができる。従って、微細加工が可能になり、高容量、低寄生容量、低寄生抵抗の容量素子２９を形成することができる。同時に下部配線層１３及びビア・コンタクト（取り出し電極２６）の形成工程の高精度化を図ることができる。
【００２４】
図６〜図１０は、本発明に係る半導体装置の製造方法の他の実施の形態を示す。
本実施の形態においては、先ず、図６Ａに示すように、例えば半導体素子が形成された半導体基板（例えばシリコン基板）１上に例えば酸化シリコン（ＳｉＯ2 ）膜等による絶縁膜２を介して、容量素子の下部電極及び他の配線層（いわゆる下部配線層）となる所要の膜厚の第１配線材料層（以下、下部電極材料層という）３を形成し、この下部電極材料層３上に所要の膜厚の誘電体膜４を形成し、更に誘電体膜４上に所要の膜厚の上部電極材料層３３を形成する。下部電極材料層３の一部と誘電体膜４との積層膜により反射防止膜５を形成する。
【００２５】
下部電極材料層３は、前述と同様に例えば、アルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では下から例えば、膜厚５０〜２００ｎｍ程度のバリアメタル膜６、膜厚３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜７及び反射防止膜の一部となる窒化チタン（ＴｉＮ）膜８の積層膜で形成される。バリアメタル膜６は、チタン（Ｔｉ）膜、またはチタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、またはチタン（Ｔｉ）と酸窒化チタン（ＴｉＯＮ）との積層膜（例えばＴｉ／ＴｉＯＮ／Ｔｉ積層膜）で形成することができる。誘電体膜４は、酸化タンタル（Ｔａ2 Ｏ5 ）膜で形成することができる。本例では窒化チタン膜８と誘電体膜である酸化タンタル膜４の積層膜で反射防止膜５を形成する。上層の窒化チタン（ＴｉＮ）膜８と誘電体膜である酸化タンタル（Ｔａ2 Ｏ5 ）膜４の膜厚は、後工程のフォトリソグラフィ工程における露光装置の露光波長の光にて反射率が１０％未満となるように設定する。例えば、窒化チタン膜８の膜厚は１０ｎｍ〜１００ｎｍ程度、酸化タンタル膜４の膜厚は５ｎｍ〜８０ｎｍ程度とすることができる。
上部電極材料層３３は、例えば窒化チタン（ＴｉＮ）膜とチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（ＴｉＮ／Ｔｉ／ＴｉＮ積層膜）で形成される。上部電極材料層３３の膜厚としては、ＴｉＮ／Ｔｉ／ＴｉＮ：２０ｎｍ／２０ｎｍ／２０ｎｍ〜１００ｎｍ／１００ｎｍ／１００ｎｍ程度とすることができる。このＴｉＮ／Ｔｉ／ＴｉＮ積層膜は露光波長に対して反射防止機能を有する。上部電極材料層３３としては、その他、白金（Ｐｔ）膜、窒化チタン（ＴｉＮ）膜等、誘電体膜となる酸化タンタル（Ｔａ2 Ｏ5 ）膜４に対して酸化されない金属やその化合物、あるいは酸化されても導電性を失わないルテニウム（Ｒｕ）膜等を用いることができる。上部電極材料層３３としては窒化チタン（ＴｉＮ：膜厚５０〜３００ｎｍ程度）の単層でも可能である。
【００２６】
次に、図６Ｂに示すように、フォトリソグラフィ工程及び選択エッチング（例えばドライエッチング）工程にて、上部電極材料層３３をパターニングして容量素子を構成する上部電極３４を形成する。
【００２７】
次に、図７Ｃに示すように、上部電極３４上及び誘電体膜４を含む全面に所要の膜厚、本例では０．２μｍ〜２．０μｍ程度のフォトレジスト層１０を形成する。
【００２８】
次に、図７Ｄに示すように、フォトレジスト層１０を所要パターンの光学マスクを介して露光し、現像処理して、容量素子の下部電極用及び他の配線層（いわゆる下部配線層）用の共通したレジストマスク１１〔１１Ａ、１１Ｂ〕を形成する。露光処理は、例えば波長１９３ｎｍのＡｒＦエキシマレーザを照射して行う。この露光波長の光に対するＴｉＮ膜８と誘電体膜のＴａ2 Ｏ5 膜４との積層膜５の反射率は、１０％未満となる。即ち、ＴｉＮ膜８／Ｔａ2 Ｏ5 膜４の積層膜５が波長１９３ｎｍのＡｒＦエキシマレーザによる露光光に対する反射防止膜として機能する。これにより、露光工程においてフォトレジスト層１０に入射した露光光の下部電極材料層３での反射が低減し、精度のよいレジストマスク１１が形成される。
【００２９】
次に、図８Ｅに示すように、レジストマスク１１〔１１Ａ、１１Ｂ〕を介して誘電体膜４及び下部電極材料層３を選択エッチング、例えば反応性イオンエッチング（ＲＩＥ）によりパターニングし、容量素子を構成する下部電極１２及びその上の誘電体膜４を形成し、同時に下部配線層１３を形成する。
【００３０】
次に、図８Ｆに示すように、上部電極３４、下部電極１２及び誘電体膜４、さらに下部配線層１３を含む全面上に例えば酸化シリコンによる層間絶縁膜１４を形成し、この層間絶縁膜１４に平坦化処理を施した後、層間絶縁膜１４上にフォトレジスト層１５を形成する。
【００３１】
次に、図９Ｇに示すように、フォトレジスト層１５を所要パターンの光学マスクを介して露光し、現像処理して、容量素子用の開口３６Ａ及びコンタクトホール用の開口３６Ｂを有する共通したレジストマスク３６を形成する。露光光は、前述と同様の例えば波長１９３ｎｍのＡｒＦエキシマレーザを用いることができる。この露光工程では、層間絶縁膜１４下の下部電極１２及び配線層１３の表面には、上述の反射率の低い反射防止膜５があり、上部電極３４を構成する積層膜が反射防止の機能を有するので、下部電極１２、配線層１３及び上部電極３４による乱反射に起因するハレーションや、フォトレジスト層１５中にて発生する定在波による影響が低減し、高い露光精度が得られる。
【００３２】
次に、図９Ｈに示すように、このレジストマスク３６を介して、層間絶縁膜１４を例えば反応性イオンエッチング（ＲＩＥ）により選択的にエッチング除去し、下部電極１２の一部が臨むコンタクトホール１８、所要の下部配線層１３の一部が臨むコンタクトホール１９及び上部電極３４が臨む開口３７を形成する。
【００３３】
次に、図１０Ｉに示すように、前述と同様に、開口３７に臨む上部電極３４、コンタクトホール１８に臨む下部電極１２及びコンタクトホール１９に臨む下部配線層１３に接続するように、全面に第２配線材料層２１を形成する。第２配線材料層２１は、例えばアルミニウム系、一例としてアルミニウム合金を主成分とする金属層で形成するもので、本例では膜厚が例えば３００ｎｍ〜１０００ｎｍ程度のアルミニウム（Ａｌ）合金膜２２で形成する。
【００３４】
次に、図１０Ｊに示すように、フォトリソグラフィ工程及び選択エッチング工程により、第２配線材料層２１をパターニングして上部電極３４上及び下部電極１２に夫々接続する上部電極配線層を兼ねる取り出し電極４１及び４２、下部配線層１３に接続する上部配線層４３を形成し、下部電極１２と誘電体膜４と上部電極３４により容量素子３９を形成する。このようにして、目的の容量素子３９を有する半導体装置４０を得る。
【００３５】
本実施の形態に係る半導体装置の製造方法によれば、容量素子の形成において、フォトリソグラフィ技術を用いて上部電極のパターニング用のレジストマスク（図示せず）を形成する際、上部電極材料層３３を構成するＴｉＮ／Ｔｉ／ＴｉＮ積層膜が反射防止機能を有するので、フォトレジスト層に露光光が照射されても上部電極材料層３３での乱反射を防ぎ、パターニング精度を向上することができる。また、前述と同様に、フォトリソグラフィ技術を用いて下部電極及び誘電体膜のパターニング用のレジストマスク１１Ａを形成する際（図７Ｃ、図７Ｄ参照）、下部電極材料層３の窒化チタン膜８と誘電体膜である酸化タンタル膜４の２層膜が反射防止膜５として機能するので、フォトレジスト層１０に露光光が照射されても下部電極材料層３での乱反射を防ぎ、レジストマスク１１Ａのパターニング精度を向上することができる。
反射防止膜５を構成する窒化チタン膜８と酸化タンタル膜４は、夫々下部電極１２の一部、及び誘電体膜４として用いられるので、露光工程後に除去する必要がなく、製造工程の簡略化を図ることができる。
【００３６】
上部電極３４を先に形成しておくので、図９Ｇの工程で、容量素子用の開口３６Ａとコンタクトホール用の開口３６Ｂを有するレジストマスク３６を一括して形成することができ、工程の簡素化を図ることができる。
【００３７】
容量素子用のレジストマスク１１Ａの形成と同時に、下部配線層のパターニング用のレジストマスク１１Ｂを形成する場合（図７Ｃ、図７Ｄ参照）においても、下部電極材料層３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止膜５として機能するので、露光光の乱反射を防ぎ、レジストマスク１１Ｂのパターニング精度を向上することができる。
層間絶縁膜１４の開口３７、コンタクトホール１８、１９のパターニング用のレジストマスク３６を形成する場合（図９Ｇ、図９Ｈ参照）においても、上部電極３４の膜構成、下部電極１２及び下部配線層１３の表面にある窒化チタン膜８と酸化タンタル膜４の２層膜が反射防止機能を有するので、露光光の乱反射を防ぎ、同様に、レジストマスクのパターニング精度を向上することができる。
【００３８】
最終的に得られた容量素子３９は、下部電極１２、誘電体膜４及び上部電極３４が高精度に形成され、絶縁膜２を挟んで下部電極１２と半導体基板１との間に形成される寄生容量の低減化を図り、また下部電極１２の取り出し部も金属電極４２で形成され、下部電極１２の寄生抵抗の低減化を図ることができる。従って、微細加工が可能になり、高容量、低寄生容量、低寄生抵抗の容量素子３９を形成することができる。同時に、上部電極３４、下部配線層１３及びビア・コンタクト（取り出し電極４２）の形成工程の高精度化を図ることができる。
【００３９】
上例では、露光手段として、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いたが、その他、ｇ線（波長４３６ｎｍ）、ｉ線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）、波長１５７ｎｍのＦ2 、波長１３ｎｍのＥＵＶ等の露光光等を用いても同様の効果を奏する。なお、露光手段として電子ビームを用いることもできる。
【００４０】
図１１は本発明に係る半導体装置の製造方法の他の実施の形態を示す。
本実施の形態においては、前述の図９Ｇの工程で開口３６Ａに変えて、複数の開口を有するようにしたレジストマスクを形成し、このレジストマスクを介して層間絶縁膜１４をパターニングする。そして、各コンタクトホール４５、１８、１９内に、例えばタングステン（Ｗ）等による金属プラグ４６を埋め込み、この金属プラグ４６を介して上部電極３４に接続する取り出し電極４１、下部電極１２に接続する取り出し電極４２、下部配線層１３に接続する上部配線層４３を、フォトリソグラフィ工程及び選択エッチング工程を用いて選択的に形成して、目的の容量素子４９を有する半導体装置５０を得る。
【００４１】
本実施の形態に係る半導体装置の製造方法においても、前述と同様に、露光工程時に下地金属層での乱反射を防ぎ、結果として精度の良いパターニングを行うことができ、高容量、低寄生容量、低寄生抵抗の容量素子を形成することができる。また、金属プラグ４６を形成して上層の電極４１、４２及び配線４３を形成するので半導体装置の表面の平坦化を図ることができる。
【００４２】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、フォトリソグラフィ工程により下部電極用のレジストマスクを形成する際のフォトレジスト層に対する露光工程で、反射防止膜により露光光の下部電極材料層での乱反射を低減することができるので、乱反射に起因して起こるハレーションや定在波等による影響を低減することができ、レジストマスクのパターニング精度を向上することができる。従って高い精度を有する容量素子を形成することができる。反射防止膜を構成する下部電極材料層の一部及び誘電体膜は、露光工程後に除去する必要がないので、製造工程の簡略化を図ることができる。
誘電体膜及び下部電極材料層のパターニングに先立って上部電極を形成するときは、後の上部電極上の開口及び下部電極上のコンタクトホールの形成を一括して形成することができ、工程の簡略化を図ることができる。
【００４３】
下部電極材料層のパターニング工程で、同時に下部電極材料層による他の配線層を形成する場合においても、露光光による乱反射を低減することができるので、乱反射に起因して起こるハレーションや定在波等による影響を低減することができ、レジストマスクのパターニング精度を向上することができる。従って、高精度の容量素子を形成すると同時に、配線層の形成工程の高精度化を図ることも可能となる。
【００４４】
下部電極材料層の一部と誘電体膜からなる反射防止膜の反射率が１０％未満となるように設定するときは、露光光による乱反射を確実に防止することができる。
誘電体膜をＴａ2 Ｏ5 膜とし、この誘電体膜に接触する下部電極材料層の一部をＴｉＮ膜とするときは、露光光の乱反射を防止することのできる反射防止膜を形成することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｂ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図２】Ｃ〜Ｄ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図３】Ｅ〜Ｆ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図４】Ｇ〜Ｈ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図５】Ｉ〜Ｊ 本発明の半導体装置の製造方法の一実施の形態を示す製造工程図（その５）である。
【図６】Ａ〜Ｂ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その１）である。
【図７】Ｃ〜Ｄ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図８】Ｅ〜Ｆ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図９】Ｇ〜Ｈ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その３）である。
【図１０】Ｉ〜Ｊ 本発明の半導体装置の製造方法の他の実施の形態を示す製造工程図（その４）である。
【図１１】本発明の半導体装置の製造方法の他の実施の形態を示す説明図である。
【符号の説明】
１・・・半導体基板、２・・・絶縁膜、３・・・第１配線材料層（下部電極材料層）、４・・・誘電体膜（Ｔａ2 Ｏ5 膜）、５・・・反射防止膜、６・・・バリアメタル膜、７、２２・・・Ａｌ合金膜、８、２３・・・窒化チタン（ＴｉＮ）膜、１０、１５・・・フォトレジスト層、１１〔１１Ａ、１１Ｂ〕、３６〔３６Ａ、３６Ｂ〕・・・レジストマスク、１２・・・下部電極、１３・・・下部配線層、１４・・・層間絶縁膜、１６・・・コンタクトホール用のレジストマスク、１８、１９・・・コンタクトホール、２０、３７・・・開口、２１・・・第２配線材料層、２５、３４・・・上部電極、２６、３９、４１、４２・・・取り出し電極、２７、４３・・・上部配線層、２９、３９、４９・・・容量素子、３０、４０、５０・・・半導体装置、４５・・・コンタクトホール、４６・・・金属プラグ
Claims (4)
- 下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、
基板上に下部電極材料層と誘電体膜を順に積層し、前記下部電極材料層の一部であるＴｉＮ膜と前記誘電体膜であるＴａ ２ Ｏ ５ 膜とによる積層膜で反射防止膜を形成する工程と、
前記積層膜上にフォトレジスト層を形成する工程と、
前記フォトレジスト層を所定パターンに露光、現像してレジストマスクを形成する工程と、
前記レジストマスクを介して前記誘電体膜及び前記下部電極材料層をパターニングして下部電極を形成する工程と、
前記誘電体膜上に上部電極を形成して前記容量素子を形成する工程を有し、
前記フォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する
ことを特徴とする半導体装置の製造方法。 - 下部電極上に誘電体膜を介して上部電極が形成されてなる容量素子を有する半導体装置の製造方法であって、
基板上に下部電極材料層と誘電体膜を順に積層し、前記下部電極材料層の一部であるＴｉＮ膜と前記誘電体膜であるＴａ ２ Ｏ ５ 膜とによる積層膜で反射防止膜を形成する工程と、
前記上部電極材料層をパターニングして上部電極を形成する工程と、
前記上部電極を含む面上にフォトレジスト層を形成する工程と、
前記フォトレジスト層を所定パターンに露光、現像してレジストマスクを形成する工程と、前記レジストマスクを介して前記誘電体膜及び前記下部電極材料層をパターニングして
下部電極を形成し、前記容量素子を形成する工程を有し、
前記フォトレジスト層の露光時の露光波長の光に対する前記反射防止膜の反射率が１０％未満になるように、前記ＴｉＮ膜の膜厚を５〜８０ｎｍ、前記誘電体膜の膜厚を１０〜１００ｎｍに設定する
ことを特徴とする半導体装置の製造方法。 - 前記下部電極材料層のパターニング工程で、同時に該下部電極材料層による他の配線層を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記下部電極材料層のパターニング工程で、同時に該下部電極材料層による他の配線層を形成する
ことを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362966A JP3948263B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362966A JP3948263B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163272A JP2003163272A (ja) | 2003-06-06 |
| JP3948263B2 true JP3948263B2 (ja) | 2007-07-25 |
Family
ID=19173383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362966A Expired - Fee Related JP3948263B2 (ja) | 2001-11-28 | 2001-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3948263B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365014B2 (en) * | 2004-01-30 | 2008-04-29 | Applied Materials, Inc. | Reticle fabrication using a removable hard mask |
| US7271700B2 (en) * | 2005-02-16 | 2007-09-18 | International Business Machines Corporation | Thin film resistor with current density enhancing layer (CDEL) |
-
2001
- 2001-11-28 JP JP2001362966A patent/JP3948263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003163272A (ja) | 2003-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6136679A (en) | Gate micro-patterning process | |
| TWI764604B (zh) | 製造反射遮罩之方法 | |
| JPH06302539A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3415551B2 (ja) | 半導体装置の製造方法 | |
| US6051369A (en) | Lithography process using one or more anti-reflective coating films and fabrication process using the lithography process | |
| JP4058327B2 (ja) | 半導体装置の製造方法 | |
| US7396751B2 (en) | Method for manufacturing semiconductor device | |
| JP3948263B2 (ja) | 半導体装置の製造方法 | |
| TW202129705A (zh) | 反射遮罩及其製造方法 | |
| JPH06204130A (ja) | パターンの形成方法 | |
| US20040014326A1 (en) | Bi-layer resist process | |
| US7087533B2 (en) | Method for fabricating semiconductor device | |
| JP2814951B2 (ja) | 半導体装置の製造方法 | |
| JP3498022B2 (ja) | 半導体装置の製造方法 | |
| JPH04144230A (ja) | 半導体装置及びその製造方法 | |
| KR100269330B1 (ko) | 반사 방지 캡 및 스페이서를 구비하는 반도체장치, 이의 제조방법 및 이를 이용한 포토레지스트 패턴의 제조방법 | |
| JP2569709B2 (ja) | 配線の形成方法 | |
| JPH08162460A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006073709A (ja) | 多層反射防止膜 | |
| US20230197505A1 (en) | Method for Patterning a Substrate Using Photolithography | |
| JP3608978B2 (ja) | 半導体装置の製造方法 | |
| JPS62195125A (ja) | 微細パタ−ンの形成方法 | |
| JP2002246558A (ja) | 半導体装置の製造方法 | |
| JPH0969479A (ja) | 半導体装置の製造方法 | |
| KR100774650B1 (ko) | 저저항 반도체 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041028 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070409 |
|
| LAPS | Cancellation because of no payment of annual fees |