JP3939270B2 - 配線構造の形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【0002】
【従来の技術】
従来の配線構造の形成方法として、CMP(chemical mechanical polishing )工程前に熱処理(以下、アニールと称する)を行なう第1の従来例(例えば特許文献1参照)と、CMP工程後にアニールを行なう第2の従来例(例えば特許文献2参照)とがある。以下、これらの主な2つの従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【0003】
図9(a)〜(f)は、「CMP工程前」に「アニール」を行なう第1の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【0004】
まず、図9(a)に示すように、基板1上にSiO2 絶縁膜2を堆積し、続いてエッチングストッパー膜3を成膜した後、SiOFよりなる層間絶縁膜4を成膜する。後述するように、層間絶縁膜4には、銅を埋め込むための溝が設けられる。
【0005】
次に、図9(b)に示すように、層間絶縁膜4上にフォトレジストを塗布した後、露光及び現像を行なって、配線溝形成領域に開口部を持つレジストマスク5を形成する。
【0006】
その後、レジストマスク5を用いて層間絶縁膜4に対してエッチングを行なうことにより、図9(c)に示すように、溝6を形成し、その後、レジストマスク5を除去する。
【0007】
続いて、図9(d)に示すように、溝パターンが形成された基板1の上に、スパッタ法を用いてバリア膜7及びCuスパッタ膜8を順次成膜する。
【0008】
次に、図9(e)に示すように、電解メッキ法等を用いて溝6が完全に埋まるようにCuメッキ膜9を成膜した後、250〜400℃程度の温度でアニール処理を行なう。これにより、Cuスパッタ膜8はCuメッキ膜9と一体化する。
【0009】
続いて、図9(f)に示すように、CMP(化学的機械研磨)法により、溝6の外側のCuメッキ膜9及びバリア膜7を除去して層間絶縁膜4の表面を露出させると共に、層間絶縁膜4及び残存するCuメッキ膜9のそれぞれの表面を平坦化する。これにより、溝6に埋め込まれた銅よりなる銅配線を形成することができる。
【0010】
図10(a)〜(e)は、「CMP工程後」に「アニール」を行なう第2の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【0011】
まず、図10(a)に示すように、シリコン基板11上にプラズマCVD(chemical vapor deposition )法を用いて下地酸化膜12を堆積し、続いて同様の方法により、SiN膜13及びSiO2 膜14を順次堆積する。続いて、レジストパターン(図示省略)をマスクとしてSiO2 膜14に対してエッチングを行なうことにより、SiN膜13に達する凹部を形成した後、該レジストパターン及びSiN膜13の露出部分を除去することによって配線用溝15を形成する。
【0012】
次に、図10(b)に示すように、配線用溝15が形成されたSiO2 膜14の上に、スパッタリング法によってバリアメタルTaN膜16を堆積させた後、その上にCuシード膜17を堆積する。
【0013】
その後、図10(c)に示すように、電解メッキ法を用いて、SiO2 膜14の上に配線用溝15が完全に埋まるようにCuメッキ層18を堆積する。
【0014】
続いて、図10(d)に示すように、CMP法によって、配線用溝15の外側のCuメッキ層18、Cuシード膜17及びバリアメタルTaN膜16をそれぞれを除去してSiO2 膜14の表面を露出させる。これにより、配線用溝15にCu埋め込み配線層19が形成される。
【0015】
次に、温度を300〜500℃に、保持時間を5〜2000秒に設定してアニール処理を行なうことにより、図10(e)に示すように、Cu埋め込み配線層19に含まれている水分、水素及び二酸化炭素等を除去すると共に、Cu埋め込み配線層19のグレインサイズを大きくする。
【0016】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【0017】
【特許文献1】
特開2000―277520号公報
【特許文献2】
特開平11−186261号公報
【0018】
【発明が解決しようとする課題】
しかしながら、前述の第1及び第2の従来例にはそれぞれ、以下に説明するような問題点がある。
【0019】
図11は第1の従来例における問題点を説明するための図である。
【0020】
図11に示すように、下部配線層22が埋め込まれた絶縁膜21の上にはSiN膜23、SiO2 膜24及びFSG膜(フッ素添加シリコン酸化膜)25が順次形成されている。SiN膜23、SiO2 膜24及びFSG膜25には、凹部26及び配線溝27が設けられている。詳しくは、凹部26は、SiN膜23及びSiO2 膜24に形成され且つ下部配線層22に達するビアホール26aと、FSG膜25に形成され且つビアホール26aと接続する配線溝26bとから構成されている。また、配線溝27も、配線溝26bと同様にFSG膜25に形成されている。FSG膜25の上には凹部26及び配線溝27が途中まで埋まるようにバリア膜28が形成されていると共に、バリア膜28の上には凹部26及び配線溝27が完全に埋まるように銅膜(上部配線層用導電膜)29が形成されている。
【0021】
第1の従来例に係る配線構造の形成方法によれば、「CMP工程前」に「アニール」を行なう。すなわち、凹部26及び配線溝27からはみ出した銅膜29の除去を行なうCMP工程の前に銅膜29に対してアニールを行なう。ところが、第1の従来例においては、銅膜29に対してアニールを行なうと、図11に示すように、金属配線層となる銅膜部分にボイド(空洞)30が発生してしまうという問題がある。
【0022】
ボイド30が発生する原因は次のように考えられる。すなわち、「CMP工程前」に「アニール」を行なう第1の従来例においては、銅膜29の体積が大きい状態で、CMP工程前に250〜400℃という比較的高温でアニール処理を行なう。このため、アニール直後において銅膜29中に含有されていた欠陥(例えば粒界に沿って存在する原子レベルの空孔)がビアホール26aに凝集してしまうと共に、これらの欠陥を完全に除去することができないまま銅膜29の結晶成長が完了してしまう。これにより、図11に示すように、ビアホール部分のような、幅が狭い箇所にボイド30が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が0.25μm以下になると、より顕著に生じる。
【0023】
図12は第2の従来例における問題点を説明するための図である。
【0024】
図12に示すように、下部配線層42が埋め込まれた絶縁膜41の上にはSiN膜43、SiO2 膜44及びFSG膜45が順次形成されている。SiN膜43、SiO2 膜44及びFSG膜45には凹部46及び配線溝47が設けられている。詳しくは、凹部46は、SiN膜43及びSiO2 膜44に形成され且つ下部配線層42に達するビアホール46aと、FSG膜45に形成され且つビアホール46aと接続する配線溝46bとから構成されている。また、配線溝47も、配線溝46bと同様にFSG膜45に形成されている。凹部46及び配線溝47にはそれぞれ、バリア膜48を介して銅膜(上部配線層用導電膜)49が埋め込まれている。また、FSG膜45の上及び銅膜49の上にはSiN膜50が形成されている。
【0025】
第2の従来例に係る配線構造の形成方法によれば、「CMP工程後」に「アニール」を行なう。すなわち、凹部46及び配線溝47からはみ出した銅膜49の除去を行なうCMP工程の後に銅膜49に対してアニールを行なう。ところが、第2の従来例においては、銅膜49に対してアニールを行なうと、図12に示すように、例えば凹部46に埋め込まれた銅膜49の表面に表面割れ51や亀裂52が発生してしまうという問題がある。
【0026】
表面割れ51や亀裂52が発生する原因は次のように考えられる。すなわち、「CMP工程後」に「アニール」を行なう第2の従来例においては、凹部46等に埋め込まれた状態の銅膜49に対してアニールを行ない、それにより銅膜49の結晶成長を完了させる。このため、既に平坦化されている銅膜49の表面に該膜中の欠陥が凝集すると共に銅膜49に不均一な収縮が生じるので、図12に示すように、表面割れ51や亀裂52が発生する。尚、第2の従来例において、銅膜49よりなる配線構造の形成後、その上面全体にSiN膜50を堆積しているが、SiN膜50は段差被覆性が低いため、SiN膜50によって表面割れ51や亀裂52を埋め込むことはできない。その結果、配線となる銅膜49の表面の表面割れ51等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【0027】
前記に鑑み、本発明は、配線構造中にボイドや表面割れのない半導体装置等の電子デバイスを製造する方法を提供することを目的とする。
【0028】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、導電膜中の欠陥を段階的に除去するために「CMP工程の前後」に「アニール」を分けて行ない、それによりアニール処理時又はアニール処理後に導電膜中の欠陥が配線の内部又は表面に凝集することを抑制してボイド又は表面割れ等の発生を防止する方法を着想した。
【0029】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して第1の熱処理を行なう工程と、第1の熱処理を行なった後に、凹部の外側の導電膜を除去する工程と、凹部の外側の導電膜を除去した後に、残存する導電膜に対して、その表面が露出した状態で第2の熱処理を行なう工程とを備えている。
【0030】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して第1の熱処理を行ない、その後、凹部の外側の導電膜を除去する。続いて、残存する導電膜、つまり凹部に埋め込まれた導電膜に対して第2の熱処理を行ない、それによって該導電膜よりなる配線を完成させる。すなわち、本発明の配線構造の形成方法によると、凹部外側の導電膜(埋め込み配線材料)の除去を行なう工程(以下、除去工程と称する)の前後にそれぞれアニールを少なくとも一回ずつ行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニール(第1の熱処理)を行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜中の欠陥を部分的に除去し、それにより凹部内の導電膜に含まれている欠陥量を低下させた後に、除去工程及びアニール(第2の熱処理)を順次行なう。すなわち、凹部内の導電膜に含まれている欠陥量を低下させた後に該導電膜の表面を露出させた状態で、除去工程後のアニールを行なうため、該導電膜中の欠陥をより容易に放出することができるので、凹部内の導電膜の表面に欠陥が凝集してしまう事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【0031】
以上のように、本発明の配線構造の形成方法によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造することができる。
【0032】
本発明の配線構造の形成方法において、凹部は、ホールと、ホールの上に形成され且つホールと接続する配線溝とから構成されてしてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【0033】
また、この場合、第1の熱処理を行なった状態において、ホール内の導電膜の結晶粒は配線溝内の導電膜の結晶粒よりも小さく且つ配線溝内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側、配線溝、ホールの順に導電膜の結晶粒が小さいこと、言い換えると、凹部の外側、配線溝、ホールの順に導電膜の結晶成長が抑制されることが好ましい。このようにすると、第1の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。
【0034】
本発明の配線構造の形成方法において、第1の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了していない一方、第2の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了することが好ましい。このようにすると、第1の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。また、第2の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0035】
本発明の配線構造の形成方法において、第1の熱処理を行なった状態において、凹部内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側よりも凹部内において導電膜の結晶成長が抑制されることが好ましい。このようにすると、第1の熱処理を行なった状態において、凹部内の導電膜にボイドが発生することを確実に防止できる。
【0036】
本発明の配線構造の形成方法において、第2の熱処理は第1の熱処理よりも高温で行なわれることが好ましい。すなわち、第1の熱処理を比較的低温(例えば100〜200℃程度)で行なうと共に、第2の熱処理を比較的高温(例えば200〜500℃程度)で行なうことが好ましい。このようにすると、第1の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第2の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第2の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0037】
本発明の配線構造の形成方法において、第2の熱処理は第1の熱処理よりも長時間行なわれることが好ましい。すなわち、第1の熱処理を比較的短時間行なうと共に、第2の熱処理を比較的長時間行なうことが好ましい。このようにすると、第1の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第2の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第2の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【0038】
本発明の配線構造の形成方法において、凹部の幅が0.25μm以下であると、以上に述べたような効果が顕著に得られる。
【0039】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【0040】
本発明の配線構造の形成方法において、凹部の外側の導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【0041】
本発明に係る電子デバイスの製造方法は、第1の配線構造と第2の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第1の配線構造の形成方法は、基板上の第1の絶縁膜に第1の凹部を形成する工程と、第1の絶縁膜の上に第1の導電膜を第1の凹部が埋まるように堆積する工程と、第1の導電膜に対して第1の熱処理を行なう工程と、第1の熱処理を行なった後に、第1の凹部の外側の第1の導電膜を除去する工程と、第1の凹部の外側の第1の導電膜を除去した後に、残存する第1の導電膜に対して、その表面が露出した状態で第2の熱処理を行なう工程とを備えている。また、第2の配線構造の形成方法は、基板上の第2の絶縁膜に第2の凹部を形成する工程と、第2の絶縁膜の上に第2の導電膜を第2の凹部が埋まるように堆積する工程と、第2の導電膜に対して第3の熱処理を行なう工程と、第2の凹部の外側の第2の導電膜を除去する工程とを備えている。さらに、第2の凹部の幅は第1の凹部の幅よりも大きい。尚、第2の配線構造の形成方法において、第3の熱処理を、第2の導電膜の堆積後であってその除去工程の前に行なってもよいし、又はその除去工程後に行なってもよい。
【0042】
本発明の電子デバイスの製造方法によると、例えば0.25μm以下の比較的狭い幅を持つ第1の凹部に第1の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば0.25μmよりも大きい比較的広い幅を持つ第2の凹部に第2の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「CMP工程前」又は「CMP工程後」に「アニール」を1回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【0043】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【0044】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、「CMP工程の前後」にそれぞれ1回ずつ、配線となる銅(Cu)膜に対してアニール処理を行なうことである。
【0045】
図1〜図7は、第1の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0046】
まず、図1に示すように、例えば半導体基板(図示省略)の上に堆積された絶縁膜101の内部に下部配線層102を形成した後、下部配線層102が埋め込まれた絶縁膜101の表面を平坦化する。次に、平坦化された絶縁膜101及び下部配線層102のそれぞれの上に、例えばCVD法によりSiN膜103、SiO2 膜104及びFSG膜105を順次堆積する。
【0047】
次に、図2に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、SiN膜103、SiO2 膜104及びFSG膜105の内部に、凹部106及び配線溝107を形成する。詳しくは、凹部106は、SiN膜103及びSiO2 膜104に形成され且つ下部配線層102に達するビアホール106aと、FSG膜105に形成され且つビアホール106aと接続する配線溝106bとから構成されている。すなわち、凹部106はデュアルダマシン構造を持つ。また、配線溝107は、配線溝106bと同様にFSG膜105に形成されている。
【0048】
その後、図3に示すように、例えばPVD(physical vapor depositon)法により、FSG膜105の表面並びに凹部106及び配線溝107の壁面及び底面に、凹部106及び配線溝107が途中まで埋まるようにバリア膜108及びCuシード膜109を堆積する。続いて、例えばメッキ法により、Cuシード膜109の上に全面に亘って、凹部106及び配線溝107が完全に埋まるようにCuメッキ膜110を堆積する。
【0049】
次に、Cuシード膜109及びCuメッキ膜110に対して第1のアニール処理を行なう。このとき、アニール温度を例えば150℃とし、その温度状態でのアニール時間を例えば30分間とする。これにより、図4に示すように、Cuシード膜109とCuメッキ膜110との境界は消失して、両者が一体となったCu膜111が生成される。但し、Cu膜111の微細構造には位置依存性がある。具体的には、ビアホール106aの内部に位置するか、配線溝106b及び107の内部に位置するか、又は配線溝106b及び107の外側に位置するかによって、Cu膜111の結晶成長の程度に差が生じる。その結果、ビアホール106aには結晶粒が小さいCu膜111aが形成され、配線溝106b及び107には結晶粒が中程度のCu膜111bが形成され、配線溝106b及び107の外側には結晶成長が完了したCu膜111cが形成される。
【0050】
尚、前述のような3層構造を持つCu膜111を形成するためには、第1のアニール処理において、最上層のCu膜111cの結晶粒を十分に成長させることができる最小限の熱負荷を用いることが好ましい。具体的には、アニール温度を100℃以上で且つ200℃未満の範囲に設定し、アニール時間を30分以上で且つ180分以下の範囲に設定することが好ましい。このようなアニール条件を用いることによって、中間層のCu膜111bは、ある程度結晶成長が進んだ状態となり、最下層のCu膜111aは、未だほとんど結晶成長が進んでいない状態となる。
【0051】
その後、図5に示すように、例えばCMP法を用いて、配線溝106b及び107からはみ出した(つまりFSG膜105の上面よりも上側に位置する)Cu膜111c及びバリア膜108を除去してFSG膜105の表面を露出させると共に、Cu膜111a及び111bが埋め込まれたFSG膜105の表面を平坦化する。このとき、具体的なCMP条件は次の通りである。Cu膜111のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数(研磨パッドのウェハ表面に対する相対速度(時間平均値):以下同じ)及び圧力(研磨パッドをウェハに押しつける圧力:以下同じ)をそれぞれ例えば1015mm/sec及び17.7kPaに設定する。また、バリア膜108のCMPにおいては、スラリーとして、例えばシリカ系の固形分(5質量%濃度)を含み且つ過酸化水素水を酸化剤とする中性スラリー(但し固形分又は中性成分の材料はCu膜用スラリーと異なる)を用い、研磨時の回転数及び圧力をそれぞれ例えば761mm/sec及び13.7kPaに設定する。
【0052】
続いて、Cu膜111b及びCu膜111aに対して第2のアニール処理を行なう。このとき、アニール温度を例えば300℃とし、その温度状態でのアニール時間を例えば120分間とする。これにより、図6に示すように、Cu膜111b及びCu膜111aの結晶粒はどちらも完全に成長するので、Cu膜111bとCu膜111aとが一体化した均一且つ緻密な膜、つまりCu膜111dを形成することができる。尚、このように緻密なCu膜111dを形成するためには、第2のアニール処理において、CMP工程(図5に示す工程)前の第1のアニール処理と比べて大きな熱負荷を用いることが好ましい。具体的には、アニール温度を200℃以上で且つ500℃未満の範囲に設定し、アニール時間を60分以上で且つ240分以下の範囲に設定することが好ましい。
【0053】
最後に、Cu膜111dの表面の酸化を防止するために、図7に示すように、例えばCVD法により、FSG膜105の上及びCu膜111dの上にSiN膜112を形成する。これによって、下部配線層102と、配線溝106b及び107に埋め込まれたCu膜111dよりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層102とは、ビアホール106aに埋め込まれたCu膜111dよりなるプラグを介して接続される。尚、以上に説明した工程(図1〜図7参照)と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【0054】
以下、本実施形態の特徴である2回のアニール処理(第1及び第2のアニール処理)について詳しく説明する。
【0055】
第1のアニール処理の特徴は、図4に示すように、結晶粒径の大きさが異なる3層構造を持つCu膜111を形成することである。ところで、メッキ法によって堆積された直後のCuメッキ膜110(図3参照)は多くの欠陥を膜中に含んでいる。ここで、第1のアニール処理を行なうと、まず、Cuシード膜109とCuメッキ膜110とが一体化されてCu膜111が形成される。Cu膜111の状態を詳しく見ると、ビアホール106aの内部に位置するCu膜111a(ビア部分)の結晶粒の粒径は比較的小さく、配線溝106b及び107の内部に位置するCu膜111b(配線部分)は、Cu膜111aと比較して大きな結晶粒経を持つ。さらに、配線溝106b及び107からはみ出したCu膜111cの結晶粒径はCu膜111a及び111bよりも大きい。すなわち、Cu膜111cは結晶成長が完了した状態になっている。以上のような3層構造を持つCu膜111が得られる理由は次の通りである。
【0056】
150℃程度の温度で実施される第1のアニール処理においては、アニール温度が比較的低いためにCu膜111における結晶粒の成長速度が全体的に遅くなる。特に、Cu膜111aについては、ビアホール106aの壁部となる絶縁膜104によって四方から囲まれているため、結晶成長が阻害されて結晶粒はほとんど成長しない。一方、Cu膜111bについては、Cu膜111aと比較して比較的幅の広い配線溝106b及び107に存在しているため、結晶成長に対する周辺からの阻害が少ないので、結晶粒が成長しやすい。さらに、Cu膜111cについては、横方向に隣接する他の膜が基本的に存在していないので、結晶粒成長に対する阻害が非常に少ない。このため、150℃程度のアニール処理によっても大きな粒径を持つ結晶粒を成長させることができ、その結果、150℃程度のアニール温度を30分間保持している間にCu膜111cの結晶成長が完了する。従って、第1のアニール処理後のCu膜111つまり配線用金属膜においては、図4に示すように、Cu膜111a、Cu膜111b、Cu膜111cの順に結晶粒径が大きくなっていく状態(3層構造)が実現される。
【0057】
尚、第1のアニール処理に続くCMP工程(図5参照)において除去される膜であるCu膜111cについては、前述のように、第1のアニール処理を行なった時点で結晶成長が完了している。このため、研磨パッドの接触面となるCu膜111cの表面は安定するので、CMP工程において膜表面剥がれや歪等が発生する事態を回避できる。従って、ウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。すなわち、CMP工程において、過剰に研磨が進行して配線抵抗が増大する事態、又は研磨が不足して配線間に意図せぬ導通が生じる事態を防止することができる。
【0058】
次に、第2のアニール処理について具体的に説明する。第2のアニール処理の目的は、SiN膜112を堆積する前に、凹部106等に埋め込まれたCu膜111dを緻密化しておくことである。これによって、第2のアニール処理よりも後の工程において、Cu膜111d中に引っ張り応力が生じることを防止できるので、該引っ張り応力に起因するデバイスへの悪影響を防止できる。
【0059】
ところで、第2のアニール処理を行なう時点においては、図5に示すように、第2のアニール処理よりも先に実施されたCMP工程によって、凹部106及び配線溝107の外側のCu膜111cは除去されている。すなわち、凹部106及び配線溝107はCu膜111によって完全に埋め込まれた状態となっており、凹部106の内部のCu膜111は、結晶粒径の異なるCu膜111aとCu膜111bとかなる2層構造を持つ。
【0060】
そこで、Cu膜111の結晶成長を完了させるために第2のアニール処理を行なう。このとき、Cu膜111に対しては既に第1のアニール処理を行なっているため、配線溝106b及び107に位置するCu膜111bに含まれている欠陥は既に一部除去されている。すなわち、凹部106及び配線溝107内のCu膜111の全体に含まれている欠陥量は、第1のアニール処理の実施前と比べて低下している。また、CMP工程によってCu膜111cが除去され、それによりCu膜111bの表面が露出した状態となっているため、第2のアニール処理を行なう際に、Cu膜111bからの欠陥の放出がより容易になる。さらに、Cu膜111cが除去されたことによって、Cu膜111aとCu膜111の露出表面(つまりCu膜111bの露出表面)との間の距離が小さくなるので、Cu膜111aに含まれている欠陥を該表面から第2のアニール処理により放出することが容易になる。
【0061】
その結果、例えば300℃程度の比較的高温で第2のアニール処理を行なったとしても、凹部106及び配線溝107内のCu膜111から容易に欠陥を放出することができる。このため、凹部106及び配線溝107内のCu膜111の表面に欠陥が凝集してしまう事態を回避できる。また、CMP工程の前後にアニール処理を分けて行なうことによって、Cu膜111中に含まれる欠陥を徐々に除去するため、Cu膜111に不均一な収縮が生じることもない。従って、欠陥の凝集やCu膜111の収縮に起因する表面割れや亀裂等の発生を防止しながら、Cu膜111b及びCu膜111aのそれぞれの結晶成長を完了させ、それによって均一且つ緻密なCu膜111dを形成することができる。さらに、第2のアニール処理においてCu膜111a及び111bの結晶成長つまりCu膜111dの結晶成長が完了するため、第2のアニール処理よりも後の工程(例えば熱処理工程)において、Cu膜111dがさらなる結晶成長を起こすことがないので、Cu膜111dの収縮並びにそれに起因する表面割れや亀裂等の発生を防止することができる。
【0062】
以上に説明したように、第1の実施形態によると、第1のアニール処理によって、比較的幅の狭いビアホール中にボイドを発生させることなく、配線溝内のCu膜及び配線溝外のCu膜(つまり絶縁膜上のCu膜)のそれぞれの結晶を成長させることができる。具体的には、第1のアニール処理は強いアニール処理ではなく緩やかなアニール処理であるため、ビアホール内のCu膜及び配線溝内のCu膜における欠陥の凝集を抑制できるので、各Cu膜中にボイドを発生させることなく、各Cu膜の結晶をある程度成長させることができる。さらに、絶縁膜上のCu膜の結晶は十分に成長しているので、第1のアニール処理の後にCu膜に対するCMPを、ウェハ毎のばらつきのない均一な状態で行なうことができる。
【0063】
また、第1の実施形態によると、CMP工程後の第2のアニール処理によって、配線溝やビアホールに埋め込まれたCu膜の表面に割れ等を発生させることなく、配線溝等の内部のCu膜の結晶を十分に成長させることができる。具体的には、CMP工程前のアニール(第1のアニール処理)によってCu膜中の欠陥を部分的に除去し、それにより配線溝等の内部のCu膜に含まれている欠陥量を低下させた後に、CMP工程及び第2のアニール処理を順次行なう。すなわち、配線溝等の内部のCu膜の欠陥量を低下させた後に該Cu膜の表面を露出させた状態で第2のアニール処理を行なうため、該Cu膜中の欠陥をより容易に放出することができるので、該Cu膜の表面に欠陥が凝集してしまう事態を回避できる。また、CMP工程の前後にアニール処理を分けて行なうことによって、Cu膜中に含まれる欠陥を徐々に除去するため、Cu膜に不均一な収縮が生じることもない。このため、欠陥の凝集やCu膜の収縮に起因して、配線となるCu膜に表面割れや亀裂が発生することを防止しながら、該Cu膜の結晶を十分に成長させることができる。さらに、第2のアニール処理によって配線溝等の内部のCu膜の結晶成長を完了させておくことによって、第2のアニール処理後に行なわれる熱処理等において該Cu膜の結晶成長が起こることがないので、該結晶成長に伴う応力の発生及びそれに起因するデバイスへの悪影響を防止できる。
【0064】
従って、第1の実施形態によると、ボイドや表面割れのない配線構造(埋め込み銅配線)を実現できるので、信頼性の高い半導体装置を歩留まり良く製造することができる。
【0065】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、微小なボイドや表面割れ等の有無がデバイス全体に及ぼす影響が大きくなるので、Cu膜の埋め込み対象となる配線溝やホールの幅が0.25μmと同等か又はそれよりも小さくなると、第1の実施形態による前述の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は0.05μm以上であることが好ましい。
【0066】
また、第1の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0067】
また、第1の実施形態において、「CMP工程の前後」にそれぞれ1回ずつ、配線となるCu膜に対してアニール処理を行なった。しかし、これに代えて、配線溝やホールの内部のCu膜にボイドを発生させないように、「CMP工程前」のアニール処理を複数回に分けて実施してもよい。また、配線溝やホールの内部のCu膜の結晶が十分に成長するように、「CMP工程後」のアニール処理を複数回に分けて実施してもよい。
【0068】
(第2の実施形態)
以下、本発明の第2の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【0069】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほどボイド等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第1の実施形態と同様に、「CMP工程の前後」に「アニール」を分けて行ない、それによって配線用導電膜を徐々に結晶化させる。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程数の削減を重視して、「CMP工程前」又は「CMP工程後」に「アニール」を1回だけ行なう。
【0070】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図8に示すフローチャートを参照しながら具体的に説明する。
【0071】
まず、ステップS10において、形成対象の配線の幅(つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径)が0.25μm以下かどうか判断する。
【0072】
配線幅が0.25μm以下である場合、第1の実施形態と同様の方法(図1〜図7参照)を用いることによって、つまり配線用導電膜のCMP工程の前後にそれぞれ1回ずつアニール処理を行なうことによって配線形成を行なう。
【0073】
具体的には、ステップS101において、基板上に例えばSiO2 膜を堆積した後、ステップS102において、SiO2 膜上に例えばFSG膜を堆積し、その後、ステップS103において、両膜中にホールを形成する。
【0074】
次に、ステップS104において、FSG膜に、ホールと接続する配線溝を形成し、その後、ステップS105及びS106において、FSG膜の表面全体に亘ってバリア膜及びCuシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップS107において、Cuシード膜の上にCuメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【0075】
続いて、ステップS108において、各Cu膜に対して第1のアニール処理を行なう。これにより、Cuシード膜とCuメッキ膜とが一体化すると共に該一体化したCu膜の表面部分の結晶化が完了する。次に、ステップS109及びS110(CMP工程)において、CMP法を用いて、配線溝からはみ出したCu膜及びバリア膜を順次除去し、それによりFSG膜に埋め込みCu配線を形成すると共にFSG膜表面を平坦化する。
【0076】
次に、ステップS111において、Cu配線に対して第2のアニール処理を行なう。これにより、配線を構成するCu膜全体の結晶成長、つまりCu配線の緻密化が完了する。その後、ステップS112において、Cu配線が埋め込まれ且つ平坦化されたFSG膜の上にSiN膜を堆積する。
【0077】
ホールの直径又は配線溝の幅が0.25μm以下である場合に、ステップS101〜S112において、Cu膜に対して2回のアニール処理を行なう理由は次の通りである。すなわち、配線パターンが微細であるので、1回のアニール処理によって、Cu膜中に含有される欠陥を完全に除去し且つCu膜の全体に亘って結晶成長を完全に完了させることが難しいためである。
【0078】
一方、ステップS10において、形成対象の配線の幅が0.25μmよりも大きいと判断された場合には、例えば配線用導電膜のCMP工程の前に1回だけアニール処理を行なうことによって配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が0.25μmよりも大きい場合、配線構造の形成において、CMP工程後のアニール処理は行なわないものとする。
【0079】
具体的には、ステップS201〜S207においては、ステップS101〜S107と同様に、基板上に例えばSiO2 膜及びFSG膜を堆積した後、両膜中にホールを形成し、その後、FSG膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、FSG膜の表面全体に亘ってバリア膜及びCuシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Cuシード膜の上にCuメッキ膜を堆積する。
【0080】
続いて、ステップS208において、各Cu膜に対してアニール処理を行なうことにより、Cuシード膜とCuメッキ膜とを一体化させると共に該一体化したCu膜の全体の結晶化を完了させる。
【0081】
次に、ステップS209及びS210(CMP工程)において、CMP法を用いて、配線溝からはみ出したCu膜及びバリア膜を順次除去し、それによりFSG膜に埋め込みCu配線を形成すると共にFSG膜表面を平坦化する。その後、ステップS211において、Cu配線が埋め込まれ且つ平坦化されたFSG膜の上にSiN膜を堆積する。
【0082】
ところで、ホールの直径又は配線溝の幅が0.25μmよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜(Cu膜)における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけCu膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Cu膜中の欠陥を放出させやすくなる。その結果、高温度でアニール処理を1回行なうことにより、ボイドを発生させることなく、配線となるCu膜全体の結晶成長を完了させることができる。
【0083】
ステップS101〜S112又はステップS201〜S211の処理が終了した後、ステップS20において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップS10に戻る。全ての配線層の形成が終了している場合、ステップS30に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【0084】
以上に説明したように、第2の実施形態によると、例えば0.25μm以下の比較的狭い幅を持つ凹部に配線を形成する際には、第1の実施形態の方法を用いるため、第1の実施形態と同様の効果が得られる。一方、例えば0.25μmよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「CMP工程前」に「アニール」を1回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【0085】
すなわち、第2の実施形態によると、配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【0086】
尚、第2の実施形態において、広い幅を持つ凹部に配線を形成する際に、「CMP工程前」に「アニール」を1回だけ行なったが、これに代えて、「CMP工程後」に「アニール」を1回だけ行なってもよい。
【0087】
また、第2の実施形態において、配線用導電膜としてCu膜を用いたが、これに代えて、Al膜若しくはAg膜又はCu、Al若しくはAgを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばTaNバリア膜又はTaバリア膜を用いてもよい。
【0088】
【発明の効果】
本発明によると、凹部外側の導電膜の除去を行なう工程(除去工程)の前後にそれぞれアニールを行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニールを行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜に含まれている欠陥量を低下させた後に、除去工程を行ない、その後、再びアニールを、凹部内の導電膜の表面を露出させた状態で行なうため、該導電膜中の欠陥をより容易に放出でき、それにより該導電膜の表面に欠陥が凝集する事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【0089】
以上のように、本発明によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図2】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図3】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図4】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図5】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図6】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図7】本発明の第1の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図8】本発明の第2の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図9】(a)〜(f)は第1の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図10】(a)〜(e)は第2の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図11】第1の従来例における問題点を説明するための図である。
【図12】第2の従来例における問題点を説明するための図である。
【符号の説明】
101 絶縁膜
102 下部配線層
103 SiN膜
104 SiO2 膜
105 FSG膜
106 凹部
106a ビアホール
106b 配線溝
107 配線溝
108 バリア膜
109 Cuシード膜
110 Cuメッキ膜
111 Cu膜
111a Cu膜
111b Cu膜
111c Cu膜
111d Cu膜
112 SiN膜
Claims (8)
- 絶縁膜に凹部を形成する工程と、
前記絶縁膜の上に導電膜を前記凹部が埋まるように堆積する工程と、
前記導電膜に対して、100℃以上で且つ200℃未満の温度及び30分以上で且つ180分以下の時間で第1の熱処理を行なう工程と、
前記第1の熱処理を行なった後に、前記凹部の外側の前記導電膜を除去する工程と、
前記凹部の外側の前記導電膜を除去した後に、残存する前記導電膜に対して、その表面が露出した状態で、200℃以上で且つ500℃未満の温度及び60分以上で且つ240分以下の時間で第2の熱処理を行なう工程とを備え、
前記導電膜は銅又は銅を含む合金よりなることを特徴とする配線構造の形成方法。 - 前記凹部は、ホールと、前記ホールの上に形成され且つ前記ホールと接続する配線溝とから構成されていることを特徴とする請求項1に記載の配線構造の形成方法。
- 前記第1の熱処理を行なった状態において、前記ホール内の前記導電膜の結晶粒は前記配線溝内の前記導電膜の結晶粒よりも小さく且つ前記配線溝内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項2に記載の配線構造の形成方法。
- 前記第1の熱処理を行なった状態において、前記凹部内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項1に記載の配線構造の形成方法。
- 前記第2の熱処理は前記第1の熱処理よりも長時間行なわれることを特徴とする請求項1〜4のいずれか1項に記載の配線構造の形成方法。
- 前記凹部の幅は0.25μm以下であることを特徴とする請求項1〜5のいずれか1項に記載の配線構造の形成方法。
- 前記凹部の外側の前記導電膜を除去する工程において化学的機械研磨法を用いることを特徴とする請求項1〜6のいずれか1項に記載の配線構造の形成方法。
- 前記第2の熱処理を行なった後、残存する前記導電膜の露出表面の上に絶縁膜を形成する工程をさらに備えていることを特徴とする請求項1〜7のいずれか1項に記載の配線構造の形成方法。
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