JP3939270B2

JP3939270B2 - Method for forming wiring structure

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Publication number: JP3939270B2
Application number: JP2003135479A
Authority: JP
Inventors: 剛史原田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-05-31
Filing date: 2003-05-14
Publication date: 2007-07-04
Anticipated expiration: 2023-05-14
Also published as: JP2004056096A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造の形成方法として、ＣＭＰ（chemical mechanical polishing ）工程前に熱処理（以下、アニールと称する）を行なう第１の従来例（例えば特許文献１参照）と、ＣＭＰ工程後にアニールを行なう第２の従来例（例えば特許文献２参照）とがある。以下、これらの主な２つの従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【０００３】
図９（ａ）〜（ｆ）は、「ＣＭＰ工程前」に「アニール」を行なう第１の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【０００４】
まず、図９（ａ）に示すように、基板１上にＳｉＯ₂絶縁膜２を堆積し、続いてエッチングストッパー膜３を成膜した後、ＳｉＯＦよりなる層間絶縁膜４を成膜する。後述するように、層間絶縁膜４には、銅を埋め込むための溝が設けられる。
【０００５】
次に、図９（ｂ）に示すように、層間絶縁膜４上にフォトレジストを塗布した後、露光及び現像を行なって、配線溝形成領域に開口部を持つレジストマスク５を形成する。
【０００６】
その後、レジストマスク５を用いて層間絶縁膜４に対してエッチングを行なうことにより、図９（ｃ）に示すように、溝６を形成し、その後、レジストマスク５を除去する。
【０００７】
続いて、図９（ｄ）に示すように、溝パターンが形成された基板１の上に、スパッタ法を用いてバリア膜７及びＣｕスパッタ膜８を順次成膜する。
【０００８】
次に、図９（ｅ）に示すように、電解メッキ法等を用いて溝６が完全に埋まるようにＣｕメッキ膜９を成膜した後、２５０〜４００℃程度の温度でアニール処理を行なう。これにより、Ｃｕスパッタ膜８はＣｕメッキ膜９と一体化する。
【０００９】
続いて、図９（ｆ）に示すように、ＣＭＰ（化学的機械研磨）法により、溝６の外側のＣｕメッキ膜９及びバリア膜７を除去して層間絶縁膜４の表面を露出させると共に、層間絶縁膜４及び残存するＣｕメッキ膜９のそれぞれの表面を平坦化する。これにより、溝６に埋め込まれた銅よりなる銅配線を形成することができる。
【００１０】
図１０（ａ）〜（ｅ）は、「ＣＭＰ工程後」に「アニール」を行なう第２の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【００１１】
まず、図１０（ａ）に示すように、シリコン基板１１上にプラズマＣＶＤ（chemical vapor deposition ）法を用いて下地酸化膜１２を堆積し、続いて同様の方法により、ＳｉＮ膜１３及びＳｉＯ₂膜１４を順次堆積する。続いて、レジストパターン（図示省略）をマスクとしてＳｉＯ₂膜１４に対してエッチングを行なうことにより、ＳｉＮ膜１３に達する凹部を形成した後、該レジストパターン及びＳｉＮ膜１３の露出部分を除去することによって配線用溝１５を形成する。
【００１２】
次に、図１０（ｂ）に示すように、配線用溝１５が形成されたＳｉＯ₂膜１４の上に、スパッタリング法によってバリアメタルＴａＮ膜１６を堆積させた後、その上にＣｕシード膜１７を堆積する。
【００１３】
その後、図１０（ｃ）に示すように、電解メッキ法を用いて、ＳｉＯ₂膜１４の上に配線用溝１５が完全に埋まるようにＣｕメッキ層１８を堆積する。
【００１４】
続いて、図１０（ｄ）に示すように、ＣＭＰ法によって、配線用溝１５の外側のＣｕメッキ層１８、Ｃｕシード膜１７及びバリアメタルＴａＮ膜１６をそれぞれを除去してＳｉＯ₂膜１４の表面を露出させる。これにより、配線用溝１５にＣｕ埋め込み配線層１９が形成される。
【００１５】
次に、温度を３００〜５００℃に、保持時間を５〜２０００秒に設定してアニール処理を行なうことにより、図１０（ｅ）に示すように、Ｃｕ埋め込み配線層１９に含まれている水分、水素及び二酸化炭素等を除去すると共に、Ｃｕ埋め込み配線層１９のグレインサイズを大きくする。
【００１６】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【００１７】
【特許文献１】
特開２０００―２７７５２０号公報
【特許文献２】
特開平１１−１８６２６１号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、前述の第１及び第２の従来例にはそれぞれ、以下に説明するような問題点がある。
【００１９】
図１１は第１の従来例における問題点を説明するための図である。
【００２０】
図１１に示すように、下部配線層２２が埋め込まれた絶縁膜２１の上にはＳｉＮ膜２３、ＳｉＯ₂膜２４及びＦＳＧ膜（フッ素添加シリコン酸化膜）２５が順次形成されている。ＳｉＮ膜２３、ＳｉＯ₂膜２４及びＦＳＧ膜２５には、凹部２６及び配線溝２７が設けられている。詳しくは、凹部２６は、ＳｉＮ膜２３及びＳｉＯ₂膜２４に形成され且つ下部配線層２２に達するビアホール２６ａと、ＦＳＧ膜２５に形成され且つビアホール２６ａと接続する配線溝２６ｂとから構成されている。また、配線溝２７も、配線溝２６ｂと同様にＦＳＧ膜２５に形成されている。ＦＳＧ膜２５の上には凹部２６及び配線溝２７が途中まで埋まるようにバリア膜２８が形成されていると共に、バリア膜２８の上には凹部２６及び配線溝２７が完全に埋まるように銅膜（上部配線層用導電膜）２９が形成されている。
【００２１】
第１の従来例に係る配線構造の形成方法によれば、「ＣＭＰ工程前」に「アニール」を行なう。すなわち、凹部２６及び配線溝２７からはみ出した銅膜２９の除去を行なうＣＭＰ工程の前に銅膜２９に対してアニールを行なう。ところが、第１の従来例においては、銅膜２９に対してアニールを行なうと、図１１に示すように、金属配線層となる銅膜部分にボイド（空洞）３０が発生してしまうという問題がある。
【００２２】
ボイド３０が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程前」に「アニール」を行なう第１の従来例においては、銅膜２９の体積が大きい状態で、ＣＭＰ工程前に２５０〜４００℃という比較的高温でアニール処理を行なう。このため、アニール直後において銅膜２９中に含有されていた欠陥（例えば粒界に沿って存在する原子レベルの空孔）がビアホール２６ａに凝集してしまうと共に、これらの欠陥を完全に除去することができないまま銅膜２９の結晶成長が完了してしまう。これにより、図１１に示すように、ビアホール部分のような、幅が狭い箇所にボイド３０が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が０．２５μｍ以下になると、より顕著に生じる。
【００２３】
図１２は第２の従来例における問題点を説明するための図である。
【００２４】
図１２に示すように、下部配線層４２が埋め込まれた絶縁膜４１の上にはＳｉＮ膜４３、ＳｉＯ₂膜４４及びＦＳＧ膜４５が順次形成されている。ＳｉＮ膜４３、ＳｉＯ₂膜４４及びＦＳＧ膜４５には凹部４６及び配線溝４７が設けられている。詳しくは、凹部４６は、ＳｉＮ膜４３及びＳｉＯ₂膜４４に形成され且つ下部配線層４２に達するビアホール４６ａと、ＦＳＧ膜４５に形成され且つビアホール４６ａと接続する配線溝４６ｂとから構成されている。また、配線溝４７も、配線溝４６ｂと同様にＦＳＧ膜４５に形成されている。凹部４６及び配線溝４７にはそれぞれ、バリア膜４８を介して銅膜（上部配線層用導電膜）４９が埋め込まれている。また、ＦＳＧ膜４５の上及び銅膜４９の上にはＳｉＮ膜５０が形成されている。
【００２５】
第２の従来例に係る配線構造の形成方法によれば、「ＣＭＰ工程後」に「アニール」を行なう。すなわち、凹部４６及び配線溝４７からはみ出した銅膜４９の除去を行なうＣＭＰ工程の後に銅膜４９に対してアニールを行なう。ところが、第２の従来例においては、銅膜４９に対してアニールを行なうと、図１２に示すように、例えば凹部４６に埋め込まれた銅膜４９の表面に表面割れ５１や亀裂５２が発生してしまうという問題がある。
【００２６】
表面割れ５１や亀裂５２が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程後」に「アニール」を行なう第２の従来例においては、凹部４６等に埋め込まれた状態の銅膜４９に対してアニールを行ない、それにより銅膜４９の結晶成長を完了させる。このため、既に平坦化されている銅膜４９の表面に該膜中の欠陥が凝集すると共に銅膜４９に不均一な収縮が生じるので、図１２に示すように、表面割れ５１や亀裂５２が発生する。尚、第２の従来例において、銅膜４９よりなる配線構造の形成後、その上面全体にＳｉＮ膜５０を堆積しているが、ＳｉＮ膜５０は段差被覆性が低いため、ＳｉＮ膜５０によって表面割れ５１や亀裂５２を埋め込むことはできない。その結果、配線となる銅膜４９の表面の表面割れ５１等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【００２７】
前記に鑑み、本発明は、配線構造中にボイドや表面割れのない半導体装置等の電子デバイスを製造する方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、導電膜中の欠陥を段階的に除去するために「ＣＭＰ工程の前後」に「アニール」を分けて行ない、それによりアニール処理時又はアニール処理後に導電膜中の欠陥が配線の内部又は表面に凝集することを抑制してボイド又は表面割れ等の発生を防止する方法を着想した。
【００２９】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して第１の熱処理を行なう工程と、第１の熱処理を行なった後に、凹部の外側の導電膜を除去する工程と、凹部の外側の導電膜を除去した後に、残存する導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備えている。
【００３０】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して第１の熱処理を行ない、その後、凹部の外側の導電膜を除去する。続いて、残存する導電膜、つまり凹部に埋め込まれた導電膜に対して第２の熱処理を行ない、それによって該導電膜よりなる配線を完成させる。すなわち、本発明の配線構造の形成方法によると、凹部外側の導電膜（埋め込み配線材料）の除去を行なう工程（以下、除去工程と称する）の前後にそれぞれアニールを少なくとも一回ずつ行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニール（第１の熱処理）を行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜中の欠陥を部分的に除去し、それにより凹部内の導電膜に含まれている欠陥量を低下させた後に、除去工程及びアニール（第２の熱処理）を順次行なう。すなわち、凹部内の導電膜に含まれている欠陥量を低下させた後に該導電膜の表面を露出させた状態で、除去工程後のアニールを行なうため、該導電膜中の欠陥をより容易に放出することができるので、凹部内の導電膜の表面に欠陥が凝集してしまう事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【００３１】
以上のように、本発明の配線構造の形成方法によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造することができる。
【００３２】
本発明の配線構造の形成方法において、凹部は、ホールと、ホールの上に形成され且つホールと接続する配線溝とから構成されてしてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【００３３】
また、この場合、第１の熱処理を行なった状態において、ホール内の導電膜の結晶粒は配線溝内の導電膜の結晶粒よりも小さく且つ配線溝内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側、配線溝、ホールの順に導電膜の結晶粒が小さいこと、言い換えると、凹部の外側、配線溝、ホールの順に導電膜の結晶成長が抑制されることが好ましい。このようにすると、第１の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。
【００３４】
本発明の配線構造の形成方法において、第１の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了していない一方、第２の熱処理を行なった状態において、凹部内の導電膜の結晶成長が完了することが好ましい。このようにすると、第１の熱処理を行なった状態において、ホール内や配線溝内の導電膜にボイドが発生することを確実に防止できる。また、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３５】
本発明の配線構造の形成方法において、第１の熱処理を行なった状態において、凹部内の導電膜の結晶粒は凹部の外側の導電膜の結晶粒よりも小さいことが好ましい。すなわち、凹部の外側よりも凹部内において導電膜の結晶成長が抑制されることが好ましい。このようにすると、第１の熱処理を行なった状態において、凹部内の導電膜にボイドが発生することを確実に防止できる。
【００３６】
本発明の配線構造の形成方法において、第２の熱処理は第１の熱処理よりも高温で行なわれることが好ましい。すなわち、第１の熱処理を比較的低温（例えば１００〜２００℃程度）で行なうと共に、第２の熱処理を比較的高温（例えば２００〜５００℃程度）で行なうことが好ましい。このようにすると、第１の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第２の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３７】
本発明の配線構造の形成方法において、第２の熱処理は第１の熱処理よりも長時間行なわれることが好ましい。すなわち、第１の熱処理を比較的短時間行なうと共に、第２の熱処理を比較的長時間行なうことが好ましい。このようにすると、第１の熱処理において、凹部内の導電膜の結晶成長を抑制してボイド発生を防止しながら、凹部外側の導電膜の結晶を十分に成長させてやることができる。従って、除去工程で例えば研磨パッドの接触面となる導電膜表面が安定するため、除去工程において膜表面剥がれや歪みの発生を防止でき、それによってウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。また、第２の熱処理において、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができるため、第２の熱処理よりも後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３８】
本発明の配線構造の形成方法において、凹部の幅が０．２５μｍ以下であると、以上に述べたような効果が顕著に得られる。
【００３９】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００４０】
本発明の配線構造の形成方法において、凹部の外側の導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【００４１】
本発明に係る電子デバイスの製造方法は、第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第１の配線構造の形成方法は、基板上の第１の絶縁膜に第１の凹部を形成する工程と、第１の絶縁膜の上に第１の導電膜を第１の凹部が埋まるように堆積する工程と、第１の導電膜に対して第１の熱処理を行なう工程と、第１の熱処理を行なった後に、第１の凹部の外側の第１の導電膜を除去する工程と、第１の凹部の外側の第１の導電膜を除去した後に、残存する第１の導電膜に対して、その表面が露出した状態で第２の熱処理を行なう工程とを備えている。また、第２の配線構造の形成方法は、基板上の第２の絶縁膜に第２の凹部を形成する工程と、第２の絶縁膜の上に第２の導電膜を第２の凹部が埋まるように堆積する工程と、第２の導電膜に対して第３の熱処理を行なう工程と、第２の凹部の外側の第２の導電膜を除去する工程とを備えている。さらに、第２の凹部の幅は第１の凹部の幅よりも大きい。尚、第２の配線構造の形成方法において、第３の熱処理を、第２の導電膜の堆積後であってその除去工程の前に行なってもよいし、又はその除去工程後に行なってもよい。
【００４２】
本発明の電子デバイスの製造方法によると、例えば０．２５μｍ以下の比較的狭い幅を持つ第１の凹部に第１の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ第２の凹部に第２の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「ＣＭＰ工程前」又は「ＣＭＰ工程後」に「アニール」を１回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【００４３】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【００４４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、「ＣＭＰ工程の前後」にそれぞれ１回ずつ、配線となる銅（Ｃｕ）膜に対してアニール処理を行なうことである。
【００４５】
図１〜図７は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４６】
まず、図１に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５を順次堆積する。
【００４７】
次に、図２に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。詳しくは、凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ₂膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。
【００４８】
その後、図３に示すように、例えばＰＶＤ（physical vapor depositon）法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００４９】
次に、Ｃｕシード膜１０９及びＣｕメッキ膜１１０に対して第１のアニール処理を行なう。このとき、アニール温度を例えば１５０℃とし、その温度状態でのアニール時間を例えば３０分間とする。これにより、図４に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体となったＣｕ膜１１１が生成される。但し、Ｃｕ膜１１１の微細構造には位置依存性がある。具体的には、ビアホール１０６ａの内部に位置するか、配線溝１０６ｂ及び１０７の内部に位置するか、又は配線溝１０６ｂ及び１０７の外側に位置するかによって、Ｃｕ膜１１１の結晶成長の程度に差が生じる。その結果、ビアホール１０６ａには結晶粒が小さいＣｕ膜１１１ａが形成され、配線溝１０６ｂ及び１０７には結晶粒が中程度のＣｕ膜１１１ｂが形成され、配線溝１０６ｂ及び１０７の外側には結晶成長が完了したＣｕ膜１１１ｃが形成される。
【００５０】
尚、前述のような３層構造を持つＣｕ膜１１１を形成するためには、第１のアニール処理において、最上層のＣｕ膜１１１ｃの結晶粒を十分に成長させることができる最小限の熱負荷を用いることが好ましい。具体的には、アニール温度を１００℃以上で且つ２００℃未満の範囲に設定し、アニール時間を３０分以上で且つ１８０分以下の範囲に設定することが好ましい。このようなアニール条件を用いることによって、中間層のＣｕ膜１１１ｂは、ある程度結晶成長が進んだ状態となり、最下層のＣｕ膜１１１ａは、未だほとんど結晶成長が進んでいない状態となる。
【００５１】
その後、図５に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕ膜１１１ｃ及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共に、Ｃｕ膜１１１ａ及び１１１ｂが埋め込まれたＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１１１のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数（研磨パッドのウェハ表面に対する相対速度（時間平均値）：以下同じ）及び圧力（研磨パッドをウェハに押しつける圧力：以下同じ）をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００５２】
続いて、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａに対して第２のアニール処理を行なう。このとき、アニール温度を例えば３００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図６に示すように、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａの結晶粒はどちらも完全に成長するので、Ｃｕ膜１１１ｂとＣｕ膜１１１ａとが一体化した均一且つ緻密な膜、つまりＣｕ膜１１１ｄを形成することができる。尚、このように緻密なＣｕ膜１１１ｄを形成するためには、第２のアニール処理において、ＣＭＰ工程（図５に示す工程）前の第１のアニール処理と比べて大きな熱負荷を用いることが好ましい。具体的には、アニール温度を２００℃以上で且つ５００℃未満の範囲に設定し、アニール時間を６０分以上で且つ２４０分以下の範囲に設定することが好ましい。
【００５３】
最後に、Ｃｕ膜１１１ｄの表面の酸化を防止するために、図７に示すように、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１ｄの上にＳｉＮ膜１１２を形成する。これによって、下部配線層１０２と、配線溝１０６ｂ及び１０７に埋め込まれたＣｕ膜１１１ｄよりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層１０２とは、ビアホール１０６ａに埋め込まれたＣｕ膜１１１ｄよりなるプラグを介して接続される。尚、以上に説明した工程（図１〜図７参照）と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【００５４】
以下、本実施形態の特徴である２回のアニール処理（第１及び第２のアニール処理）について詳しく説明する。
【００５５】
第１のアニール処理の特徴は、図４に示すように、結晶粒径の大きさが異なる３層構造を持つＣｕ膜１１１を形成することである。ところで、メッキ法によって堆積された直後のＣｕメッキ膜１１０（図３参照）は多くの欠陥を膜中に含んでいる。ここで、第１のアニール処理を行なうと、まず、Ｃｕシード膜１０９とＣｕメッキ膜１１０とが一体化されてＣｕ膜１１１が形成される。Ｃｕ膜１１１の状態を詳しく見ると、ビアホール１０６ａの内部に位置するＣｕ膜１１１ａ（ビア部分）の結晶粒の粒径は比較的小さく、配線溝１０６ｂ及び１０７の内部に位置するＣｕ膜１１１ｂ（配線部分）は、Ｃｕ膜１１１ａと比較して大きな結晶粒経を持つ。さらに、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１１ｃの結晶粒径はＣｕ膜１１１ａ及び１１１ｂよりも大きい。すなわち、Ｃｕ膜１１１ｃは結晶成長が完了した状態になっている。以上のような３層構造を持つＣｕ膜１１１が得られる理由は次の通りである。
【００５６】
１５０℃程度の温度で実施される第１のアニール処理においては、アニール温度が比較的低いためにＣｕ膜１１１における結晶粒の成長速度が全体的に遅くなる。特に、Ｃｕ膜１１１ａについては、ビアホール１０６ａの壁部となる絶縁膜１０４によって四方から囲まれているため、結晶成長が阻害されて結晶粒はほとんど成長しない。一方、Ｃｕ膜１１１ｂについては、Ｃｕ膜１１１ａと比較して比較的幅の広い配線溝１０６ｂ及び１０７に存在しているため、結晶成長に対する周辺からの阻害が少ないので、結晶粒が成長しやすい。さらに、Ｃｕ膜１１１ｃについては、横方向に隣接する他の膜が基本的に存在していないので、結晶粒成長に対する阻害が非常に少ない。このため、１５０℃程度のアニール処理によっても大きな粒径を持つ結晶粒を成長させることができ、その結果、１５０℃程度のアニール温度を３０分間保持している間にＣｕ膜１１１ｃの結晶成長が完了する。従って、第１のアニール処理後のＣｕ膜１１１つまり配線用金属膜においては、図４に示すように、Ｃｕ膜１１１ａ、Ｃｕ膜１１１ｂ、Ｃｕ膜１１１ｃの順に結晶粒径が大きくなっていく状態（３層構造）が実現される。
【００５７】
尚、第１のアニール処理に続くＣＭＰ工程（図５参照）において除去される膜であるＣｕ膜１１１ｃについては、前述のように、第１のアニール処理を行なった時点で結晶成長が完了している。このため、研磨パッドの接触面となるＣｕ膜１１１ｃの表面は安定するので、ＣＭＰ工程において膜表面剥がれや歪等が発生する事態を回避できる。従って、ウェハ毎の研磨レートのばらつきを抑制できるので、導電膜表面の均一な平坦化を行なうことができる。すなわち、ＣＭＰ工程において、過剰に研磨が進行して配線抵抗が増大する事態、又は研磨が不足して配線間に意図せぬ導通が生じる事態を防止することができる。
【００５８】
次に、第２のアニール処理について具体的に説明する。第２のアニール処理の目的は、ＳｉＮ膜１１２を堆積する前に、凹部１０６等に埋め込まれたＣｕ膜１１１ｄを緻密化しておくことである。これによって、第２のアニール処理よりも後の工程において、Ｃｕ膜１１１ｄ中に引っ張り応力が生じることを防止できるので、該引っ張り応力に起因するデバイスへの悪影響を防止できる。
【００５９】
ところで、第２のアニール処理を行なう時点においては、図５に示すように、第２のアニール処理よりも先に実施されたＣＭＰ工程によって、凹部１０６及び配線溝１０７の外側のＣｕ膜１１１ｃは除去されている。すなわち、凹部１０６及び配線溝１０７はＣｕ膜１１１によって完全に埋め込まれた状態となっており、凹部１０６の内部のＣｕ膜１１１は、結晶粒径の異なるＣｕ膜１１１ａとＣｕ膜１１１ｂとかなる２層構造を持つ。
【００６０】
そこで、Ｃｕ膜１１１の結晶成長を完了させるために第２のアニール処理を行なう。このとき、Ｃｕ膜１１１に対しては既に第１のアニール処理を行なっているため、配線溝１０６ｂ及び１０７に位置するＣｕ膜１１１ｂに含まれている欠陥は既に一部除去されている。すなわち、凹部１０６及び配線溝１０７内のＣｕ膜１１１の全体に含まれている欠陥量は、第１のアニール処理の実施前と比べて低下している。また、ＣＭＰ工程によってＣｕ膜１１１ｃが除去され、それによりＣｕ膜１１１ｂの表面が露出した状態となっているため、第２のアニール処理を行なう際に、Ｃｕ膜１１１ｂからの欠陥の放出がより容易になる。さらに、Ｃｕ膜１１１ｃが除去されたことによって、Ｃｕ膜１１１ａとＣｕ膜１１１の露出表面（つまりＣｕ膜１１１ｂの露出表面）との間の距離が小さくなるので、Ｃｕ膜１１１ａに含まれている欠陥を該表面から第２のアニール処理により放出することが容易になる。
【００６１】
その結果、例えば３００℃程度の比較的高温で第２のアニール処理を行なったとしても、凹部１０６及び配線溝１０７内のＣｕ膜１１１から容易に欠陥を放出することができる。このため、凹部１０６及び配線溝１０７内のＣｕ膜１１１の表面に欠陥が凝集してしまう事態を回避できる。また、ＣＭＰ工程の前後にアニール処理を分けて行なうことによって、Ｃｕ膜１１１中に含まれる欠陥を徐々に除去するため、Ｃｕ膜１１１に不均一な収縮が生じることもない。従って、欠陥の凝集やＣｕ膜１１１の収縮に起因する表面割れや亀裂等の発生を防止しながら、Ｃｕ膜１１１ｂ及びＣｕ膜１１１ａのそれぞれの結晶成長を完了させ、それによって均一且つ緻密なＣｕ膜１１１ｄを形成することができる。さらに、第２のアニール処理においてＣｕ膜１１１ａ及び１１１ｂの結晶成長つまりＣｕ膜１１１ｄの結晶成長が完了するため、第２のアニール処理よりも後の工程（例えば熱処理工程）において、Ｃｕ膜１１１ｄがさらなる結晶成長を起こすことがないので、Ｃｕ膜１１１ｄの収縮並びにそれに起因する表面割れや亀裂等の発生を防止することができる。
【００６２】
以上に説明したように、第１の実施形態によると、第１のアニール処理によって、比較的幅の狭いビアホール中にボイドを発生させることなく、配線溝内のＣｕ膜及び配線溝外のＣｕ膜（つまり絶縁膜上のＣｕ膜）のそれぞれの結晶を成長させることができる。具体的には、第１のアニール処理は強いアニール処理ではなく緩やかなアニール処理であるため、ビアホール内のＣｕ膜及び配線溝内のＣｕ膜における欠陥の凝集を抑制できるので、各Ｃｕ膜中にボイドを発生させることなく、各Ｃｕ膜の結晶をある程度成長させることができる。さらに、絶縁膜上のＣｕ膜の結晶は十分に成長しているので、第１のアニール処理の後にＣｕ膜に対するＣＭＰを、ウェハ毎のばらつきのない均一な状態で行なうことができる。
【００６３】
また、第１の実施形態によると、ＣＭＰ工程後の第２のアニール処理によって、配線溝やビアホールに埋め込まれたＣｕ膜の表面に割れ等を発生させることなく、配線溝等の内部のＣｕ膜の結晶を十分に成長させることができる。具体的には、ＣＭＰ工程前のアニール（第１のアニール処理）によってＣｕ膜中の欠陥を部分的に除去し、それにより配線溝等の内部のＣｕ膜に含まれている欠陥量を低下させた後に、ＣＭＰ工程及び第２のアニール処理を順次行なう。すなわち、配線溝等の内部のＣｕ膜の欠陥量を低下させた後に該Ｃｕ膜の表面を露出させた状態で第２のアニール処理を行なうため、該Ｃｕ膜中の欠陥をより容易に放出することができるので、該Ｃｕ膜の表面に欠陥が凝集してしまう事態を回避できる。また、ＣＭＰ工程の前後にアニール処理を分けて行なうことによって、Ｃｕ膜中に含まれる欠陥を徐々に除去するため、Ｃｕ膜に不均一な収縮が生じることもない。このため、欠陥の凝集やＣｕ膜の収縮に起因して、配線となるＣｕ膜に表面割れや亀裂が発生することを防止しながら、該Ｃｕ膜の結晶を十分に成長させることができる。さらに、第２のアニール処理によって配線溝等の内部のＣｕ膜の結晶成長を完了させておくことによって、第２のアニール処理後に行なわれる熱処理等において該Ｃｕ膜の結晶成長が起こることがないので、該結晶成長に伴う応力の発生及びそれに起因するデバイスへの悪影響を防止できる。
【００６４】
従って、第１の実施形態によると、ボイドや表面割れのない配線構造（埋め込み銅配線）を実現できるので、信頼性の高い半導体装置を歩留まり良く製造することができる。
【００６５】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、微小なボイドや表面割れ等の有無がデバイス全体に及ぼす影響が大きくなるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、第１の実施形態による前述の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００６６】
また、第１の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００６７】
また、第１の実施形態において、「ＣＭＰ工程の前後」にそれぞれ１回ずつ、配線となるＣｕ膜に対してアニール処理を行なった。しかし、これに代えて、配線溝やホールの内部のＣｕ膜にボイドを発生させないように、「ＣＭＰ工程前」のアニール処理を複数回に分けて実施してもよい。また、配線溝やホールの内部のＣｕ膜の結晶が十分に成長するように、「ＣＭＰ工程後」のアニール処理を複数回に分けて実施してもよい。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【００６９】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほどボイド等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第１の実施形態と同様に、「ＣＭＰ工程の前後」に「アニール」を分けて行ない、それによって配線用導電膜を徐々に結晶化させる。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程数の削減を重視して、「ＣＭＰ工程前」又は「ＣＭＰ工程後」に「アニール」を１回だけ行なう。
【００７０】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図８に示すフローチャートを参照しながら具体的に説明する。
【００７１】
まず、ステップＳ１０において、形成対象の配線の幅（つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径）が０．２５μｍ以下かどうか判断する。
【００７２】
配線幅が０．２５μｍ以下である場合、第１の実施形態と同様の方法（図１〜図７参照）を用いることによって、つまり配線用導電膜のＣＭＰ工程の前後にそれぞれ１回ずつアニール処理を行なうことによって配線形成を行なう。
【００７３】
具体的には、ステップＳ１０１において、基板上に例えばＳｉＯ₂膜を堆積した後、ステップＳ１０２において、ＳｉＯ₂膜上に例えばＦＳＧ膜を堆積し、その後、ステップＳ１０３において、両膜中にホールを形成する。
【００７４】
次に、ステップＳ１０４において、ＦＳＧ膜に、ホールと接続する配線溝を形成し、その後、ステップＳ１０５及びＳ１０６において、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップＳ１０７において、Ｃｕシード膜の上にＣｕメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【００７５】
続いて、ステップＳ１０８において、各Ｃｕ膜に対して第１のアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の表面部分の結晶化が完了する。次に、ステップＳ１０９及びＳ１１０（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕ膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。
【００７６】
次に、ステップＳ１１１において、Ｃｕ配線に対して第２のアニール処理を行なう。これにより、配線を構成するＣｕ膜全体の結晶成長、つまりＣｕ配線の緻密化が完了する。その後、ステップＳ１１２において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。
【００７７】
ホールの直径又は配線溝の幅が０．２５μｍ以下である場合に、ステップＳ１０１〜Ｓ１１２において、Ｃｕ膜に対して２回のアニール処理を行なう理由は次の通りである。すなわち、配線パターンが微細であるので、１回のアニール処理によって、Ｃｕ膜中に含有される欠陥を完全に除去し且つＣｕ膜の全体に亘って結晶成長を完全に完了させることが難しいためである。
【００７８】
一方、ステップＳ１０において、形成対象の配線の幅が０．２５μｍよりも大きいと判断された場合には、例えば配線用導電膜のＣＭＰ工程の前に１回だけアニール処理を行なうことによって配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、配線構造の形成において、ＣＭＰ工程後のアニール処理は行なわないものとする。
【００７９】
具体的には、ステップＳ２０１〜Ｓ２０７においては、ステップＳ１０１〜Ｓ１０７と同様に、基板上に例えばＳｉＯ₂膜及びＦＳＧ膜を堆積した後、両膜中にホールを形成し、その後、ＦＳＧ膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Ｃｕシード膜の上にＣｕメッキ膜を堆積する。
【００８０】
続いて、ステップＳ２０８において、各Ｃｕ膜に対してアニール処理を行なうことにより、Ｃｕシード膜とＣｕメッキ膜とを一体化させると共に該一体化したＣｕ膜の全体の結晶化を完了させる。
【００８１】
次に、ステップＳ２０９及びＳ２１０（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕ膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。その後、ステップＳ２１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。
【００８２】
ところで、ホールの直径又は配線溝の幅が０．２５μｍよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜（Ｃｕ膜）における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけＣｕ膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Ｃｕ膜中の欠陥を放出させやすくなる。その結果、高温度でアニール処理を１回行なうことにより、ボイドを発生させることなく、配線となるＣｕ膜全体の結晶成長を完了させることができる。
【００８３】
ステップＳ１０１〜Ｓ１１２又はステップＳ２０１〜Ｓ２１１の処理が終了した後、ステップＳ２０において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップＳ１０に戻る。全ての配線層の形成が終了している場合、ステップＳ３０に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【００８４】
以上に説明したように、第２の実施形態によると、例えば０．２５μｍ以下の比較的狭い幅を持つ凹部に配線を形成する際には、第１の実施形態の方法を用いるため、第１の実施形態と同様の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「ＣＭＰ工程前」に「アニール」を１回だけ行なう。このため、工程数の増大を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【００８５】
すなわち、第２の実施形態によると、配線幅に応じて、配線構造形成のためのアニール処理の回数を選択的に設定することにより、必要以上に工程数を増加させることなく、所望の配線構造を形成することができる。
【００８６】
尚、第２の実施形態において、広い幅を持つ凹部に配線を形成する際に、「ＣＭＰ工程前」に「アニール」を１回だけ行なったが、これに代えて、「ＣＭＰ工程後」に「アニール」を１回だけ行なってもよい。
【００８７】
また、第２の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００８８】
【発明の効果】
本発明によると、凹部外側の導電膜の除去を行なう工程（除去工程）の前後にそれぞれアニールを行なうため、導電膜中に含まれる欠陥を徐々に除去することができる。具体的には、導電膜の結晶成長を抑えながら、除去工程前のアニールを行なうことにより、凹部内の導電膜における欠陥の凝集を抑制できるので、ボイド発生を防止できる。また、除去工程前のアニールによって導電膜に含まれている欠陥量を低下させた後に、除去工程を行ない、その後、再びアニールを、凹部内の導電膜の表面を露出させた状態で行なうため、該導電膜中の欠陥をより容易に放出でき、それにより該導電膜の表面に欠陥が凝集する事態を回避できる。さらに、除去工程の前後にアニールを分けて行なうことによって、導電膜中に含まれる欠陥を徐々に除去するため、導電膜に不均一な収縮が生じることもない。このため、欠陥の凝集や導電膜の収縮に起因して、配線となる導電膜に表面割れや亀裂が発生することを防止しながら、該導電膜の結晶を十分に成長させることができる。
【００８９】
以上のように、本発明によると、ボイドや表面割れのない配線構造を実現できるので、信頼性の高い半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図８】本発明の第２の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図９】（ａ）〜（ｆ）は第１の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｅ）は第２の従来例に係る配線構造の形成方法の各工程を示す断面図である。
【図１１】第１の従来例における問題点を説明するための図である。
【図１２】第２の従来例における問題点を説明するための図である。
【符号の説明】
１０１絶縁膜
１０２下部配線層
１０３ＳｉＮ膜
１０４ＳｉＯ₂膜
１０５ＦＳＧ膜
１０６凹部
１０６ａビアホール
１０６ｂ配線溝
１０７配線溝
１０８バリア膜
１０９Ｃｕシード膜
１１０Ｃｕメッキ膜
１１１Ｃｕ膜
１１１ａＣｕ膜
１１１ｂＣｕ膜
１１１ｃＣｕ膜
１１１ｄＣｕ膜
１１２ＳｉＮ膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a wiring structure in an electronic device such as a semiconductor device.
[0002]
[Prior art]
As a conventional method for forming a wiring structure, a first conventional example (see, for example, Patent Document 1) in which heat treatment (hereinafter referred to as annealing) is performed before a CMP (chemical mechanical polishing) step, and a second method in which annealing is performed after the CMP step. There are conventional examples (see, for example, Patent Document 2). Hereinafter, these two conventional wiring forming methods will be described with reference to the drawings, taking as an example the case of forming a wiring in a wiring groove formed in an insulating film.
[0003]
FIGS. 9A to 9F are sectional views showing respective steps of the wiring structure forming method according to the first conventional example in which “annealing” is performed “before the CMP step”.
[0004]
First, as shown in FIG. ₂ After the insulating film 2 is deposited and subsequently the etching stopper film 3 is formed, an interlayer insulating film 4 made of SiOF is formed. As will be described later, the interlayer insulating film 4 is provided with a trench for embedding copper.
[0005]
Next, as shown in FIG. 9B, after a photoresist is applied on the interlayer insulating film 4, exposure and development are performed to form a resist mask 5 having an opening in a wiring trench formation region.
[0006]
Thereafter, the interlayer insulating film 4 is etched using the resist mask 5 to form a groove 6 as shown in FIG. 9C, and then the resist mask 5 is removed.
[0007]
Subsequently, as shown in FIG. 9D, the barrier film 7 and the Cu sputtered film 8 are sequentially formed on the substrate 1 on which the groove pattern is formed by using the sputtering method.
[0008]
Next, as shown in FIG. 9E, a Cu plating film 9 is formed so as to completely fill the groove 6 by using an electrolytic plating method or the like, and then annealed at a temperature of about 250 to 400 ° C. . Thereby, the Cu sputtered film 8 is integrated with the Cu plated film 9.
[0009]
Subsequently, as shown in FIG. 9F, the surface of the interlayer insulating film 4 is exposed by removing the Cu plating film 9 and the barrier film 7 outside the groove 6 by CMP (chemical mechanical polishing). Then, the surfaces of the interlayer insulating film 4 and the remaining Cu plating film 9 are planarized. Thereby, a copper wiring made of copper embedded in the groove 6 can be formed.
[0010]
FIGS. 10A to 10E are cross-sectional views showing respective steps of the wiring structure forming method according to the second conventional example in which “annealing” is performed “after the CMP step”.
[0011]
First, as shown in FIG. 10A, a base oxide film 12 is deposited on a silicon substrate 11 by using a plasma CVD (chemical vapor deposition) method, and then a SiN film 13 and an SiON film are formed by a similar method. ₂ A film 14 is sequentially deposited. Subsequently, using a resist pattern (not shown) as a mask, SiO ₂ Etching the film 14 forms a recess reaching the SiN film 13, and then removes the resist pattern and the exposed portion of the SiN film 13 to form a wiring groove 15.
[0012]
Next, as shown in FIG. 10B, SiO in which the wiring groove 15 is formed. ₂ After depositing a barrier metal TaN film 16 on the film 14 by sputtering, a Cu seed film 17 is deposited thereon.
[0013]
After that, as shown in FIG. ₂ A Cu plating layer 18 is deposited on the film 14 so that the wiring groove 15 is completely filled.
[0014]
Subsequently, as shown in FIG. 10D, the Cu plating layer 18, the Cu seed film 17, and the barrier metal TaN film 16 outside the wiring groove 15 are removed by CMP to remove SiO. ₂ The surface of the film 14 is exposed. As a result, the Cu buried wiring layer 19 is formed in the wiring groove 15.
[0015]
Next, annealing is performed by setting the temperature to 300 to 500 ° C. and the holding time to 5 to 2000 seconds, so that the moisture contained in the Cu embedded wiring layer 19 is shown in FIG. In addition to removing hydrogen, carbon dioxide, and the like, the grain size of the Cu embedded wiring layer 19 is increased.
[0016]
Through the above steps, the copper wiring of the semiconductor device can be formed.
[0017]
[Patent Document 1]
JP 2000-277520 A
[Patent Document 2]
JP 11-186261 A
[0018]
[Problems to be solved by the invention]
However, each of the first and second conventional examples has the following problems.
[0019]
FIG. 11 is a diagram for explaining problems in the first conventional example.
[0020]
As shown in FIG. 11, an SiN film 23 and SiO 2 are formed on the insulating film 21 in which the lower wiring layer 22 is embedded. ₂ A film 24 and an FSG film (fluorine-added silicon oxide film) 25 are sequentially formed. SiN film 23, SiO ₂ The film 24 and the FSG film 25 are provided with a recess 26 and a wiring groove 27. Specifically, the recess 26 is formed by the SiN film 23 and SiO. ₂ A via hole 26a is formed in the film 24 and reaches the lower wiring layer 22, and a wiring groove 26b formed in the FSG film 25 and connected to the via hole 26a. The wiring groove 27 is also formed in the FSG film 25 in the same manner as the wiring groove 26b. A barrier film 28 is formed on the FSG film 25 so that the recesses 26 and the wiring grooves 27 are partially filled, and a copper film is formed on the barrier film 28 so that the recesses 26 and the wiring grooves 27 are completely filled. (Conductive film for upper wiring layer) 29 is formed.
[0021]
According to the wiring structure forming method according to the first conventional example, “annealing” is performed “before the CMP process”. In other words, the copper film 29 is annealed before the CMP process for removing the copper film 29 protruding from the recess 26 and the wiring groove 27. However, in the first conventional example, when the copper film 29 is annealed, as shown in FIG. 11, there is a problem that voids (cavities) 30 are generated in the copper film portion serving as the metal wiring layer. is there.
[0022]
The cause of the void 30 is considered as follows. That is, in the first conventional example in which “annealing” is performed “before the CMP process”, the annealing process is performed at a relatively high temperature of 250 to 400 ° C. before the CMP process with the volume of the copper film 29 being large. For this reason, defects (for example, atomic-level vacancies existing along the grain boundaries) contained in the copper film 29 immediately after annealing are aggregated in the via hole 26a, and these defects are completely removed. Thus, the crystal growth of the copper film 29 is completed. As a result, as shown in FIG. 11, a void 30 is generated in a narrow portion such as a via hole portion. As a result, since the wiring resistance is increased, the yield of the semiconductor device is lowered and the reliability of the semiconductor device is lowered. Such a phenomenon is more prominent when the width of a recess such as a wiring groove or a via hole is 0.25 μm or less.
[0023]
FIG. 12 is a diagram for explaining problems in the second conventional example.
[0024]
As shown in FIG. 12, an SiN film 43, SiO 2 is formed on the insulating film 41 in which the lower wiring layer 42 is embedded. ₂ A film 44 and an FSG film 45 are sequentially formed. SiN film 43, SiO ₂ The film 44 and the FSG film 45 are provided with a recess 46 and a wiring groove 47. Specifically, the recess 46 includes the SiN film 43 and SiO. ₂ The via hole 46a is formed in the film 44 and reaches the lower wiring layer 42, and the wiring groove 46b is formed in the FSG film 45 and connected to the via hole 46a. The wiring groove 47 is also formed in the FSG film 45 in the same manner as the wiring groove 46b. A copper film (upper wiring layer conductive film) 49 is embedded in the recess 46 and the wiring groove 47 with a barrier film 48 interposed therebetween. A SiN film 50 is formed on the FSG film 45 and the copper film 49.
[0025]
According to the method for forming a wiring structure according to the second conventional example, “annealing” is performed “after the CMP process”. That is, the copper film 49 is annealed after the CMP process for removing the copper film 49 protruding from the recess 46 and the wiring groove 47. However, in the second conventional example, when the copper film 49 is annealed, as shown in FIG. 12, for example, surface cracks 51 and cracks 52 are generated on the surface of the copper film 49 embedded in the recesses 46. There is a problem that it ends up.
[0026]
The cause of the generation of the surface crack 51 and the crack 52 is considered as follows. That is, in the second conventional example in which “annealing” is performed “after the CMP process”, the copper film 49 embedded in the recess 46 is annealed, thereby completing the crystal growth of the copper film 49. Let For this reason, defects in the film are aggregated on the surface of the copper film 49 that has already been flattened, and uneven shrinkage occurs in the copper film 49. Therefore, as shown in FIG. appear. In the second conventional example, after the wiring structure made of the copper film 49 is formed, the SiN film 50 is deposited on the entire upper surface. However, since the SiN film 50 has low step coverage, The crack 51 and the crack 52 cannot be embedded. As a result, surface defects such as surface cracks 51 on the surface of the copper film 49 to be a wiring are left untreated, and this becomes a route of surface diffusion of copper atoms, and the electromigration resistance is remarkably deteriorated.
[0027]
In view of the above, an object of the present invention is to provide a method for manufacturing an electronic device such as a semiconductor device having no voids or surface cracks in a wiring structure.
[0028]
[Means for Solving the Problems]
In order to achieve the above object, the present inventor performs “annealing” separately before and after “CMP process” in order to remove defects in the conductive film step by step, thereby performing annealing treatment or annealing treatment. The inventors have conceived a method for preventing the occurrence of voids or surface cracks by suppressing the subsequent defects in the conductive film from aggregating inside or on the surface of the wiring.
[0029]
Specifically, the method for forming a wiring structure according to the present invention includes a step of forming a recess in an insulating film, a step of depositing a conductive film on the insulating film so as to fill the recess, The surface of the conductive film remaining after removing the conductive film outside the recess after removing the conductive film outside the recess after performing the first heat treatment; And performing a second heat treatment in a state in which is exposed.
[0030]
According to the method for forming a wiring structure of the present invention, after depositing a conductive film so as to fill a concave portion provided in an insulating film, the conductive film is subjected to a first heat treatment, and then the conductive film outside the concave portion. Remove. Subsequently, a second heat treatment is performed on the remaining conductive film, that is, the conductive film embedded in the recess, thereby completing a wiring made of the conductive film. That is, according to the method for forming a wiring structure of the present invention, the annealing is performed at least once before and after the step of removing the conductive film (embedded wiring material) outside the recess (hereinafter referred to as the removing step). Defects contained in the film can be gradually removed. Specifically, by performing annealing before the removal step (first heat treatment) while suppressing crystal growth of the conductive film, it is possible to suppress the aggregation of defects in the conductive film in the recess, and thus generation of voids can be prevented. In addition, the defects in the conductive film are partially removed by annealing before the removal process, thereby reducing the amount of defects contained in the conductive film in the recesses, and then the removal process and annealing (second heat treatment). Are sequentially performed. That is, since the annealing after the removal process is performed with the surface of the conductive film exposed after reducing the amount of defects contained in the conductive film in the recess, defects in the conductive film can be more easily removed. Since it can discharge | release, the situation where a defect aggregates on the surface of the electrically conductive film in a recessed part can be avoided. Furthermore, by performing annealing separately before and after the removal step, defects contained in the conductive film are gradually removed, so that non-uniform shrinkage does not occur in the conductive film. For this reason, the crystal | crystallization of this electrically conductive film can fully be grown, preventing that the surface conductive film and crack generate | occur | produce in the electrically conductive film used as wiring resulting from aggregation of a defect and shrinkage | contraction of a conductive film.
[0031]
As described above, according to the method for forming a wiring structure of the present invention, a wiring structure free from voids and surface cracks can be realized, so that a highly reliable electronic device such as a semiconductor device can be manufactured with a high yield.
[0032]
In the method for forming a wiring structure of the present invention, the recess may be composed of a hole and a wiring groove formed on the hole and connected to the hole. Thereby, a wiring structure having a dual damascene structure and high reliability can be realized.
[0033]
In this case, in the state where the first heat treatment is performed, the crystal grains of the conductive film in the hole are smaller than the crystal grains of the conductive film in the wiring groove, and the crystal grains of the conductive film in the wiring groove are outside the recess. It is preferably smaller than the crystal grains of the conductive film. That is, it is preferable that the crystal grains of the conductive film are smaller in the order of the outer side of the recess, the wiring groove, and the hole, in other words, the crystal growth of the conductive film is suppressed in the order of the outer side of the recess, the wiring groove, and the hole. In this way, it is possible to reliably prevent the occurrence of voids in the conductive film in the hole or the wiring groove in the state where the first heat treatment is performed.
[0034]
In the method for forming a wiring structure of the present invention, the crystal growth of the conductive film in the recess is not completed in the state where the first heat treatment is performed, while the conductive film in the recess is in the state where the second heat treatment is performed. It is preferable that the crystal growth is completed. In this way, it is possible to reliably prevent the occurrence of voids in the conductive film in the hole or the wiring groove in the state where the first heat treatment is performed. Further, in the heat treatment performed after the second heat treatment, further crystal growth does not occur in the conductive film in the recess, so that the shrinkage of the conductive film and the occurrence of surface cracks caused by the shrinkage can be prevented.
[0035]
In the method for forming a wiring structure of the present invention, the crystal grains of the conductive film in the recess are preferably smaller than the crystal grains of the conductive film outside the recess in the state where the first heat treatment is performed. That is, it is preferable that crystal growth of the conductive film is suppressed in the recess rather than outside the recess. In this way, it is possible to reliably prevent the occurrence of voids in the conductive film in the recess in the state where the first heat treatment is performed.
[0036]
In the method for forming a wiring structure according to the present invention, the second heat treatment is preferably performed at a higher temperature than the first heat treatment. That is, it is preferable to perform the first heat treatment at a relatively low temperature (for example, about 100 to 200 ° C.) and perform the second heat treatment at a relatively high temperature (for example, about 200 to 500 ° C.). In this way, in the first heat treatment, it is possible to sufficiently grow the crystal of the conductive film outside the recess while suppressing the crystal growth of the conductive film in the recess and preventing the generation of voids. Accordingly, since the conductive film surface that becomes the contact surface of the polishing pad, for example, is stabilized in the removal process, it is possible to prevent the film surface from peeling and distortion in the removal process, thereby suppressing variations in the polishing rate from wafer to wafer. Uniform planarization of the film surface can be performed. In addition, since the conductive film in the recess can be sufficiently grown in the second heat treatment so that the conductive film can be densified, the conductive film in the recess can be used in the heat treatment performed after the second heat treatment. In addition, since no further crystal growth occurs, the shrinkage of the conductive film and the occurrence of surface cracks resulting therefrom can be prevented.
[0037]
In the method for forming a wiring structure according to the present invention, the second heat treatment is preferably performed for a longer time than the first heat treatment. That is, it is preferable to perform the first heat treatment for a relatively short time and perform the second heat treatment for a relatively long time. In this way, in the first heat treatment, it is possible to sufficiently grow the crystal of the conductive film outside the recess while suppressing the crystal growth of the conductive film in the recess and preventing the generation of voids. Accordingly, since the conductive film surface that becomes the contact surface of the polishing pad, for example, is stabilized in the removal process, it is possible to prevent the film surface from peeling and distortion in the removal process, thereby suppressing variations in the polishing rate from wafer to wafer. Uniform planarization of the film surface can be performed. In addition, since the conductive film in the recess can be sufficiently grown in the second heat treatment so that the conductive film can be densified, the conductive film in the recess can be used in the heat treatment performed after the second heat treatment. In addition, since no further crystal growth occurs, the shrinkage of the conductive film and the occurrence of surface cracks resulting therefrom can be prevented.
[0038]
In the method for forming a wiring structure according to the present invention, when the width of the recess is 0.25 μm or less, the effects as described above are remarkably obtained.
[0039]
In the method for forming a wiring structure according to the present invention, when the conductive film is made of copper or an alloy containing copper, a buried copper wiring having high reliability can be realized.
[0040]
In the method for forming a wiring structure of the present invention, when a chemical mechanical polishing method is used in the step of removing the conductive film outside the recess, the conductive film outside the recess can be reliably removed.
[0041]
The electronic device manufacturing method according to the present invention is premised on an electronic device manufacturing method having a first wiring structure and a second wiring structure. Specifically, the first wiring structure forming method includes a step of forming a first recess in a first insulating film on a substrate, and a first conductive film on the first insulating film. A step of depositing so as to fill the recess, a step of performing a first heat treatment on the first conductive film, and a first conductive film outside the first recess after the first heat treatment is performed. And removing the first conductive film outside the first recess, and then performing a second heat treatment on the remaining first conductive film with its surface exposed. ing. In addition, the second wiring structure forming method includes a step of forming a second recess in the second insulating film on the substrate, and a second conductive film formed on the second insulating film. A step of depositing so as to be buried, a step of performing a third heat treatment on the second conductive film, and a step of removing the second conductive film outside the second recess. Furthermore, the width of the second recess is larger than the width of the first recess. In the second wiring structure forming method, the third heat treatment may be performed after the deposition of the second conductive film and before the removing step, or after the removing step. .
[0042]
According to the electronic device manufacturing method of the present invention, when the first wiring structure is formed in the first recess having a relatively narrow width of, for example, 0.25 μm or less, the wiring structure forming method of the present invention is used. , The above-mentioned effect by the method can be obtained. On the other hand, when forming the second wiring structure in the second recess having a relatively wide width, for example, larger than 0.25 μm, it is easy to release defects from the conductive film in the recess having the wide width. In consideration, “annealing” is performed only once before “CMP step” or “after CMP step”. For this reason, a wiring structure free from voids and surface cracks can be realized while suppressing an increase in the number of processes.
[0043]
That is, according to the method for manufacturing an electronic device of the present invention, the number of steps is increased more than necessary by selectively setting the number of annealing treatments for forming the wiring structure according to the width of the recess, that is, the wiring width. Therefore, a desired wiring structure can be formed.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, an electronic device manufacturing method according to a first embodiment of the present invention will be described with reference to the drawings. The feature of this embodiment is that an annealing process is performed on a copper (Cu) film to be a wiring once each before and after the CMP process.
[0045]
1-7 is sectional drawing which shows each process of the manufacturing method of the electronic device which concerns on 1st Embodiment.
[0046]
First, as shown in FIG. 1, for example, a lower wiring layer 102 is formed inside an insulating film 101 deposited on a semiconductor substrate (not shown), and then the surface of the insulating film 101 in which the lower wiring layer 102 is embedded. To flatten. Next, on each of the planarized insulating film 101 and lower wiring layer 102, for example, a SiN film 103, SiO 2 is formed by a CVD method. ₂ A film 104 and an FSG film 105 are sequentially deposited.
[0047]
Next, as shown in FIG. 2, for example, using a lithography method and a dry etching method, the SiN film 103, the SiO 2 ₂ A recess 106 and a wiring groove 107 are formed inside the film 104 and the FSG film 105. Specifically, the recess 106 includes the SiN film 103 and SiO. ₂ The via hole 106a is formed in the film 104 and reaches the lower wiring layer 102, and the wiring groove 106b is formed in the FSG film 105 and connected to the via hole 106a. That is, the recess 106 has a dual damascene structure. Further, the wiring groove 107 is formed in the FSG film 105 in the same manner as the wiring groove 106b.
[0048]
Thereafter, as shown in FIG. 3, for example, by a PVD (physical vapor depositon) method, the barrier 106 is formed so that the recess 106 and the wiring groove 107 are partially embedded in the surface of the FSG film 105 and the wall surface and bottom surface of the recess 106 and the wiring groove 107. A film 108 and a Cu seed film 109 are deposited. Subsequently, a Cu plating film 110 is deposited over the entire surface of the Cu seed film 109 by, for example, plating so that the recess 106 and the wiring groove 107 are completely filled.
[0049]
Next, a first annealing process is performed on the Cu seed film 109 and the Cu plating film 110. At this time, the annealing temperature is set to 150 ° C., for example, and the annealing time in the temperature state is set to 30 minutes, for example. As a result, as shown in FIG. 4, the boundary between the Cu seed film 109 and the Cu plating film 110 disappears, and a Cu film 111 in which both are integrated is generated. However, the microstructure of the Cu film 111 has position dependency. Specifically, the degree of crystal growth of the Cu film 111 differs depending on whether it is located inside the via hole 106a, inside the wiring grooves 106b and 107, or outside the wiring grooves 106b and 107. Occurs. As a result, a Cu film 111a having a small crystal grain is formed in the via hole 106a, a Cu film 111b having a medium crystal grain is formed in the wiring grooves 106b and 107, and crystal growth occurs outside the wiring grooves 106b and 107. A completed Cu film 111c is formed.
[0050]
Note that, in order to form the Cu film 111 having the three-layer structure as described above, a minimum thermal load capable of sufficiently growing crystal grains of the uppermost Cu film 111c in the first annealing process. Is preferably used. Specifically, it is preferable to set the annealing temperature in the range of 100 ° C. or more and less than 200 ° C., and the annealing time in the range of 30 minutes or more and 180 minutes or less. By using such annealing conditions, the intermediate layer Cu film 111b is in a state in which crystal growth has progressed to some extent, and the lowermost layer Cu film 111a is in a state in which crystal growth has not progressed yet.
[0051]
Thereafter, as shown in FIG. 5, the Cu film 111c and the barrier film 108 protruding from the wiring grooves 106b and 107 (that is, located above the upper surface of the FSG film 105) and the barrier film 108 are removed by using, for example, CMP. The surface of the film 105 is exposed and the surface of the FSG film 105 in which the Cu films 111a and 111b are embedded is planarized. At this time, specific CMP conditions are as follows. In CMP of the Cu film 111, a neutral slurry containing, for example, silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent is used as the slurry. The relative speed (time average value) with respect to the wafer surface (hereinafter the same) and the pressure (pressure for pressing the polishing pad against the wafer: the same hereinafter) are set to 1015 mm / sec and 17.7 kPa, for example. Further, in the CMP of the barrier film 108, as a slurry, for example, a neutral slurry containing silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent (however, solid content or neutral component material) Is different from the slurry for Cu film), and the rotational speed and pressure during polishing are set to 761 mm / sec and 13.7 kPa, for example.
[0052]
Subsequently, a second annealing process is performed on the Cu film 111b and the Cu film 111a. At this time, the annealing temperature is, for example, 300 ° C., and the annealing time in that temperature state is, for example, 120 minutes. Thereby, as shown in FIG. 6, since the crystal grains of the Cu film 111b and the Cu film 111a both grow completely, a uniform and dense film in which the Cu film 111b and the Cu film 111a are integrated, that is, the Cu film. 111d can be formed. In order to form such a dense Cu film 111d, it is necessary to use a larger thermal load in the second annealing process than in the first annealing process before the CMP process (the process shown in FIG. 5). preferable. Specifically, it is preferable to set the annealing temperature in the range of 200 ° C. or more and less than 500 ° C., and the annealing time in the range of 60 minutes or more and 240 minutes or less.
[0053]
Finally, in order to prevent the oxidation of the surface of the Cu film 111d, as shown in FIG. 7, the SiN film 112 is formed on the FSG film 105 and the Cu film 111d by, for example, the CVD method. As a result, a multilayer wiring structure having the lower wiring layer 102 and the upper wiring layer made of the Cu film 111d embedded in the wiring grooves 106b and 107 is formed. Here, the upper wiring layer and the lower wiring layer 102 are connected via a plug made of a Cu film 111d embedded in the via hole 106a. By repeating the same process as the process described above (see FIGS. 1 to 7), an electronic device such as a semiconductor device having a multilayer wiring structure with a desired number of layers can be manufactured.
[0054]
Hereinafter, the two annealing processes (first and second annealing processes) that are the characteristics of the present embodiment will be described in detail.
[0055]
A feature of the first annealing process is that, as shown in FIG. 4, a Cu film 111 having a three-layer structure with different crystal grain sizes is formed. Incidentally, the Cu plating film 110 (see FIG. 3) immediately after being deposited by the plating method includes many defects in the film. Here, when the first annealing process is performed, first, the Cu seed film 109 and the Cu plating film 110 are integrated to form the Cu film 111. Looking at the state of the Cu film 111 in detail, the crystal grain size of the Cu film 111a (via portion) located inside the via hole 106a is relatively small, and the Cu film 111b (wiring) located inside the wiring grooves 106b and 107 The portion) has a larger crystal grain size than the Cu film 111a. Furthermore, the crystal grain size of the Cu film 111c protruding from the wiring grooves 106b and 107 is larger than that of the Cu films 111a and 111b. That is, the Cu film 111c is in a state where crystal growth is completed. The reason why the Cu film 111 having the three-layer structure as described above is obtained is as follows.
[0056]
In the first annealing process performed at a temperature of about 150 ° C., since the annealing temperature is relatively low, the growth rate of crystal grains in the Cu film 111 is slow as a whole. In particular, since the Cu film 111a is surrounded from all sides by the insulating film 104 serving as a wall portion of the via hole 106a, crystal growth is inhibited and crystal grains hardly grow. On the other hand, since the Cu film 111b is present in the relatively wide wiring grooves 106b and 107 as compared to the Cu film 111a, the crystal growth is easy to grow because there is less inhibition from the periphery to the crystal growth. Furthermore, since there is basically no other film adjacent in the lateral direction with respect to the Cu film 111c, there is very little inhibition on crystal grain growth. For this reason, crystal grains having a large grain size can be grown even by annealing at about 150 ° C. As a result, while the annealing temperature at about 150 ° C. is maintained for 30 minutes, the crystal growth of the Cu film 111c is increased. Complete. Therefore, in the Cu film 111 after the first annealing treatment, that is, the metal film for wiring, as shown in FIG. 4, the crystal grain size increases in the order of the Cu film 111a, the Cu film 111b, and the Cu film 111c ( A three-layer structure) is realized.
[0057]
As described above, the crystal growth of the Cu film 111c, which is a film to be removed in the CMP process (see FIG. 5) following the first annealing process, is completed when the first annealing process is performed. Yes. For this reason, the surface of the Cu film 111c serving as the contact surface of the polishing pad is stabilized, so that it is possible to avoid a situation in which film surface peeling or distortion occurs in the CMP process. Therefore, since the variation in the polishing rate for each wafer can be suppressed, the surface of the conductive film can be uniformly planarized. That is, in the CMP process, it is possible to prevent a situation where polishing proceeds excessively and wiring resistance increases, or a situation where unintentional conduction occurs between wirings due to insufficient polishing.
[0058]
Next, the second annealing process will be specifically described. The purpose of the second annealing treatment is to densify the Cu film 111d embedded in the recess 106 or the like before the SiN film 112 is deposited. Accordingly, it is possible to prevent a tensile stress from being generated in the Cu film 111d in a process subsequent to the second annealing treatment, and thus it is possible to prevent an adverse effect on the device due to the tensile stress.
[0059]
By the way, at the time of performing the second annealing process, as shown in FIG. 5, the Cu film 111c outside the recess 106 and the wiring groove 107 is removed by the CMP process performed prior to the second annealing process. Has been. That is, the concave portion 106 and the wiring groove 107 are completely filled with the Cu film 111, and the Cu film 111 inside the concave portion 106 is composed of two layers including a Cu film 111a and a Cu film 111b having different crystal grain sizes. With structure.
[0060]
Therefore, a second annealing process is performed to complete the crystal growth of the Cu film 111. At this time, since the first annealing process has already been performed on the Cu film 111, some of the defects included in the Cu film 111b located in the wiring grooves 106b and 107 have already been removed. That is, the amount of defects included in the entire Cu film 111 in the recess 106 and the wiring groove 107 is lower than that before the first annealing process. In addition, since the Cu film 111c is removed by the CMP process, and the surface of the Cu film 111b is exposed, it is easier to release defects from the Cu film 111b when performing the second annealing process. become. Further, since the distance between the Cu film 111a and the exposed surface of the Cu film 111 (that is, the exposed surface of the Cu film 111b) is reduced by removing the Cu film 111c, the defects included in the Cu film 111a. Can be easily released from the surface by the second annealing treatment.
[0061]
As a result, even if the second annealing process is performed at a relatively high temperature of about 300 ° C., for example, defects can be easily released from the Cu film 111 in the recess 106 and the wiring groove 107. For this reason, it is possible to avoid a situation where defects are aggregated on the surface of the Cu film 111 in the recess 106 and the wiring groove 107. In addition, by performing the annealing process separately before and after the CMP process, defects contained in the Cu film 111 are gradually removed, so that the Cu film 111 does not shrink unevenly. Therefore, the crystal growth of each of the Cu film 111b and the Cu film 111a is completed while preventing the occurrence of surface cracks and cracks due to the agglomeration of defects and the shrinkage of the Cu film 111, thereby forming a uniform and dense Cu film. 111d can be formed. Further, since the crystal growth of the Cu films 111a and 111b, that is, the crystal growth of the Cu film 111d is completed in the second annealing process, the Cu film 111d is further added in a process (for example, a heat treatment process) after the second annealing process. Since no crystal growth occurs, the shrinkage of the Cu film 111d and the occurrence of surface cracks, cracks, etc. due to the shrinkage can be prevented.
[0062]
As described above, according to the first embodiment, the first annealing treatment causes the Cu film in the wiring groove and the Cu film outside the wiring groove without generating a void in a relatively narrow via hole. Each crystal (that is, Cu film on the insulating film) can be grown. Specifically, since the first annealing process is not a strong annealing process but a gentle annealing process, it is possible to suppress the aggregation of defects in the Cu film in the via hole and the Cu film in the wiring groove. The crystals of each Cu film can be grown to some extent without generating voids. Further, since the crystal of the Cu film on the insulating film is sufficiently grown, the CMP for the Cu film can be performed in a uniform state with no variation from wafer to wafer after the first annealing treatment.
[0063]
In addition, according to the first embodiment, the second annealing process after the CMP process does not cause a crack or the like on the surface of the Cu film embedded in the wiring groove or the via hole, and the Cu film inside the wiring groove or the like. Can be grown sufficiently. Specifically, the defects in the Cu film are partially removed by annealing before the CMP process (first annealing process), thereby reducing the amount of defects contained in the internal Cu film such as the wiring trench. Thereafter, a CMP process and a second annealing process are sequentially performed. That is, since the second annealing process is performed with the surface of the Cu film exposed after reducing the amount of defects in the internal Cu film such as the wiring trench, the defects in the Cu film are more easily released. Therefore, it is possible to avoid a situation where defects are aggregated on the surface of the Cu film. Further, by performing the annealing process separately before and after the CMP process, defects contained in the Cu film are gradually removed, so that non-uniform shrinkage does not occur in the Cu film. For this reason, it is possible to sufficiently grow crystals of the Cu film while preventing surface cracks and cracks from being generated in the Cu film serving as the wiring due to aggregation of defects and shrinkage of the Cu film. Furthermore, by completing the crystal growth of the Cu film inside the wiring trench or the like by the second annealing treatment, the crystal growth of the Cu film does not occur in the heat treatment or the like performed after the second annealing treatment. The generation of stress accompanying the crystal growth and the adverse effect on the device due to the stress can be prevented.
[0064]
Therefore, according to the first embodiment, since a wiring structure (buried copper wiring) free from voids and surface cracks can be realized, a highly reliable semiconductor device can be manufactured with a high yield.
[0065]
As the design dimensions of via holes, wiring grooves, etc. become smaller, the influence of the presence of minute voids, surface cracks, etc. on the entire device increases, so the width of the wiring grooves and holes to be embedded in the Cu film is 0 When it is equal to or smaller than .25 μm, the above-described effects according to the first embodiment are more remarkably exhibited. However, when considering the limit of the embedding ability by the plating method or the like, it is preferable that the width of the recess to be embedded is 0.05 μm or more.
[0066]
In the first embodiment, the Cu film is used as the wiring conductive film, but the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0067]
In the first embodiment, the annealing process is performed on the Cu film to be the wiring once each before and after the “CMP step”. However, instead of this, the annealing process “before the CMP process” may be performed in a plurality of times so that voids are not generated in the Cu film inside the wiring trench or the hole. Further, the annealing process “after the CMP process” may be performed in a plurality of times so that the crystal of the Cu film inside the wiring trench or hole is sufficiently grown.
[0068]
(Second Embodiment)
An electronic device manufacturing method according to the second embodiment of the present invention will be described below with reference to the drawings. A feature of the present embodiment is that the number of annealing treatments for forming a wiring structure is selectively set according to the width of a concave portion that becomes a wiring groove or the like. The reason why this embodiment has such a feature is as follows.
[0069]
That is, in a multilayer wiring structure, the lower layer wiring generally has a smaller wiring width, while the upper layer wiring has a relatively large wiring width. Accordingly, when wiring is formed by embedding a conductive film in a wiring groove or the like, a lower layer wiring having a narrow wiring groove or the like is more likely to have defects such as voids. Further, since the annealing process is performed at the time of forming each upper layer wiring, the lower layer wiring is subjected to a plurality of annealing processes after the formation, and a thermal load is applied to the lower layer wiring each time. . That is, as the wiring located in the lower layer increases the number of times the thermal load is applied, the wiring conductive film easily changes due to the influence, and the probability of occurrence of a defect increases. In consideration of the above situation, in the present embodiment, in the formation of a wiring having a narrow wiring groove or the like or a wiring located in a lower layer, “like before and after the CMP process” is performed in the same manner as in the first embodiment. Annealing "is performed separately, whereby the wiring conductive film is gradually crystallized. On the other hand, in forming a wiring having a wide wiring trench or the like, or wiring located in an upper layer, importance is placed on reducing the number of processes, and “annealing” is performed only once before “CMP process” or “after CMP process”. .
[0070]
Hereinafter, an example of forming a multilayer structure of buried copper wiring will be described in detail with reference to the flowchart shown in FIG.
[0071]
First, in step S10, it is determined whether or not the width of the wiring to be formed (that is, the width of the wiring groove or the diameter of the via hole or contact hole) is 0.25 μm or less.
[0072]
When the wiring width is 0.25 μm or less, annealing is performed once each before and after the CMP process of the conductive film for wiring by using the same method as that of the first embodiment (see FIGS. 1 to 7). Then, wiring is formed.
[0073]
Specifically, in step S101, for example, SiO 2 is formed on the substrate. ₂ After depositing the film, in step S102, SiO ₂ For example, an FSG film is deposited on the film, and then holes are formed in both films in step S103.
[0074]
Next, in step S104, a wiring groove connected to the hole is formed in the FSG film, and then in steps S105 and S106, a barrier film and a Cu seed film are sequentially deposited over the entire surface of the FSG film, thereby Fill holes and wiring trenches halfway. Next, in step S107, a Cu plating film is deposited on the Cu seed film, thereby completely filling the holes and wiring grooves.
[0075]
Subsequently, in step S108, a first annealing process is performed on each Cu film. Thereby, the Cu seed film and the Cu plating film are integrated, and crystallization of the surface portion of the integrated Cu film is completed. Next, in steps S109 and S110 (CMP process), by using the CMP method, the Cu film and the barrier film protruding from the wiring trench are sequentially removed, thereby forming a buried Cu wiring in the FSG film and the surface of the FSG film. Flatten.
[0076]
Next, in step S111, a second annealing process is performed on the Cu wiring. Thereby, crystal growth of the entire Cu film constituting the wiring, that is, densification of the Cu wiring is completed. Thereafter, in step S112, a SiN film is deposited on the FSG film in which the Cu wiring is embedded and planarized.
[0077]
When the hole diameter or the wiring groove width is 0.25 μm or less, the reason why the Cu film is annealed twice in steps S101 to S112 is as follows. That is, since the wiring pattern is fine, it is difficult to completely remove defects contained in the Cu film and complete crystal growth over the entire Cu film by a single annealing process. is there.
[0078]
On the other hand, if it is determined in step S10 that the width of the wiring to be formed is larger than 0.25 μm, for example, the wiring is formed by performing an annealing process only once before the CMP process of the wiring conductive film. Do. In other words, when the hole diameter or the wiring groove width is larger than 0.25 μm, the annealing process after the CMP process is not performed in the formation of the wiring structure.
[0079]
Specifically, in steps S201 to S207, as in steps S101 to S107, for example, SiO 2 is formed on the substrate. ₂ After depositing the film and the FSG film, holes are formed in both films, and then a wiring groove connected to the holes is formed in the FSG film. Subsequently, after sequentially depositing a barrier film and a Cu seed film over the entire surface of the FSG film so that the hole and the wiring groove are partially filled, the upper surface of the Cu seed film is filled so that the hole and the wiring groove are completely filled. A Cu plating film is deposited on the substrate.
[0080]
Subsequently, in step S208, each Cu film is annealed to integrate the Cu seed film and the Cu plating film and complete crystallization of the integrated Cu film.
[0081]
Next, in steps S209 and S210 (CMP process), the CMP method is used to sequentially remove the Cu film and the barrier film protruding from the wiring trench, thereby forming an embedded Cu wiring in the FSG film and the surface of the FSG film. Flatten. Thereafter, in step S211, a SiN film is deposited on the FSG film in which the Cu wiring is embedded and planarized.
[0082]
By the way, when the diameter of the hole or the width of the wiring groove is larger than 0.25 μm, that is, when the wiring width is widened, the surface capable of releasing defects in the wiring conductive film (Cu film) is also increased. Therefore, the amount of defects contained in the Cu film increases as the wiring width increases, and the area of the wiring surface also increases, so that defects in the Cu film are easily released. As a result, by performing the annealing process once at a high temperature, it is possible to complete the crystal growth of the entire Cu film to be a wiring without generating voids.
[0083]
After the process of steps S101 to S112 or steps S201 to S211 is completed, it is determined in step S20 whether or not the formation of all wiring layers has been completed. If there is an unformed wiring layer, the process returns to step S10. If the formation of all the wiring layers has been completed, the process proceeds to step S30, where pads are formed on the uppermost wiring layer and finishing heat treatment is performed.
[0084]
As described above, according to the second embodiment, when the wiring is formed in the recess having a relatively narrow width of, for example, 0.25 μm or less, the first embodiment uses the method of the first embodiment. The same effect as in the embodiment can be obtained. On the other hand, when a wiring is formed in a recess having a relatively wide width, for example, greater than 0.25 μm, in consideration of the fact that defects are easily emitted from the conductive film in the recess having a wide width, the “CMP process “Annealing” is performed only once before. For this reason, a wiring structure free from voids and surface cracks can be realized while suppressing an increase in the number of processes.
[0085]
That is, according to the second embodiment, a desired wiring structure can be formed without increasing the number of processes more than necessary by selectively setting the number of annealing processes for forming the wiring structure according to the wiring width. Can be formed.
[0086]
In the second embodiment, when the wiring is formed in the recess having a wide width, “annealing” is performed only once before “CMP step”, but instead, “after CMP step” is performed. “Annealing” may be performed only once.
[0087]
In the second embodiment, the Cu film is used as the wiring conductive film, but the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0088]
【The invention's effect】
According to the present invention, since annealing is performed before and after the step of removing the conductive film outside the recess (removal step), defects contained in the conductive film can be gradually removed. Specifically, by performing annealing before the removal step while suppressing crystal growth of the conductive film, it is possible to suppress the aggregation of defects in the conductive film in the recess, and thus generation of voids can be prevented. Also, after reducing the amount of defects contained in the conductive film by annealing before the removal step, the removal step is performed, and then the annealing is performed again with the surface of the conductive film in the recess exposed. Defects in the conductive film can be released more easily, thereby avoiding a situation where defects are aggregated on the surface of the conductive film. Furthermore, by performing annealing separately before and after the removal step, defects contained in the conductive film are gradually removed, so that non-uniform shrinkage does not occur in the conductive film. For this reason, the crystal | crystallization of this electrically conductive film can fully be grown, preventing that the surface conductive film and crack generate | occur | produce in the electrically conductive film used as wiring resulting from aggregation of a defect and shrinkage | contraction of a conductive film.
[0089]
As described above, according to the present invention, since a wiring structure free from voids and surface cracks can be realized, a highly reliable electronic device such as a semiconductor device can be manufactured with a high yield.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing one step of a method for manufacturing an electronic device according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 3 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 4 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 5 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 6 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 7 is a cross-sectional view showing a step of the method for manufacturing the electronic device according to the first embodiment of the invention.
FIG. 8 is a flowchart showing a method for manufacturing an electronic device according to a second embodiment of the present invention.
FIGS. 9A to 9F are cross-sectional views showing respective steps of a wiring structure forming method according to a first conventional example.
FIGS. 10A to 10E are cross-sectional views showing respective steps of a wiring structure forming method according to a second conventional example.
FIG. 11 is a diagram for explaining a problem in the first conventional example.
FIG. 12 is a diagram for explaining problems in the second conventional example.
[Explanation of symbols]
101 Insulating film
102 Lower wiring layer
103 SiN film
104 SiO ₂ film
105 FSG film
106 recess
106a Beer hole
106b Wiring groove
107 Wiring groove
108 Barrier film
109 Cu seed film
110 Cu plating film
111 Cu film
111a Cu film
111b Cu film
111c Cu film
111d Cu film
112 SiN film

Claims

絶縁膜に凹部を形成する工程と、
前記絶縁膜の上に導電膜を前記凹部が埋まるように堆積する工程と、
前記導電膜に対して、１００℃以上で且つ２００℃未満の温度及び３０分以上で且つ１８０分以下の時間で第１の熱処理を行なう工程と、
前記第１の熱処理を行なった後に、前記凹部の外側の前記導電膜を除去する工程と、
前記凹部の外側の前記導電膜を除去した後に、残存する前記導電膜に対して、その表面が露出した状態で、２００℃以上で且つ５００℃未満の温度及び６０分以上で且つ２４０分以下の時間で第２の熱処理を行なう工程とを備え、
前記導電膜は銅又は銅を含む合金よりなることを特徴とする配線構造の形成方法。Forming a recess in the insulating film;
Depositing a conductive film on the insulating film so that the concave portion is filled;
Performing a first heat treatment on the conductive film at a temperature of 100 ° C. or higher and lower than 200 ° C. and a time of 30 minutes or longer and 180 minutes or shorter;
Removing the conductive film outside the recesses after performing the first heat treatment;
After removing the conductive film outside the recess, the remaining conductive film has a surface exposed to a temperature of 200 ° C. or higher and lower than 500 ° C. and 60 minutes or longer and 240 minutes or shorter. Performing a second heat treatment in time,
The method of forming a wiring structure, wherein the conductive film is made of copper or an alloy containing copper .

前記凹部は、ホールと、前記ホールの上に形成され且つ前記ホールと接続する配線溝とから構成されていることを特徴とする請求項１に記載の配線構造の形成方法。 2. The method for forming a wiring structure according to claim 1, wherein the concave portion includes a hole and a wiring groove formed on the hole and connected to the hole.

前記第１の熱処理を行なった状態において、前記ホール内の前記導電膜の結晶粒は前記配線溝内の前記導電膜の結晶粒よりも小さく且つ前記配線溝内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項２に記載の配線構造の形成方法。 In the state where the first heat treatment is performed, the crystal grains of the conductive film in the hole are smaller than the crystal grains of the conductive film in the wiring trench, and the crystal grains of the conductive film in the wiring trench are 3. The method for forming a wiring structure according to claim 2, wherein the size is smaller than crystal grains of the conductive film outside the recess.

前記第１の熱処理を行なった状態において、前記凹部内の前記導電膜の結晶粒は前記凹部の外側の前記導電膜の結晶粒よりも小さいことを特徴とする請求項１に記載の配線構造の形成方法。 2. The wiring structure according to claim 1, wherein in the state where the first heat treatment is performed, crystal grains of the conductive film in the recess are smaller than crystal grains of the conductive film outside the recess. Forming method.

前記第２の熱処理は前記第１の熱処理よりも長時間行なわれることを特徴とする請求項１〜４のいずれか１項に記載の配線構造の形成方法。 The method for forming a wiring structure according to claim 1, wherein the second heat treatment is performed for a longer time than the first heat treatment.

前記凹部の幅は０．２５μｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の配線構造の形成方法。 The method for forming a wiring structure according to claim 1, wherein the width of the concave portion is 0.25 μm or less.

前記凹部の外側の前記導電膜を除去する工程において化学的機械研磨法を用いることを特徴とする請求項１〜６のいずれか１項に記載の配線構造の形成方法。Method of forming a wiring structure according to any one of claims 1 to 6, wherein the use of chemical mechanical polishing in the step of removing the conductive layer outside of said recess.

前記第２の熱処理を行なった後、残存する前記導電膜の露出表面の上に絶縁膜を形成する工程をさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の配線構造の形成方法。After performing the second heat treatment, according to any one of claims 1 to 7, it is characterized in that further comprising a step of forming an insulating film on the exposed surface of the conductive film remaining A method for forming a wiring structure.