JP3935321B2 - マルチチップモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パッド電極を有する基板となるチップ上に別のチップを搭載してなるチップオンチップ型のマルチチップモジュールの構成に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。ところが、上記システムＬＳＩの実現、つまり、複数の機能を組み込んだデバイスの製造においては、以下のような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化を進めるためには、より大きな開発パワーを必要とし、また、チップ面積の増大にともない製造歩留まりの低下を招くため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の異種デバイスを混載するためのプロセスはピュアＣＭＯＳプロセスとの整合が難しく、ある機能を実現するためのデバイスのプロセスを開発するに際し、ピュアＣＭＯＳプロセスと同時期に立ち上げることが、非常に困難なことである。従って、異種デバイスを混載するためのプロセスは、最先端のピュアＣＭＯＳプロセスの開発より１〜２年遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
上記問題に対し、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、以下のような課題がある。
【０００７】
マルチチップモジュールのように構造が巨大化すると、各種の機能を有する小チップ（搭載されるチップ）が必要になり、かつ、それに応じて基板となる大チップの種類も増大することになる。そのため、多品種少量生産型に陥りやすく、製造コストの増大を招くおそれがある。
【０００８】
本発明の目的は、できるだけ半導体チップの構成の共通化を図りうる手段を講ずることにより、少品種多量生産が可能なマルチチップモジュールの提供を図ることにある。
【０００９】
【課題を解決するための手段】
本発明のマルチチップモジュールは、第１のチップに少なくとも１つの第２のチップを貼り合わせてなるマルチチップモジュールであって、上記第１のチップ及び第２のチップのうち一方のチップは、信号を供給するための複数の供給用パッドを含む複数のパッドを有しており、上記第１のチップ及び第２のチップのうち他方のチップは、予め定められた一の機能及び一の機能レベルを有する内部回路と、上記内部回路に接続される複数の入力用パッドを含む複数のパッドを有しており、上記複数の入力用パッドの各々と対向する位置に、上記複数の供給用パッドのいずれかが配置されており、上記複数の入力用パッドが、上記他方のチップ内で互いに共通のノードを介して上記内部回路に接続され、上記複数の入力用パッドのうち一部のみが、上記複数の供給用パッドのうち対向する供給用パッドと互いに電気的に接続され、上記複数の入力用パッドのうち、いずれのパッドが対向する供給用パッドと接続されるかは、上記内部回路が有する上記一の機能及び一の機能レベルにより一意に決定される。
【００１０】
これにより、第２のチップについて、種類が同じで機能が相異なる第２のチップの機能を選択したり、機能が同じで機能のレベルが相異なるものがある場合、機能のレベルを選択することが可能になる。例えば、従来であれば複数種類の構造を有する第２のチップを準備しておく必要がある場合にも、第２のチップの構造は共通にしておいて、電圧値，クロック周波数，論理値などの機能のレベルを選択するだけで、機能の種類や機能のレベルが相異なる第２のチップを得ることが可能になる。したがって、第１，第２のチップの構造をできるだけ共通化して、少品種・量産化に適したマルチチップモジュールの提供を図ることができる。
【００１１】
上記複数の入力用パッドと上記複数の供給用パッドとは、バンプを介して接続されていてもよいし、ボンディングワイヤを介して接続されていてもよい。
【００１２】
バンプによる接続を採用する場合には、上記第２のチップの複数の入力用パッドと、上記第１のチップの複数の供給用パッドとは、互いにほぼ等しいピッチで配置されていることが好ましい。
【００１３】
上記第１のチップは、基板となる大チップであり、上記第２のチップは、上記第１のチップ上に複数個搭載される小チップであることが好ましい。
【００１４】
上記第１のチップは、半導体素子を含まない配線専用の大チップであって、上記複数の供給用パッドを有しており、上記複数の供給パッドから供給される信号は、上記第１のチップの外部で生成されたものであることが好ましい。
【００１５】
これにより、大チップである第１のチップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、配線の微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、第１のチップがトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によっては第１のチップの出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、第１のチップに半導体素子が存在しないので、第１のチップをモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載される小チップとなる第２のチップの選択と設計との自由度が格段に上昇する。また、第１のチップが配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な配線専用のチップを提供することができる。
【００１６】
ただし、第１のチップが半導体素子を含む大チップであって、上記複数の供給用パッドを有しており、上記複数の供給パッドから供給される信号は、第１のチップの内部回路で生成されたものであってもよい。
【００１７】
【発明の実施の形態】
−実施形態の前提となる基本的な構造−
本発明のチップオンチップ型マルチチップモジュールの最も好ましい形態は、基板チップとして、配線形成のために専用化されたシリコン配線基板（Super-Sub ）を用い、このシリコン配線基板上に各種機能を有する複数のチップ（被搭載チップ）を搭載する構成である。ここで、被搭載チップは、各チップの機能毎に、設計上ＩＰ(Intellectual Property )として扱うことができるため、ベアチップＩＰと呼ぶことができ、これらを上記Super-Sub 上に貼り合わせたものと考えることができる。また、シリコン配線基板は、トランジスタ等の半導体素子を有しておらず、配線及びパッド電極を有している。つまり、半導体デバイス全体は、“IP On Super-Sub ”であるので、本明細書の実施形態においては、シリコン配線基板と各種ベアチップＩＰ群とを備えたマルチチップモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００１８】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の各実施形態におけるＩＰＯＳデバイスの特徴を説明するための平面図である。同図に示すように、本実施形態のＩＰＯＳデバイスは、複数個のベアチップＩＰ１，２，３，４，…（第２のチップ）をシリコン配線基板１００（第１のチップ）上に搭載して構成され、ベアチップＩＰ１，２，３，４…間の電気的接続を行うことによりモジュール化されており、マルチチップモジュールとなっている。シリコン配線基板１００の上面には、多数の接続用パッド２６が碁盤目状に設けられており、後述するように、ベアチップＩＰのパッド５１と接合することにより、ベアチップＩＰ１，２，３，４，…同士の電気的接続や、ベアチップＩＰ１，２，３，４，…と外部端子５との電気的接続を行なうように構成されている。図１（ａ），（ｂ）には、ベアチップＩＰ１についてのみ、ベアチップＩＰ１を透視して、ベアチップＩＰ１上のパッド５１とシリコン配線基板１００上のパッド電極２６との接続状態を示している。すなわち、図１（ａ），（ｂ）において、ハッチングが施されたパッド５１のみが接合によりシリコン配線基板上のパッド２６と電気的に接続されており、他のパッドはシリコン配線基板上のパッド２６とは接続されていない。。
【００１９】
ここで、本実施形態の特徴は、ベアチップＩＰ１Ａについては図１（ａ）に示すようなパッド同士の接続パターンを採用し、ベアチップＩＰ１Ｂについては図１（ｂ）に示すように、ベアチップＩＰ１Ａとは異なるパッド同士の接続パターンを採用している点である。このように、パッド同士の接続パターンを変更することにより、種類が同じで機能が相異なるベアチップＩＰがいくつかある場合にその機能を仕様に応じて設定したり、機能が同じで機能のレベルが異なるベアチップＩＰの内部構成をできるだけ共通にし、かつ、シリコン配線基板１００の構造もできるだけ共通化することが可能に構成されている。
【００２０】
なお、本発明のマルチチップモジュール自体は、必ずしも半導体素子を有しない配線専用の大チップを備えている必要はない。しかし、小チップであるベアチップＩＰを搭載する基板となる大チップを配線専用の基板（本実施形態におけるシリコン配線基板１００）とすることにより、小チップであるベアチップＩＰを搭載する大チップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、配線の微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、基板となる大チップであるシリコン配線基板１００がトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によってはシリコン配線基板１００の出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、シリコン配線基板１００に半導体素子が存在しないので、シリコン配線基板１００をモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載されるベアチップＩＰ（小チップ）の選択と設計との自由度が格段に上昇する。また、シリコン配線基板１００が配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な基板チップを提供できる。
【００２１】
図２は、図１に示すＩＰＯＳデバイスの一部における断面図である。図２には、シリコン配線基板１００上にＩ／ＯベアチップＩＰ１とベアチップＩＰ２とが搭載されている部分が示されている。
【００２２】
同図に示すように、シリコン配線基板１００は、ｐ型のシリコン基板１０と、シリコン基板１０の上に設けられた多層配線層２０とを備えている。多層配線層２０は、シリコン基板１０上に設けられた第１絶縁膜３１と、第１絶縁膜３１の上に設けられたグランドプレーン層２１と、グランドプレーン層２１の上に設けられた第２絶縁膜３２と、第２絶縁膜３２の上に設けられた電源プレーン層２２と、電源プレーン層２２の上に設けられた第３絶縁膜３３と、第３絶縁膜３３の上に設けられた第１配線層２３と、第１配線層２３の上に設けられた第４絶縁膜３４と、第４絶縁膜３４の上に設けられた第２配線層２４と、第２配線層２４の上に設けられた第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数のパッド２６をアレイ状に配置してなるパッド電極層２５とを備えている。そして、シリコン配線基板１００には、トランジスタ等の半導体素子が形成されていない。ただし、各配線層２１〜２４と、パッド２６と、配線−パッド電極間を接続するコンタクトとが形成されている。
【００２３】
そして、シリコン配線基板１００のパッド電極層２５中のパッド２６と、ベアチップＩＰ１又は各ベアチップＩＰ２のパッド５１とがバンプなどを介して互いに接合されている。各ベアチップＩＰ２，３，…同士の信号の接続関係も同様である。このような構造により、各ベアチップＩＰ１，２，３，…中のトランジスタなどの半導体素子が、多層配線層２０を経て外部機器に接続されている。また、各ベアチップＩＰ１，２，３，…中のトランジスタなどの半導体素子は、多層配線層２０を通して互いに電気的に接続されている。
【００２４】
なお、図２に示すシリコン基板１０に代えて、ガラス基板や金属基板や他の種類の半導体基板などを用いることも可能である。しかし、シリコン基板は、既存の古い半導体プロセスをそのまま適用することができる、シリコン基板で形成されるベアチップＩＰと熱膨張率が等しく変形の小さい信頼性の高いマルチチップモジュールが得られる、などの点で有利である。
【００２５】
ここで、図２に示すグランドプレーン層２１と電源プレーン層２２とは、厚みが数μｍのＡｌ（アルミニウム）合金膜により構成されている。ただし、グランドプレーン層２１や電源プレーン層２２は、Ｃｕ（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜などによって構成されていてもよい。
【００２６】
また、図２には、グランドプレーン層２１及び電源プレーン層２２とは別に、第１配線層２３，第２配線層２４という２つの配線層が設けられている構造が示されているが、より多層の配線層が設けられていてもよいし、１つの配線層のみが設けられていてもよい。図２においては、第１配線層２３，第２配線層２４は連続している膜として表されているが、実際には、各配線層２３，２４には、ほぼ線状にパターニングされた配線が形成されている。各配線層２３，２４に設けられる配線は、５０μｍピッチ程度で配置されたパッド電極間の配線と、マルチチップモジュール外へのＩ／Ｏ用配線とであるので、各配線層２３，２４の寸法の制約は緩やかであり、数μｍ〜数１０μｍピッチの配線ルールでパターニングすればよい。この緩やかなパターニングルールは、古い世代の半導体プロセスを再利用できるだけでなく、配線インピーダンスが低く、かつ歩留まりのよいシリコン配線基板が提供でできることを意味する。
【００２７】
なお、図２には示されていないが、後に説明するように、各絶縁膜３３，３４，３５を貫通して、各配線層２３，２４同士を、又は配線層２３，２４とパッド電極層２５とを互いに電気的に接続するコンタクトが設けられている。
【００２８】
−接合方法−
図３は、シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。図３には、ベアチップＩＰ１とシリコン配線基板１００との間の接続状態のみを示しているが、他のベアチップＩＰ２，３，…とシリコン配線基板１００との間の接続状態も、図３に示す接続状態と基本的には同じである。同図に示すように、シリコン配線基板１００のパッド２６と、ベアチップＩＰ１の主面上に設けられたパッド５１とが、バンプ５２によって互いに接合されている。また、ベアチップＩＰ１は、トランジスタ等の半導体素子（図示せず）が設けられた半導体基板５０と、半導体基板５０の上に設けられた第１，第２配線層５３，５４とを備え、半導体素子と各配線層５３，５４とによって内部回路が構成されている。同図に示されるように、シリコン配線基板１００とチップＩＰ１との間において、パッド電極同士、パッド電極−配線、パッド電極−内部回路などの接続形態には種々のパターンがある。
【００２９】
シリコン配線基板１００において、パッド２６ａと、第２配線層２４中の配線とがプラグ（コンタクト）２７ａによって互いに接続されている。一方、ベアチップＩＰ１において、パッド５１ａはシリコン配線基板１００のパッド２６ａにバンプ５２ａを介して接続され、ベアチップＩＰ１には、パッド５１ａと第２配線層５４とを接続するプラグ５４ａが設けられている。
【００３０】
シリコン配線基板１００において、図３に示す断面とは別の断面でパッド２６ｂがクランドプレーン層２１に接続されている。一方、ベアチップＩＰ１において、パッド５１ｂはシリコン配線基板１００のパッド２６ｂにバンプ５２ｂを介して接続され、さらに、パッド５１ｂと半導体基板５０とを接続するプラグ５４ｂが設けられている。
【００３１】
シリコン配線基板１００において、パッド２６ｃは、第１の配線層２３にプラグ２７ｃを介して接続されている。一方、ベアチップＩＰ１において、パッド５１ｃは、シリコン配線基板１００のパッド２６ｃにバンプ５２ｃを介して接続され、かつ、パッド５１ｃとベアチップＩＰ１の第１配線層５３とを接続するプラグ５４ｃが設けられている。
【００３２】
シリコン配線基板１００において、パッド２６ｄは、電源プレーン層２２にプラグ２７ｄを介して接続されている。一方、ベアチップＩＰ１において、パッド５１ｄ、シリコン配線基板１００のパッド２６ｄにバンプ５２ｄを介して接続され、かつ、パッド５１ｄとベアチップＩＰ１の第２配線層５４とを接続するプラグ５４ｄが設けられている。
【００３３】
以上のように、パッド同士はバンプを介した接合により電気的に接続され、パッドと配線層とはプラグによい電気的に接続されて、シリコン配線基板１００上の配線層がベアチップＩＰ１の内部回路に接続されている。ただし、ベアチップＩＰ１のパッド５１のうちには、ベアチップＩＰ１内の内部回路に電気的に接続されていない，機械的強度を確保するためのダミーのパッド電極があってもよい。また、ベアチップＩＰ１のパッド５１と同様に、シリコン配線基板１００においても、パッド２６のうちには、基板内部の配線に接続されていない，機械的強度を確保するためのダミーのパッド電極があってもよい。
【００３４】
−パッドの接続関係による機能又は機能レベルの設定−
図４（ａ），（ｂ）は、シリコン配線基板にベアチップＩＰを搭載する際の機能又は機能レベルの設定方法を示す平面図及び断面図である。
【００３５】
図４（ａ）に示すように、シリコン配線基板１００上のパッド２６と、ベアチップＩＰ１上のパッド５１とは、互いに同じピッチで碁盤目状に配置されている。そして、図４（ａ）に示すハッチングが施されたパッドが互いに接合されるパッドであり、ハッチングが施されていないパッドが接合されないパッドである。そして、図４（ｂ）に示すように、接合しようとするパッド５１，２６同士はバンプ５２を介して接合する一方、接合したくないパッド５１，２６同士の間には、バンプを介在させないことにより、両者を電気的に非接続状態とすることができる。
【００３６】
−パッドの接続関係の変更による機能又は機能レベルの変更の各例−
図５（ａ），（ｂ）は、パッドの接続関係の変更による信号波形変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００３７】
図５（ａ）に示すように、ベアチップＩＰ１Ａには、１つの回路ブロックに共通のノードＮｘを介して接続される３つのパッド５１ａ，５１ｂ，５１ｃが設けられている。一方、図５（ｂ）に示すように、シリコン配線基板１００Ａには、相異なる波形の信号（例えば周波数の相異なるクロック信号）を供給する３つの配線が設けられており、各配線の先端にパッド２６ａ，２６ｂ，２６ｃが設けられている。この３つの配線は、互いに電気的に分離されており、パッド２６ａ，２６ｂ，２６ｃ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１ａ，５１ｂ，５１ｃ間のピッチとほぼ等しい。そして、ベアチップＩＰ１Ａはシリコン配線基板１００Ａの上に搭載されており、ベアチップＩＰ１Ａのパッド５１ａと、シリコン配線基板１００Ａのパッド２６ａとはバンプを介した接合により互いに電気的に接続され、パッド５１ｂ−２６ｂ間と、パッド５１ｃ−２６ｃ間は電気的に接合されていない。これにより、ベアチップＩＰ１Ａ内の回路ブロックには、図５（ｂ）に示す最上の信号が入力されることになる。これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の周波数やパワーなどの機能を選択することが可能になる。
【００３８】
図６（ａ），（ｂ）は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００３９】
図６（ａ）に示すように、ベアチップＩＰ１Ｂには、１つの回路ブロックに共通のノードＮｙを介して接続される３つのパッド５１ｄ，５１ｅ，５１ｆが設けられている。一方、図６（ｂ）に示すように、シリコン配線基板１００Ｂには、相異なる電圧（例えば、１．５Ｖ，１．３Ｖ，１．２Ｖ）を供給する３つの配線が設けられており、各配線の先端にパッド２６ｄ，２６ｅ，２６ｆが設けられている。この３つの配線は、互いに電気的に分離されており、パッド２６ｄ，２６ｅ，２６ｆ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１ｄ，５１ｅ，５１ｆ間のピッチとほぼ等しい。そして、ベアチップＩＰ１Ｂはシリコン配線基板１００Ｂの上に搭載されて、ベアチップＩＰ１Ｂのパッド５１ｄと、シリコン配線基板１００Ｂのパッド２６ｄとはバンプを介した接合により電気的に接続され、パッド５１ｅ−２６ｅ間と、パッド５１ｆ−２６ｆ間は電気的に接続されていない。これにより、ベアチップＩＰ１Ｂ内の回路ブロックには、図６（ｂ）に示す最上の電圧（例えば１．５Ｖ）が入力されることになる。これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、回路ブロックにおいて使用する電源電圧を選択することが可能になる。
【００４０】
図７は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００４１】
同図に示すように、基板側の大チップ１１０には、電圧１．５Ｖ，１．３Ｖ，１．２Ｖを生成する回路ブロックが設けられている。つまり、この大チップは、シリコン配線基板１００とは異なり、半導体素子を備えているものである。そして、大チップ１１０には、電圧１．５Ｖを供給する配線Ｌｇと、電圧１．３Ｖを供給する配線Ｌｈと、電圧１．２Ｖを供給する配線Ｌｉとが設けられている。各配線Ｌｇ，Ｌｈ，Ｌｉの先端には、それぞれ３つのパッド２６ｇ〜２６ｇ，２６ｈ〜２６ｈ，２６ｉ〜２６ｉが配置されているとともに、３つのパッド２６ｇ，２６ｈ，２６ｉからなる３つの組がそれぞれ同じピッチで配置されている。一方、３つのベアチップＩＰ１Ｃ，２Ｃ，３Ｃには、各々共通のノードＮｚに接続される３つのパッド５１ｇ，５１ｈ，５１ｉが設けられており、パッド５１ｇ，５１ｈ，５１ｉ間のピッチは、大チップ１１０上の３つのパッド２６ｇ，２６ｈ，２６ｉ間のピッチとほぼ等しい。
【００４２】
そして、ベアチップＩＰ１Ｃはパッド５１ｇ−２６ｇ間の接合により、ベアチップＩＰ２Ｃはパッド５１ｈ−２６ｈ間の接合により、ベアチップＩＰ３Ｃはパッド５１ｉ−２６ｉ間の接合により、それぞれ電気的に接続されており、各ベアチップＩＰ１Ｃ，２Ｃ，３Ｃの内部回路の電源電圧が１．５Ｖ，１．３Ｖ，１．２Ｖに設定されている。
【００４３】
これにより、ベアチップＩＰの電源電圧供給部や大チップの構造はできるだけ共通化しつつ、各ベアチップＩＰで使用する電源電圧を極めて容易に選択することができる。
【００４４】
なお、この例では、各ベアチップＩＰ１Ｃ，２Ｃ，３Ｃが互いに異なる電源電圧を使用するように設定されているが、各ベアチップＩＰのうちいずれか２つ以上のベアチップＩＰが互いに同じ電源電圧を使用するように設定されてもよいことはいうまでもない。
【００４５】
また、大チップ１１０に代えて、他の例と同様のシリコン配線基板を用い、電源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを生成するベアチップＩＰを別途シリコン配線基板上に配置してもよい。あるいは、電源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを外部端子から供給するようにしてもよい。
【００４６】
図８（ａ），（ｂ）は、パッドの接続関係の変更による論理値変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００４７】
図８（ａ）に示すように、ベアチップＩＰ１Ｄには、１つの回路ブロックに接続される４つのノードＮｗ，Ｎｖ，Ｎｕ，Ｎｔが設けられており、各ノードＮｗ，Ｎｖ，Ｎｕ，Ｎｔには、各々２つのパッド５１ｍ，５１ｎが配置されている。一方、図８（ｂ）に示すように、シリコン配線基板１００Ｄには、電源ラインに接続される４つのパッド２６ｍと、グランドラインに接続される４つのパッド２６ｎとが設けられている。そして、４つの組のパッド２６ｍ−２６ｎ間のピッチは、ベアチップＩＰ１Ｄ上のパッド５１ｍ−５１ｎ間のピッチにほぼ等しい。
【００４８】
そして、ベアチップＩＰ１Ｄがシリコン配線基板１００Ｄ上に搭載され、ベアチップＩＰ１ＤのノードＮｗについてはパッド５１ｎ−２６ｎ間の接合により、ノードＮｖについてはパッド５１ｍ−２６ｍ間の接合により、ノードＮｕについてはパッド５１ｎ−２６ｎ間の接合により、ノードＮｔについてはパッド５１ｎ−２６ｎ間の接合により、各パッド同士が電気的に接続されて、ベアチップＩＰ１Ｄ内の回路ブロックで使用する論理値が設定されている。すなわち、回路ブロックから導出されるノードＮｗからは論理値“Ｌ”が、回路ブロックから導出されるノードＮｖからは論理値“Ｈ”が、回路ブロックから導出されるノードＮｕからは論理値“Ｌ”が、回路ブロックから導出されるノードＮｔからは論理値“Ｌ”が、それぞれ回路ブロックに供給される。
【００４９】
これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の論理値などの機能又は機能レベルを選択することが可能になる。
【００５０】
（第２の実施形態）
上記第１の実施形態においては、シリコン配線基板上のパッドと、ベアチップＩＰ１，上のパッドとをバンプを介して接合する形態（いわゆるフリップチップ接続）を採ったが、その他の接合方法によって、両者間の電気的に接続を行なうことも可能である。
【００５１】
図９は、ワイヤ接続によりパッド同士が接続されている例を示す平面図である。同図に示すように、シリコン配線基板１００Ｅ上のあるパッド２６と、ベアチップＩＰ１Ｅ上のあるパッド５１とはボンディングワイヤにより電気的に接続されているが、所望しないパッド同士の間は非接続のままである。
【００５２】
これによっても、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の論理値などの機能や機能レベルを選択することが可能になる。
【００５３】
なお、上記実施形態中において、シリコン配線基板を用いた例においては、シリコン配線基板に代えて、半導体素子を備えた大チップを用いることができる。
【００５４】
また、シリコン配線基板における配線や、大チップにおける回路ブロックに供給される電圧，信号の波形，論理値などを、ベアチップＩＰに設けられた供給部から選択するようにしてもよい。
【００５５】
【発明の効果】
本発明のマルチチップモジュールによれば、第１のチップの複数の供給用パッドに対応して、互いに共通のノードを介して内部回路に接続される入力用パッドを有する第２のチップを第１のチップ上に搭載し、入力用パッドの一部のみと，その対向する供給用パッド とを互いに電気的に接続するようにしたので、第２のチップについて、機能が同じで機能のレベルが相異なるものがある場合、種類が同じで機能が相異なる第２のチップの機能を選択したり、機能のレベルを選択したりすることが可能になり、よって、第１のチップや第２のチップの構造をできるだけ共通化して、少品種・量産化に適したマルチチップモジュールの提供を図ることができる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ）は、本発明の各実施形態におけるＩＰＯＳデバイスの特徴を説明するための平面図である。
【図２】 図１に示すＩＰＯＳデバイスの一部における断面図である。
【図３】 シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。
【図４】 （ａ），（ｂ）は、シリコン配線基板にベアチップＩＰを搭載する際の機能設定方法を示す平面図及び断面図である。
【図５】 （ａ），（ｂ）は、パッドの接続関係の変更による信号波形変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図６】 （ａ），（ｂ）は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図７】 パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図８】 （ａ），（ｂ）は、パッドの接続関係の変更による論理値変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図９】 ワイヤ接続によりパッド同士を接続した例を示す平面図である。
【符号の説明】
１〜４ ベアチップＩＰ
５ Ｉ／Ｏ用外部パッド（外部端子）
１０ シリコン基板
２０ 多層配線層
２１ グランドプレーン層
２２ 電源プレーン層
２３ 第１配線層
２４ 第２配線層
２５ パッド電極層
２６ パッド
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第５絶縁膜
５１ パッド
５２ バンプ
６０ ボンディングワイヤ
１００ シリコン配線基板
Ｎ ノード
Ｌ 配線
【発明の属する技術分野】
本発明は、パッド電極を有する基板となるチップ上に別のチップを搭載してなるチップオンチップ型のマルチチップモジュールの構成に関する。
【０００２】
【従来の技術】
近年、複数の機能を１つのチップ内に組み込んでなる１チップシステムＬＳＩという概念が提起されており、１チップシステムＬＳＩの設計手法としても各種の提案がなされている。特に、１チップシステムＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、ロジック，アナログ回路等の多種多様な機能を１つの半導体チップ内に集積することにより、高性能かつ多機能なデバイスが実現できることである。ところが、上記システムＬＳＩの実現、つまり、複数の機能を組み込んだデバイスの製造においては、以下のような問題に直面している。
【０００３】
第１の問題は、システムＬＳＩの大規模化を進めるためには、より大きな開発パワーを必要とし、また、チップ面積の増大にともない製造歩留まりの低下を招くため、デバイスの製造コストが増大することである。
【０００４】
第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の異種デバイスを混載するためのプロセスはピュアＣＭＯＳプロセスとの整合が難しく、ある機能を実現するためのデバイスのプロセスを開発するに際し、ピュアＣＭＯＳプロセスと同時期に立ち上げることが、非常に困難なことである。従って、異種デバイスを混載するためのプロセスは、最先端のピュアＣＭＯＳプロセスの開発より１〜２年遅れてしまうため、市場のニーズにタイムリーな生産供給ができない。
【０００５】
上記問題に対し、特開昭５８−９２２３０号公報に開示されているように、複数チップのモジュール化による，チップオンチップ型のシステムＬＳＩが提案されている。チップオンチップ型のマルチチップモジュール化技術とは、基板となるチップ（親チップ）の上面に設けられたパッド電極と、搭載されるチップ（子チップ）の上面に設けられたパッド電極とをバンプにより接続し、両チップを貼り合わせることにより、チップ間の電気的接続を行い、複数のチップをモジュール化する技術である。チップオンチップ型のマルチチップモジュール化技術は、１チップシステムＬＳＩと比較して、複数の機能が複数のチップに分散して組み込まれるため、各チップの小規模化が可能となり、各チップの歩留まり向上が可能となる。さらに、プロセス世代の異なる異種デバイス同士でも簡単にモジュール化できるため、多機能化も容易となる。また、チップオンチップ型のマルチチップモジュール化技術を利用したシステムＬＳＩは、他のマルチモジュール化技術と比較し、親子チップ間のインターフェースに要する配線長が極めて短いため、高速なインターフェースが可能であり、従来の１チップシステムＬＳＩにおけるブロック間インターフェースと同等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】
上述のように、チップオンチップ型のマルチチップモジュール化技術は、従来の１チップシステムＬＳＩにとってかわる重要な技術であるが、以下のような課題がある。
【０００７】
マルチチップモジュールのように構造が巨大化すると、各種の機能を有する小チップ（搭載されるチップ）が必要になり、かつ、それに応じて基板となる大チップの種類も増大することになる。そのため、多品種少量生産型に陥りやすく、製造コストの増大を招くおそれがある。
【０００８】
本発明の目的は、できるだけ半導体チップの構成の共通化を図りうる手段を講ずることにより、少品種多量生産が可能なマルチチップモジュールの提供を図ることにある。
【０００９】
【課題を解決するための手段】
本発明のマルチチップモジュールは、第１のチップに少なくとも１つの第２のチップを貼り合わせてなるマルチチップモジュールであって、上記第１のチップ及び第２のチップのうち一方のチップは、信号を供給するための複数の供給用パッドを含む複数のパッドを有しており、上記第１のチップ及び第２のチップのうち他方のチップは、予め定められた一の機能及び一の機能レベルを有する内部回路と、上記内部回路に接続される複数の入力用パッドを含む複数のパッドを有しており、上記複数の入力用パッドの各々と対向する位置に、上記複数の供給用パッドのいずれかが配置されており、上記複数の入力用パッドが、上記他方のチップ内で互いに共通のノードを介して上記内部回路に接続され、上記複数の入力用パッドのうち一部のみが、上記複数の供給用パッドのうち対向する供給用パッドと互いに電気的に接続され、上記複数の入力用パッドのうち、いずれのパッドが対向する供給用パッドと接続されるかは、上記内部回路が有する上記一の機能及び一の機能レベルにより一意に決定される。
【００１０】
これにより、第２のチップについて、種類が同じで機能が相異なる第２のチップの機能を選択したり、機能が同じで機能のレベルが相異なるものがある場合、機能のレベルを選択することが可能になる。例えば、従来であれば複数種類の構造を有する第２のチップを準備しておく必要がある場合にも、第２のチップの構造は共通にしておいて、電圧値，クロック周波数，論理値などの機能のレベルを選択するだけで、機能の種類や機能のレベルが相異なる第２のチップを得ることが可能になる。したがって、第１，第２のチップの構造をできるだけ共通化して、少品種・量産化に適したマルチチップモジュールの提供を図ることができる。
【００１１】
上記複数の入力用パッドと上記複数の供給用パッドとは、バンプを介して接続されていてもよいし、ボンディングワイヤを介して接続されていてもよい。
【００１２】
バンプによる接続を採用する場合には、上記第２のチップの複数の入力用パッドと、上記第１のチップの複数の供給用パッドとは、互いにほぼ等しいピッチで配置されていることが好ましい。
【００１３】
上記第１のチップは、基板となる大チップであり、上記第２のチップは、上記第１のチップ上に複数個搭載される小チップであることが好ましい。
【００１４】
上記第１のチップは、半導体素子を含まない配線専用の大チップであって、上記複数の供給用パッドを有しており、上記複数の供給パッドから供給される信号は、上記第１のチップの外部で生成されたものであることが好ましい。
【００１５】
これにより、大チップである第１のチップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、配線の微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、第１のチップがトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によっては第１のチップの出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、第１のチップに半導体素子が存在しないので、第１のチップをモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載される小チップとなる第２のチップの選択と設計との自由度が格段に上昇する。また、第１のチップが配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な配線専用のチップを提供することができる。
【００１６】
ただし、第１のチップが半導体素子を含む大チップであって、上記複数の供給用パッドを有しており、上記複数の供給パッドから供給される信号は、第１のチップの内部回路で生成されたものであってもよい。
【００１７】
【発明の実施の形態】
−実施形態の前提となる基本的な構造−
本発明のチップオンチップ型マルチチップモジュールの最も好ましい形態は、基板チップとして、配線形成のために専用化されたシリコン配線基板（Super-Sub ）を用い、このシリコン配線基板上に各種機能を有する複数のチップ（被搭載チップ）を搭載する構成である。ここで、被搭載チップは、各チップの機能毎に、設計上ＩＰ(Intellectual Property )として扱うことができるため、ベアチップＩＰと呼ぶことができ、これらを上記Super-Sub 上に貼り合わせたものと考えることができる。また、シリコン配線基板は、トランジスタ等の半導体素子を有しておらず、配線及びパッド電極を有している。つまり、半導体デバイス全体は、“IP On Super-Sub ”であるので、本明細書の実施形態においては、シリコン配線基板と各種ベアチップＩＰ群とを備えたマルチチップモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００１８】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の各実施形態におけるＩＰＯＳデバイスの特徴を説明するための平面図である。同図に示すように、本実施形態のＩＰＯＳデバイスは、複数個のベアチップＩＰ１，２，３，４，…（第２のチップ）をシリコン配線基板１００（第１のチップ）上に搭載して構成され、ベアチップＩＰ１，２，３，４…間の電気的接続を行うことによりモジュール化されており、マルチチップモジュールとなっている。シリコン配線基板１００の上面には、多数の接続用パッド２６が碁盤目状に設けられており、後述するように、ベアチップＩＰのパッド５１と接合することにより、ベアチップＩＰ１，２，３，４，…同士の電気的接続や、ベアチップＩＰ１，２，３，４，…と外部端子５との電気的接続を行なうように構成されている。図１（ａ），（ｂ）には、ベアチップＩＰ１についてのみ、ベアチップＩＰ１を透視して、ベアチップＩＰ１上のパッド５１とシリコン配線基板１００上のパッド電極２６との接続状態を示している。すなわち、図１（ａ），（ｂ）において、ハッチングが施されたパッド５１のみが接合によりシリコン配線基板上のパッド２６と電気的に接続されており、他のパッドはシリコン配線基板上のパッド２６とは接続されていない。。
【００１９】
ここで、本実施形態の特徴は、ベアチップＩＰ１Ａについては図１（ａ）に示すようなパッド同士の接続パターンを採用し、ベアチップＩＰ１Ｂについては図１（ｂ）に示すように、ベアチップＩＰ１Ａとは異なるパッド同士の接続パターンを採用している点である。このように、パッド同士の接続パターンを変更することにより、種類が同じで機能が相異なるベアチップＩＰがいくつかある場合にその機能を仕様に応じて設定したり、機能が同じで機能のレベルが異なるベアチップＩＰの内部構成をできるだけ共通にし、かつ、シリコン配線基板１００の構造もできるだけ共通化することが可能に構成されている。
【００２０】
なお、本発明のマルチチップモジュール自体は、必ずしも半導体素子を有しない配線専用の大チップを備えている必要はない。しかし、小チップであるベアチップＩＰを搭載する基板となる大チップを配線専用の基板（本実施形態におけるシリコン配線基板１００）とすることにより、小チップであるベアチップＩＰを搭載する大チップの製造プロセスが簡素化でき、製造コストの低減と早期開発とが可能となる。さらに、配線専用とすることにより、配線の微細化にともなう，電源インピーダンスの劣化，配線遅延の増大等の不利益を回避することができる。また、基板となる大チップであるシリコン配線基板１００がトランジスタ等の半導体素子を持たないため、ほぼ１００％の歩留まりを期待することができ、場合によってはシリコン配線基板１００の出荷テストの簡略化が可能であり、さらにコスト低減が可能となる。また、シリコン配線基板１００に半導体素子が存在しないので、シリコン配線基板１００をモジュール化に必要な面積だけを確保しうるように設計することができるため、搭載されるベアチップＩＰ（小チップ）の選択と設計との自由度が格段に上昇する。また、シリコン配線基板１００が配線専用の基板であるため、微細なパターンを必要とせず、既存の世代の古い半導体プロセスの再利用が可能であり、より安価な基板チップを提供できる。
【００２１】
図２は、図１に示すＩＰＯＳデバイスの一部における断面図である。図２には、シリコン配線基板１００上にＩ／ＯベアチップＩＰ１とベアチップＩＰ２とが搭載されている部分が示されている。
【００２２】
同図に示すように、シリコン配線基板１００は、ｐ型のシリコン基板１０と、シリコン基板１０の上に設けられた多層配線層２０とを備えている。多層配線層２０は、シリコン基板１０上に設けられた第１絶縁膜３１と、第１絶縁膜３１の上に設けられたグランドプレーン層２１と、グランドプレーン層２１の上に設けられた第２絶縁膜３２と、第２絶縁膜３２の上に設けられた電源プレーン層２２と、電源プレーン層２２の上に設けられた第３絶縁膜３３と、第３絶縁膜３３の上に設けられた第１配線層２３と、第１配線層２３の上に設けられた第４絶縁膜３４と、第４絶縁膜３４の上に設けられた第２配線層２４と、第２配線層２４の上に設けられた第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数のパッド２６をアレイ状に配置してなるパッド電極層２５とを備えている。そして、シリコン配線基板１００には、トランジスタ等の半導体素子が形成されていない。ただし、各配線層２１〜２４と、パッド２６と、配線−パッド電極間を接続するコンタクトとが形成されている。
【００２３】
そして、シリコン配線基板１００のパッド電極層２５中のパッド２６と、ベアチップＩＰ１又は各ベアチップＩＰ２のパッド５１とがバンプなどを介して互いに接合されている。各ベアチップＩＰ２，３，…同士の信号の接続関係も同様である。このような構造により、各ベアチップＩＰ１，２，３，…中のトランジスタなどの半導体素子が、多層配線層２０を経て外部機器に接続されている。また、各ベアチップＩＰ１，２，３，…中のトランジスタなどの半導体素子は、多層配線層２０を通して互いに電気的に接続されている。
【００２４】
なお、図２に示すシリコン基板１０に代えて、ガラス基板や金属基板や他の種類の半導体基板などを用いることも可能である。しかし、シリコン基板は、既存の古い半導体プロセスをそのまま適用することができる、シリコン基板で形成されるベアチップＩＰと熱膨張率が等しく変形の小さい信頼性の高いマルチチップモジュールが得られる、などの点で有利である。
【００２５】
ここで、図２に示すグランドプレーン層２１と電源プレーン層２２とは、厚みが数μｍのＡｌ（アルミニウム）合金膜により構成されている。ただし、グランドプレーン層２１や電源プレーン層２２は、Ｃｕ（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜などによって構成されていてもよい。
【００２６】
また、図２には、グランドプレーン層２１及び電源プレーン層２２とは別に、第１配線層２３，第２配線層２４という２つの配線層が設けられている構造が示されているが、より多層の配線層が設けられていてもよいし、１つの配線層のみが設けられていてもよい。図２においては、第１配線層２３，第２配線層２４は連続している膜として表されているが、実際には、各配線層２３，２４には、ほぼ線状にパターニングされた配線が形成されている。各配線層２３，２４に設けられる配線は、５０μｍピッチ程度で配置されたパッド電極間の配線と、マルチチップモジュール外へのＩ／Ｏ用配線とであるので、各配線層２３，２４の寸法の制約は緩やかであり、数μｍ〜数１０μｍピッチの配線ルールでパターニングすればよい。この緩やかなパターニングルールは、古い世代の半導体プロセスを再利用できるだけでなく、配線インピーダンスが低く、かつ歩留まりのよいシリコン配線基板が提供でできることを意味する。
【００２７】
なお、図２には示されていないが、後に説明するように、各絶縁膜３３，３４，３５を貫通して、各配線層２３，２４同士を、又は配線層２３，２４とパッド電極層２５とを互いに電気的に接続するコンタクトが設けられている。
【００２８】
−接合方法−
図３は、シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。図３には、ベアチップＩＰ１とシリコン配線基板１００との間の接続状態のみを示しているが、他のベアチップＩＰ２，３，…とシリコン配線基板１００との間の接続状態も、図３に示す接続状態と基本的には同じである。同図に示すように、シリコン配線基板１００のパッド２６と、ベアチップＩＰ１の主面上に設けられたパッド５１とが、バンプ５２によって互いに接合されている。また、ベアチップＩＰ１は、トランジスタ等の半導体素子（図示せず）が設けられた半導体基板５０と、半導体基板５０の上に設けられた第１，第２配線層５３，５４とを備え、半導体素子と各配線層５３，５４とによって内部回路が構成されている。同図に示されるように、シリコン配線基板１００とチップＩＰ１との間において、パッド電極同士、パッド電極−配線、パッド電極−内部回路などの接続形態には種々のパターンがある。
【００２９】
シリコン配線基板１００において、パッド２６ａと、第２配線層２４中の配線とがプラグ（コンタクト）２７ａによって互いに接続されている。一方、ベアチップＩＰ１において、パッド５１ａはシリコン配線基板１００のパッド２６ａにバンプ５２ａを介して接続され、ベアチップＩＰ１には、パッド５１ａと第２配線層５４とを接続するプラグ５４ａが設けられている。
【００３０】
シリコン配線基板１００において、図３に示す断面とは別の断面でパッド２６ｂがクランドプレーン層２１に接続されている。一方、ベアチップＩＰ１において、パッド５１ｂはシリコン配線基板１００のパッド２６ｂにバンプ５２ｂを介して接続され、さらに、パッド５１ｂと半導体基板５０とを接続するプラグ５４ｂが設けられている。
【００３１】
シリコン配線基板１００において、パッド２６ｃは、第１の配線層２３にプラグ２７ｃを介して接続されている。一方、ベアチップＩＰ１において、パッド５１ｃは、シリコン配線基板１００のパッド２６ｃにバンプ５２ｃを介して接続され、かつ、パッド５１ｃとベアチップＩＰ１の第１配線層５３とを接続するプラグ５４ｃが設けられている。
【００３２】
シリコン配線基板１００において、パッド２６ｄは、電源プレーン層２２にプラグ２７ｄを介して接続されている。一方、ベアチップＩＰ１において、パッド５１ｄ、シリコン配線基板１００のパッド２６ｄにバンプ５２ｄを介して接続され、かつ、パッド５１ｄとベアチップＩＰ１の第２配線層５４とを接続するプラグ５４ｄが設けられている。
【００３３】
以上のように、パッド同士はバンプを介した接合により電気的に接続され、パッドと配線層とはプラグによい電気的に接続されて、シリコン配線基板１００上の配線層がベアチップＩＰ１の内部回路に接続されている。ただし、ベアチップＩＰ１のパッド５１のうちには、ベアチップＩＰ１内の内部回路に電気的に接続されていない，機械的強度を確保するためのダミーのパッド電極があってもよい。また、ベアチップＩＰ１のパッド５１と同様に、シリコン配線基板１００においても、パッド２６のうちには、基板内部の配線に接続されていない，機械的強度を確保するためのダミーのパッド電極があってもよい。
【００３４】
−パッドの接続関係による機能又は機能レベルの設定−
図４（ａ），（ｂ）は、シリコン配線基板にベアチップＩＰを搭載する際の機能又は機能レベルの設定方法を示す平面図及び断面図である。
【００３５】
図４（ａ）に示すように、シリコン配線基板１００上のパッド２６と、ベアチップＩＰ１上のパッド５１とは、互いに同じピッチで碁盤目状に配置されている。そして、図４（ａ）に示すハッチングが施されたパッドが互いに接合されるパッドであり、ハッチングが施されていないパッドが接合されないパッドである。そして、図４（ｂ）に示すように、接合しようとするパッド５１，２６同士はバンプ５２を介して接合する一方、接合したくないパッド５１，２６同士の間には、バンプを介在させないことにより、両者を電気的に非接続状態とすることができる。
【００３６】
−パッドの接続関係の変更による機能又は機能レベルの変更の各例−
図５（ａ），（ｂ）は、パッドの接続関係の変更による信号波形変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００３７】
図５（ａ）に示すように、ベアチップＩＰ１Ａには、１つの回路ブロックに共通のノードＮｘを介して接続される３つのパッド５１ａ，５１ｂ，５１ｃが設けられている。一方、図５（ｂ）に示すように、シリコン配線基板１００Ａには、相異なる波形の信号（例えば周波数の相異なるクロック信号）を供給する３つの配線が設けられており、各配線の先端にパッド２６ａ，２６ｂ，２６ｃが設けられている。この３つの配線は、互いに電気的に分離されており、パッド２６ａ，２６ｂ，２６ｃ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１ａ，５１ｂ，５１ｃ間のピッチとほぼ等しい。そして、ベアチップＩＰ１Ａはシリコン配線基板１００Ａの上に搭載されており、ベアチップＩＰ１Ａのパッド５１ａと、シリコン配線基板１００Ａのパッド２６ａとはバンプを介した接合により互いに電気的に接続され、パッド５１ｂ−２６ｂ間と、パッド５１ｃ−２６ｃ間は電気的に接合されていない。これにより、ベアチップＩＰ１Ａ内の回路ブロックには、図５（ｂ）に示す最上の信号が入力されることになる。これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の周波数やパワーなどの機能を選択することが可能になる。
【００３８】
図６（ａ），（ｂ）は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００３９】
図６（ａ）に示すように、ベアチップＩＰ１Ｂには、１つの回路ブロックに共通のノードＮｙを介して接続される３つのパッド５１ｄ，５１ｅ，５１ｆが設けられている。一方、図６（ｂ）に示すように、シリコン配線基板１００Ｂには、相異なる電圧（例えば、１．５Ｖ，１．３Ｖ，１．２Ｖ）を供給する３つの配線が設けられており、各配線の先端にパッド２６ｄ，２６ｅ，２６ｆが設けられている。この３つの配線は、互いに電気的に分離されており、パッド２６ｄ，２６ｅ，２６ｆ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１ｄ，５１ｅ，５１ｆ間のピッチとほぼ等しい。そして、ベアチップＩＰ１Ｂはシリコン配線基板１００Ｂの上に搭載されて、ベアチップＩＰ１Ｂのパッド５１ｄと、シリコン配線基板１００Ｂのパッド２６ｄとはバンプを介した接合により電気的に接続され、パッド５１ｅ−２６ｅ間と、パッド５１ｆ−２６ｆ間は電気的に接続されていない。これにより、ベアチップＩＰ１Ｂ内の回路ブロックには、図６（ｂ）に示す最上の電圧（例えば１．５Ｖ）が入力されることになる。これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、回路ブロックにおいて使用する電源電圧を選択することが可能になる。
【００４０】
図７は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００４１】
同図に示すように、基板側の大チップ１１０には、電圧１．５Ｖ，１．３Ｖ，１．２Ｖを生成する回路ブロックが設けられている。つまり、この大チップは、シリコン配線基板１００とは異なり、半導体素子を備えているものである。そして、大チップ１１０には、電圧１．５Ｖを供給する配線Ｌｇと、電圧１．３Ｖを供給する配線Ｌｈと、電圧１．２Ｖを供給する配線Ｌｉとが設けられている。各配線Ｌｇ，Ｌｈ，Ｌｉの先端には、それぞれ３つのパッド２６ｇ〜２６ｇ，２６ｈ〜２６ｈ，２６ｉ〜２６ｉが配置されているとともに、３つのパッド２６ｇ，２６ｈ，２６ｉからなる３つの組がそれぞれ同じピッチで配置されている。一方、３つのベアチップＩＰ１Ｃ，２Ｃ，３Ｃには、各々共通のノードＮｚに接続される３つのパッド５１ｇ，５１ｈ，５１ｉが設けられており、パッド５１ｇ，５１ｈ，５１ｉ間のピッチは、大チップ１１０上の３つのパッド２６ｇ，２６ｈ，２６ｉ間のピッチとほぼ等しい。
【００４２】
そして、ベアチップＩＰ１Ｃはパッド５１ｇ−２６ｇ間の接合により、ベアチップＩＰ２Ｃはパッド５１ｈ−２６ｈ間の接合により、ベアチップＩＰ３Ｃはパッド５１ｉ−２６ｉ間の接合により、それぞれ電気的に接続されており、各ベアチップＩＰ１Ｃ，２Ｃ，３Ｃの内部回路の電源電圧が１．５Ｖ，１．３Ｖ，１．２Ｖに設定されている。
【００４３】
これにより、ベアチップＩＰの電源電圧供給部や大チップの構造はできるだけ共通化しつつ、各ベアチップＩＰで使用する電源電圧を極めて容易に選択することができる。
【００４４】
なお、この例では、各ベアチップＩＰ１Ｃ，２Ｃ，３Ｃが互いに異なる電源電圧を使用するように設定されているが、各ベアチップＩＰのうちいずれか２つ以上のベアチップＩＰが互いに同じ電源電圧を使用するように設定されてもよいことはいうまでもない。
【００４５】
また、大チップ１１０に代えて、他の例と同様のシリコン配線基板を用い、電源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを生成するベアチップＩＰを別途シリコン配線基板上に配置してもよい。あるいは、電源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを外部端子から供給するようにしてもよい。
【００４６】
図８（ａ），（ｂ）は、パッドの接続関係の変更による論理値変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【００４７】
図８（ａ）に示すように、ベアチップＩＰ１Ｄには、１つの回路ブロックに接続される４つのノードＮｗ，Ｎｖ，Ｎｕ，Ｎｔが設けられており、各ノードＮｗ，Ｎｖ，Ｎｕ，Ｎｔには、各々２つのパッド５１ｍ，５１ｎが配置されている。一方、図８（ｂ）に示すように、シリコン配線基板１００Ｄには、電源ラインに接続される４つのパッド２６ｍと、グランドラインに接続される４つのパッド２６ｎとが設けられている。そして、４つの組のパッド２６ｍ−２６ｎ間のピッチは、ベアチップＩＰ１Ｄ上のパッド５１ｍ−５１ｎ間のピッチにほぼ等しい。
【００４８】
そして、ベアチップＩＰ１Ｄがシリコン配線基板１００Ｄ上に搭載され、ベアチップＩＰ１ＤのノードＮｗについてはパッド５１ｎ−２６ｎ間の接合により、ノードＮｖについてはパッド５１ｍ−２６ｍ間の接合により、ノードＮｕについてはパッド５１ｎ−２６ｎ間の接合により、ノードＮｔについてはパッド５１ｎ−２６ｎ間の接合により、各パッド同士が電気的に接続されて、ベアチップＩＰ１Ｄ内の回路ブロックで使用する論理値が設定されている。すなわち、回路ブロックから導出されるノードＮｗからは論理値“Ｌ”が、回路ブロックから導出されるノードＮｖからは論理値“Ｈ”が、回路ブロックから導出されるノードＮｕからは論理値“Ｌ”が、回路ブロックから導出されるノードＮｔからは論理値“Ｌ”が、それぞれ回路ブロックに供給される。
【００４９】
これにより、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の論理値などの機能又は機能レベルを選択することが可能になる。
【００５０】
（第２の実施形態）
上記第１の実施形態においては、シリコン配線基板上のパッドと、ベアチップＩＰ１，上のパッドとをバンプを介して接合する形態（いわゆるフリップチップ接続）を採ったが、その他の接合方法によって、両者間の電気的に接続を行なうことも可能である。
【００５１】
図９は、ワイヤ接続によりパッド同士が接続されている例を示す平面図である。同図に示すように、シリコン配線基板１００Ｅ上のあるパッド２６と、ベアチップＩＰ１Ｅ上のあるパッド５１とはボンディングワイヤにより電気的に接続されているが、所望しないパッド同士の間は非接続のままである。
【００５２】
これによっても、ベアチップＩＰ及びシリコン配線基板の構造はできるだけ共通化しつつ、例えば、信号の論理値などの機能や機能レベルを選択することが可能になる。
【００５３】
なお、上記実施形態中において、シリコン配線基板を用いた例においては、シリコン配線基板に代えて、半導体素子を備えた大チップを用いることができる。
【００５４】
また、シリコン配線基板における配線や、大チップにおける回路ブロックに供給される電圧，信号の波形，論理値などを、ベアチップＩＰに設けられた供給部から選択するようにしてもよい。
【００５５】
【発明の効果】
本発明のマルチチップモジュールによれば、第１のチップの複数の供給用パッドに対応して、互いに共通のノードを介して内部回路に接続される入力用パッドを有する第２のチップを第１のチップ上に搭載し、入力用パッドの一部のみと，その対向する供給用パッド とを互いに電気的に接続するようにしたので、第２のチップについて、機能が同じで機能のレベルが相異なるものがある場合、種類が同じで機能が相異なる第２のチップの機能を選択したり、機能のレベルを選択したりすることが可能になり、よって、第１のチップや第２のチップの構造をできるだけ共通化して、少品種・量産化に適したマルチチップモジュールの提供を図ることができる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ）は、本発明の各実施形態におけるＩＰＯＳデバイスの特徴を説明するための平面図である。
【図２】 図１に示すＩＰＯＳデバイスの一部における断面図である。
【図３】 シリコン配線基板のパッド電極とベアチップＩＰのパッド電極との接合部の構造の例を示す断面図である。
【図４】 （ａ），（ｂ）は、シリコン配線基板にベアチップＩＰを搭載する際の機能設定方法を示す平面図及び断面図である。
【図５】 （ａ），（ｂ）は、パッドの接続関係の変更による信号波形変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図６】 （ａ），（ｂ）は、パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図７】 パッドの接続関係の変更による電圧変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図８】 （ａ），（ｂ）は、パッドの接続関係の変更による論理値変更の例を示すベアチップＩＰ，シリコン配線基板の平面図である。
【図９】 ワイヤ接続によりパッド同士を接続した例を示す平面図である。
【符号の説明】
１〜４ ベアチップＩＰ
５ Ｉ／Ｏ用外部パッド（外部端子）
１０ シリコン基板
２０ 多層配線層
２１ グランドプレーン層
２２ 電源プレーン層
２３ 第１配線層
２４ 第２配線層
２５ パッド電極層
２６ パッド
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第５絶縁膜
５１ パッド
５２ バンプ
６０ ボンディングワイヤ
１００ シリコン配線基板
Ｎ ノード
Ｌ 配線
Claims (13)
- 第１のチップに少なくとも１つの第２のチップを貼り合わせてなるマルチチップモジュールであって、
上記第１のチップ及び第２のチップのうち一方のチップは、信号を供給するための複数の供給用パッドを含む複数のパッドを有しており、
上記第１のチップ及び第２のチップのうち他方のチップは、予め定められた一の機能及び一の機能レベルを有する内部回路と、上記内部回路に接続される複数の入力用パッドを含む複数のパッドを有しており、
上記複数の入力用パッドの各々と対向する位置に、上記複数の供給用パッドのいずれかが配置されており、
上記複数の入力用パッドが、上記他方のチップ内で互いに共通のノードを介して上記内部回路に接続され、
上記複数の入力用パッドのうち一部のみが、上記複数の供給用パッドのうち対向する供給用パッドと互いに電気的に接続され、
上記複数の入力用パッドのうち、いずれのパッドが対向する供給用パッドと接続されるかは、上記内部回路が有する上記一の機能及び一の機能レベルにより一意に決定されることを特徴とするマルチチップモジュール。 - 請求項１記載のマルチチップモジュールにおいて、
上記複数の入力用パッドと上記複数の供給用パッドとは、バンプを介して接続されていることを特徴とするマルチチップモジュール。 - 請求項２記載のマルチチップモジュールにおいて、
上記第２のチップの複数の入力用パッドと、上記第１のチップの複数の供給用パッドとは、互いにほぼ等しいピッチで配置されていることを特徴とするマルチチップモジュール。 - 請求項１記載のマルチチップモジュールにおいて、
上記複数の入力用パッドと上記複数の供給用パッドとはボンディングワイヤを介して接続されていることを特徴とするマルチチップモジュール。 - 請求項１〜４のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記複数の供給用パッドは、互いに電圧値が異なる信号を供給するノードに接続されていることを特徴とするマルチチップモジュール。 - 請求項１〜４のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記複数の供給用パッドは、互いに波形が異なる信号を供給するノードに接続されていることを特徴とするマルチチップモジュール。 - 請求項１〜４のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記複数の供給用パッドは、互いに論理値が異なる信号を供給するノードに接続されていることを特徴とするマルチチップモジュール。 - 請求項１〜７のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記第１のチップは、基板となる大チップであり、
上記第２のチップは、上記第１のチップ上に複数個搭載される小チップであることを特徴とするマルチチップモジュール。 - 請求項８記載のマルチチップモジュールにおいて、
上記第１のチップは、半導体素子を含まない配線専用の大チップであって、上記複数の供給用パッドを有しており、
上記複数の供給パッドから供給される信号は、上記第１のチップの外部で生成されたものであることを特徴とするマルチチップモジュール。 - 請求項１〜７のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記第１のチップは、半導体素子を含む大チップであって、上記複数の供給用パッドを有しており、
上記複数の供給パッドから供給される信号は、第１のチップの内部回路で生成されたものであることを特徴とするマルチチップモジュール。 - 請求項１〜７のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記第 1 のチップ及び第 2 のチップ上にある上記複数のパッドは、碁盤目状に配置されていることを特徴とするマルチチップモジュール。 - 請求項１〜７のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記一方のチップ上にある複数のパッドのうちには、上記一方のチップ内の配線に接続されていないダミーのパッドが存在することを特徴とするマルチチップモジュール。 - 請求項１〜７のうちいずれか１つに記載のマルチチップモジュールにおいて、
上記他方のチップ上にある複数のパッドのうちには、上記他方のチップ内の内部回路に接続されていないダミーのパッドが存在することを特徴とするマルチチップモジュール。
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