JP3933371B2 - 高選択性ｃｍｐを用いた集積回路装置のトレンチ素子分離方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は集積回路装置のトレンチ素子分離方法に係り、特に酸化セリウムを研磨剤として用いてその製造工程が簡単なトレンチ素子分離方法に関する。
【０００２】
【従来の技術】
集積回路装置の製造に広く用いられる選択的酸化による素子分離方法(LOCal Oxidation of Silicon; 以下、“LOCOS”と称する)は、工程が簡単だという利点がある。しかし、２５６MB DRAM級以上の高集積化された半導体装置において前記LOCOS工程は、素子分離の幅が縮まるにつれて酸化時伴われるバーズビーク(Bird's Beak)によるパンチスルーや、フィールド酸化膜の厚さが縮まるなどの問題点によってその限界に至っている。
【０００３】
前記LOCOS法の問題点を改善するための方法の一つとして、浅いトレンチ分離(Shallow Trench Isolation; 以下、“STI”と称する)法が提案された。
【０００４】
図１は、従来の一般的なSTI工程段階を示すフローチャートである。
図１を参照すれば、半導体基板上にパッド酸化膜とシリコン窒化膜を形成し(段階１０及び段階１２)、シリコン窒化膜上にトレンチが形成される部分を露出させるためのフォトレジストパターンを形成した後(段階１４)、これをマスクとして使用してシリコン窒化膜とパッド酸化膜をパタニング(段階１６)する。そして、フォトレジストパターンを除去した後(段階１８)、パタニングされたシリコン窒化膜とパッド酸化膜をマスクとして使用して前記半導体基板を蝕刻することによってトレンチを形成し(段階２０)、化学気相蒸着法で形成された酸化膜(以下、“CVD酸化膜”と称する)でトレンチを埋立てた後(段階２２)、化学-機械的研磨(Chemical-Mechanical Polishing: 以下、“CMP”と称する)して素子分離膜を形成し(段階２４)、シリコン窒化膜パターンを除去する(段階２６)。
【０００５】
このように進行されるSTI法は、素子分離膜の形成において前記LOCOS法とは違って熱酸化工程によらないので、熱酸化工程により誘発される前記LOCOS法の短所をある程度減らすことができ、高集積化に適した素子分離膜の形成が可能である。
【０００６】
しかし、前記一般的なSTI法によれば、LOCOS系列の酸化方法に比べて製造工程が複雑で製造コストが増える問題点がある。そして、厚いシリコン窒化膜がトレンチの両側に形成されているため、CVD酸化膜で前記トレンチを埋立てる時トレンチのアスペクト比が非常に大きい問題点がある。公知のように、アスペクト比の増加はCVD酸化膜のステップカバレージ不良を誘発し、これによりトレンチ内にボイドが発生する恐れがある。
【０００７】
【発明が解決しようとする課題】
本発明が達成しようとする技術的な課題は、その製造過程が簡単でありながらもトレンチ埋立てが容易なトレンチ素子分離方法を提供することである。
【０００８】
本発明が達成しようとする他の技術的な課題は、シリコン基板表面に発生できるスクラッチのような欠陥を縮められるトレンチ素子分離方法を提供することである。
【０００９】
【課題を解決するための手段】
前記技術的な課題を達成するための本発明のトレンチ素子分離方法によれば、集積回路装置のトレンチ素子分離方法において、ベア基板の一面にフォトレジストパターンを形成する段階と、前記フォトレジストパターンを蝕刻マスクとして使用し前記基板を所定深度蝕刻してトレンチを形成する段階と、前記フォトレジストパターンを除去する段階と、前記トレンチ内に絶縁層を形成する段階と、絶縁層が形成された前記結果物に対して酸化セリウム系列の研磨剤を含むスラリーを使用して前記基板が露出されるまで化学機械的研磨工程を遂行する段階とを具備する。
【００１０】
望ましくは、前記スラリーは強陰イオン性界面活性剤をさらに含み、その水素イオン指数pHが約７程度で、前記スラリーは前記基板と前記絶縁層との間に少なくとも１:１０以上のCMP選択比を有する。
【００１１】
前記技術的な課題及び他の課題を達成するための本発明のトレンチ素子分離方法の他の態様によれば、集積回路装置のトレンチ素子分離方法において、基板の一面を蝕刻してトレンチを形成する段階と、前記トレンチが形成された結果物の全面に窒化物ライナーを形成する段階と、前記窒化物ライナー上に絶縁層を形成する段階と、前記窒化物ライナーが露出されるまで前記絶縁層に対する化学機械的研磨工程を遂行する段階とを具備する。
【００１２】
望ましくは、前記化学機械的研磨工程は、酸化セリウム系列の研磨剤を含むスラリーを使用して遂行し、強陰イオン性界面活性剤をさらに含むことができ、その水素イオン指数pHが約７程度で、前記窒化物ライナーと前記絶縁層との間に少なくとも１:２０以上のCMP選択比を有する。
【００１３】
前記技術的な課題及び他の課題を達成するための本発明のトレンチ素子分離方法のさらに他の態様によれば、集積回路装置のトレンチ素子分離方法において、基板上に窒化膜を形成する段階と、前記窒化膜上にフォトレジストマスクパターンを形成する段階と、前記フォトレジストマスクパターンを蝕刻マスクとして使用して前記窒化膜及び基板を蝕刻して窒化膜パターン及び基板内にトレンチを形成する段階と、前記フォトレジストパターンを除去する段階と、トレンチが形成された結果物の全面に窒化物ライナーを形成する段階と、窒化物ライナー上に絶縁層を形成する段階と、前記窒化物ライナーが露出されるまで前記結果物に対する化学機械的研磨工程を遂行する段階とを具備する。
【００１４】
本発明に係るトレンチ素子分離方法によれば、フォトレジストパターンをマスクとして使用してトレンチが形成され、CMP研磨剤として酸化セリウムが使われる。このようにフォトレジスト層だけをマスクとして使用するため、従来のSTI方法に比べて製造工程が非常に簡単になり、トレンチを埋立てる時アスペクト比を増やさない。さらに、CMP時、シリコン基板と酸化膜の研磨選択比が大きい酸化セリウム系列の研磨剤を使用するため、別のCMPストッパを形成しなくてもCMP量が一定に維持される。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限られず相異なる多様な形態で具現でき、ただ本実施形態は本発明の開示を完全にすると同時に、通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供されるものである。そして、以下で開示される実施形態で記述される工程段階の以外にも、素子の特性を向上させるための多様な段階が追加されることができる。
【００１６】
＜第１実施形態＞
図２は、本発明の第１実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図３（Ａ）乃至図３（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【００１７】
まず図２を参照すれば、ベアシリコン基板の一面にフォトレジストパターンを形成し(段階５０)、前記半導体基板内にトレンチを形成する(段階６０)。次に前記フォトレジストパターンを除去し(段階７０)、トレンチを絶縁物質で埋立てた後(段階８０)、酸化セリウム系列の研磨剤を含むスラリーを使用してCMPする(段階９０)。
【００１８】
本実施形態のトレンチ素子分離工程は、単にフォトレジストパターンをマスクとして用いるため、半導体素子製造工程が単純化されることはもちろんトレンチを埋立てる時アスペクト比が減少する。また、絶縁物質、特に酸化物と他の物質とのCMP選択比に優れた酸化セリウム系列の研磨剤が使われるため、均一な厚さの素子分離膜を得ることができる。
【００１９】
図３（Ａ）は、段階５０及び段階６０の過程を示す断面図である。
具体的に半導体基板、例えば、ベアシリコン基板１００の一面に蝕刻マスクとして使われるフォトレジストを塗布してフォトレジスト層を形成し、前記基板１００の一部、望ましくは素子分離領域を露出させるようにパタニングしてフォトレジストパターン１１０を形成する。次に、前記フォトレジストパターン１１０を蝕刻マスクとして使用し、前記基板１００を所定深度蝕刻することによって前記基板１００内にトレンチTを形成する。
【００２０】
前記トレンチTは、例えば塩素Cl2と臭化水素HBrを蝕刻ガスとして使用する異方性蝕刻により形成されることができ、隣り合って形成される半導体素子を電気的に絶縁させるのに適した深度、例えば約０.２５μm程度の深度で形成することが望ましい。そして、このような深度のトレンチTを形成するための前記フォトレジストパターン１１０は、例えば０.７μmの厚さで形成することが望ましい。
【００２１】
図３（Ｂ）は、段階７０及び段階８０の過程を示す断面図である。
具体的に、シリコン基板１００上に形成された前記フォトレジストパターン１１０をフォトレジストアッシングのような通常の方法で除去した後、前記トレンチTを埋立てる絶縁層１３０を形成する。
【００２２】
前記絶縁層１３０としては酸化膜、例えばTEOS(Tetra-Ethyle Ortho Silicate Glass)を基本としたUSG(Undoped Silicate Glass)膜や、高密度プラズマ(high density plazma)CVD法を用いて形成された酸化膜、または高温で形成されたUSG膜が使われうる。
【００２３】
そして、前記絶縁層１３０の形成前や前記絶縁層１３０の形成後素子分離膜の特性を向上させ工程の便宜を図るためにいくつかの工程が追加されうる。
【００２４】
例えば、絶縁層１３０の形成前前記トレンチTの内壁に約３０オングストローム〜５００オングストローム厚さの薄い熱酸化膜１２０を形成する工程が追加されうる。ここで前記熱酸化膜１２０は、トレンチ形成のための異方性蝕刻で発生する基板５１の欠陥を除去し、シリコン表面を安定した結合(Si-O2結合)状態で維持してトレンチ表面を通した漏れ電流を防止し、トレンチ底面コーナー部を丸めてストレス集中を防止する役割をする。
【００２５】
また、前記絶縁層１３０の形成後には、前記絶縁層１３０の密度を強化させる熱処理工程が追加されうる。前記熱処理工程は、７００°Ｃ〜１２００°Ｃの温度と、湿式酸化、乾式酸化または窒素N2及びアルゴンArのような不活性ガス雰囲気下で数分〜数時間、例えば約１時間程度進行されうる。
【００２６】
図３（Ｃ）は、段階９０の過程を示す断面図である。
具体的に、絶縁層１３０が形成された前記結果物に対して前記シリコン基板１００の表面が露出されるまでCMP工程を遂行して素子分離膜１５０を形成する。そして、前記CMP工程時酸化セリウム系列の研磨剤を含むスラリーを使用する。
【００２７】
望ましくは、前記スラリーは酸化セリウム系列の研磨剤以外に、強陰イオン性界面活性剤をさらに含む。そして、前記スラリーは絶縁層１３０、即ち、酸化膜のゼータ電位が陰の値を有し、前記シリコン基板１００のゼータ電位が陽の値を有するようにその水素イオン指数(以下、pH)が調節されることが望ましい。
【００２８】
これは陽のゼータ電位を有するシリコン基板１００の表面にのみ陰イオン性の界面活性剤が接着されるようにして、前記酸化セリウム系列の活性剤がシリコン基板１００と反応することを抑制するためである。言い換えれば、陰のゼータ電位を有する酸化膜１３０の表面には界面活性剤が接着されないため、前記酸化セリウム系列の研磨剤が前記酸化膜と反応しこれにより酸化膜が除去される。
【００２９】
図４は、酸化セリウム系列の研磨剤を含むスラリーにより酸化膜が選択的にCMPされることを示す模式図である。図４を参照すれば、陽に帯電されたシリコン基板やシリコン窒化膜表面は陰イオン性界面活性剤でパッシべーションされる反面、酸化膜の表面は酸化セリウム研磨剤により研磨されることが分かる。
【００３０】
図３（Ｃ）に戻って、本発明者の実験によれば、スラリーのpHが約７程度で維持されれば、シリコン基板と酸化膜のCMP選択比は１:１０程度になることと確認された。従来一般的に使われたシリカ系列の研磨剤は、pH値が約１１程度で維持される場合CMPストッパとして用いられるシリコン窒化膜と酸化膜とのCMP選択比が約１:４程度であることと知られている。従って、本発明の酸化セリウムスラリーを使用すれば半導体基板１００自体が十分にCMPストッパとして使われることができ、CMP量が一定に維持されるため均一な厚さの素子分離膜を得ることができる。このような効果は、CMPスラリーとして従来のシリカ系列の研磨剤を本発明の工程に適用する場合を仮定し、この場合発生する問題点を調べることによりより明確に説明されうる。
【００３１】
例えば、シリカ系列のCMPスラリーを使用する場合には、シリコン基板と酸化膜のCMP選択比が小さいためシリコン基板をストッパとして利用し難い。代りに、時間を基準としてCMPを遂行すべきであるが、この場合にはCMP量が一定でなくて最終トレンチ深度が不均一になる問題が発生できる。特にこのようなCMP量の不均一は、トレンチ側壁が傾いて形成される時活性領域の大きさを変える原因になる。即ち、その底面にいくほど狭く形成されるトレンチの特性を考慮すれば、CMP量が多い場合素子分離領域は小さくなり、反対に活性領域は大きくなる。これは形成されるMOSトランジスタの幅を不均一にする原因になり、トランジスタのスレショルド電圧変動や電流変動などの問題を起こす恐れがある。
【００３２】
しかし、本発明の酸化セリウム研磨剤を用いれば半導体基板１００自体が十分にCMPストッパとして使われうるので、言及された問題点が予防される。
【００３３】
また、前記シリカ系列の研磨剤はpH値の変化に非常に敏感で、pH値が減る場合酸化膜の除去比が急に落ちることと知られている。しかし、前記酸化セリウム系列の研磨剤はpH値の変化にあまり敏感ではなくpH値が変化しても酸化膜の除去比はあまり変わらないことと確認された。従って、半導体素子製造工程に有利に適用できる。
【００３４】
一方、前記素子分離膜１５０の形成後、工程の便宜を図り素子分離膜の電気的特性を向上させるためのいくつかの工程が追加されうる。
【００３５】
例えば、示されなかったが、前記基板１００と前記素子分離膜１５０との間に整列装置により認識される程度の段差を形成することによって、整列キー形成工程を削除できる。これは素子分離膜１５０を選択的に蝕刻したり、あるいはシリコン基板１００だけを選択的に蝕刻することにより達成できる。前記段差は約１００オングストローム乃至１０００オングストローム程度であることが望ましい。そして、シリコン基板１００を蝕刻する場合にはCMP工程で発生する基板の欠陥が除去される付随的な効果も得られる。
【００３６】
また、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行することもできる。前記犠牲酸化膜は５０オングストローム〜２００オングストロームの厚さで成長させ、犠牲酸化膜が形成された結果物の全面に不純物イオン注入、例えばウェル、チャンネル阻止、またはスレショルド電圧調節用イオン注入をした後、BOE(Buffered Oxide Etchant)やフッ酸HFのような酸化膜エッチング液を使用して前記犠牲酸化膜を除去する。このような犠牲酸化工程は、CMP工程により発生できる基板表面の欠陥や損傷を回復させる役割をする。
【００３７】
前述したように本実施形態によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べて製造工程が非常に簡単でトレンチのアスペクト比が縮まる。さらに、CMP時シリコン基板と酸化膜のCMP選択比が大きい酸化セリウム系列の活性剤が使われるため、別のCMPストッパを形成しなくてもCMP量が一定に維持されて均一な厚さの素子分離膜が得られる。
【００３８】
＜第２実施形態＞
図５は、本発明の第２実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図６（Ａ）乃至図６（Ｃ）は前記工程順序に従って製造される半導体素子の断面図である。前記第２実施形態は、絶縁層１３０の形成前CMPストッパとして薄い窒化物ライナーを形成することを除いては前記第１実施形態と同一に進行され、窒化物ライナーを形成する工程以外の工程に対する技術は本明細書では省略される。図６（Ａ）乃至図６（Ｃ）において、前記図３（Ａ）乃至図３（Ｃ）と同じ参照符号は同一部材を示す。
【００３９】
図５を参照すれば、フォトレジストパターンを除去する段階(段階５０、段階６０、段階７０)までは前記第１実施形態と同一に進行し、窒化物ライナーを形成した後(段階７５)、トレンチを絶縁物質で埋立てる(段階８０)。次に、酸化セリウム系列の研磨剤を含むスラリーを使用してCMPし(段階９０)、シリコン基板上に形成された窒化物ライナーを除去する(段階９５)。
【００４０】
本実施形態のトレンチ素子分離工程によれば、CMPストッパとして窒化物ライナーが形成されるため、第１実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、CMP時シリコン基板の欠陥が予防される。
【００４１】
図６（Ａ）は、段階５０乃至段階８０の過程を示す断面図である。
具体的に、フォトレジストパターン(図３（Ａ）の１１０)を除去する段階まで前記第１実施形態と同一に進行した後、トレンチTが形成された結果物の全面に窒化物ライナー１２５を薄く形成し、窒化物ライナー１２５が形成された前記トレンチTを埋立てる絶縁層１３０を形成する。
【００４２】
前記窒化物ライナー１２５は、後続する酸化工程時トレンチTの側壁の酸化を遮断すると同時にCMP工程ではストッパとして使われる。前記窒化物ライナー１２５は前記の役割を遂行するが、シリコン基板１００に誘発されるストレスを最小化し、後続除去工程での蝕刻時間を考慮してその厚さを調節することが望ましい。本実施形態では約５０オングストローム〜３００オングストローム(５nm〜３０nm)程度の厚さ、望ましくは約１００オングストローム(１０nm)程度の厚さで形成する。これは前記窒化物ライナー１２５が後続する酸化工程時トレンチTの側壁の酸化を遮断すると同時にCMP工程ではストッパとして使われるため、窒化物ライナー１２５の厚さが５nm以下で形成される場合トレンチ内の窒化物が拡散障壁として機能できず、窒化物ライナー１２５の厚さを３０nm以上で形成する場合後続するトレンチ内の絶縁層１３０を埋立てる時ギャップフィル能力が落ちるからである。
【００４３】
そして、前記窒化物ライナー１２５の形成前や前記絶縁層１３０の形成後、前記第１実施形態と同じように素子分離膜の特性を向上させ工程の便宜を図るためのいくつかの工程が追加されうる。
【００４４】
例えば、窒化物ライナー１２５の形成前前記トレンチTの内壁に約３０〜５００オングストローム厚さの薄い熱酸化膜１２０を形成する工程が追加されることができ、前記絶縁層１３０の形成後には、前記絶縁層１３０の密度を強化させる熱処理工程が追加されうる。
【００４５】
図６（Ｂ）は、段階９０の過程を示す断面図である。
具体的に、絶縁層(図６（Ａ）の１３０)が形成された前記結果物に対して前記窒化物ライナー１２５の表面が露出されるまでCMP工程を遂行して素子分離膜１５０を形成する。
【００４６】
前記CMP工程は、酸化セリウム系列の研磨剤と強陰イオン性界面活性剤を含むスラリーを使用できる。そして、前記スラリーのpHは、前記第１実施形態と同じように約７程度で維持されることが望ましく、この場合酸化膜１３０のゼータ電位は陰の値を有し、前記窒化物ライナー１２５のゼータ電位は陽の値を有する。従って、シリコン基板表面にだけ陰イオン性の界面活性剤が接着されて前記酸化セリウム系列の活性剤が窒化物ライナー１２５と反応することが抑えられる。反面、酸化膜１３０の表面には界面活性剤が接着されなくて前記酸化セリウム系列の活性剤が酸化膜と反応し、これにより酸化膜が除去される。窒化膜と酸化膜の選択的CMP過程は図４によってより容易に理解されうる。
【００４７】
一方、本発明者の実験によれば、スラリーのpHが約７程度で維持される場合、窒化物ライナー１２５と絶縁層１３０、即ち、酸化膜とのCMP選択比が少なくとも１:２０以上になることと確認された。これは第１実施形態でのシリコン基板と酸化膜の選択比の少なくとも１:１０に比べて２倍以上のことであって、薄い窒化物ライナーを形成する第２実施形態によれば、第１実施形態に比べてCMP量をより一定に維持できる。
【００４８】
図６（Ｃ）は、段階９５の過程を示す断面図である。
具体的に、前記シリコン基板１００上に形成されている窒化物ライナー１２５を除去する。そして、前記第１実施形態のような犠牲酸化工程をさらに遂行する。これにより図６（Ｃ）に示したように、窒化物ライナー１２５'と熱酸化膜１２０はトランチ内に限定される。
【００４９】
前記基板上に形成されている前記窒化物ライナー１２５は、前記窒化物ライナー１２５だけを選択的に蝕刻できるエッチング液、例えば燐酸のような窒化物エッチング液を用いた湿式蝕刻で除去したり、プラズマを用いた乾式蝕刻で除去できる。本実施形態においては、約１６５°Ｃ程度の温度の燐酸を用いた約５分程の湿式蝕刻で除去することが望ましい。
【００５０】
そして、前記第１実施形態と同じように、前記素子分離膜１５０の形成後工程の便宜を図り素子分離膜の電気的特性を向上させるために、基板１００と素子分離膜１５０との間に整列装置により認識される程度の段差を形成する工程や、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行することもできる。
【００５１】
本実施形態によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べては製造工程が簡単でトレンチのアスペクト比が縮まる。また、酸化セリウム系列の研磨剤使用と共にCMPストッパとして窒化物ライナーが形成されるため、第１実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生する恐れがない。
【００５２】
＜第３実施形態＞
図７は、本発明の第３実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図８（Ａ）乃至図８（Ｄ）は、前記工程順序に従って製造される半導体素子の断面図である。前記第３実施形態はフォトレジストパターンの形成前、窒化膜を形成することを除いては前記第２実施形態と同一に進行される。図８（Ａ）乃至図８（Ｃ）において、前記図６（Ａ）乃至図６（Ｃ）と同じ参照符号は同一部材を示す。
【００５３】
図７を参照すれば、シリコン基板上に窒化膜を形成した後(段階４５)、その上にフォトレジストパターンを形成し(段階５０)、前記フォトレジストパターンをマスクとして使用して前記窒化膜をパタニングすると同時に前記シリコン基板内にトレンチを形成する(段階５５)。次に、フォトレジストパターンを除去する段階からCMPする段階(段階７０、段階７５、段階８０、段階９０)までは前記第２実施形態と同一に進行し、シリコン基板上に形成された窒化膜と窒化物ライナーを除去する(段階９７)。
【００５４】
本実施形態のトレンチ素子分離工程によれば、第１実施形態または第２実施形態に比べて製造工程数が増えるが、CMPストッパとして窒化物ライナー及び窒化膜が形成されるため、第２実施形態の場合よりさらに均一な厚さの素子分離膜形成が可能である。
【００５５】
図８（Ａ）は、段階４５乃至段階５５の過程を示す断面図である。
具体的に、シリコン基板１００上に窒化膜、例えばオキシナイトライド膜１０５を形成した後その上にフォトレジスト層を塗布する。次に、素子分離領域を限定するフォトレジストパターン１１０を形成し、前記フォトレジストパターンを蝕刻マスクとして使用して前記窒化膜をパタニングすると同時に、前記基板１００を所定深度蝕刻してトレンチTを形成する。
【００５６】
前記オキシナイトライド膜１０５は、トレンチ蝕刻をより容易にし後続するCMP工程でストッパとして使われる。前記オキシナイトライド膜１０５は１００オングストローム〜１５００オングストローム程度の厚さで形成し、望ましくは５００オングストローム程度の厚さで形成する。
【００５７】
図８（Ｂ）は段階７０乃至段階８０の過程を示す断面図である。
具体的に、前記フォトレジストパターン１１０を除去し、窒化物ライナー１２５を薄く形成した後、前記トレンチTを埋立てる絶縁層１３０を形成する段階まで前記第２実施形態と同一に進行する。
【００５８】
そして、前記第２実施形態のように、窒化物ライナー１２５の形成前前記トレンチTの内壁に薄い熱酸化膜１２０を形成したり、前記絶縁層１３０の形成後前記絶縁層１３０の密度を強化させるための熱処理工程をさらに進行することもできる。この時、前記熱酸化膜１２０はトレンチ内壁にだけ限られて形成される。
【００５９】
図８（Ｃ）は段階９０の過程を示す断面図である。
具体的に、絶縁層(図８（Ｂ）の１３０)が形成された前記結果物に対して前記窒化物ライナー１２５の表面が露出されるまでCMP工程を遂行してトレンチ内に限られる絶縁層１３０'を形成する。この時、研磨剤としては第１実施形態及び第２実施形態と同じように酸化セリウム系列の研磨剤を使用する。
【００６０】
図８（Ｄ）は段階９７の過程を示す断面図である。
具体的に、前記シリコン基板１００上に積層されている窒化物ライナー及びオキシナイトライド膜(図８（Ｃ）の１２５及び１０５)を除去する。これにより図８（Ｄ）に示したように窒化物ライナー１２５'はトレンチ内に限られる。
【００６１】
前記基板上に積層されている前記窒化物ライナー及びオキシナイトライド膜(１２５及び１０５)は、燐酸のようなエッチング液を使用した湿式蝕刻を通じて除去されうる。前記オキシナイトライド膜１０５は前記窒化物ライナー１２５と同じように燐酸での蝕刻率が大きいため、前記窒化物ライナー除去時共に除去される。
【００６２】
そして、前記第１実施形態及び第２実施形態と同じように、前記素子分離膜１５０の形成後工程の便宜を図り素子分離膜の電気的特性を向上させるために、基板１００と素子分離膜１５０との間に整列装置により認識される程度の段差を形成する工程や、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行する場合もある。
【００６３】
本実施形態によれば、酸化セリウム系列の研磨剤使用と共にCMPストッパとして窒化物ライナーとオキシナイトライド膜が形成されるため、第２実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生しない。
【００６４】
【発明の効果】
前述したように本発明によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べて製造工程が非常に簡単でトレンチを埋立てる時アスペクト比が縮まる利点がある。さらに、CMP時シリコン基板と酸化膜のCMP選択比が大きい酸化セリウム系列の活性剤が使われるため、CMP量が一定に維持されて均一な厚さの素子分離膜が得られる。そして、第２実施形態と同じように酸化セリウム系列の研磨剤使用と共に窒化物ライナーを形成する場合には、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生する恐れがない。
【００６５】
本発明は図面に示した一実施形態を参照して説明されたが、これは例示的なことに過ぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であることを理解するはずである。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】 従来の一般的なSTI工程段階を示すフローチャートである。
【図２】 本発明の第１実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図３】 （Ａ）乃至（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【図４】 酸化セリウム系列の研磨剤を含むスラリーにより酸化膜が選択的にCMPされることを示す模式図である。
【図５】 本発明の第２実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図６】 （Ａ）乃至（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【図７】 本発明の第３実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図８】 （Ａ）乃至（Ｄ）は、前記工程順序に従って製造される半導体素子の断面図である。
【符号の説明】
１００ 基板
１１０ フォトレジストパターン
T トレンチ
【発明の属する技術分野】
本発明は集積回路装置のトレンチ素子分離方法に係り、特に酸化セリウムを研磨剤として用いてその製造工程が簡単なトレンチ素子分離方法に関する。
【０００２】
【従来の技術】
集積回路装置の製造に広く用いられる選択的酸化による素子分離方法(LOCal Oxidation of Silicon; 以下、“LOCOS”と称する)は、工程が簡単だという利点がある。しかし、２５６MB DRAM級以上の高集積化された半導体装置において前記LOCOS工程は、素子分離の幅が縮まるにつれて酸化時伴われるバーズビーク(Bird's Beak)によるパンチスルーや、フィールド酸化膜の厚さが縮まるなどの問題点によってその限界に至っている。
【０００３】
前記LOCOS法の問題点を改善するための方法の一つとして、浅いトレンチ分離(Shallow Trench Isolation; 以下、“STI”と称する)法が提案された。
【０００４】
図１は、従来の一般的なSTI工程段階を示すフローチャートである。
図１を参照すれば、半導体基板上にパッド酸化膜とシリコン窒化膜を形成し(段階１０及び段階１２)、シリコン窒化膜上にトレンチが形成される部分を露出させるためのフォトレジストパターンを形成した後(段階１４)、これをマスクとして使用してシリコン窒化膜とパッド酸化膜をパタニング(段階１６)する。そして、フォトレジストパターンを除去した後(段階１８)、パタニングされたシリコン窒化膜とパッド酸化膜をマスクとして使用して前記半導体基板を蝕刻することによってトレンチを形成し(段階２０)、化学気相蒸着法で形成された酸化膜(以下、“CVD酸化膜”と称する)でトレンチを埋立てた後(段階２２)、化学-機械的研磨(Chemical-Mechanical Polishing: 以下、“CMP”と称する)して素子分離膜を形成し(段階２４)、シリコン窒化膜パターンを除去する(段階２６)。
【０００５】
このように進行されるSTI法は、素子分離膜の形成において前記LOCOS法とは違って熱酸化工程によらないので、熱酸化工程により誘発される前記LOCOS法の短所をある程度減らすことができ、高集積化に適した素子分離膜の形成が可能である。
【０００６】
しかし、前記一般的なSTI法によれば、LOCOS系列の酸化方法に比べて製造工程が複雑で製造コストが増える問題点がある。そして、厚いシリコン窒化膜がトレンチの両側に形成されているため、CVD酸化膜で前記トレンチを埋立てる時トレンチのアスペクト比が非常に大きい問題点がある。公知のように、アスペクト比の増加はCVD酸化膜のステップカバレージ不良を誘発し、これによりトレンチ内にボイドが発生する恐れがある。
【０００７】
【発明が解決しようとする課題】
本発明が達成しようとする技術的な課題は、その製造過程が簡単でありながらもトレンチ埋立てが容易なトレンチ素子分離方法を提供することである。
【０００８】
本発明が達成しようとする他の技術的な課題は、シリコン基板表面に発生できるスクラッチのような欠陥を縮められるトレンチ素子分離方法を提供することである。
【０００９】
【課題を解決するための手段】
前記技術的な課題を達成するための本発明のトレンチ素子分離方法によれば、集積回路装置のトレンチ素子分離方法において、ベア基板の一面にフォトレジストパターンを形成する段階と、前記フォトレジストパターンを蝕刻マスクとして使用し前記基板を所定深度蝕刻してトレンチを形成する段階と、前記フォトレジストパターンを除去する段階と、前記トレンチ内に絶縁層を形成する段階と、絶縁層が形成された前記結果物に対して酸化セリウム系列の研磨剤を含むスラリーを使用して前記基板が露出されるまで化学機械的研磨工程を遂行する段階とを具備する。
【００１０】
望ましくは、前記スラリーは強陰イオン性界面活性剤をさらに含み、その水素イオン指数pHが約７程度で、前記スラリーは前記基板と前記絶縁層との間に少なくとも１:１０以上のCMP選択比を有する。
【００１１】
前記技術的な課題及び他の課題を達成するための本発明のトレンチ素子分離方法の他の態様によれば、集積回路装置のトレンチ素子分離方法において、基板の一面を蝕刻してトレンチを形成する段階と、前記トレンチが形成された結果物の全面に窒化物ライナーを形成する段階と、前記窒化物ライナー上に絶縁層を形成する段階と、前記窒化物ライナーが露出されるまで前記絶縁層に対する化学機械的研磨工程を遂行する段階とを具備する。
【００１２】
望ましくは、前記化学機械的研磨工程は、酸化セリウム系列の研磨剤を含むスラリーを使用して遂行し、強陰イオン性界面活性剤をさらに含むことができ、その水素イオン指数pHが約７程度で、前記窒化物ライナーと前記絶縁層との間に少なくとも１:２０以上のCMP選択比を有する。
【００１３】
前記技術的な課題及び他の課題を達成するための本発明のトレンチ素子分離方法のさらに他の態様によれば、集積回路装置のトレンチ素子分離方法において、基板上に窒化膜を形成する段階と、前記窒化膜上にフォトレジストマスクパターンを形成する段階と、前記フォトレジストマスクパターンを蝕刻マスクとして使用して前記窒化膜及び基板を蝕刻して窒化膜パターン及び基板内にトレンチを形成する段階と、前記フォトレジストパターンを除去する段階と、トレンチが形成された結果物の全面に窒化物ライナーを形成する段階と、窒化物ライナー上に絶縁層を形成する段階と、前記窒化物ライナーが露出されるまで前記結果物に対する化学機械的研磨工程を遂行する段階とを具備する。
【００１４】
本発明に係るトレンチ素子分離方法によれば、フォトレジストパターンをマスクとして使用してトレンチが形成され、CMP研磨剤として酸化セリウムが使われる。このようにフォトレジスト層だけをマスクとして使用するため、従来のSTI方法に比べて製造工程が非常に簡単になり、トレンチを埋立てる時アスペクト比を増やさない。さらに、CMP時、シリコン基板と酸化膜の研磨選択比が大きい酸化セリウム系列の研磨剤を使用するため、別のCMPストッパを形成しなくてもCMP量が一定に維持される。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限られず相異なる多様な形態で具現でき、ただ本実施形態は本発明の開示を完全にすると同時に、通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供されるものである。そして、以下で開示される実施形態で記述される工程段階の以外にも、素子の特性を向上させるための多様な段階が追加されることができる。
【００１６】
＜第１実施形態＞
図２は、本発明の第１実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図３（Ａ）乃至図３（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【００１７】
まず図２を参照すれば、ベアシリコン基板の一面にフォトレジストパターンを形成し(段階５０)、前記半導体基板内にトレンチを形成する(段階６０)。次に前記フォトレジストパターンを除去し(段階７０)、トレンチを絶縁物質で埋立てた後(段階８０)、酸化セリウム系列の研磨剤を含むスラリーを使用してCMPする(段階９０)。
【００１８】
本実施形態のトレンチ素子分離工程は、単にフォトレジストパターンをマスクとして用いるため、半導体素子製造工程が単純化されることはもちろんトレンチを埋立てる時アスペクト比が減少する。また、絶縁物質、特に酸化物と他の物質とのCMP選択比に優れた酸化セリウム系列の研磨剤が使われるため、均一な厚さの素子分離膜を得ることができる。
【００１９】
図３（Ａ）は、段階５０及び段階６０の過程を示す断面図である。
具体的に半導体基板、例えば、ベアシリコン基板１００の一面に蝕刻マスクとして使われるフォトレジストを塗布してフォトレジスト層を形成し、前記基板１００の一部、望ましくは素子分離領域を露出させるようにパタニングしてフォトレジストパターン１１０を形成する。次に、前記フォトレジストパターン１１０を蝕刻マスクとして使用し、前記基板１００を所定深度蝕刻することによって前記基板１００内にトレンチTを形成する。
【００２０】
前記トレンチTは、例えば塩素Cl2と臭化水素HBrを蝕刻ガスとして使用する異方性蝕刻により形成されることができ、隣り合って形成される半導体素子を電気的に絶縁させるのに適した深度、例えば約０.２５μm程度の深度で形成することが望ましい。そして、このような深度のトレンチTを形成するための前記フォトレジストパターン１１０は、例えば０.７μmの厚さで形成することが望ましい。
【００２１】
図３（Ｂ）は、段階７０及び段階８０の過程を示す断面図である。
具体的に、シリコン基板１００上に形成された前記フォトレジストパターン１１０をフォトレジストアッシングのような通常の方法で除去した後、前記トレンチTを埋立てる絶縁層１３０を形成する。
【００２２】
前記絶縁層１３０としては酸化膜、例えばTEOS(Tetra-Ethyle Ortho Silicate Glass)を基本としたUSG(Undoped Silicate Glass)膜や、高密度プラズマ(high density plazma)CVD法を用いて形成された酸化膜、または高温で形成されたUSG膜が使われうる。
【００２３】
そして、前記絶縁層１３０の形成前や前記絶縁層１３０の形成後素子分離膜の特性を向上させ工程の便宜を図るためにいくつかの工程が追加されうる。
【００２４】
例えば、絶縁層１３０の形成前前記トレンチTの内壁に約３０オングストローム〜５００オングストローム厚さの薄い熱酸化膜１２０を形成する工程が追加されうる。ここで前記熱酸化膜１２０は、トレンチ形成のための異方性蝕刻で発生する基板５１の欠陥を除去し、シリコン表面を安定した結合(Si-O2結合)状態で維持してトレンチ表面を通した漏れ電流を防止し、トレンチ底面コーナー部を丸めてストレス集中を防止する役割をする。
【００２５】
また、前記絶縁層１３０の形成後には、前記絶縁層１３０の密度を強化させる熱処理工程が追加されうる。前記熱処理工程は、７００°Ｃ〜１２００°Ｃの温度と、湿式酸化、乾式酸化または窒素N2及びアルゴンArのような不活性ガス雰囲気下で数分〜数時間、例えば約１時間程度進行されうる。
【００２６】
図３（Ｃ）は、段階９０の過程を示す断面図である。
具体的に、絶縁層１３０が形成された前記結果物に対して前記シリコン基板１００の表面が露出されるまでCMP工程を遂行して素子分離膜１５０を形成する。そして、前記CMP工程時酸化セリウム系列の研磨剤を含むスラリーを使用する。
【００２７】
望ましくは、前記スラリーは酸化セリウム系列の研磨剤以外に、強陰イオン性界面活性剤をさらに含む。そして、前記スラリーは絶縁層１３０、即ち、酸化膜のゼータ電位が陰の値を有し、前記シリコン基板１００のゼータ電位が陽の値を有するようにその水素イオン指数(以下、pH)が調節されることが望ましい。
【００２８】
これは陽のゼータ電位を有するシリコン基板１００の表面にのみ陰イオン性の界面活性剤が接着されるようにして、前記酸化セリウム系列の活性剤がシリコン基板１００と反応することを抑制するためである。言い換えれば、陰のゼータ電位を有する酸化膜１３０の表面には界面活性剤が接着されないため、前記酸化セリウム系列の研磨剤が前記酸化膜と反応しこれにより酸化膜が除去される。
【００２９】
図４は、酸化セリウム系列の研磨剤を含むスラリーにより酸化膜が選択的にCMPされることを示す模式図である。図４を参照すれば、陽に帯電されたシリコン基板やシリコン窒化膜表面は陰イオン性界面活性剤でパッシべーションされる反面、酸化膜の表面は酸化セリウム研磨剤により研磨されることが分かる。
【００３０】
図３（Ｃ）に戻って、本発明者の実験によれば、スラリーのpHが約７程度で維持されれば、シリコン基板と酸化膜のCMP選択比は１:１０程度になることと確認された。従来一般的に使われたシリカ系列の研磨剤は、pH値が約１１程度で維持される場合CMPストッパとして用いられるシリコン窒化膜と酸化膜とのCMP選択比が約１:４程度であることと知られている。従って、本発明の酸化セリウムスラリーを使用すれば半導体基板１００自体が十分にCMPストッパとして使われることができ、CMP量が一定に維持されるため均一な厚さの素子分離膜を得ることができる。このような効果は、CMPスラリーとして従来のシリカ系列の研磨剤を本発明の工程に適用する場合を仮定し、この場合発生する問題点を調べることによりより明確に説明されうる。
【００３１】
例えば、シリカ系列のCMPスラリーを使用する場合には、シリコン基板と酸化膜のCMP選択比が小さいためシリコン基板をストッパとして利用し難い。代りに、時間を基準としてCMPを遂行すべきであるが、この場合にはCMP量が一定でなくて最終トレンチ深度が不均一になる問題が発生できる。特にこのようなCMP量の不均一は、トレンチ側壁が傾いて形成される時活性領域の大きさを変える原因になる。即ち、その底面にいくほど狭く形成されるトレンチの特性を考慮すれば、CMP量が多い場合素子分離領域は小さくなり、反対に活性領域は大きくなる。これは形成されるMOSトランジスタの幅を不均一にする原因になり、トランジスタのスレショルド電圧変動や電流変動などの問題を起こす恐れがある。
【００３２】
しかし、本発明の酸化セリウム研磨剤を用いれば半導体基板１００自体が十分にCMPストッパとして使われうるので、言及された問題点が予防される。
【００３３】
また、前記シリカ系列の研磨剤はpH値の変化に非常に敏感で、pH値が減る場合酸化膜の除去比が急に落ちることと知られている。しかし、前記酸化セリウム系列の研磨剤はpH値の変化にあまり敏感ではなくpH値が変化しても酸化膜の除去比はあまり変わらないことと確認された。従って、半導体素子製造工程に有利に適用できる。
【００３４】
一方、前記素子分離膜１５０の形成後、工程の便宜を図り素子分離膜の電気的特性を向上させるためのいくつかの工程が追加されうる。
【００３５】
例えば、示されなかったが、前記基板１００と前記素子分離膜１５０との間に整列装置により認識される程度の段差を形成することによって、整列キー形成工程を削除できる。これは素子分離膜１５０を選択的に蝕刻したり、あるいはシリコン基板１００だけを選択的に蝕刻することにより達成できる。前記段差は約１００オングストローム乃至１０００オングストローム程度であることが望ましい。そして、シリコン基板１００を蝕刻する場合にはCMP工程で発生する基板の欠陥が除去される付随的な効果も得られる。
【００３６】
また、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行することもできる。前記犠牲酸化膜は５０オングストローム〜２００オングストロームの厚さで成長させ、犠牲酸化膜が形成された結果物の全面に不純物イオン注入、例えばウェル、チャンネル阻止、またはスレショルド電圧調節用イオン注入をした後、BOE(Buffered Oxide Etchant)やフッ酸HFのような酸化膜エッチング液を使用して前記犠牲酸化膜を除去する。このような犠牲酸化工程は、CMP工程により発生できる基板表面の欠陥や損傷を回復させる役割をする。
【００３７】
前述したように本実施形態によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べて製造工程が非常に簡単でトレンチのアスペクト比が縮まる。さらに、CMP時シリコン基板と酸化膜のCMP選択比が大きい酸化セリウム系列の活性剤が使われるため、別のCMPストッパを形成しなくてもCMP量が一定に維持されて均一な厚さの素子分離膜が得られる。
【００３８】
＜第２実施形態＞
図５は、本発明の第２実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図６（Ａ）乃至図６（Ｃ）は前記工程順序に従って製造される半導体素子の断面図である。前記第２実施形態は、絶縁層１３０の形成前CMPストッパとして薄い窒化物ライナーを形成することを除いては前記第１実施形態と同一に進行され、窒化物ライナーを形成する工程以外の工程に対する技術は本明細書では省略される。図６（Ａ）乃至図６（Ｃ）において、前記図３（Ａ）乃至図３（Ｃ）と同じ参照符号は同一部材を示す。
【００３９】
図５を参照すれば、フォトレジストパターンを除去する段階(段階５０、段階６０、段階７０)までは前記第１実施形態と同一に進行し、窒化物ライナーを形成した後(段階７５)、トレンチを絶縁物質で埋立てる(段階８０)。次に、酸化セリウム系列の研磨剤を含むスラリーを使用してCMPし(段階９０)、シリコン基板上に形成された窒化物ライナーを除去する(段階９５)。
【００４０】
本実施形態のトレンチ素子分離工程によれば、CMPストッパとして窒化物ライナーが形成されるため、第１実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、CMP時シリコン基板の欠陥が予防される。
【００４１】
図６（Ａ）は、段階５０乃至段階８０の過程を示す断面図である。
具体的に、フォトレジストパターン(図３（Ａ）の１１０)を除去する段階まで前記第１実施形態と同一に進行した後、トレンチTが形成された結果物の全面に窒化物ライナー１２５を薄く形成し、窒化物ライナー１２５が形成された前記トレンチTを埋立てる絶縁層１３０を形成する。
【００４２】
前記窒化物ライナー１２５は、後続する酸化工程時トレンチTの側壁の酸化を遮断すると同時にCMP工程ではストッパとして使われる。前記窒化物ライナー１２５は前記の役割を遂行するが、シリコン基板１００に誘発されるストレスを最小化し、後続除去工程での蝕刻時間を考慮してその厚さを調節することが望ましい。本実施形態では約５０オングストローム〜３００オングストローム(５nm〜３０nm)程度の厚さ、望ましくは約１００オングストローム(１０nm)程度の厚さで形成する。これは前記窒化物ライナー１２５が後続する酸化工程時トレンチTの側壁の酸化を遮断すると同時にCMP工程ではストッパとして使われるため、窒化物ライナー１２５の厚さが５nm以下で形成される場合トレンチ内の窒化物が拡散障壁として機能できず、窒化物ライナー１２５の厚さを３０nm以上で形成する場合後続するトレンチ内の絶縁層１３０を埋立てる時ギャップフィル能力が落ちるからである。
【００４３】
そして、前記窒化物ライナー１２５の形成前や前記絶縁層１３０の形成後、前記第１実施形態と同じように素子分離膜の特性を向上させ工程の便宜を図るためのいくつかの工程が追加されうる。
【００４４】
例えば、窒化物ライナー１２５の形成前前記トレンチTの内壁に約３０〜５００オングストローム厚さの薄い熱酸化膜１２０を形成する工程が追加されることができ、前記絶縁層１３０の形成後には、前記絶縁層１３０の密度を強化させる熱処理工程が追加されうる。
【００４５】
図６（Ｂ）は、段階９０の過程を示す断面図である。
具体的に、絶縁層(図６（Ａ）の１３０)が形成された前記結果物に対して前記窒化物ライナー１２５の表面が露出されるまでCMP工程を遂行して素子分離膜１５０を形成する。
【００４６】
前記CMP工程は、酸化セリウム系列の研磨剤と強陰イオン性界面活性剤を含むスラリーを使用できる。そして、前記スラリーのpHは、前記第１実施形態と同じように約７程度で維持されることが望ましく、この場合酸化膜１３０のゼータ電位は陰の値を有し、前記窒化物ライナー１２５のゼータ電位は陽の値を有する。従って、シリコン基板表面にだけ陰イオン性の界面活性剤が接着されて前記酸化セリウム系列の活性剤が窒化物ライナー１２５と反応することが抑えられる。反面、酸化膜１３０の表面には界面活性剤が接着されなくて前記酸化セリウム系列の活性剤が酸化膜と反応し、これにより酸化膜が除去される。窒化膜と酸化膜の選択的CMP過程は図４によってより容易に理解されうる。
【００４７】
一方、本発明者の実験によれば、スラリーのpHが約７程度で維持される場合、窒化物ライナー１２５と絶縁層１３０、即ち、酸化膜とのCMP選択比が少なくとも１:２０以上になることと確認された。これは第１実施形態でのシリコン基板と酸化膜の選択比の少なくとも１:１０に比べて２倍以上のことであって、薄い窒化物ライナーを形成する第２実施形態によれば、第１実施形態に比べてCMP量をより一定に維持できる。
【００４８】
図６（Ｃ）は、段階９５の過程を示す断面図である。
具体的に、前記シリコン基板１００上に形成されている窒化物ライナー１２５を除去する。そして、前記第１実施形態のような犠牲酸化工程をさらに遂行する。これにより図６（Ｃ）に示したように、窒化物ライナー１２５'と熱酸化膜１２０はトランチ内に限定される。
【００４９】
前記基板上に形成されている前記窒化物ライナー１２５は、前記窒化物ライナー１２５だけを選択的に蝕刻できるエッチング液、例えば燐酸のような窒化物エッチング液を用いた湿式蝕刻で除去したり、プラズマを用いた乾式蝕刻で除去できる。本実施形態においては、約１６５°Ｃ程度の温度の燐酸を用いた約５分程の湿式蝕刻で除去することが望ましい。
【００５０】
そして、前記第１実施形態と同じように、前記素子分離膜１５０の形成後工程の便宜を図り素子分離膜の電気的特性を向上させるために、基板１００と素子分離膜１５０との間に整列装置により認識される程度の段差を形成する工程や、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行することもできる。
【００５１】
本実施形態によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べては製造工程が簡単でトレンチのアスペクト比が縮まる。また、酸化セリウム系列の研磨剤使用と共にCMPストッパとして窒化物ライナーが形成されるため、第１実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生する恐れがない。
【００５２】
＜第３実施形態＞
図７は、本発明の第３実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートで、図８（Ａ）乃至図８（Ｄ）は、前記工程順序に従って製造される半導体素子の断面図である。前記第３実施形態はフォトレジストパターンの形成前、窒化膜を形成することを除いては前記第２実施形態と同一に進行される。図８（Ａ）乃至図８（Ｃ）において、前記図６（Ａ）乃至図６（Ｃ）と同じ参照符号は同一部材を示す。
【００５３】
図７を参照すれば、シリコン基板上に窒化膜を形成した後(段階４５)、その上にフォトレジストパターンを形成し(段階５０)、前記フォトレジストパターンをマスクとして使用して前記窒化膜をパタニングすると同時に前記シリコン基板内にトレンチを形成する(段階５５)。次に、フォトレジストパターンを除去する段階からCMPする段階(段階７０、段階７５、段階８０、段階９０)までは前記第２実施形態と同一に進行し、シリコン基板上に形成された窒化膜と窒化物ライナーを除去する(段階９７)。
【００５４】
本実施形態のトレンチ素子分離工程によれば、第１実施形態または第２実施形態に比べて製造工程数が増えるが、CMPストッパとして窒化物ライナー及び窒化膜が形成されるため、第２実施形態の場合よりさらに均一な厚さの素子分離膜形成が可能である。
【００５５】
図８（Ａ）は、段階４５乃至段階５５の過程を示す断面図である。
具体的に、シリコン基板１００上に窒化膜、例えばオキシナイトライド膜１０５を形成した後その上にフォトレジスト層を塗布する。次に、素子分離領域を限定するフォトレジストパターン１１０を形成し、前記フォトレジストパターンを蝕刻マスクとして使用して前記窒化膜をパタニングすると同時に、前記基板１００を所定深度蝕刻してトレンチTを形成する。
【００５６】
前記オキシナイトライド膜１０５は、トレンチ蝕刻をより容易にし後続するCMP工程でストッパとして使われる。前記オキシナイトライド膜１０５は１００オングストローム〜１５００オングストローム程度の厚さで形成し、望ましくは５００オングストローム程度の厚さで形成する。
【００５７】
図８（Ｂ）は段階７０乃至段階８０の過程を示す断面図である。
具体的に、前記フォトレジストパターン１１０を除去し、窒化物ライナー１２５を薄く形成した後、前記トレンチTを埋立てる絶縁層１３０を形成する段階まで前記第２実施形態と同一に進行する。
【００５８】
そして、前記第２実施形態のように、窒化物ライナー１２５の形成前前記トレンチTの内壁に薄い熱酸化膜１２０を形成したり、前記絶縁層１３０の形成後前記絶縁層１３０の密度を強化させるための熱処理工程をさらに進行することもできる。この時、前記熱酸化膜１２０はトレンチ内壁にだけ限られて形成される。
【００５９】
図８（Ｃ）は段階９０の過程を示す断面図である。
具体的に、絶縁層(図８（Ｂ）の１３０)が形成された前記結果物に対して前記窒化物ライナー１２５の表面が露出されるまでCMP工程を遂行してトレンチ内に限られる絶縁層１３０'を形成する。この時、研磨剤としては第１実施形態及び第２実施形態と同じように酸化セリウム系列の研磨剤を使用する。
【００６０】
図８（Ｄ）は段階９７の過程を示す断面図である。
具体的に、前記シリコン基板１００上に積層されている窒化物ライナー及びオキシナイトライド膜(図８（Ｃ）の１２５及び１０５)を除去する。これにより図８（Ｄ）に示したように窒化物ライナー１２５'はトレンチ内に限られる。
【００６１】
前記基板上に積層されている前記窒化物ライナー及びオキシナイトライド膜(１２５及び１０５)は、燐酸のようなエッチング液を使用した湿式蝕刻を通じて除去されうる。前記オキシナイトライド膜１０５は前記窒化物ライナー１２５と同じように燐酸での蝕刻率が大きいため、前記窒化物ライナー除去時共に除去される。
【００６２】
そして、前記第１実施形態及び第２実施形態と同じように、前記素子分離膜１５０の形成後工程の便宜を図り素子分離膜の電気的特性を向上させるために、基板１００と素子分離膜１５０との間に整列装置により認識される程度の段差を形成する工程や、前記素子分離膜１５０の形成後または前記段差の形成後犠牲酸化工程をさらに遂行する場合もある。
【００６３】
本実施形態によれば、酸化セリウム系列の研磨剤使用と共にCMPストッパとして窒化物ライナーとオキシナイトライド膜が形成されるため、第２実施形態の場合よりさらに均一な厚さの素子分離膜を得ることができ、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生しない。
【００６４】
【発明の効果】
前述したように本発明によれば、フォトレジストパターンをマスクとして使用してトレンチが形成されるので、従来のSTI方法に比べて製造工程が非常に簡単でトレンチを埋立てる時アスペクト比が縮まる利点がある。さらに、CMP時シリコン基板と酸化膜のCMP選択比が大きい酸化セリウム系列の活性剤が使われるため、CMP量が一定に維持されて均一な厚さの素子分離膜が得られる。そして、第２実施形態と同じように酸化セリウム系列の研磨剤使用と共に窒化物ライナーを形成する場合には、シリコン基板をCMPストッパとして使用することによってシリコン基板表面にスクラッチのような欠陥が発生する恐れがない。
【００６５】
本発明は図面に示した一実施形態を参照して説明されたが、これは例示的なことに過ぎず、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であることを理解するはずである。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】 従来の一般的なSTI工程段階を示すフローチャートである。
【図２】 本発明の第１実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図３】 （Ａ）乃至（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【図４】 酸化セリウム系列の研磨剤を含むスラリーにより酸化膜が選択的にCMPされることを示す模式図である。
【図５】 本発明の第２実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図６】 （Ａ）乃至（Ｃ）は、前記工程順序に従って製造される半導体素子の断面図である。
【図７】 本発明の第３実施形態に係るトレンチ素子分離工程段階を順番に示す工程フローチャートである。
【図８】 （Ａ）乃至（Ｄ）は、前記工程順序に従って製造される半導体素子の断面図である。
【符号の説明】
１００ 基板
１１０ フォトレジストパターン
T トレンチ
Claims (4)
- 集積回路装置のトレンチ素子分離方法において、
基板の一面にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを蝕刻マスクとして使用し前記基板を所定深度蝕刻してトレンチを形成する段階と、
前記フォトレジストパターンを除去する段階と、
前記トレンチ内に絶縁層を形成する段階と、
絶縁層が形成された結果物に対して酸化セリウムの研磨剤を含むスラリーを使用して前記基板が露出されるまで化学機械的研磨工程を遂行する段階とを具備し、前記スラリーは陰イオン性界面活性剤をさらに含み、且つ前記スラリーは中性であることを特徴とするトレンチ素子分離方法。 - 前記スラリーは前記基板と前記絶縁層との間に少なくとも１:１０以上のCMP選択比を有することを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記絶縁層を形成する段階前に、前記トレンチ内壁に熱酸化膜を形成する段階をさらに具備することを特徴とする請求項１に記載のトレンチ素子分離方法。
- 前記絶縁層を形成する段階後に、前記絶縁層の密度を強化させるように前記絶縁層を熱処理する段階をさらに具備することを特徴とする請求項１に記載のトレンチ素子分離方法。
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