JP3920830B2 - インターフェース回路、データ処理回路、データ処理システム、集積回路 - Google Patents

Description

本発明は、インターフェース回路、データ処理回路、データ処理システム、集積回路、インターフェース回路のクロック出力方法に関する。

カーオーディオ、ホームオーディオ等のセット機器は、オーディオに関するデータ処理を実行するための複数のデータ処理回路を内蔵している。これらのデータ処理回路は、マイクロコンピュータ等のコントローラと適宜のバスを介して並列に接続されており、コントローラからデータが供給されることによって、他のデータ処理回路が実行するデータ処理と同期しつつ要求されるデータ処理を実行している。

図９を参照しつつ、複数のデータ処理回路とコントローラを有するデータ処理システムについて説明する。図９は、複数のデータ処理回路とコントローラを有するデータ処理システムを説明するためのブロック図である。なお、図９において、複数のデータ処理回路は、ＰＬＬ（Phase Locked Loop）、ＬＣＤ（Liquid Crystal Display）ドライバ、ＤＳＰ（Digital Signal Processor）、ＦＭ多重受信回路であることとするが、これに限定されるものではない。

コントローラ２とＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０との間は、制御信号ＣＥを送信するためのデータバスＤＢ１、クロックＣＬを送信するためのデータバスＤＢ２、データＤＩを送信するためのデータバスＤＢ３、データＤＯを送信するためのデータバスＤＢ４によって適宜接続されている。

コントローラ２は、ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に制御信号ＣＥ、クロックＣＬ、データＤＩを出力するものである。また、コントローラ２は、ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に制御信号ＣＥ、クロックＣＬを出力するとともに、ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０からデータＤＯを入力するものでもある。なお、コントローラ２とＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０との間は、データバスＤＢ４によって接続されていなくてもよい。例えば、コントローラ２とＬＣＤドライバ６との間は、データバスＤＢ４で接続されていないこととする。

ＰＬＬ４は、電子チューナの同調処理等を実行するものであり、コントローラ２との間でデータを入出力するインターフェース回路４Ａと、インターフェース回路４Ａから出力されるデータを保持するデータレジスタ４Ｂと、を有する。また、ＬＣＤドライバ６は、電子チューナの周波数表示処理等を実行するものであり、コントローラ２との間でデータを入力するインターフェース回路６Ａと、インターフェース回路６Ａから出力されるデータを保持するデータレジスタ６Ｂと、を有する。また、ＤＳＰ８は、例えばオーディオデータのデジタル処理を実行するものであり、コントローラ２との間でデータを入出力するインターフェース回路８Ａと、インターフェース回路８Ａから出力されるデータを保持するデータレジスタ８Ｂと、を有する。さらに、ＦＭ多重受信回路１０は、ＦＭ多重の重畳データをデコード処理するものであり、コントローラ２との間でデータを入出力するインターフェース回路１０Ａと、インターフェース回路１０Ａから出力されるデータを保持するデータレジスタ１０Ｂと、を有する。

＝＝＝インターフェース回路の一例＝＝＝
図９、図１０、図１１を参照しつつ、図９のＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に用いるインターフェース回路の一例について説明する。図１０は、インターフェース回路の一例を示す回路図である。図１１は、図１０のインターフェース回路の動作を説明するためのタイムチャートである。なお、図１０のインターフェース回路は、コントローラ２にデータＤＯを出力するためのデータバスＤＢ４を有していないものとする。

インターフェース回路は、制御信号ＣＥ、クロックＣＬ、データＤＩが入力され、クロックＳＣＬ、データＳＤＩを出力するものである。インターフェース回路は、ＡＮＤゲート１０２およびＡＮＤゲート１０４（クロック出力回路）からなるものである。ＡＮＤゲート１０２は、制御信号ＣＥのレベルに応じてデータＤＩをデータＳＤＩとして出力するものである。つまり、ＡＮＤゲート１０２は、制御信号ＣＥが“Ｌ”（ローレベル）であるときにゲートを閉じ、制御信号ＣＥが“Ｈ”（ハイレベル）であるときにゲートを開いてデータＤＩをデータＳＤＩとして出力する。また、ＡＮＤゲート１０４は、制御信号ＣＥのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート１０４は、制御信号ＣＥが“Ｌ”であるときにゲートを閉じ、制御信号ＣＥが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

コントローラ２は、制御信号ＣＥが“Ｌ”であるとき、クロックＣＬを“Ｌ”に固定するとともにデータＤＩを不定とする。また、コントローラ２は、制御信号ＣＥが“Ｈ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するデータＤＩを出力する。つまり、制御信号ＣＥが“Ｌ”であるとき、ＡＮＤゲート１０２からは“Ｌ”のデータＳＤＩが出力され、ＡＮＤゲート１０４からは“Ｌ”のクロックＳＣＬが出力される。また、制御信号ＣＥが“Ｈ”であるとき、ＡＮＤゲート１０２からはデータＤＩと同一のデータＳＤＩが出力され、ＡＮＤゲート１０４からはクロックＣＬと同一のクロックＳＣＬが出力される。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。なお、コントローラ２は、クロックＣＬおよびデータＤＩを出力するとき、ターゲットとなるデータ処理回路をイネーブルとし、ターゲットとはならない他のデータ処理回路をディセーブルとしなければならない。そのため、コントローラ２自体のプログラム処理の負担は大となる。

＝＝＝インターフェース回路の他の例＝＝＝
図９、図１３、図１４を参照しつつ、図９のＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に用いるインターフェース回路の他の例について説明する。図１３は、インターフェース回路の他の例を示す回路図である。図１４は、図１３のインターフェース回路の動作を説明するためのタイムチャートである。なお、図１３のインターフェース回路は、コントローラ２にデータＤＯを出力するためのデータバスＤＢ４を有していないものとする。ここで、図１３のインターフェース回路は、ターゲットとなるデータ処理回路をハードウエアで識別するものであり、これにより、コントローラ２自体のプログラム処理の負担を軽減するものである。

ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０は、それぞれを識別するための固有のアドレスコードを有する。また、コントローラ２は、制御信号ＣＥが“Ｌ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するデータＤＩ（アドレスコードＡ０〜Ａ７）を出力し、制御信号ＣＥが“Ｈ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するとともにデータＤＩ（アドレスコードＡ０〜Ａ７）に継続するデータＤＩ（データＤ０〜Ｄｎ−１）を出力する。なお、コントローラ２は、制御信号ＣＥが“Ｌ”であっても、データＤＩ（アドレスコードＡ０〜Ａ７）を出力する以外の期間では、クロックＣＬを“Ｌ”に固定する。また、アドレスコードは、８ビットに限定されるものではない。

インターフェース回路は、制御信号ＣＥ、クロックＣＬ、データＤＩが入力され、クロックＳＣＬ、データＳＤＩを出力するものである。インターフェース回路は、アドレスレジスタ２０２、アドレスデコーダ２０４、遅延回路２０６、インバータ２０８、ＡＮＤゲート２１０、ＯＲゲート２１２、Ｄ型フリップフロップ２１４、ＡＮＤゲート２１６、ＡＮＤゲート２１８（クロック出力回路）からなるものである。アドレスレジスタ２０２は、クロックＣＬが立ち上がるタイミングでデータＤＩ（アドレスコードＡ０〜Ａ７）をシリアル入力するものである。アドレスデコーダ２０４は、アドレスレジスタ２０２に入力されている８ビットのアドレスコードＡ０〜Ａ７が予め定められている固有のアドレスコードと一致するかどうかをデコードして、双方のアドレスコードが一致したときに例えば“Ｈ”を出力するものである。なお、アドレスデコーダ２０４は、ＰＬＡ（Programmable Logic Array）、論理ゲート等を有するハードウエアである。ＯＲゲート２１２は、制御信号ＣＥの“Ｈ”から“Ｌ”への変化ポイントから遅延回路２０６の遅延時間のみ“Ｌ”を出力するものである。ＡＮＤゲート２１０は、制御信号ＣＥの“Ｌ”から“Ｈ”への変化ポイントから遅延回路２０６の遅延時間のみ“Ｈ”を出力するものである。これにより、Ｄ型フリップフロップ２１４は、制御信号ＣＥの“Ｈ”から“Ｌ”への変化ポイントにおいてリセットされ、制御信号ＣＥの“Ｌ”から“Ｈ”への変化ポイントにおいてアドレスデコーダ２０４のデコード出力を保持するとともに当該デコード出力と同一のデータＥＮを出力する。つまり、Ｄ型フリップフロップ２１４は、アドレスレジスタ２０２に入力されている８ビットのアドレスコードＡ０〜Ａ７がＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０等の各データ処理回路に割り当てられている固有のアドレスコードと一致しているとき、“Ｈ”のデータＥＮを出力する。ＡＮＤゲート２１６は、データＥＮのレベルに応じてデータＤＩ（データＤ０〜Ｄｎ−１）をデータＳＤＩとして出力するものである。つまり、ＡＮＤゲート２１６は、データＥＮが“Ｌ”であるときにゲートを閉じ、データＥＮが“Ｈ”であるときにゲートを開いてデータＤＩ（データＤ０〜Ｄｎ−１）をデータＳＤＩとして出力する。また、ＡＮＤゲート２１８は、制御信号ＣＥおよびデータＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート２１８は、制御信号ＣＥおよびデータＥＮの一方が“Ｌ”であるときにゲートを閉じ、制御信号ＣＥおよびデータＥＮが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

制御信号ＣＥが“Ｌ”であるとき、データＥＮも“Ｌ”であるため、ＡＮＤゲート２１６からは“Ｌ”のデータＳＤＩが出力され、ＡＮＤゲート２１８からは“Ｌ”のクロックＳＣＬが出力される。また、制御信号ＣＥが“Ｈ”であるとき、データＥＮも“Ｈ”であるため、ＡＮＤゲート２１６からはデータＤＩ（データＤ０〜Ｄｎ−１）と同一のデータＳＤＩが出力され、ＡＮＤゲート２１８からはクロックＣＬと同一のクロックＳＣＬが出力される。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。
特公平３−３１２９８号公報

コントローラ２には、コントローラ２自体の仕様に応じて、クロックＣＬを停止するとき、クロックＣＬを“Ｌ”に固定するものと、クロックＣＬを“Ｈ”に固定するものとがある。

図１１は、コントローラ２がクロックＣＬを“Ｌ”に固定する仕様であるときの、図１０のインターフェース回路の動作を説明するためのタイムチャートである。一方、図１２は、コントローラ２がクロックＣＬを“Ｈ”に固定する仕様であるときの、図１０のインターフェース回路の動作を説明するためのタイムチャートである。コントローラ２がクロックＣＬを“Ｈ”に固定する後者の仕様であるとき、ＡＮＤゲート１０４はＡＮＤゲート１０２がデータＤ０を出力する前のタイミングで１クロック（ダミークロック）を出力する。これにより、データレジスタがデータＤ０の前のデータ“Ｌ”を保持してしまい、データ処理回路はデータ処理を誤って実行するおそれがある。

また、図１４は、コントローラ２がクロックＣＬを“Ｌ”に固定する仕様であるときの、図１３のインターフェース回路の動作を説明するためのタイムチャートである。一方、図１５は、コントローラ２がクロックＣＬを“Ｈ”に固定する仕様であるときの、図１３のインターフェース回路の動作を説明するためのタイムチャートである。コントローラ２がクロックＣＬを“Ｈ”に固定する後者の仕様であるとき、ＡＮＤゲート２１６はデータＤ０の前にアドレスコードＡ７を出力し、ＡＮＤゲート２１８はＡＮＤゲート２１６がアドレスコードＡ７を出力するタイミングで１クロック（ダミークロック）を出力する。これにより、データレジスタがアドレスコードＡ７を保持してしまい、データ処理回路はデータ処理を誤って実行するおそれがある。

また、データ処理回路またはインターフェース回路は、クロックＳＣＬの数を計数するクロックカウンタを備えたとしても、コントローラ２の仕様によっては、データＳＤＩのビット数と同一数のクロックＳＣＬを出力できず、データ処理を正しく実行できなくなるおそれがある。さらに、データ処理回路またはインターフェース回路は、コントローラ２の仕様に対応する複数のクロックカウンタ、複雑なクロックカウンタを備えたとしても、回路規模が極めて大きくなる避けがたい問題があった。

本発明は、インターフェース回路、データ処理回路、データ処理システム、集積回路を提供することを目的とする。

前記課題を解決するための主たる発明は、クロックおよびデータを出力するための制御信号が一方のレベルから他方のレベルへ変化することに応じて、クロックに同期してデータがシリアル入力されるデータレジスタに対して前記クロックおよび前記データを出力するインターフェース回路において、前記制御信号が一方のレベルから他方のレベルへ変化したときの前記クロックのレベルを検出し、前記クロックの一方のレベルを検出したとき、前記クロックを前記データレジスタにそのまま出力し、前記クロックの他方のレベルを検出したとき、他方のレベルから一方のレベルへ変化した後の前記クロックを前記データレジスタに出力するクロック出力手段、を備えたことを特徴とする。

このインターフェース回路は、データレジスタに適切なタイミングで適切なデータを出力することとなる。これにより、このインターフェース回路は、回路規模が小さくなるとともにコストが低くなり、さらに、後段の回路規模が大きくなるのを防止してデータ処理を確実とする。

本発明によれば、回路規模が小さくなるとともにコストが低くなり、さらに、後段のデータ処理を確実とする。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝インターフェース回路の一例＝＝＝
図１、図２、図３、図４を参照しつつ、図９のＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に用いる本発明のインターフェース回路について説明する。図１は、本発明のインターフェース回路の一例を説明するための回路図である。図２は、図１の改良例を説明するための回路図である。図３は、コントローラ２がクロックＣＬを“Ｌ”に固定する仕様であるときの、図１のインターフェース回路の動作を説明するためのタイムチャートである。さらに、図４は、コントローラ２がクロックＣＬを“Ｈ”に固定する仕様であるときの、図１のインターフェース回路の動作を説明するためのタイムチャートである。なお、図１のインターフェース回路は、コントローラ２にデータＤＯを出力するためのデータバスＤＢ４を有していないものとする。

＜インターフェース回路の構成＞
コントローラ２は、制御信号ＣＥが“Ｌ”であるとき、クロックＣＬを“Ｌ”に固定するとともにデータＤＩを不定とする。また、コントローラ２は、制御信号ＣＥが“Ｈ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するデータＤＩを出力する。

インターフェース回路は、制御信号ＣＥ、クロックＣＬ、データＤＩが入力され、クロックＳＣＬ、データＳＤＩを出力するものである。インターフェース回路は、ＡＮＤゲート３０２（データ出力回路）およびロジック回路３０４（クロック出力手段、クロック出力回路）からなる。ＡＮＤゲート３０２は、制御信号ＣＥのレベルに応じてデータＤＩをデータＳＤＩとして出力するものである。つまり、ＡＮＤゲート３０２は、制御信号ＣＥが“Ｌ”であるときにゲートを閉じ、制御信号ＣＥが“Ｈ”であるときにゲートを開いてデータＤＩをデータＳＤＩとして出力する。

ロジック回路３０４は、制御信号ＣＥのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。詳しくは、ロジック回路３０４は、インバータ３０６、ＡＮＤゲート３０８、ラッチ回路３１０、ＡＮＤゲート３１２（ゲート回路）からなる。インバータ３０６は、クロックＣＬに対する反転クロック／ＣＬを出力するものである。ＡＮＤゲート３０８は、制御信号ＣＥのレベルに応じて反転クロック／ＣＬをラッチクロックＬＣＬとして出力するものである。つまり、ＡＮＤゲート３０８は、制御信号ＣＥが“Ｌ”であるときにゲートを閉じ、制御信号ＣＥが“Ｈ”であるときにゲートを開いて反転クロック／ＣＬをラッチクロックＬＣＬとして出力する。ラッチ回路３１０は、ラッチクロックＬＣＬのレベルに応じて、“Ｈ”となる電圧Ｖ（クロックＳＣＬの出力を許可するためのデータ）をラッチし、データＳＣＬＥＮとして出力するものである。つまり、ラッチ回路３１０は、ラッチクロックＬＣＬが“Ｌ”から“Ｈ”へ立ち上がるタイミング、すなわち、制御信号ＣＥが“Ｈ”となるとともにクロックＣＬが“Ｌ”となるタイミングで、電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。なお、ラッチ回路３１０は、制御信号ＣＥが“Ｌ”であるとき、リセットされて“Ｌ”のデータＳＣＬＥＮを出力する。ＡＮＤゲート３１２は、制御信号ＣＥおよびデータＳＣＬＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート３１２は、制御信号ＣＥおよびデータＳＣＬＥＮの一方が“Ｌ”であるときにゲートを閉じ、制御信号ＣＥおよびデータＳＣＬＥＮが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

図２のロジック回路３１４は、図１のロジック回路３０４と置き換えることが可能な回路である。なお、図２における図１と同一素子については、同一番号を記すとともに説明を省略する。

ＡＮＤゲート３１６は、データＳＣＬＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート３１６は、データＳＣＬＥＮが“Ｌ”であるときにゲートを閉じ、データＳＣＬＥＮが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

これにより、ロジック回路３１４は、ＡＮＤゲート３１６に制御信号ＣＥを供給するための信号線が不要となる。つまり、ロジック回路３１４を有するインターフェース回路を集積化した場合、チップ上における上記信号線の引き回しが不要となるため、変調波等のノイズの影響を低減でき、さらに集積回路を小型化できる。

＜インターフェース回路の動作＞
図１および図３を参照しつつ、コントローラ２がクロックＣＬを“Ｌ”に固定して停止する仕様であるときの、インターフェース回路の動作について説明する。

制御信号ＣＥが“Ｌ”であるとき、ＡＮＤゲート３０２からは“Ｌ”のデータＳＤＩが出力される。このとき、ラッチ回路３１０はリセットされているため、ＡＮＤゲート３１２からは“Ｌ”のクロックＳＣＬが出力される。

制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングであるとき、制御信号ＣＥが“Ｈ”であるとともにクロックＣＬが“Ｌ”で停止しているため、ＡＮＤゲート３０８は“Ｈ”へ立ち上がるラッチクロックＬＣＬを出力する。このとき、ラッチ回路３１０は、リセット解除されるため、ラッチクロックＬＣＬが“Ｈ”へ立ち上がるタイミングで電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。

制御信号ＣＥが“Ｈ”であるとき、ＡＮＤゲート３０２からはデータＤＩと同一のデータＳＤＩが出力される。このとき、ラッチ回路３１０は電圧Ｖをラッチしているため、ＡＮＤゲート３１２からはクロックＣＬと同一のクロックＳＣＬが出力される。

クロックＣＬを“Ｌ”に固定する仕様のコントローラ２と、図１のインターフェース回路を有するデータ処理回路とを接続した場合、ＡＮＤゲート３１２を開くためのデータＳＣＬＥＮは、制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングと同一のタイミングで“Ｌ”から“Ｈ”へ立ち上がる。つまり、ＡＮＤゲート３１２からはデータＳＤＩと同期するとともにデータＳＤＩのビット数と同一数のクロックＳＣＬが出力されることとなる。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。

次に、図１および図４を参照しつつ、コントローラ２がクロックＣＬを“Ｈ”に固定して停止する仕様であるときの、インターフェース回路の動作について説明する。

制御信号ＣＥが“Ｌ”であるとき、ＡＮＤゲート３０２からは“Ｌ”のデータＳＤＩが出力される。このとき、ラッチ回路３１０はリセットされているため、ＡＮＤゲート３１２からは“Ｌ”のクロックＳＣＬが出力される。

制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングであるとき、クロックＣＬが“Ｈ”で停止しているため、ＡＮＤゲート３０８は“Ｌ”のラッチクロックＬＣＬを出力する。このとき、ラッチ回路３１０は、リセット解除されるのみで、電圧Ｖをラッチすることはない。その後、停止しているクロックＣＬが“Ｈ”から“Ｌ”へ最初に立ち下がるタイミングであるとき、制御信号ＣＥが“Ｈ”であるとともにクロックＣＬが“Ｌ”であるため、ＡＮＤゲート３０８は“Ｈ”へ立ち上がるラッチクロックＬＣＬを出力する。このとき、ラッチ回路３１０は、ラッチクロックＬＣＬが“Ｈ”へ立ち上がるタイミングで電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。

制御信号ＣＥが“Ｈ”であるとき、ＡＮＤゲート３０２からはデータＤＩと同一のデータＳＤＩが出力される。さらに、制御信号ＣＥおよびデータＳＣＬＥＮが“Ｈ”であるとき、ラッチ回路３１０は電圧Ｖをラッチしているため、ＡＮＤゲート３１２からはクロックＣＬと同一のクロックＳＣＬが出力される。

クロックＣＬを“Ｈ”に固定する仕様のコントローラ２と、図１のインターフェース回路を有するデータ処理回路とを接続した場合、ＡＮＤゲート３１２を開くためのデータＳＣＬＥＮは、制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングより遅延するタイミング、すなわち、停止しているクロックＣＬが“Ｈ”から“Ｌ”へ最初に立ち下がるタイミングと同一のタイミングで“Ｌ”から“Ｈ”へ立ち上がる。つまり、ＡＮＤゲート３１２からはデータＳＤＩと同期するとともにデータＳＤＩのビット数と同一数のクロックＳＣＬが出力されることとなる。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。

なお、コントローラ２は、クロックＣＬおよびデータＤＩを出力するとき、ターゲットとなるデータ処理回路をイネーブルとし、ターゲットとはならない他のデータ処理回路をディセーブルとする。

＝＝＝インターフェース回路の他の例＝＝＝
図５、図６、図７、図８を参照しつつ、図９のＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０に用いるインターフェース回路の他の例について説明する。図５は、インターフェース回路の他の例を説明するための回路図である。図６は、図５の改良例を説明するための回路図である。図７は、コントローラ２がクロックＣＬを“Ｌ”に固定する仕様であるときの、図５のインターフェース回路の動作を説明するためのタイムチャートである。さらに、図８は、コントローラ２がクロックＣＬを“Ｈ”に固定する仕様であるときの、図５のインターフェース回路の動作を説明するためのタイムチャートである。なお、図５のインターフェース回路は、コントローラ２にデータＤＯを出力するためのデータバスＤＢ４を有していないものとする。ここで、図５のインターフェース回路は、ターゲットとなるデータ処理回路をハードウエアで識別するものである。

＜インターフェース回路の構成＞
ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０は、それぞれを識別するための固有のアドレスコードを有する。また、コントローラ２は、制御信号ＣＥが“Ｌ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するデータＤＩ（アドレスコードＡ０〜Ａ７）を出力し、制御信号ＣＥが“Ｈ”であるとき、クロックＣＬおよび当該クロックＣＬに同期するとともにデータＤＩ（アドレスコードＡ０〜Ａ７）に継続するデータＤＩ（データＤ０〜Ｄｎ−１）を出力する。なお、コントローラ２は、制御信号ＣＥが“Ｌ”であっても、データＤＩ（アドレスコードＡ０〜Ａ７）を出力する以外の期間では、クロックＣＬを“Ｌ”（図７）または“Ｈ”（図８）に固定する。また、アドレスコードは、８ビットに限定されるものではない。

インターフェース回路は、制御信号ＣＥ、クロックＣＬ、データＤＩが入力され、クロックＳＣＬ、データＳＤＩを出力するものである。インターフェース回路は、アドレスレジスタ４０２、アドレスデコーダ４０４、遅延回路４０６、インバータ４０８、ＡＮＤゲート４１０、ＯＲゲート４１２、Ｄ型フリップフロップ４１４、ＡＮＤゲート４１６（データ出力回路）、ロジック回路４１８（クロック出力手段、クロック出力回路）からなるものである。アドレスレジスタ４０２は、クロックＣＬが立ち上がるタイミングでデータＤＩ（アドレスコードＡ０〜Ａ７）をシリアル入力するものである。アドレスデコーダ４０４は、アドレスレジスタ４０２に入力されている８ビットのアドレスコードＡ０〜Ａ７が予め定められている固有のアドレスコードと一致するかどうかをデコードして、双方のアドレスコードが一致したときに例えば“Ｈ”を出力するものである。なお、アドレスデコーダ４０４は、ＰＬＡ、論理ゲート等を有するハードウエアである。ＯＲゲート４１２は、制御信号ＣＥの“Ｈ”から“Ｌ”への変化ポイントから遅延回路４０６の遅延時間のみ“Ｌ”を出力するものである。ＡＮＤゲート４１０は、制御信号ＣＥの“Ｌ”から“Ｈ”への変化ポイントから遅延回路４０６の遅延時間のみ“Ｈ”を出力するものである。これにより、Ｄ型フリップフロップ４１４は、制御信号ＣＥの“Ｈ”から“Ｌ”への変化ポイントにおいてリセットされ、制御信号ＣＥの“Ｌ”から“Ｈ”への変化ポイントにおいてアドレスデコーダ４０４のデコード出力を保持するとともに当該デコード出力と同一のデータＥＮを出力する。つまり、Ｄ型フリップフロップ４１４は、アドレスレジスタ４０２に入力されている８ビットのアドレスコードＡ０〜Ａ７がＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０等の各データ処理回路に割り当てられている固有のアドレスコードと一致しているとき、“Ｈ”のデータＥＮを出力する。ＡＮＤゲート４１６は、データＥＮのレベルに応じてデータＤＩ（データＤ０〜Ｄｎ−１）をデータＳＤＩとして出力するものである。つまり、ＡＮＤゲート４１６は、データＥＮが“Ｌ”であるときにゲートを閉じ、データＥＮが“Ｈ”であるときにゲートを開いてデータＤＩ（データＤ０〜Ｄｎ−１）をデータＳＤＩとして出力する。

また、ロジック回路４１８は、制御信号ＣＥおよびデータＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。詳しくは、ロジック回路４１８は、インバータ４２０、ＡＮＤゲート４２２、ラッチ回路４２４、ＡＮＤゲート４２６（ゲート回路）からなる。インバータ４２０は、クロックＣＬに対する反転クロック／ＣＬを出力するものである。ＡＮＤゲート４２２は、データＥＮのレベルに応じて反転クロック／ＣＬをラッチクロックＬＣＬとして出力するものである。つまり、ＡＮＤゲート４２２は、データＥＮが“Ｌ”であるときにゲートを閉じ、データＥＮが“Ｈ”であるときにゲートを開いて反転クロック／ＣＬをラッチクロックＬＣＬとして出力する。ラッチ回路４２４は、ラッチクロックＬＣＬのレベルに応じて、“Ｈ”となる電圧Ｖ（クロックＳＣＬの出力を許可するためのデータ）をラッチし、データＳＣＬＥＮとして出力するものである。つまり、ラッチ回路４２４は、ラッチクロックＬＣＬが“Ｌ”から“Ｈ”へ立ち上がるタイミング、すなわち、データＥＮが“Ｌ”から“Ｈ”となるとともにクロックＣＬが“Ｈ”から“Ｌ”となるタイミングで、電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。なお、ラッチ回路４２４は、データＥＮが“Ｌ”であるとき、リセットされて“Ｌ”のデータＳＣＬＥＮを出力する。ＡＮＤゲート４２６は、制御信号ＣＥおよびデータＳＣＬＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート４２６は、制御信号ＣＥおよびデータＳＣＬＥＮの一方が“Ｌ”であるときにゲートを閉じ、制御信号ＣＥおよびデータＳＣＬＥＮが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

図６のロジック回路４２８は、図５のロジック回路４１８に置き換えることが可能な回路である。なお、図６における図５と同一素子については、同一番号を記すとともに説明を省略する。

ＡＮＤゲート４３０は、データＳＣＬＥＮのレベルに応じてクロックＣＬをクロックＳＣＬとして出力するものである。つまり、ＡＮＤゲート４３０は、データＳＣＬＥＮが“Ｌ”であるときにゲートを閉じ、データＳＣＬＥＮが“Ｈ”であるときにゲートを開いてクロックＣＬをクロックＳＣＬとして出力する。

これにより、ロジック回路４２８は、ＡＮＤゲート４３０に制御信号ＣＥを供給するための信号線が不要となる。つまり、ロジック回路４２８を有するインターフェース回路を集積化した場合、チップ上における上記信号線の引き回しが不要となるため、変調波等のノイズの影響を低減でき、さらに集積回路を小型化できる。

＜インターフェース回路の動作＞
図５および図７を参照しつつ、コントローラ２がクロックＣＬを“Ｌ”に固定して停止する仕様であるときの、インターフェース回路の動作について説明する。

制御信号ＣＥが“Ｌ”であるとき、アドレスレジスタ４０２にはデータＤＩ（アドレスコードＡ０〜Ａ７）がクロックＣＬに同期してシリアル入力される。このとき、Ｄ型フリップフロップ４１４は、リセットされた後にリセット解除されるのみで、アドレスデコーダ４０４のデコード出力を保持することはない。つまり、ＡＮＤゲート４１６からは“Ｌ”のデータＳＤＩが出力される。また、ラッチ回路４２４は、Ｄ型フリップフロップ４１４から出力される“Ｌ”のデータＥＮによってリセットされる。つまり、ＡＮＤゲート４２６からは“Ｌ”のクロックＳＣＬが出力される。

制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングであるとき、Ｄ型フリップフロップ４１４は、アドレスデコーダ４０４のデコード出力を保持する。そして、Ｄ型フリップフロップ４１４は、アドレスレジスタ４０２に入力されている８ビットのアドレスコードＡ０〜Ａ７が予め定められている固有のアドレスコードと一致しているとき、“Ｈ”のデータＥＮを出力する。このとき、データＥＮが“Ｈ”となるとともにクロックＣＬが“Ｌ”で停止しているため、ＡＮＤゲート４２２は“Ｌ”から“Ｈ”へ立ち上がるラッチクロックＬＣＬを出力する。さらに、ラッチ回路４２４は、リセット解除されるため、ラッチクロックＬＣＬが“Ｈ”へ立ち上がるタイミングで電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。

制御信号ＣＥが“Ｈ”であるとき、データＥＮが“Ｈ”であるため、ＡＮＤゲート４１６からはデータＤＩと同一のデータＳＤＩ（データＤ０〜Ｄｎ−１）が出力される。このとき、ラッチ回路４２４は電圧Ｖをラッチしているため、ＡＮＤゲート４２６からはクロックＣＬと同一のクロックＳＣＬが出力される。

クロックＣＬを“Ｌ”に固定する仕様のコントローラ２と、図５のインターフェース回路を有するデータ処理回路とを接続した場合、ＡＮＤゲート４２６を開くためのデータＳＣＬＥＮは、制御信号ＣＥおよびデータＥＮが“Ｌ”から“Ｈ”へ立ち上がるタイミングと同一のタイミングで“Ｌ”から“Ｈ”へ立ち上がる。つまり、ＡＮＤゲート４２６からはデータＳＤＩ（データＤ０〜Ｄｎ−１）のビット数と同一数であるとともに同期するクロックＳＣＬが出力されることとなる。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。

次に、図５および図８を参照しつつ、コントローラ２がクロックＣＬを“Ｈ”に固定して停止する仕様であるときの、インターフェース回路の動作について説明する。

制御信号ＣＥが“Ｌ”であるとき、アドレスレジスタ４０２にはデータＤＩ（アドレスコードＡ０〜Ａ７）がクロックＣＬに同期してシリアル入力される。このとき、Ｄ型フリップフロップ４１４は、リセットされた後にリセット解除されるのみで、アドレスデコーダ４０４のデコード出力を保持することはない。つまり、ＡＮＤゲート４１６からは“Ｌ”のデータＳＤＩが出力される。また、ラッチ回路４２４は、Ｄ型フリップフロップ４１４から出力される“Ｌ”のデータＥＮによってリセットされる。つまり、ＡＮＤゲート４２６からは“Ｌ”のクロックＳＣＬが出力される。

制御信号ＣＥが“Ｌ”から“Ｈ”へ立ち上がるタイミングであるとき、Ｄ型フリップフロップ４１４は、アドレスデコーダ４０４のデコード出力を保持する。そして、Ｄ型フリップフロップ４１４は、アドレスレジスタ４０２に入力されている８ビットのアドレスコードＡ０〜Ａ７が予め定められている固有のアドレスコードと一致しているとき、“Ｈ”のデータＥＮを出力する。このとき、クロックＣＬが“Ｈ”で停止しているため、ＡＮＤゲート４２２は“Ｌ”のラッチクロックＬＣＬを出力する。さらに、ラッチ回路４２４は、リセット解除されるのみで、電圧Ｖをラッチすることはない。その後、停止しているクロックＣＬが“Ｈ”から“Ｌ”へ最初に立ち下がるタイミングであるとき、データＥＮが“Ｈ”となるとともにクロックＣＬが“Ｌ”であるため、ＡＮＤゲート４２２は“Ｈ”へ立ち上がるラッチクロックＬＣＬを出力する。さらに、ラッチ回路４２４は、ラッチクロックＬＣＬが“Ｈ”へ立ち上がるタイミングで電圧Ｖをラッチすることによって“Ｈ”のデータＳＣＬＥＮを出力する。

データＥＮが“Ｈ”であるとき、ＡＮＤゲート４１６からはデータＤＩと同一のデータＳＤＩ（データＤ０〜Ｄｎ−１）が出力される。さらに、制御信号ＣＥおよびデータＳＣＬＥＮが“Ｈ”であるとき、ラッチ回路４２４は電圧Ｖをラッチしているため、ＡＮＤゲート４２６からはクロックＣＬと同一のクロックＳＣＬが出力される。

クロックＣＬを“Ｈ”に固定する仕様のコントローラ２と、図５のインターフェース回路を有するデータ処理回路とを接続した場合、ＡＮＤゲート４２６を開くためのデータＳＣＬＥＮは、制御信号ＣＥおよびデータＥＮが“Ｌ”から“Ｈ”へ立ち上がるタイミングより遅延するタイミング、すなわち、停止しているクロックＣＬが“Ｈ”から“Ｌ”へ最初に立ち下がるタイミングと同一のタイミングで“Ｌ”から“Ｈ”へ立ち上がる。つまり、ＡＮＤゲート４２６からはデータＳＤＩ（データＤ０〜Ｄｎ−１）のビット数と同一数であるとともに同期するクロックＳＣＬが出力されることとなる。これにより、データレジスタは、クロックＳＣＬに同期してデータＳＤＩをシリアル入力して保持する。データ処理回路は、データレジスタが保持するビット値を用いて適宜のデータ処理を実行する。

なお、ＡＮＤゲート４１６から出力されるデータＳＤＩ（アドレスコードＡ７）と同期するクロックＳＣＬは存在しないため、データレジスタはアドレスコードＡ７を保持することはない。

以上より、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化することに応じて、クロックＳＣＬに同期してデータＳＤＩがシリアル入力されるデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに対してクロックＳＣＬおよびデータＳＤＩを適宜出力するインターフェース回路において、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬのレベルを検出して、データＳＤＩのビット数と同一数のクロックＳＣＬをデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに適宜出力するロジック回路３０４、４１８を備えたものである。

このロジック回路３０４、４１８は、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬのレベルをハードウエアで検出する。つまり、ロジック回路３０４、４１８は、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬが“Ｌ”で停止しているとき、クロックＣＬと同一のクロックＳＣＬを出力し、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬが“Ｈ”で停止しているとき、停止しているクロックＣＬが“Ｈ”から“Ｌ”へ最初に変化した後のクロックＣＬと同一のクロックＳＣＬを出力する。すなわち、ロジック回路３０４、４１８は、コントローラ２がクロックＣＬを“Ｌ”または“Ｈ”の何れかに固定する仕様に関わらず、データＳＤＩのビット数と同一数であるとともに同期するクロックＳＣＬを出力する。そして、データレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂは適切なタイミングでデータＳＤＩを保持し、データ処理回路は適切なデータ処理を実行することとなる。これにより、コントローラ２の仕様に応じた複数のクロックカウンタ、複雑なクロックカウンタ等が不要となるため、回路規模が小さくなるとともにコストが低くなり、さらに、後段のデータ処理を確実とする。なお、インターフェース回路は、制御信号ＣＥが“Ｌ”であるときにクロックＳＣＬおよびデータＳＤＩを出力してもよい。この場合、インターフェース回路は、制御信号ＣＥを反転して入力するためのインバータ（不図示）を有していればよい。

また、かかるインターフェース回路において、ロジック回路４１８は、制御信号ＣＥが“Ｌ”であるときに入力されたアドレスコード（Ａ０〜Ａ７）が予め定められたアドレスコードと一致している場合のみ、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬのレベルを検出して、データＳＤＩのビット数と同一数のクロックＳＣＬをデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに適宜出力するものである。このインターフェース回路は、ターゲットとなるデータ処理回路をハードウエアで確実に検出できる。

また、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化することに応じて、クロックＳＣＬに同期してデータＳＤＩがシリアル入力されるデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに対してクロックＳＣＬおよびデータＳＤＩを適宜出力するインターフェース回路において、制御信号ＣＥが“Ｌ”から“Ｈ”変化したときのクロックＣＬのレベルを検出して、データＳＤＩのビット数と同一数のクロックＳＣＬをデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに適宜出力する、インターフェース回路のクロック出力方法も実現可能である。

さらに、かかるインターフェース回路のクロック出力方法において、制御信号ＣＥが“Ｌ”であるときに入力されたアドレスコード（Ａ０〜Ａ７）が予め定められたアドレスコードと一致している場合のみ、制御信号ＣＥが“Ｌ”から“Ｈ”へ変化したときのクロックＣＬのレベルを検出して、データＳＤＩのビット数と同一数のクロックＳＣＬをデータレジスタ４Ｂ、６Ｂ、８Ｂ、１０Ｂに適宜出力することも実現可能である。

＝＝＝データ処理回路＝＝＝
図１、図２、図５、図６のインターフェース回路は、ＰＬＬ４、ＬＣＤドライバ６、ＤＳＰ８、ＦＭ多重受信回路１０等のデータ処理回路に設けられるものである。これにより、データ処理回路は、回路規模が小さくなるとともにコストが低くなる。

＝＝＝データ処理システム＝＝＝
図１、図２、図５、図６のインターフェース回路を有するデータ処理回路は、コントローラ２とデータバスＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４を介して適宜接続され、コントローラ２とともにデータ処理システムを実現するものである。これにより、データ処理システムは、回路規模が小さくなるとともにコストが低くなり、予め定められた基板エリアにおいて、より多くのデータ処理回路を設けることが可能となる。

＝＝＝集積回路＝＝＝
図１、図２、図５、図６のインターフェース回路は、チップ上に形成される集積回路であることとしてもよい。この場合、図１、図２のインターフェース回路は、複数種類のデータ処理回路のための汎用ＩＣとして使用することが可能となる。また、図５、図６のインターフェース回路は、アドレスデコーダ４０４における予め定められるアドレスコードを外部から可変とすることによって、複数種類のデータ処理回路のための汎用ＩＣとして使用することが可能となる。さらに、図１、図２、図５、図６のインターフェース回路を有するデータ処理回路は、チップ上に形成される集積回路であることとしてもよい。この場合、図１、図２、図５、図６のインターフェース回路は、コントローラ２と接続されるカスタムＩＣとして使用することが可能となる。

＝＝＝その他の実施形態＝＝＝
以上、本発明にかかるインターフェース回路、データ処理回路、データ処理システム、集積回路、インターフェース回路のクロック出力方法について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることは勿論である。

本発明のインターフェース回路の一例を示す回路図である。 図１の改良例を示す回路図である。 コントローラがクロックＣＬを“Ｌ”に固定する仕様であるときの、図１のインターフェース回路の動作を説明するためのタイムチャートである。 コントローラがクロックＣＬを“Ｈ”に固定する仕様であるときの、図１のインターフェース回路の動作を説明するためのタイムチャートである。 本発明のインターフェース回路の他の例を示す回路図である。 図５の改良例を示す回路図である。 コントローラがクロックＣＬを“Ｌ”に固定する仕様であるときの、図５のインターフェース回路の動作を説明するためのタイムチャートである。 コントローラがクロックＣＬを“Ｈ”に固定する仕様であるときの、図５のインターフェース回路の動作を説明するためのタイムチャートである。 複数のデータ処理回路とコントローラを有するデータ処理システムを説明するためのブロック図である。 従来のインターフェース回路の一例を示す回路図である。 コントローラがクロックＣＬを“Ｌ”に固定する仕様であるときの、図１０のインターフェース回路の動作を説明するためのタイムチャートである。 コントローラがクロックＣＬを“Ｈ”に固定する仕様であるときの、図１０のインターフェース回路の動作を説明するためのタイムチャートである。 従来のインターフェース回路の他の例を示す回路図である。 コントローラがクロックＣＬを“Ｌ”に固定する仕様であるときの、図１３のインターフェース回路の動作を説明するためのタイムチャートである。 コントローラがクロックＣＬを“Ｈ”に固定する仕様であるときの、図１３のインターフェース回路の動作を説明するためのタイムチャートである。

符号の説明

２ コントローラ
４ ＰＬＬ
６ ＬＣＤドライバ
８ ＤＳＰ
１０ 電子ボリューム
３０２ ＡＮＤゲート（データ出力回路）
３０４、３１４ ロジック回路（クロック出力手段、クロック出力回路）
３０６ インバータ
３０８ ＡＮＤゲート
３１０ ラッチ回路
３１２、３１６ ＡＮＤゲート（ゲート回路）
４０２ アドレスレジスタ
４０４ アドレスデコーダ
４１４ Ｄ型フリップフロップ
４１６ ＡＮＤゲート（データ出力回路）
４１８、４２８ ロジック回路（クロック出力手段、クロック出力回路）
４２０ インバータ
４２２ ＡＮＤゲート
４２４ ラッチ回路
４２６、４３０ ＡＮＤゲート（ゲート回路）

Claims (14)

1. クロックおよびデータを出力するための制御信号が一方のレベルから他方のレベルへ変化することに応じて、クロックに同期してデータがシリアル入力されるデータレジスタに対して前記クロックおよび前記データを出力するインターフェース回路において、
   前記制御信号が一方のレベルから他方のレベルへ変化したときの前記クロックのレベルを検出し、前記クロックの一方のレベルを検出したとき、前記クロックを前記データレジスタにそのまま出力し、前記クロックの他方のレベルを検出したとき、他方のレベルから一方のレベルへ変化した後の前記クロックを前記データレジスタに出力するクロック出力手段、
   を備えたことを特徴とするインターフェース回路。
2. 前記制御信号が一方のレベルであるときに入力されたアドレスが予め定められたアドレスと一致している場合のみ、
   前記クロック出力手段は、前記クロックの一方のレベルを検出したとき、前記クロックを前記データレジスタにそのまま出力し、前記クロックの他方のレベルを検出したとき、他方のレベルから一方のレベルへ変化した後の前記クロックを前記データレジスタに出力することを特徴とする請求項１記載のインターフェース回路。
3. 前記クロック出力手段は、一方のレベルである前記制御信号に基づいて、前記クロックの出力を停止し、他方のレベルである前記制御信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するロジック回路、であることを特徴とする請求項１または２記載のインターフェース回路。
4. 前記ロジック回路は、
   他方のレベルである前記制御信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
   他方のレベルである前記制御信号および前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータに基づいて、前記クロックを出力するゲート回路と、
   を有することを特徴とする請求項３記載のインターフェース回路。
5. 前記ロジック回路は、
   他方のレベルである前記制御信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
   前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータに基づいて、前記クロックを出力するゲート回路と、
   を有することを特徴とする請求項３記載のインターフェース回路。
6. 前記クロック出力手段は、一方のレベルである前記制御信号に基づいて、前記クロックの出力を停止し、前記入力されたアドレスが予め定められたアドレスと一致した後、他方のレベルである前記制御信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するロジック回路、であることを特徴とする請求項２記載のインターフェース回路。
7. 前記ロジック回路は、
   前記入力されたアドレスが予め定められたアドレスと一致したときの信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
   他方のレベルである前記制御信号および前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータに基づいて、前記クロックを出力するゲート回路と、
   を有することを特徴とする請求項６記載のインターフェース回路。
8. 前記ロジック回路は、
   前記入力されたアドレスが予め定められたアドレスと一致したときの信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
   前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータに基づいて、前記クロックを出力するゲート回路と、
   を有することを特徴とする請求項６記載のインターフェース回路。
9. 制御信号に応じて、クロックに同期してデータがシリアル入力されるデータレジスタに対して、前記データを出力するデータ出力回路と、前記制御信号に応じて、前記データレジスタに対して、前記クロックを出力するクロック出力回路と、を備えたインターフェース回路において、
   前記クロック出力回路は、
   前記制御信号および一方のレベルである前記クロックに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
   前記制御信号および前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータに基づいて、前記クロックを出力するゲート回路と、
   を有することを特徴とするインターフェース回路。
10. クロックに同期してアドレスコードがシリアル入力されるアドレスレジスタと、
    前記アドレスレジスタに入力されているアドレスコードが予め定められているアドレスコードと一致するかどうかを検出するアドレスデコーダと、
    制御信号が一方のレベルから他方のレベルへ変化することによって、前記アドレスデコーダのデコード出力を保持する保持回路と、
    前記保持回路が保持する前記アドレスレジスタに入力されているアドレスコードが予め定められているアドレスコードと一致したときのデコード出力に応じて、前記クロックに同期して前記アドレスコードに継続するデータがシリアル入力されるデータレジスタに対して、前記データを出力するデータ出力回路と、
    前記保持回路が保持する前記アドレスレジスタに入力されているアドレスコードが予め定められているアドレスコードと一致したときのデコード出力および他方のレベルである前記制御信号に応じて、前記データレジスタに対して、前記クロックを出力するクロック出力回路と、
    を備えたインターフェース回路において、
    前記クロック出力回路は、
    前記保持回路が保持する前記アドレスレジスタに入力されているアドレスコードが予め定められているアドレスコードと一致したときのデコード出力と、一方のレベルである前記クロックとに基づいて、前記クロックの出力を許可するためのデータをラッチするラッチ回路と、
    他方のレベルである前記制御信号と、前記ラッチ回路がラッチする前記クロックの出力を許可するためのデータとに基づいて、前記クロックを出力するゲート回路と、
    を有することを特徴とするインターフェース回路。
11. 請求項１乃至１０の何れかに記載のインターフェース回路を備えたことを特徴とするデータ処理回路。
12. 請求項１１記載のデータ処理回路と、
    前記データ処理回路内のインターフェース回路に前記制御信号、前記クロック、前記データを出力するコントローラと、
    を備えたことを特徴とするデータ処理システム。
13. 請求項１乃至１０の何れかに記載のインターフェース回路を集積化してなることを特徴とする集積回路。
14. 請求項１１記載のデータ処理回路を集積化してなることを特徴とする集積回路。

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