JP3918754B2 - 表面実装型半導体パッケージの製造方法 - Google Patents
表面実装型半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP3918754B2 JP3918754B2 JP2003087064A JP2003087064A JP3918754B2 JP 3918754 B2 JP3918754 B2 JP 3918754B2 JP 2003087064 A JP2003087064 A JP 2003087064A JP 2003087064 A JP2003087064 A JP 2003087064A JP 3918754 B2 JP3918754 B2 JP 3918754B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- layer
- forming
- semiconductor package
- probing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、例えばチップサイズパッケージと称される表面実装型半導体パッケージに関するものである。
【0002】
【従来の技術】
例えば携帯電話やPDA等の小型電子機器には、多数の半導体装置が搭載されており、機器の小型化のために、内蔵する半導体装置にもより一層の小型化、薄型化が要求されており、実装効率を向上させることが求められている。このような要求に答えるべく、外部端子を2次元的に配置し、実装効率を向上した、いわゆる表面実装型半導体パッケージが普及してきている。
【0003】
表面実装型半導体パッケージは、チップサイズパッケージ(CSP:Chip Size Package)とも称されており、外部端子を構成する多数個のピン端子を格子(グリッド)状に配したPGA(Pin Grid Array)半導体パッケージや、グリッド状に配される外部端子が半田ボールによって形成されたBGA(Ball Grid Array)半導体パッケージ、さらには、配線用の基板を使用せず半導体チップに直接外部取り出し電極を形成し、樹脂封止したウエハレベルCSP等が知られている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開2002―16093号公報
【0005】
【発明が解決しようとする課題】
ところで、この種の表面実装型半導体パッケージにおいては、半導体チップに形成された回路部と外部端子とを接続するための引き出し用パッドや、半導体チップに形成された回路部の検査を行うためのプロービングパッド等のパッドが、半導体チップのAl配線の一部として形成されている。
【0006】
これらパッドのうち、外部端子と接続するための引き出し用パッドでは、保護膜であるポリイミド膜に開口部を設け、ここに臨む引き出し用パッド上に再配線を施して引き出し配線を形成し、さらにモールド樹脂で被覆している。これに対して、前記プロービングパッドは、半導体チップの検査後には使用されることはなく、そのまま前記保護膜である例えばポリイミド膜で被覆されている。したがって、保護膜であるポリイミド膜の下には、Alからなるプロービングパッドが露出した状態となっている。
【0007】
しかしながら、特にプロービングパッド等は、検査工程において検査用のプローブ(針)で傷付けられている可能性があり、そのままこの上に保護膜であるポリイミド膜を形成すると、パッドと保護膜との密着性が低下したり水分侵入により内部回路等に腐食が発生する等の問題があり、半導体パッケージの信頼性を大きく損なう結果となる。
【0008】
本発明は、このような従来の実情に鑑みて提案されたものであり、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述の目的を達成するために、本発明の表面実装型半導体パッケージの製造方法は、半導体チップの大きさと略同等な大きさであり、前記半導体チップと電気的に接続された外部端子が形成されてなる表面実装型半導体パッケージの製造方法において、前記半導体チップ上に形成されたAl配線層のプロービングパッドに検査用のプローブを当接し、半導体素子及び回路パターンの動作試験を行う工程と、前記動作試験の後に、前記半導体チップ上に形成された前記Al配線層を覆って保護膜を形成する工程と、前記保護膜にAl配線層のパッドに対応して開口部を形成する工程と、前記Al配線層の所定のパッドと接続され外部端子への引き出し配線となる再配線層及び前記プロービングパッドの表面を覆うカバー層となる再配線層を同時に形成する工程と、前記再配線層を覆ってモールド樹脂層を形成し、外部端子に対応する部分に開口部を形成する工程とを有することを特徴とするものである。
【0011】
本発明の表面実装型半導体パッケージの製造方法では、プロービングパッド等、本来、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されている。このように、Alからなるパッドが露出することなく再配線層で覆われることで、例えばプロービングパッドが検査用のプローブ等で傷付けられていても、保護膜であるポリイミド膜との密着性が低下することはなく、その結果、水分の侵入も抑制されて腐食の発生も抑えられる。
【0012】
【発明の実施の形態】
以下、本発明を適用した表面実装型半導体パッケージ及びその製造方法について、図面を参照しながら詳細に説明する。
【0013】
本実施形態の半導体装置は表面実装型半導体パッケージ(CSP)であり、いわゆるウエハレベルCSPとして構成されるものであり、図1に示すように、シリコン基板1上に図示しない半導体素子や回路パターン等が形成されている。そして、シリコン基板1上の所定の位置に、前記半導体素子や回路パターンの引き出し端子となる接続用パッド2や、前記半導体素子や回路パターンの動作確認等の検査を行うためのプロービングパッド3が形成されている。
【0014】
前記接続用パッド2においては、外部端子までの引き出し配線となる再配線層4が引き出し形成されており、再配線層4の外部端子と対応する位置が外部端子形成部4aとされている。この接続用パッド2における配線構造を図2に示す。
【0015】
接続用パッド2においては、シリコン基板1上の前記半導体素子や回路パターンのAl配線層の一部が接続用パッド2とされ、これに対応して例えばSiN等からなるパッシベーション膜5に開口部5aが形成されている。また、このパッシベーション膜5上には、保護膜であるポリイミド膜6が成膜されているが、接続用パッド2においては、ポリイミド膜6に開口部6aが設けられ、ここで再配線層4と接続されている。再配線層4は、外部端子形成位置まで延在され、その外部端子形成部4a上に例えば外部端子であるバンプが形成される。再配線層4は、その表面がモールド樹脂層7によって覆われているが、外部端子形成部4aに対応して開口部7aが設けられ、この開口部7a内に再配線層4の外部端子形成部4aが露出している。
【0016】
一方、前記プロービングパッド3においては、本来は再配線層4の形成は必要なく、通常はそのままポリイミド膜6並びにモールド樹脂層7によって覆われる。しかしながら、本実施形態においては、このプロービングパッド3上にも再配線を施し、密着性の改善や水分の侵入を防止するようにしている。
【0017】
図3は、本実施形態におけるプロービングパッド3の配線構造を示すものである。先の接続用パッド2と同様、プロービングパッド3は、シリコン基板1上にAl配線層の一部として形成されている。このプロービングパッド3においては、検査用のプローブを当接する必要があることから、パッシベーション膜5に開口部5bが形成されている。
【0018】
そして、プロービングパッド3を覆ってポリイミド膜6が保護膜として形成されるが、このポリイミド膜6のプロービングパッド3に対応する位置にも開口部6bを設け、ここに再配線を施している。すなわち、再配線層4を形成する際に、このプロービングパッド3上にも再配線層4を形成し、その表面をこの再配線層4で覆うようにしている。再配線層4は、例えばCu等により形成され、Al配線層の一部であるプロービングパッド3との密着性に優れる。しかも、成膜の際にプロービングパッド3表面の傷等を埋める形で形成され、水分の侵入も確実に防止される。このようにプロービングパッド3を覆って再配線層4を形成した後、その上をモールド樹脂層7により被覆している。
【0019】
以上の構成を有する表面実装型半導体パッケージによれば、外部端子に引き出す接続用パッド2以外のパッド(プロービングパッド3等)に再配線によるカバーを行い、パッドのアルミニウムの露出を防ぐようにしているので、保護膜(ポリイミド膜6)との密着性の低下や水分侵入による腐食を防ぐことができ、信頼性の向上を図ることができる。
【0020】
次に、上述の表面実装型半導体パッケージの作製方法について説明する。図4に配線構造作製プロセスを示すが、(a−1)〜(a−5)は接続用パッド部分を、また(b−1)〜(b−5)はプロービングパッド部分をそれぞれ示す。
【0021】
表面実装型半導体パッケージを作製するには、先ず図4(a−1)及び図4(b−1)に示すように、半導体素子や回路パターン等が形成されたシリコン基板1上にAl配線層の一部として接続用パッド2及びプロービングパッド3を形成し、その表面にSiN等からなるパッシベーション膜5を形成する。パッシベーション膜5には、接続用パッド2に対応して開口部5aを形成すると同時に、プロービングパッド3に対応して開口部5bを形成する。プロービングパッド3においては、この状態で、開口部5bに臨むプロービングパッド3表面に検査用のプローブを当接し、シリコン基板1に形成された半導体素子や回路パターンの導通試験、動作試験等を行う。
【0022】
次に、図4(a−2)及び(b−2)に示すように、これらを覆ってポリイミド膜6を保護膜として成膜し、接続用パッド2と対応する位置に開口部6aを形成する。これと同時に、プロービングパッド3と対応する位置にも開口部6bを形成する。
【0023】
続いて、図4(a−3)及び(b−3)に示すように、再配線を施し再配線層4を形成する。再配線層4は、例えばCuやCu/Cr、Cu/Ti等により形成され、図4(a−4)及び(b−4)に示すように、これをフォトエッチング等によりパターニングすることで、接続用パッド2の引き出し配線及び外部端子形成部が形成される。同時に、プロービングパッド3上にもこれをカバーする形で再配線層4が残存形成される。
【0024】
最後に、図4(a−5)及び(b−5)に示すように、これら再配線層4を覆ってモールド樹脂層7を形成する。モールド樹脂層7には、接続用パッド2から引き出される再配線層4の外部端子形成部4aに対応して開口部7aを設け、ここに半田バンプ等の外部端子を形成する。
【0025】
以上が接続用パッド2及びプロービングパッド3における再配線プロセスであるが、次に、表面実装型半導体パッケージ(ウエハレベルCSP)全体の作製プロセスについて、その概要を説明する。
【0026】
ウエハレベルCSPを作製するには、図5(a)に示すように、拡散等の半導体プロセスを完了し半導体素子や回路パターン等が形成されたシリコンウエハ11を用意する。このシリコンウエハ11上には、接続用パッドやプロービングパッドが形成されるが、ここでは図示は省略する。
【0027】
次に、図5(b)に示すようにシリコンウエハ11上に保護膜となるポリイミド膜12を形成し、さらには、図5(c)に示すように、再配線により引き出し端子13を再配置する。この引き出し端子13は、シリコンウエハ11上の接続パッドと電気的に接続されるものであり、先の再配線層4の外部端子形成部4aに相当する。
【0028】
引き出し端子13を形成した後、図5(d)に示すように、引き出し電極13と後述のバンプを繋ぐ電極ポスト14を形成し、図5(e)に示すように樹脂封止を行う。この樹脂封止によりモールド樹脂層15が形成される。
【0029】
次いで、図5(f)に示すように、各電極ポスト14に対応してバンプ16を形成し、図5(g)に示すように、シリコンウエハ11から個片化工程により個々のチップに切り出す。これにより図5(h)に示すようなウエハレベルCSP20を完成する。
【0030】
完成したウエハレベルCSP20は、図5(i)に示すように、実装基板21上の端子部22にバンプ16を半田付けすることにより実装される。
【0031】
【発明の効果】
以上の説明からも明らかなように、本発明によれば、例えばプロービングパッド等、引き出し配線が形成されないパッド上にも再配線層がカバー層として形成されているので、保護膜との密着性の低下や水分侵入による腐食の発生を防止することができ、信頼性の高い表面実装型半導体パッケージの製造方法を提供することが可能である。
【図面の簡単な説明】
【図1】半導体チップのパッド形成面の概略平面図である。
【図2】接続用パッドにおける配線構造を示す断面図である。
【図3】プロービングパッドにおける配線構造を示す断面図である。
【図4】配線構造作製プロセスを示すものであり、(a−1)〜(a−5)は接続用パッドにおける配線構造作製プロセスを示す断面図、(b−1)〜(b−5)はプロービングパッドにおける配線構造作製プロセスを示す断面図である。
【図5】ウエハレベルCSPの作製プロセスを示す断面図であり、(a)は拡散を完了したシリコンウエハ、(b)はポリイミド膜成膜工程、(c)は端子再配置工程、(d)は電極ポスト形成工程、(e)は樹脂封止工程、(f)はバンプ形成工程、(g)は個片化工程、(h)は作製されたウエハレベルCSP、(i)は基板実装工程をそれぞれ示す。
【符号の説明】
1 シリコン基板
2 接続用パッド
3 プロービングパッド
4 再配線層
4a 外部端子
6 ポリイミド膜
7 モールド樹脂層
Claims (1)
- 半導体チップの大きさと略同等な大きさであり、前記半導体チップと電気的に接続された外部端子が形成されてなる表面実装型半導体パッケージの製造方法において、
前記半導体チップ上に形成されたAl配線層のプロービングパッドに検査用のプローブを当接し、半導体素子及び回路パターンの動作試験を行う工程と、
前記動作試験の後に、前記半導体チップ上に形成された前記Al配線層を覆って保護膜を形成する工程と、
前記保護膜にAl配線層のパッドに対応して開口部を形成する工程と、
前記Al配線層の所定のパッドと接続され外部端子への引き出し配線となる再配線層及び前記プロービングパッドの表面を覆うカバー層となる再配線層を同時に形成する工程と、
前記再配線層を覆ってモールド樹脂層を形成し、外部端子に対応する部分に開口部を形成する工程と
を有することを特徴とする表面実装型半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087064A JP3918754B2 (ja) | 2003-03-27 | 2003-03-27 | 表面実装型半導体パッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003087064A JP3918754B2 (ja) | 2003-03-27 | 2003-03-27 | 表面実装型半導体パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004296775A JP2004296775A (ja) | 2004-10-21 |
JP3918754B2 true JP3918754B2 (ja) | 2007-05-23 |
Family
ID=33401516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003087064A Expired - Fee Related JP3918754B2 (ja) | 2003-03-27 | 2003-03-27 | 表面実装型半導体パッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3918754B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4845368B2 (ja) * | 2004-10-28 | 2011-12-28 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
WO2007083366A1 (ja) | 2006-01-18 | 2007-07-26 | Fujitsu Limited | 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法 |
JP5168965B2 (ja) * | 2007-03-20 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5801989B2 (ja) | 2008-08-20 | 2015-10-28 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
-
2003
- 2003-03-27 JP JP2003087064A patent/JP3918754B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004296775A (ja) | 2004-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4131595B2 (ja) | 半導体装置の製造方法 | |
JP3772066B2 (ja) | 半導体装置 | |
US7508072B2 (en) | Semiconductor device with pad electrode for testing and manufacturing method of the same | |
US7205178B2 (en) | Land grid array packaged device and method of forming same | |
US20140124949A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US11810849B2 (en) | Connection structure and method of forming the same | |
US20050248011A1 (en) | Flip chip semiconductor package for testing bump and method of fabricating the same | |
US7056766B2 (en) | Method of forming land grid array packaged device | |
JP3999720B2 (ja) | 半導体装置およびその製造方法 | |
JP2009246218A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2001320013A (ja) | 半導体装置およびその製造方法 | |
JP2001332653A (ja) | 半導体装置 | |
JP2995552B2 (ja) | チップサイズ半導体パッケージ及びその製造方法 | |
WO2012035688A1 (ja) | 半導体装置、半導体装置ユニット、および半導体装置の製造方法 | |
US20060289991A1 (en) | Semiconductor device and manufacturing method of the same | |
US20070001302A1 (en) | Semiconductor device and manufacturing method of the same | |
US7045893B1 (en) | Semiconductor package and method for manufacturing the same | |
JP3918754B2 (ja) | 表面実装型半導体パッケージの製造方法 | |
US20040089946A1 (en) | Chip size semiconductor package structure | |
WO2008061128A2 (en) | Copper-metallized integrated circuits having an overcoat for protecting bondable metal contacts and improving mold compound adhesion | |
US20090108448A1 (en) | Metal pad of semiconductor device | |
JP6012688B2 (ja) | 半導体装置 | |
JP3734453B2 (ja) | 半導体装置の製造方法 | |
US20080315436A1 (en) | Semiconductor wafer that supports multiple packaging techniques | |
JP3923944B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050624 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070205 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140223 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |