JP3906504B2

JP3906504B2 - 絶縁分離型半導体装置

Info

Publication number: JP3906504B2
Application number: JP31662396A
Authority: JP
Inventors: 晴夫川北; 直人加藤; 賢次八木; 直人岡部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 2007-04-18
Anticipated expiration: 2016-11-27
Also published as: JPH10163482A

Description

【０００１】
【発明の属する技術分野】
この発明は絶縁分離型半導体装置に係り、詳しくは、基板に第１の素子を形成するとともに、基板の上に絶縁膜を介して第２の素子を形成した絶縁分離型半導体装置に関するものである。
【０００２】
【従来の技術】
特開平６−１９６７０６号公報には、シリコン基板にパワーデバイスが形成されるとともにシリコン基板上に絶縁膜を介してツェナーダイオード形成用ポリシリコン層が形成された絶縁分離型半導体装置において、デバイス本体であるシリコンと、絶縁膜上に形成されたポリシリコン層との間における電位差が大きくなる場合においても絶縁膜に過大な電圧が印加されないようにして絶縁膜の信頼性を確保する技術が開示されている。具体的には、図９に示すように、シリコン基板４０に縦型のパワーＭＯＳトランジスタ４１が形成されるとともに、パワーＭＯＳトランジスタ４１の形成領域の周囲におけるシリコン基板４０の上にシリコン酸化膜４２が形成され、その上にポリシリコン層よりなるツェナーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄがパワーＭＯＳトランジスタ４１の形成領域の回りに形成されている。そして、このツェナーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄをパワーＭＯＳトランジスタ４１のゲート・ドレイン間に電気的に接続する際に、パワーＭＯＳトランジスタ４１の形成領域の周囲におけるシリコン酸化膜４２の上にポリシリコン層よりなる等電位リング４４，４５，４６を配置し、ツェナーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄの両端を内外の等電位リング４４，４５，４６に連結させる。これにより、等電位リング４４，４５，４６とツェナーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄの下のシリコン酸化膜４２の膜厚方向の電位差を低下させて、シリコン酸化膜４２の実効絶縁破壊強度を向上させてツェナーダイオード群のブレークダウン電圧を大きくすることができる。
【０００３】
【発明が解決しようとする課題】
ところが、図１０に示す平面図においてシリコン酸化膜４２の上には多重のポリシリコン層（等電位リング４４，４５，４６，ツェナーダイオード群４３ａ，４３ｂ，４３ｃ，４３ｄ）が配置されるが、パワーＭＯＳトランジスタ４１に対する半径方向Ｒにおいて図１０でのＢ−Ｂ’線とＣ−Ｃ’線では、ポリシリコン層の間隔が異なりシリコン基板４０において所望の電界集中緩和が得られず所望の耐圧を確保することが難しかった。
【０００４】
そこで、この発明の目的は、基板に形成した第１の素子を中心とした半径方向において電界集中緩和を行うことができる絶縁分離型半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、内外の等電位リングの間に、同幅である帯状の第２の素子を環状に延設して配置し、第２の素子と外周側の等電位リングとを複数箇所で接続するとともに、第２の素子と内周側の等電位リングとを複数箇所で接続したことを特徴としている。
【０００６】
このようにすると、等電位リングの間に帯状の第２の素子が環状に延設された構造となり、内側の等電位リングと第２の素子と外側の等電位リングとが第１の素子を中心とした半径方向において一定の間隔をおいて配置されることになる。
【０００７】
その結果、基板に形成した第１の素子を中心とした半径方向において電界集中緩和を行うことができる。
又、請求項２〜４に記載の構成としても良く、この様な構成としても請求項１と同様の効果を得ることができる。
【０００８】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
本実施の形態においては、ｎチャネル型ＩＧＢＴおよびそのゲート・コレクタ間に保護用のツェナーダイオードを接続した構成の絶縁分離型半導体装置に適用している。
【０００９】
図１にはチップ１の平面図を示し、図２には図１のＡ−Ａ線での断面を示す。図１においてチップ１の中央部が、第１の素子としてのＩＧＢＴ２の形成領域となっている。より詳しくは、図２に示すように、半導体基板としてのシリコン基板３においてはｐ型不純物領域５の上にｎ^-型不純物領域４が形成されている。このｐ型領域５がコレクタ領域となる。シリコン基板３の主表面３ａでの表層部にはセル形成用の多数のｐ型不純物拡散領域６が形成されるとともに、その内部にはｎ⁺型不純物拡散領域７が形成されている。又、シリコン基板３の主表面３ａにはゲート酸化膜８が形成され、その上にポリシリコンゲート電極９が配設されている。さらに、シリコン基板３の主表面３ａにはエミッタ電極１０が配置され、エミッタ電極１０はｐ型不純物拡散領域６およびｎ⁺型不純物拡散領域７と接触している。又、シリコン基板３のもう一つの表面３ｂにはコレクタ電極１１が形成されている。そして、ＩＧＢＴ２は、ゲート電極９への印加電圧に応じてｐ型不純物散領域６の上層部にチャネルが形成され、エミッタ電極１０とコレクタ電極１１とが導通する。
【００１０】
一方、図１，２に示すように、シリコン基板３の主表面３ａでのＩＧＢＴ２の形成領域の周囲における表層部には、ガードリング用のｐ型不純物拡散領域（ガードリング用不純物領域）１２が環状に形成されている。
【００１１】
又、シリコン基板３の主表面３ａでの周縁部（チップ１の周縁部）における表層部には、チャネルストッパ兼コンタクト用のｎ⁺型不純物拡散領域１３が全周にわたり形成されている。
【００１２】
さらに、ＩＧＢＴ２の形成領域の周囲におけるシリコン基板３の主表面３ａ上には絶縁膜としてのシリコン酸化膜１４が形成され、このシリコン酸化膜１４によりｎ⁺型不純物拡散領域１３の上面の一部とガードリング用不純物領域１２の上面の一部、および、領域１３と１２との間のｎ^-型不純物領域４の上面が覆われている。
【００１３】
シリコン酸化膜１４の上には、ポリシリコン薄膜よりなる等電位リング群１５が形成され、等電位リング群１５は、多重の導電性リング１６，１７，１８よりなり、ガードリング用不純物領域１２の外周側に配置されている。ここで、等電位リング群１５は、図１に示すように四角形状のチップ１の辺に沿った四角形の環状をなし、かつ、四隅にはアールが付けられている。
【００１４】
図２に示すように、等電位リング群１５における最も外周側の等電位リング１８がアルミ配線（図示略）によりｎ⁺型不純物拡散領域１３を介してシリコン基板３に電気的に接続されている。又、等電位リング群１５における最も内周側の等電位リング１６がアルミ配線（図示略）によりＩＧＢＴ２のゲート端子と電気的に接続されている。
【００１５】
又、シリコン酸化膜１４の上において等電位リング１６と等電位リング１７との間にはポリシリコン薄膜よりなる帯状のツェナーダイオード群（第２の素子）１９が環状に延設されている。このポリシリコン薄膜よりなる帯状のツェナーダイオード群１９は、図３に示すように、ｎ型およびｐ型の不純物拡散領域が帯状のツェナーダイオード群１９の延設方向に交互に形成され、ツェナーダイオードを逆方向に直列接続したツェナーダイオード対を複数形成した構成となっている。さらに、帯状のツェナーダイオード群１９と等電位リング１６とは一定の間隔で設けた連結部（図３では符号２０ａ，２０ｂにて示す）により連結されている。同様に、帯状のツェナーダイオード群１９と等電位リング１７とは一定の間隔で設けた連結部（図３では符号２１ａ，２１ｂにて示す）により連結されている。
【００１６】
ここで、連結部２０ａ，２０ｂの間隔（ピッチ）Ｐ１と連結部２１ａ，２１ｂの間隔（ピッチ）Ｐ２は等しく、かつ、連結部２０ａ，２０ｂの中間位置に連結部２１ｂが配置されている。つまり、ツェナーダイオード群１９と外周側の等電位リング１７との連結箇所のピッチＰ２と、ツェナーダイオード群１９と内周側の等電位リング１６との連結箇所のピッチＰ１とを等しくするとともに、帯状のツェナーダイオード群１９の延設方向においてピッチの１／２だけズラした位置を連結箇所としている。
【００１７】
又、シリコン酸化膜１４の上において等電位リング１７と等電位リング１８との間にはポリシリコン薄膜よりなる帯状のツェナーダイオード群（第２の素子）２２が環状に延設されている。ポリシリコン薄膜よりなる帯状のツェナーダイオード群２２においては、図３に示すように、ｎ型およびｐ型の不純物拡散領域が帯状のツェナーダイオード群２２の延設方向に交互に形成され、ツェナーダイオードを逆方向に直列接続したツェナーダイオード対を複数形成した構成となっている。さらに、帯状のツェナーダイオード群２２と等電位リング１７とは一定の間隔Ｐ１で設けた連結部（図３では符号２３ａ，２３ｂにて示す）により連結されている。同様に、帯状のツェナーダイオード群２２と等電位リング１８とは一定の間隔Ｐ２で設けた連結部（図３では符号２４ａ，２４ｂにて示す）により連結されている。ここで、連結部２３ａ，２３ｂの間隔（ピッチ）Ｐ１と連結部２４ａ，２４ｂの間隔（ピッチ）Ｐ２は等しく、かつ、連結部２３ａ，２３ｂの中間位置に連結部２４ｂが配置されている。
【００１８】
このように、最も内側の等電位リング１６と最も外側の等電位リング１８との間においてツェナーダイオード群１９，２２が配置された構造となっている。より詳しくは、図３において、等電位リング１８の連結部２４ｂに対しツェナーダイオード群Ｄ１２の一端およびツェナーダイオード群Ｄ１３の一端が接続され、ツェナーダイオード群Ｄ１２の他端が連結部２３ａに接続されるとともにツェナーダイオード群Ｄ１３の他端が連結部２３ｂに接続され、さらに連結部２１ｂを通してツェナーダイオード群Ｄ２の一端およびツェナーダイオード群Ｄ３の一端が接続され、ツェナーダイオード群Ｄ２の他端が連結部２０ａを介して等電位リング１６に接続されるとともにツェナーダイオード群Ｄ３の他端が連結部２０ｂを介して等電位リング１６に接続されている。
【００１９】
つまり、図３において、等電位リング１８→連結部２４ｂ→ツェナーダイオード群Ｄ１２→連結部２３ａ→等電位リング１７→連結部２１ｂ→ツェナーダイオード群Ｄ２→連結部２０ａ→等電位リング１６の電流経路が確保されている。同様に、等電位リング１８→連結部２４ｂ→ツェナーダイオード群Ｄ１３→連結部２３ｂ→等電位リング１７→連結部２１ｂ→ツェナーダイオード群Ｄ３→連結部２０ｂ→等電位リング１６の電流経路が確保されている。
【００２０】
このようにツェナーダイオード群１９，２２は、シリコン酸化膜１４の上において等電位リング群での内外の等電位リングの間に配置され、ポリシリコン薄膜よりなる連結部２０ａ，２０ｂ，２１ａ，２１ｂ，２３ａ，２３ｂ，２４ａ，２４ｂにより、一端が内周側の等電位リングに電気的に接続され、他端が外周側の等電位リングに電気的に接続されている。
【００２１】
図４には、本実施の形態における絶縁分離型半導体装置（ＩＧＢＴ２，ツェナーダイオードＤz1, Ｄz2）および当該半導体装置に接続される外部機器の電気的な構成を示す。
【００２２】
ＩＧＢＴ２のコレクタ端子には、電磁弁のコイル等の誘導性負荷２５および電源２６が直列に接続されている。又、ＩＧＢＴ２のゲート端子には、抵抗２７，２８を介して所定電圧Ｖccが印加され、両抵抗２７，２８間はスイッチ２９を介してアースされている。さらに、ＩＧＢＴ２のエミッタ端子はアースされている。
【００２３】
ＩＧＢＴ２のコレクタ端子とゲート端子との間には、複数のツェナーダイオード対Ｄz1, Ｄz2が直列接続された構成となっている。そして、スイッチ２９の開閉によりＩＧＢＴ２のゲート端子への印加電圧が切り替えられ、ＩＧＢＴ２をオン・オフ制御して誘導性負荷２５への通電を制御することができるようになっている。
【００２４】
次に、図４の回路構成をとった場合における作用を説明する。
ＩＧＢＴ２は、スイッチ２９を閉路してゲート端子に制御電圧が印加されないとオフ状態となっている。この状態では電源２６の電圧が誘導性負荷２５に印加され、ＩＧＢＴ２のコレクタ端子も電源２６の電圧が印加される。そして、このコレクタ電圧はツェナーダイオード群１９，２２（図３参照）にも加えられる。このとき、ツェナーダイオード群１９，２２のブレークダウン電圧は電源電圧よりも高い値に設定されているので、ゲート端子の電位はコレクタ電圧によって変動しない。
【００２５】
又、コレクタ端子とエミッタ端子との間に印加された電源電圧は、図２においてｎ^-型不純物領域４とｐ型不純物拡散領域６，１２との間のｐｎ接合に逆方向に印加されるとともに、等電位リング１６〜１８間にも印加される。
【００２６】
そして、ｎ^-型不純物領域４とｐ型不純物拡散領域６，１２とのｐｎ接合部分には、ｎ^-型不純物領域４の不純物濃度が低く設定してあることにより、コレクタ電圧に応じた幅の空乏層がｐｎ接合面から遠ざかる方向にｎ^-型不純物領域４側に大きく広がり、この空乏層部分でほとんどのコレクタ電圧を分担することになる。
【００２７】
このとき、ｎ^-型不純物領域４の上部においては、ツェナーダイオード群１９，２２の各ツェナーダイオード対の接続段数に応じた電位が分布するので、等電位リング１６，１７，１８のそれぞれは、コレクタ端子に印加された電位から等電位リング１６から１７，１８に順次中間の電位を分担することになり、これらの下部にシリコン酸化膜１４を介して形成されている空乏層の電位分布に対して電位差が小さくなる。
【００２８】
このトランジスタ・オフ状態から、図４のスイッチ２９が開路すると、ＩＧＢＴ２のゲート端子に電圧が印加される。すると、図２のゲート電極９に印加された電圧がゲート酸化膜８を介してｐ型不純物拡散領域６に印加され、その部分にチャネルが形成されてコレクタ端子とエミッタ端子との間が導通状態となる。これにより、図４の誘導性負荷２５が通電する。
【００２９】
その後、図４のスイッチ２９が閉路してゲート端子に制御電圧が印加されなくなると、図２のｐ型不純物拡散領域６のチャネルがなくなりコレクタ端子とエミッタ端子との間が遮断状態となる。これにより誘導性負荷２５への通電が遮断される。このとき、ＩＧＢＴ２のコレクタ端子には誘導性負荷２５に発生するフライバック電圧が印加される。このフライバック電圧が電源電圧よりも高くツェナーダイオード群１９，２２のブレークダウン電圧を超えるときには、ゲート端子にツェナーダイオードを流れる電流と抵抗２８により決まる電圧が印加されるようになる。すると、ＩＧＢＴ２は、そのゲート電圧により再びオンして通電状態となり、誘電性負荷２５のフライバックエネルギを吸収するようになる。これにより、ＩＧＢＴ２がフライバック電圧によって過電圧破壊するのが防止される。
【００３０】
次に、各種のシミュレーション結果を、図５，６，７，８を用いて説明する。尚、等電位リングは、図７，８に示すように、（Ｉ），（II），（III ），（IV），（V ）の５つ設けている。
【００３１】
図５，６には耐圧のシミュレーション結果を示す。図５，６において横軸にはエミッタ・コレクタ間の印加電圧をとり、縦軸には流れた電流をとっている。又、図５は図９，１０に示す従来構造の絶縁分離型半導体装置でのシミュレーション結果であり、図６は図１，２，３に示す本実施形態でのシミュレーション結果である。
【００３２】
又、図１０でのＢ−Ｂ’線および図１でのＡ−Ａ線での基板断面におけるブレークダウン電圧時のシリコン基板内部の等電位分布およびＳｉ／ＳｉＯ₂界面の電界強度分布を計算した。
【００３３】
この結果を、図７，図８に示す。図７は図１０に示す従来構造の絶縁分離型半導体装置でのＢ−Ｂ’線におけるシミュレーション結果であり、図８は本実施形態でのシミュレーション結果である。図７および図８における（ａ）は等電位分布を、又、（ｂ）は電界強度分布を示す。ここで、図７および図８における（ａ）での横軸に基板の端からの距離をとり、縦軸には基板表面（Ｓｉ／ＳｉＯ₂界面）からの深さをとっている。図７および図８における（ｂ）においては横軸に基板の端からの距離をとり、縦軸には電界強度をとっている。
【００３４】
この図７の（ａ）と図８の（ａ）を比べた場合、等電位リングの端部に電界が集中しやすいが、その度合いとして図７の従来構造では等電位リング（V ）の端部に著しく集中しているが、図８の本実施形態では特定の等電位リングの端部に集中することがなくほぼ均等に分布していることが分かる。
【００３５】
又、図７の（ａ）に示すように従来構造では等電位リング（V ）の端部に著しく電界が集中していることに起因して図７の（ｂ）に示すように等電位リング（V ）の端部において他の領域よりも著しく高い電界強度となっている。これに対し、図８の（ｂ）に示す本実施形態では各等電位リングの端部にそれぞれ、ほぼ同じ高さの電界強度となっている。
【００３６】
このように電界集中が緩和されることにより、図５に示すように従来構造においては耐圧が３８０ボルトであるが、図６に示すように本実施形態では耐圧は６００ボルトであり、耐圧が向上する。
【００３７】
このように本実施形態は、下記の特徴を有する。
（イ）内外の等電位リング（等電位リング１６と１７の間、および、等電位リング１７と１８の間）の間に、帯状のツェナーダイオード群１９，２２を環状に延設し、ツェナーダイオード群１９，２２と外周側の等電位リングとを連結するとともに、ツェナーダイオード群１９，２２と内周側の等電位リングとを連結した。よって、等電位リングの間に帯状のツェナーダイオード群１９，２２が環状に延設された構造となり、内側の等電位リングと外側の等電位リングとツェナーダイオード群１９，２２とがＩＧＢＴ２を中心とした半径方向において一定の間隔をおいて配置されることになる。
【００３８】
つまり、図１０でのＢ−Ｂ’線とＣ−Ｃ’線では、ポリシリコン層（４４，４３ｃ，４３ｄ，４５，４３ａ，４３ｂ，４６）の間隔が異なりシリコン基板４０において所望の電界集中緩和が得られず所望の耐圧を確保することが難しかったのに対し、図３の本実施形態ではポリシリコン層（等電位リング１６、ツェナーダイオード群１９、等電位リング１７、ツェナーダイオード群２２、等電位リング１８）が五重の環状に配置されているので、ポリシリコン層の間隔を一定にして基板に形成したＩＧＢＴ２を中心とした半径方向において電界集中緩和を行うことができ、所望の耐圧を確保することができる。
【００３９】
これまで説明してきたものの他にも、以下のように実施してもよい。
第１の素子としてｎチャネル型ＩＧＢＴを用いたが、ｐチャネル型ＩＧＢＴに適用したり、ＩＧＢＴの他にもパワーＭＯＳＦＥＴ等に適用してもよい。
【００４０】
又、第２の素子としてツェナーダイオード（より正確にはツェナーダイオード対）を用いたが、抵抗を用いてもよい。要は、第１の素子に加わる電圧が過大になったときに第１の素子を作動させて同素子を保護する機能を有するものであればよい。
【００４１】
又、等電位リングの数は、前述した実施形態では「３」であったが、「２」であったり、「４」以上でもよい。
【図面の簡単な説明】
【図１】実施の形態におけるチップの平面図。
【図２】図１でのＡ−Ａ断面図。
【図３】要部での平面図。
【図４】絶縁分離型半導体装置および外部機器の電気的な構成図。
【図５】耐圧のシミュレーション結果を示す図。
【図６】耐圧のシミュレーション結果を示す図。
【図７】従来構造での等電位分布と電界強度のシミュレーション結果を示す図。
【図８】本実施形態での等電位分布と電界強度のシミュレーション結果を示す図。
【図９】従来の絶縁分離型半導体装置を示す断面図。
【図１０】従来の絶縁分離型半導体装置における平面図。
【符号の説明】
２…第１の素子としてのＩＧＢＴ、３…半導体基板としてのシリコン基板、１４…絶縁膜としてのシリコン酸化膜、１５…等電位リング群、１６，１７，１８…等電位リング、１９…第２の素子を構成するツェナーダイオード群、２２…第２の素子を構成するツェナーダイオード群

Claims

半導体基板に形成された第１の素子と、
第１の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第１の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第１の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された同幅である帯状の第２の素子と
を備えた絶縁分離型半導体装置であって、
前記第２の素子は、直列接続された複数のツェナーダイオードからなり、該ツェナーダイオードのｐｎ接合面は延設方向に対して垂直となることを特徴とする絶縁分離型半導体装置。
前記第２の素子と外周側の等電位リングとの接続箇所のピッチと、前記第２の素子と内周側の等電位リングとの接続箇所のピッチとを等しくした請求項１に記載の絶縁分離型半導体装置。
半導体基板に形成された第１の素子と、
第１の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第１の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第１の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された帯状の第２の素子と
を備えた絶縁分離型半導体装置であって、
前記第２の素子は、直列接続された複数のツェナーダイオードからなり、該ツェナーダイオードのｐｎ接合面は延設方向に対して垂直となっており、
前記第２の素子と外周側の等電位リングとの接続箇所のピッチと、前記第２の素子と内周側の等電位リングとの接続箇所のピッチとを等しくするとともに、前記第２の素子の延設方向において前記ピッチの１／２だけズラした位置を接続箇所とした絶縁分離型半導体装置。
半導体基板に形成された第１の素子と、
第１の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第１の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第１の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された帯状の第２の素子と
を備えた絶縁分離型半導体装置であって、
前記第２の素子と外周側の等電位リングとの接続箇所のピッチと、前記第２の素子と内周側の等電位リングとの接続箇所のピッチとを等しくするとともに、前記第２の素子の延設方向において前記ピッチの１／２だけズラした位置を接続箇所とした絶縁分離型半導体装置。