JP3906504B2 - 絶縁分離型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は絶縁分離型半導体装置に係り、詳しくは、基板に第1の素子を形成するとともに、基板の上に絶縁膜を介して第2の素子を形成した絶縁分離型半導体装置に関するものである。
【0002】
【従来の技術】
特開平6−196706号公報には、シリコン基板にパワーデバイスが形成されるとともにシリコン基板上に絶縁膜を介してツェナーダイオード形成用ポリシリコン層が形成された絶縁分離型半導体装置において、デバイス本体であるシリコンと、絶縁膜上に形成されたポリシリコン層との間における電位差が大きくなる場合においても絶縁膜に過大な電圧が印加されないようにして絶縁膜の信頼性を確保する技術が開示されている。具体的には、図9に示すように、シリコン基板40に縦型のパワーMOSトランジスタ41が形成されるとともに、パワーMOSトランジスタ41の形成領域の周囲におけるシリコン基板40の上にシリコン酸化膜42が形成され、その上にポリシリコン層よりなるツェナーダイオード群43a,43b,43c,43dがパワーMOSトランジスタ41の形成領域の回りに形成されている。そして、このツェナーダイオード群43a,43b,43c,43dをパワーMOSトランジスタ41のゲート・ドレイン間に電気的に接続する際に、パワーMOSトランジスタ41の形成領域の周囲におけるシリコン酸化膜42の上にポリシリコン層よりなる等電位リング44,45,46を配置し、ツェナーダイオード群43a,43b,43c,43dの両端を内外の等電位リング44,45,46に連結させる。これにより、等電位リング44,45,46とツェナーダイオード群43a,43b,43c,43dの下のシリコン酸化膜42の膜厚方向の電位差を低下させて、シリコン酸化膜42の実効絶縁破壊強度を向上させてツェナーダイオード群のブレークダウン電圧を大きくすることができる。
【0003】
【発明が解決しようとする課題】
ところが、図10に示す平面図においてシリコン酸化膜42の上には多重のポリシリコン層(等電位リング44,45,46,ツェナーダイオード群43a,43b,43c,43d)が配置されるが、パワーMOSトランジスタ41に対する半径方向Rにおいて図10でのB−B’線とC−C’線では、ポリシリコン層の間隔が異なりシリコン基板40において所望の電界集中緩和が得られず所望の耐圧を確保することが難しかった。
【0004】
そこで、この発明の目的は、基板に形成した第1の素子を中心とした半径方向において電界集中緩和を行うことができる絶縁分離型半導体装置を提供することにある。
【0005】
【課題を解決するための手段】
請求項1に記載の発明は、内外の等電位リングの間に、同幅である帯状の第2の素子を環状に延設して配置し、第2の素子と外周側の等電位リングとを複数箇所で接続するとともに、第2の素子と内周側の等電位リングとを複数箇所で接続したことを特徴としている。
【0006】
このようにすると、等電位リングの間に帯状の第2の素子が環状に延設された構造となり、内側の等電位リングと第2の素子と外側の等電位リングとが第1の素子を中心とした半径方向において一定の間隔をおいて配置されることになる。
【0007】
その結果、基板に形成した第1の素子を中心とした半径方向において電界集中緩和を行うことができる。
又、請求項2〜4に記載の構成としても良く、この様な構成としても請求項1と同様の効果を得ることができる。
【0008】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
本実施の形態においては、nチャネル型IGBTおよびそのゲート・コレクタ間に保護用のツェナーダイオードを接続した構成の絶縁分離型半導体装置に適用している。
【0009】
図1にはチップ1の平面図を示し、図2には図1のA−A線での断面を示す。図1においてチップ1の中央部が、第1の素子としてのIGBT2の形成領域となっている。より詳しくは、図2に示すように、半導体基板としてのシリコン基板3においてはp型不純物領域5の上にn- 型不純物領域4が形成されている。このp型領域5がコレクタ領域となる。シリコン基板3の主表面3aでの表層部にはセル形成用の多数のp型不純物拡散領域6が形成されるとともに、その内部にはn+ 型不純物拡散領域7が形成されている。又、シリコン基板3の主表面3aにはゲート酸化膜8が形成され、その上にポリシリコンゲート電極9が配設されている。さらに、シリコン基板3の主表面3aにはエミッタ電極10が配置され、エミッタ電極10はp型不純物拡散領域6およびn+ 型不純物拡散領域7と接触している。又、シリコン基板3のもう一つの表面3bにはコレクタ電極11が形成されている。そして、IGBT2は、ゲート電極9への印加電圧に応じてp型不純物散領域6の上層部にチャネルが形成され、エミッタ電極10とコレクタ電極11とが導通する。
【0010】
一方、図1,2に示すように、シリコン基板3の主表面3aでのIGBT2の形成領域の周囲における表層部には、ガードリング用のp型不純物拡散領域(ガードリング用不純物領域)12が環状に形成されている。
【0011】
又、シリコン基板3の主表面3aでの周縁部(チップ1の周縁部)における表層部には、チャネルストッパ兼コンタクト用のn+ 型不純物拡散領域13が全周にわたり形成されている。
【0012】
さらに、IGBT2の形成領域の周囲におけるシリコン基板3の主表面3a上には絶縁膜としてのシリコン酸化膜14が形成され、このシリコン酸化膜14によりn+ 型不純物拡散領域13の上面の一部とガードリング用不純物領域12の上面の一部、および、領域13と12との間のn- 型不純物領域4の上面が覆われている。
【0013】
シリコン酸化膜14の上には、ポリシリコン薄膜よりなる等電位リング群15が形成され、等電位リング群15は、多重の導電性リング16,17,18よりなり、ガードリング用不純物領域12の外周側に配置されている。ここで、等電位リング群15は、図1に示すように四角形状のチップ1の辺に沿った四角形の環状をなし、かつ、四隅にはアールが付けられている。
【0014】
図2に示すように、等電位リング群15における最も外周側の等電位リング18がアルミ配線(図示略)によりn+ 型不純物拡散領域13を介してシリコン基板3に電気的に接続されている。又、等電位リング群15における最も内周側の等電位リング16がアルミ配線(図示略)によりIGBT2のゲート端子と電気的に接続されている。
【0015】
又、シリコン酸化膜14の上において等電位リング16と等電位リング17との間にはポリシリコン薄膜よりなる帯状のツェナーダイオード群(第2の素子)19が環状に延設されている。このポリシリコン薄膜よりなる帯状のツェナーダイオード群19は、図3に示すように、n型およびp型の不純物拡散領域が帯状のツェナーダイオード群19の延設方向に交互に形成され、ツェナーダイオードを逆方向に直列接続したツェナーダイオード対を複数形成した構成となっている。さらに、帯状のツェナーダイオード群19と等電位リング16とは一定の間隔で設けた連結部(図3では符号20a,20bにて示す)により連結されている。同様に、帯状のツェナーダイオード群19と等電位リング17とは一定の間隔で設けた連結部(図3では符号21a,21bにて示す)により連結されている。
【0016】
ここで、連結部20a,20bの間隔(ピッチ)P1と連結部21a,21bの間隔(ピッチ)P2は等しく、かつ、連結部20a,20bの中間位置に連結部21bが配置されている。つまり、ツェナーダイオード群19と外周側の等電位リング17との連結箇所のピッチP2と、ツェナーダイオード群19と内周側の等電位リング16との連結箇所のピッチP1とを等しくするとともに、帯状のツェナーダイオード群19の延設方向においてピッチの1/2だけズラした位置を連結箇所としている。
【0017】
又、シリコン酸化膜14の上において等電位リング17と等電位リング18との間にはポリシリコン薄膜よりなる帯状のツェナーダイオード群(第2の素子)22が環状に延設されている。ポリシリコン薄膜よりなる帯状のツェナーダイオード群22においては、図3に示すように、n型およびp型の不純物拡散領域が帯状のツェナーダイオード群22の延設方向に交互に形成され、ツェナーダイオードを逆方向に直列接続したツェナーダイオード対を複数形成した構成となっている。さらに、帯状のツェナーダイオード群22と等電位リング17とは一定の間隔P1で設けた連結部(図3では符号23a,23bにて示す)により連結されている。同様に、帯状のツェナーダイオード群22と等電位リング18とは一定の間隔P2で設けた連結部(図3では符号24a,24bにて示す)により連結されている。ここで、連結部23a,23bの間隔(ピッチ)P1と連結部24a,24bの間隔(ピッチ)P2は等しく、かつ、連結部23a,23bの中間位置に連結部24bが配置されている。
【0018】
このように、最も内側の等電位リング16と最も外側の等電位リング18との間においてツェナーダイオード群19,22が配置された構造となっている。より詳しくは、図3において、等電位リング18の連結部24bに対しツェナーダイオード群D12の一端およびツェナーダイオード群D13の一端が接続され、ツェナーダイオード群D12の他端が連結部23aに接続されるとともにツェナーダイオード群D13の他端が連結部23bに接続され、さらに連結部21bを通してツェナーダイオード群D2の一端およびツェナーダイオード群D3の一端が接続され、ツェナーダイオード群D2の他端が連結部20aを介して等電位リング16に接続されるとともにツェナーダイオード群D3の他端が連結部20bを介して等電位リング16に接続されている。
【0019】
つまり、図3において、等電位リング18→連結部24b→ツェナーダイオード群D12→連結部23a→等電位リング17→連結部21b→ツェナーダイオード群D2→連結部20a→等電位リング16の電流経路が確保されている。同様に、等電位リング18→連結部24b→ツェナーダイオード群D13→連結部23b→等電位リング17→連結部21b→ツェナーダイオード群D3→連結部20b→等電位リング16の電流経路が確保されている。
【0020】
このようにツェナーダイオード群19,22は、シリコン酸化膜14の上において等電位リング群での内外の等電位リングの間に配置され、ポリシリコン薄膜よりなる連結部20a,20b,21a,21b,23a,23b,24a,24bにより、一端が内周側の等電位リングに電気的に接続され、他端が外周側の等電位リングに電気的に接続されている。
【0021】
図4には、本実施の形態における絶縁分離型半導体装置(IGBT2,ツェナーダイオードDz1, Dz2)および当該半導体装置に接続される外部機器の電気的な構成を示す。
【0022】
IGBT2のコレクタ端子には、電磁弁のコイル等の誘導性負荷25および電源26が直列に接続されている。又、IGBT2のゲート端子には、抵抗27,28を介して所定電圧Vccが印加され、両抵抗27,28間はスイッチ29を介してアースされている。さらに、IGBT2のエミッタ端子はアースされている。
【0023】
IGBT2のコレクタ端子とゲート端子との間には、複数のツェナーダイオード対Dz1, Dz2が直列接続された構成となっている。そして、スイッチ29の開閉によりIGBT2のゲート端子への印加電圧が切り替えられ、IGBT2をオン・オフ制御して誘導性負荷25への通電を制御することができるようになっている。
【0024】
次に、図4の回路構成をとった場合における作用を説明する。
IGBT2は、スイッチ29を閉路してゲート端子に制御電圧が印加されないとオフ状態となっている。この状態では電源26の電圧が誘導性負荷25に印加され、IGBT2のコレクタ端子も電源26の電圧が印加される。そして、このコレクタ電圧はツェナーダイオード群19,22(図3参照)にも加えられる。このとき、ツェナーダイオード群19,22のブレークダウン電圧は電源電圧よりも高い値に設定されているので、ゲート端子の電位はコレクタ電圧によって変動しない。
【0025】
又、コレクタ端子とエミッタ端子との間に印加された電源電圧は、図2においてn- 型不純物領域4とp型不純物拡散領域6,12との間のpn接合に逆方向に印加されるとともに、等電位リング16〜18間にも印加される。
【0026】
そして、n- 型不純物領域4とp型不純物拡散領域6,12とのpn接合部分には、n- 型不純物領域4の不純物濃度が低く設定してあることにより、コレクタ電圧に応じた幅の空乏層がpn接合面から遠ざかる方向にn- 型不純物領域4側に大きく広がり、この空乏層部分でほとんどのコレクタ電圧を分担することになる。
【0027】
このとき、n- 型不純物領域4の上部においては、ツェナーダイオード群19,22の各ツェナーダイオード対の接続段数に応じた電位が分布するので、等電位リング16,17,18のそれぞれは、コレクタ端子に印加された電位から等電位リング16から17,18に順次中間の電位を分担することになり、これらの下部にシリコン酸化膜14を介して形成されている空乏層の電位分布に対して電位差が小さくなる。
【0028】
このトランジスタ・オフ状態から、図4のスイッチ29が開路すると、IGBT2のゲート端子に電圧が印加される。すると、図2のゲート電極9に印加された電圧がゲート酸化膜8を介してp型不純物拡散領域6に印加され、その部分にチャネルが形成されてコレクタ端子とエミッタ端子との間が導通状態となる。これにより、図4の誘導性負荷25が通電する。
【0029】
その後、図4のスイッチ29が閉路してゲート端子に制御電圧が印加されなくなると、図2のp型不純物拡散領域6のチャネルがなくなりコレクタ端子とエミッタ端子との間が遮断状態となる。これにより誘導性負荷25への通電が遮断される。このとき、IGBT2のコレクタ端子には誘導性負荷25に発生するフライバック電圧が印加される。このフライバック電圧が電源電圧よりも高くツェナーダイオード群19,22のブレークダウン電圧を超えるときには、ゲート端子にツェナーダイオードを流れる電流と抵抗28により決まる電圧が印加されるようになる。すると、IGBT2は、そのゲート電圧により再びオンして通電状態となり、誘電性負荷25のフライバックエネルギを吸収するようになる。これにより、IGBT2がフライバック電圧によって過電圧破壊するのが防止される。
【0030】
次に、各種のシミュレーション結果を、図5,6,7,8を用いて説明する。尚、等電位リングは、図7,8に示すように、(I),(II),(III ),(IV),(V )の5つ設けている。
【0031】
図5,6には耐圧のシミュレーション結果を示す。図5,6において横軸にはエミッタ・コレクタ間の印加電圧をとり、縦軸には流れた電流をとっている。又、図5は図9,10に示す従来構造の絶縁分離型半導体装置でのシミュレーション結果であり、図6は図1,2,3に示す本実施形態でのシミュレーション結果である。
【0032】
又、図10でのB−B’線および図1でのA−A線での基板断面におけるブレークダウン電圧時のシリコン基板内部の等電位分布およびSi/SiO2 界面の電界強度分布を計算した。
【0033】
この結果を、図7,図8に示す。図7は図10に示す従来構造の絶縁分離型半導体装置でのB−B’線におけるシミュレーション結果であり、図8は本実施形態でのシミュレーション結果である。図7および図8における(a)は等電位分布を、又、(b)は電界強度分布を示す。ここで、図7および図8における(a)での横軸に基板の端からの距離をとり、縦軸には基板表面(Si/SiO2 界面)からの深さをとっている。図7および図8における(b)においては横軸に基板の端からの距離をとり、縦軸には電界強度をとっている。
【0034】
この図7の(a)と図8の(a)を比べた場合、等電位リングの端部に電界が集中しやすいが、その度合いとして図7の従来構造では等電位リング(V )の端部に著しく集中しているが、図8の本実施形態では特定の等電位リングの端部に集中することがなくほぼ均等に分布していることが分かる。
【0035】
又、図7の(a)に示すように従来構造では等電位リング(V )の端部に著しく電界が集中していることに起因して図7の(b)に示すように等電位リング(V )の端部において他の領域よりも著しく高い電界強度となっている。これに対し、図8の(b)に示す本実施形態では各等電位リングの端部にそれぞれ、ほぼ同じ高さの電界強度となっている。
【0036】
このように電界集中が緩和されることにより、図5に示すように従来構造においては耐圧が380ボルトであるが、図6に示すように本実施形態では耐圧は600ボルトであり、耐圧が向上する。
【0037】
このように本実施形態は、下記の特徴を有する。
(イ)内外の等電位リング(等電位リング16と17の間、および、等電位リング17と18の間)の間に、帯状のツェナーダイオード群19,22を環状に延設し、ツェナーダイオード群19,22と外周側の等電位リングとを連結するとともに、ツェナーダイオード群19,22と内周側の等電位リングとを連結した。よって、等電位リングの間に帯状のツェナーダイオード群19,22が環状に延設された構造となり、内側の等電位リングと外側の等電位リングとツェナーダイオード群19,22とがIGBT2を中心とした半径方向において一定の間隔をおいて配置されることになる。
【0038】
つまり、図10でのB−B’線とC−C’線では、ポリシリコン層(44,43c,43d,45,43a,43b,46)の間隔が異なりシリコン基板40において所望の電界集中緩和が得られず所望の耐圧を確保することが難しかったのに対し、図3の本実施形態ではポリシリコン層(等電位リング16、ツェナーダイオード群19、等電位リング17、ツェナーダイオード群22、等電位リング18)が五重の環状に配置されているので、ポリシリコン層の間隔を一定にして基板に形成したIGBT2を中心とした半径方向において電界集中緩和を行うことができ、所望の耐圧を確保することができる。
【0039】
これまで説明してきたものの他にも、以下のように実施してもよい。
第1の素子としてnチャネル型IGBTを用いたが、pチャネル型IGBTに適用したり、IGBTの他にもパワーMOSFET等に適用してもよい。
【0040】
又、第2の素子としてツェナーダイオード(より正確にはツェナーダイオード対)を用いたが、抵抗を用いてもよい。要は、第1の素子に加わる電圧が過大になったときに第1の素子を作動させて同素子を保護する機能を有するものであればよい。
【0041】
又、等電位リングの数は、前述した実施形態では「3」であったが、「2」であったり、「4」以上でもよい。
【図面の簡単な説明】
【図1】 実施の形態におけるチップの平面図。
【図2】 図1でのA−A断面図。
【図3】 要部での平面図。
【図4】 絶縁分離型半導体装置および外部機器の電気的な構成図。
【図5】 耐圧のシミュレーション結果を示す図。
【図6】 耐圧のシミュレーション結果を示す図。
【図7】 従来構造での等電位分布と電界強度のシミュレーション結果を示す図。
【図8】 本実施形態での等電位分布と電界強度のシミュレーション結果を示す図。
【図9】 従来の絶縁分離型半導体装置を示す断面図。
【図10】 従来の絶縁分離型半導体装置における平面図。
【符号の説明】
2…第1の素子としてのIGBT、3…半導体基板としてのシリコン基板、14…絶縁膜としてのシリコン酸化膜、15…等電位リング群、16,17,18…等電位リング、19…第2の素子を構成するツェナーダイオード群、22…第2の素子を構成するツェナーダイオード群
Claims (4)
- 半導体基板に形成された第1の素子と、
第1の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第1の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第1の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された同幅である帯状の第2の素子と
を備えた絶縁分離型半導体装置であって、
前記第2の素子は、直列接続された複数のツェナーダイオードからなり、該ツェナーダイオードのpn接合面は延設方向に対して垂直となることを特徴とする絶縁分離型半導体装置。 - 前記第2の素子と外周側の等電位リングとの接続箇所のピッチと、前記第2の素子と内周側の等電位リングとの接続箇所のピッチとを等しくした請求項1に記載の絶縁分離型半導体装置。
- 半導体基板に形成された第1の素子と、
第1の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第1の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第1の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された帯状の第2の素子と
を備えた絶縁分離型半導体装置であって、
前記第2の素子は、直列接続された複数のツェナーダイオードからなり、該ツェナーダイオードのpn接合面は延設方向に対して垂直となっており、
前記第2の素子と外周側の等電位リングとの接続箇所のピッチと、前記第2の素子と内周側の等電位リングとの接続箇所のピッチとを等しくするとともに、前記第2の素子の延設方向において前記ピッチの1/2だけズラした位置を接続箇所とした絶縁分離型半導体装置。 - 半導体基板に形成された第1の素子と、
第1の素子形成領域の周囲における前記半導体基板の上に形成された絶縁膜と、
多重の導電性リングよりなり、前記絶縁膜の上における第1の素子形成領域の外周側に配置され、最も外周側の導電性リングが前記半導体基板に電気的に接続されるとともに最も内周側の導電性リングが前記第1の素子の端子と電気的に接続された等電位リング群と、
前記絶縁膜の上において前記等電位リング群での内外の等電位リングの間であって、環状に延設して配置され、内周側の等電位リングと複数箇所で電気的に接続されるとともに、外周側の等電位リングと複数箇所で電気的に接続された帯状の第2の素子と
を備えた絶縁分離型半導体装置であって、
前記第2の素子と外周側の等電位リングとの接続箇所のピッチと、前記第2の素子と内周側の等電位リングとの接続箇所のピッチとを等しくするとともに、前記第2の素子の延設方向において前記ピッチの1/2だけズラした位置を接続箇所とした絶縁分離型半導体装置。
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