JP3905401B2 - 半導体集積回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は一般にレベル変換回路に関し、詳しくは低電圧で安定且つ高速に動作するレベル変換回路に関する。
【従来の技術】
所定の電位レベルの信号をより高い電位レベルに変換するためにレベル変換回路が用いられる。一般的なレベル変換回路としては、例えば特開平6−37624に示されるものが知られている。
【0002】
図1は、一般的なレベル変換回路の構成を示す回路図である。
【0003】
図1のレベル変換回路は、PMOSトランジスタ11及び12、NMOSトランジスタ13及び14、及びインバータ15を含む。入力信号INは、NMOSトランジスタ14のゲートに入力されると共に、インバータ15により反転されてNMOSトランジスタ13のゲートに入力される。この入力信号INがHIGH(V)の場合には、NMOSトランジスタ13及び14はオフ及びオンとなり、PMOSトランジスタ11及び12はオン及びオフになる。従って、出力信号OUTは0Vとなる。また入力信号INがLOW(0V)の場合には、NMOSトランジスタ13及び14はオン及びオフとなり、PMOSトランジスタ11及び12はオフ及びオンになる。従って、出力信号OUTはVとなる。このような動作により、0からVである入力電位レベルを0からVに変換する。
【発明が解決しようとする課題】
ここで出力信号OUTを制御・駆動するトランジスタ11乃至14は、0からVの電位レベルで動作する高電圧動作用のトランジスタである。一般に、高速な信号変化を実現するために、技術の進歩に合わせて入力信号INの動作電位レベルをより低い電位に設定することが行われる。このような場合、トランジスタ13及び14は変換後の高電位レベルに対応する高電圧用のものであるので、低電位のHIGHであるVでは、トランジスタを充分な速度でオン・オフさせることが出来ない。また場合によっては、トランジスタを充分なオン状態にすることさえ出来ない可能性がある。
【0004】
以上を鑑みて、本発明は、内部トランジスタの動作電圧に比較して入力側電圧がかなり低い場合であっても安定且つ高速に動作するレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、第1の電圧範囲の入力信号によりオン/オフ状態が制御される第1及び第2の電界効果トランジスタと、該第1及び第2の電界効果トランジスタのオン/オフ状態に応じて制御される第3及び第4の電界効果トランジスタと、該第1乃至第4の電界効果トランジスタのオン・オフ状態に応じて第2の電圧範囲の出力信号が出力される端子と、該第1の電界効果トランジスタの基板電位を該入力信号により制御する制御回路を含むことを特徴とする。
【0005】
上記半導体集積回路においては、第1の電界効果トランジスタの基板電位を入力信号により制御することで、第1の電界効果トランジスタがオンする際にその基板電位を高く設定して閾値電圧を低下させる。このように閾値電圧を低下させることにより、入力信号の信号レベルが低い場合であっても、第1の電界効果トランジスタのオン動作を高速に実行することが可能となり、出力信号を安定且つ高速に変化させることが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0006】
図2は、本発明によるレベル変換回路の第1の実施例を示す回路図である。
【0007】
図2のレベル変換回路20は、PMOSトランジスタ21及び22、NMOSトランジスタ23及び24、インバータ25、及びNMOSトランジスタ26を含む。入力信号INは、NMOSトランジスタ24のゲートに入力されると共に、インバータ25により反転されてNMOSトランジスタ23のゲートに入力される。この入力信号INがHIGH(V)の場合には、NMOSトランジスタ23及び24はオフ及びオンとなり、PMOSトランジスタ21及び22はオン及びオフになる。従って、出力信号OUTは0Vとなる。また入力信号INがLOW(0V)の場合には、NMOSトランジスタ23及び24はオン及びオフとなり、PMOSトランジスタ21及び22はオフ及びオンになる。従って、出力信号OUTはVとなる。このような動作により、0からVである入力電位レベルを0からVに変換する。
【0008】
図2の構成においては、レベル変換回路20にNMOSトランジスタ26が設けられている。このNMOSトランジスタ26は、NMOSトランジスタ24のウエルに第1端(ドレイン或いはソース)が接続されており、また入力信号INに第2端(ソース或いはドレイン)とゲートとが共通に接続されている。
【0009】
このレベル変換回路20では、NMOSトランジスタ24の導通開始動作時、即ち入力信号INがLOWからHIGHに変化し出力波形OUTが立ち下がろうとする際、NMOSトランジスタ26のゲートがLOWからHIGHに電位上昇する。NMOSトランジスタ26の閾値電圧を超えたゲートレベルが入力されるとNMOSトランジスタ26がオンし、ドレイン・ソース間に電流が流れ、NMOSトランジスタ24のウエルに接続される第1端の電位は、第2端の入力信号INの電位に近づく。NMOSトランジスタ26の第2端はゲートと同じ接続であるので、第1端の電位が第2端の電位にある程度近づくとNMOSトランジスタ26はオフ状態となる。これによりNMOSトランジスタ26の第1端は、所定の電位に維持される。
【0010】
NMOSトランジスタ26の第1端は、NMOSトランジスタ24のウエルに接続されているので、NMOSトランジスタ24のソース−基板間電位Vbs(ウエル電位)はグランドから上昇した状態で所定の電位に設定される。
【0011】
NMOSトランジスタ24の導通終了動作時、即ち入力信号INがHIGHからLOWに変化し出力波形が立ち上がろうする際、NMOSトランジスタ24のウエルに接続されたNMOSトランジスタ26は、第1端にある電位を保ちながらオフする。NMOSトランジスタ24のウエルはNMOSトランジスタ26の第1端と接続されているので、ソース−基板間電位Vbsは所定の電位を維持することになる。
【0012】
このようにして、NMOSトランジスタ24の基板電位は所定の電位に維持されるフローティング状態となり、常に閾値電圧が下げられた状態となる。
【0013】
図3は、ソース−基板間電位Vbsの一例を示している。出力波形OUTの立ち下がり時において、第2端をゲートと同電位にしている為、ソース−基板間電位Vbsは低電圧電源Vまでは上昇しない。図3において、出力波形OUTの立ち上がり時及び立ち下り時のソース−基板間電位Vbs波形に示されるように、ソース−基板間電位Vbsは常にある電位を維持している。このようにソース−基板間電位Vbsが常に正方向に印加されているので、NMOSトランジスタ24の閾値電圧を常時下げる効果がある。従って、出力信号OUTを従来回路よりも高速に出力することが出来る。なお図3において、実線の波形が図2の本発明の第1の実施例の場合であり、比較対象として図1の従来の場合の波形を破線で示す。
【0014】
図4は、第1の実施例によるレベル変換回路20の出力信号波形を示す図である。図4に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、高速な信号変化を示している。なお図3のソース−基板間電位Vbs波形及び図4の出力信号波形は、回路シミュレータによるシミュレーション波形であり、以降参照する波形も全て同様に回路シミュレータに基づくものである。
【0015】
図5は、本発明によるレベル変換回路の第2の実施例を示す回路図である。図5において、図2と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【0016】
図5のレベル変換回路20Aは、図2の第1の実施例の構成に対して、NMOSトランジスタ27を新たに設けてある。NMOSトランジスタ27は、NMOSトランジスタ23のウエルに第1端が接続されており、またインバータ25の出力である入力信号INの反転信号に第2端とゲートとが共通に接続されている。
【0017】
図2の第1の実施例の構成では、出力信号OUTを引き下げるNMOSトランジスタ24の閾値電圧を下げることで、出力信号OUTの立ち下りの信号変化を高速にしている。それに加えて図5の第2の実施例においては、出力信号OUTを引き上げるPMOSトランジスタ22を駆動するNMOSトランジスタ23の閾値電圧を下げることで、出力信号OUTの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【0018】
図6は、第2の実施例によるレベル変換回路20Aの出力信号波形を示す図である。図6に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【0019】
図7は、本発明によるレベル変換回路の第3の実施例を示す回路図である。図7において、図2と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【0020】
図7のレベル変換回路20Bは、図2の第1の実施例の構成に対して、NMOSトランジスタ26をNMOSトランジスタ26Bで置き換えてある。NMOSトランジスタ26Bは、NMOSトランジスタ26とは第2端の接続が異なるだけである。第3の実施例においては、NMOSトランジスタ26Bの第2端は、インバータ25の出力に接続されている。
【0021】
インバータ25の出力は、入力信号INがLOWからHIGHになると、若干の遅延時間をおいてHIGHからLOWになる。従って、NMOSトランジスタ26Bのゲートが入力信号INによりHIGHに上昇する時には、NMOSトランジスタ26Bの第2端はまだHIGHの状態である。従って、インバータ25の遅延時間の間だけ閾値電圧が低下して高速にスイッチングする。その後にインバータ25の出力はLOWになるので、NMOSトランジスタ26Bの第1端に接続されるNMOSトランジスタ24のウエルの電位はLOWに落とされる。これにより、NMOSトランジスタ24が導通状態である間には、基板バイアスゼロの状態の閾値電圧に戻すことで、過剰な貫通電流が流れることを防ぐ。
【0022】
図8は、第3の実施例によるレベル変換回路20Bの出力信号波形を示す図である。図8に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち下りにおいて高速な信号変化を示している。また出力信号がLOWである間は基板バイアスゼロの状態の閾値電圧に戻すことで、信号の立ち上がりにおいてNMOSトランジスタ24を迅速にオフすることが可能となり、第1の実施例に対して信号立ち上がりの速度を向上させることが出来る。
【0023】
図9は、本発明によるレベル変換回路の第4の実施例を示す回路図である。図9において、図7と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【0024】
図9のレベル変換回路20Cは、図7の第3の実施例の構成に対して、NMOSトランジスタ27Cを新たに設けてある。NMOSトランジスタ27Cは、NMOSトランジスタ23のウエルに第1端が接続されており、またインバータ25の出力である入力信号INの反転信号に第2端とゲートとが共通に接続されている。
【0025】
図7の第3の実施例の構成では、出力信号OUTを引き下げるNMOSトランジスタ24の閾値電圧を下げることで、出力信号OUTの立ち下りの信号変化を高速にしている。それに加えて図9の第4の実施例においては、出力信号OUTを引き上げるPMOSトランジスタ22を駆動するNMOSトランジスタ23の閾値電圧を下げることで、出力信号OUTの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【0026】
図10は、第4の実施例によるレベル変換回路20Cの出力信号波形を示す図である。図10に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【0027】
図11は、本発明によるレベル変換回路の第5の実施例を示す回路図である。図11において、図2と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【0028】
図11のレベル変換回路20Dは、図2の第1の実施例の構成に対して、NMOSトランジスタ26をNMOSトランジスタ26Dで置き換えてある。NMOSトランジスタ26Dは、NMOSトランジスタ26とは第2端の接続が異なるだけである。第3の実施例においては、NMOSトランジスタ26Dの第2端(ソース)は、グランド電位Vssに接続されている。
【0029】
入力信号がHIGHからLOWに変化し出力信号OUTが立ち上がろうする際、即ちNMOSトランジスタ24がオフしようとする時、ウエルに接続されたNMOSトランジスタ26Dはオフ動作を開始する。この結果、NMOSトランジスタ24のウエル内に正の電荷(正孔:ホール)が溜り、ウエル電位(ソース−基板間電位Vbs)が上昇する。従って、NMOSトランジスタ26Dが完全にオフした状態では、NMOSトランジスタ24のソース−基板間電位Vbsは上昇した状態であり、閾値電圧は通常よりも下がっている。
【0030】
その後、入力信号INがLOWからHIGHに変化し出力信号OUTが立ち下がる時には、NMOSトランジスタ24の閾値電圧はそれまで下がった状態に維持されているので、従来よりも出力信号が高速に変化する。この後、NMOSトランジスタ26Dが導通すると、ドレイン電位がグランド電位に繋がったソース電位まで落ちる。従ってNMOSトランジスタ24において、基板バイアスゼロの状態の閾値電圧に戻して、過剰な貫通電流が流れることを防ぐ。
【0031】
図12は、第5の実施例の場合におけるソース−基板間電位Vbsの一例を示している。出力波形OUTの立ち上がり時においては、それまでNMOSトランジスタ26Dが導通状態にあったので、ソース−基板間電位Vbsはゼロである。従って、この場合の閾値電圧は高く、入力信号INがHIGHからLOWに変化すると、高速にNMOSトランジスタ24をオフすることが出来る。また出力波形OUTの立ち下り時においては、それまでNMOSトランジスタ26Dは非導通状態にあり、ソース−基板間電位Vbsは上昇した状態にある。従って、この場合の閾値電圧は低く、入力信号がLOWからHIGHに変化すると、高速にNMOSトランジスタ24をオンすることが出来る。
【0032】
図13は、第5の実施例によるレベル変換回路20Dの出力信号波形を示す図である。図13に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【0033】
図14は、本発明によるレベル変換回路の第6の実施例を示す回路図である。図14において、図11と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【0034】
図14のレベル変換回路20Eは、図11の第5の実施例の構成に対して、NMOSトランジスタ27Eを新たに設けてある。NMOSトランジスタ27Eは、NMOSトランジスタ23のウエルにドレインが接続されており、グランド電位にソースが接続され、更にインバータ25の出力である入力信号INの反転信号にゲートが接続されている。
【0035】
図11の第5の実施例の構成では、出力信号OUTを引き下げるNMOSトランジスタ24の閾値電圧を下げることで、出力信号OUTの立ち下りの信号変化を高速にしている。それに加えて図14の第6の実施例においては、出力信号OUTを引き上げるPMOSトランジスタ22を駆動するNMOSトランジスタ23の閾値電圧を下げることで、出力信号OUTの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【0036】
図15は、第6の実施例によるレベル変換回路20Eの出力信号波形を示す図である。図15に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【0037】
図16は、本発明によるレベル変換回路の第7の実施例を示す回路図である。図16において、図2と同一の構成要素は同一の番号で参照される。
【0038】
図16のレベル変換回路20Fにおいては、NMOSトランジスタ24のウエルは、入力信号INに直接に接続されている。このように入力信号の電圧を直接に基板に印加すると、NMOSトランジスタ24が破壊される可能性があり、慎重に回路を構成する必要がある。しかし入力信号INの電位Vがスケーリングにより充分低下した場合には、図16の構成のようにNMOSトランジスタ24のウエルを入力信号INに直接に接続し基板電位をブーストすることで、NMOSトランジスタ24がオンする際の閾値電圧を下げて、出力信号の高速な信号変化を実現することが可能になる。
【0039】
図17は、第7の実施例によるレベル変換回路20Fの出力信号波形を示す図である。図17に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、出力信号の立ち下り時において高速な信号変化を示している。
【0040】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体集積回路においては、レベル変換回路のNMOSトランジスタの基板電位を入力信号により制御することで、NMOSトランジスタがオンする際にその基板電位を高く設定して閾値電圧を低下させる。このように閾値電圧を低下させることにより、入力信号の信号レベルが低い場合であっても、NMOSトランジスタのオン動作を高速に実行することが可能となり、出力信号を安定且つ高速に変化させることが出来る。
【図面の簡単な説明】
【図1】一般的なレベル変換回路の構成を示す回路図である。
【図2】本発明によるレベル変換回路の第1の実施例を示す回路図である。
【図3】ソース−基板間電位の一例を示す図である。
【図4】第1の実施例によるレベル変換回路の出力信号波形を示す図である。
【図5】本発明によるレベル変換回路の第2の実施例を示す回路図である。
【図6】第2の実施例によるレベル変換回路の出力信号波形を示す図である。
【図7】本発明によるレベル変換回路の第3の実施例を示す回路図である。
【図8】第3の実施例によるレベル変換回路の出力信号波形を示す図である。
【図9】本発明によるレベル変換回路の第4の実施例を示す回路図である。
【図10】第4の実施例によるレベル変換回路の出力信号波形を示す図である。
【図11】本発明によるレベル変換回路の第5の実施例を示す回路図である。
【図12】第5の実施例の場合におけるソース−基板間電位の一例を示す図である。
【図13】第5の実施例によるレベル変換回路の出力信号波形を示す図である。
【図14】本発明によるレベル変換回路の第6の実施例を示す回路図である。
【図15】第6の実施例によるレベル変換回路の出力信号波形を示す図である。
【図16】本発明によるレベル変換回路の第7の実施例を示す回路図である。
【図17】第7の実施例によるレベル変換回路の出力信号波形を示す図である。
【符号の説明】
11、12 PMOSトランジスタ
13、14 NMOSトランジスタ
15 インバータ
21、22 PMOSトランジスタ
23、24 NMOSトランジスタ
25 インバータ
26 NMOSトランジスタ

Claims (9)

  1. 第1の電圧範囲の入力信号によりオン/オフ状態が制御される第1及び第2の電界効果トランジスタと、
    該第1及び第2の電界効果トランジスタのオン/オフ状態に応じて制御される第3及び第4の電界効果トランジスタと、
    該第1乃至第4の電界効果トランジスタのオン・オフ状態に応じて第2の電圧範囲の出力信号が出力される端子と、
    該第1の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
    を含み、該制御回路は、該第1の電界効果トランジスタの基板電位に接続される第1端と該入力信号に接続される第2端と該入力信号に接続されるゲートとを有するNMOSトランジスタであることを特徴とする半導体集積回路。
  2. 該第2の電界効果トランジスタの基板電位に接続される第1端と該入力信号の反転信号に接続される第2端と該入力信号の反転信号に接続されるゲートとを有するNMOSトランジスタを更に含むことを特徴とする請求項1記載の半導体集積回路。
  3. 第1の電圧範囲の入力信号によりオン/オフ状態が制御される第1及び第2の電界効果トランジスタと、
    該第1及び第2の電界効果トランジスタのオン/オフ状態に応じて制御される第3及び第4の電界効果トランジスタと、
    該第1乃至第4の電界効果トランジスタのオン・オフ状態に応じて第2の電圧範囲の出力信号が出力される端子と、
    該第1の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
    を含み、該制御回路は、該第1の電界効果トランジスタの基板電位に接続される第1端と該入力信号の反転信号に接続される第2端と該入力信号に接続されるゲートとを有するNMOSトランジスタであることを特徴とする半導体集積回路。
  4. 該第2の電界効果トランジスタの基板電位に接続される第1端と該入力信号の反転信号に接続される第2端と該入力信号の反転信号に接続されるゲートとを有するNMOSトランジスタを更に含むことを特徴とする請求項3記載の半導体集積回路。
  5. 第1の電圧範囲の入力信号によりオン/オフ状態が制御される第1及び第2の電界効果トランジスタと、
    該第1及び第2の電界効果トランジスタのオン/オフ状態に応じて制御される第3及び第4の電界効果トランジスタと、
    該第1乃至第4の電界効果トランジスタのオン・オフ状態に応じて第2の電圧範囲の出力信号が出力される端子と、
    該第1の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
    を含み、該制御回路は、該第1の電界効果トランジスタの基板電位に接続されるドレイン端とグランド電位に接続されるソース端と該入力信号に接続されるゲートとを有するNMOSトランジスタであることを特徴とする半導体集積回路。
  6. 該第2の電界効果トランジスタの基板電位に接続されるドレイン端と該グランド電位に接続されるソース端と該入力信号の反転信号に接続されるゲートとを有するNMOSトランジスタを更に含むことを特徴とする請求項5記載の半導体集積回路。
  7. 第1の電圧範囲の入力信号によりオン/オフ状態が制御される第1及び第2の電界効果トランジスタと、
    該第1及び第2の電界効果トランジスタのオン/オフ状態に応じて制御される第3及び 第4の電界効果トランジスタと、
    該第1乃至第4の電界効果トランジスタのオン・オフ状態に応じて第2の電圧範囲の出力信号が出力される端子と、
    該第1の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
    を含み、該制御回路は、該第1の電界効果トランジスタの基板電位を該入力信号に直接に接続する信号線であることを特徴とする半導体集積回路。
  8. 該第1及び第2の電界効果トランジスタはNMOSトランジスタであり、該第3及び第4の電界効果トランジスタはPMOSトランジスタであることを特徴とする請求項1記載の半導体集積回路。
  9. 該入力信号の反転信号を生成するインバータを更に含み、該第1の電界効果トランジスタは該入力信号に接続されるゲートとグランドに接続されるソースとを有する第1のNMOSトランジスタであり、該第2の電界効果トランジスタは該インバータの出力に接続されるゲートと該グランドに接続されるソースとを有する第2のNMOSトランジスタであり、該第3の電界効果トランジスタは該第1のNMOSトランジスタのドレインに接続されるドレインと該第2のNMOSトランジスタのドレインに接続されるゲートと電源電圧に接続されるソースを有する第1のPMOSトランジスタであり、該第4の電界効果トランジスタは該第2のNMOSトランジスタのドレインに接続されるドレインと該第1のNMOSトランジスタのドレインに接続されるゲートと該電源電圧に接続されるソースを有する第2のPMOSトランジスタであることを特徴とする請求項1記載の半導体集積回路。
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