JP3899085B2 - ネットワーク装置 - Google Patents
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Description
排他的アクセスを有するように見えるようにされるだろう。
、メモリアクセスバッファ24と、制御論理29と、バッファ24を相互接続マトリックス(図示せず)に接続する直列入力/出力線30と、nビット並列入力/出力バス32とを示す。制御論理29は、線30上の直列I/Oと、バス32上の並列I/Oとを制御する。制御論理の動作は、図8のタイミング図を参照して説明される。
「タイムスロット」である。各ポートに割当てられる書込みタイムスロットに対して準備するために、各ポートはそのタイムスロットの32クロックサイクル前にデータをメモリアクセスバッファに転送し始め得るので、ポートのタイムスロットの到着前に、ポートによって受信されたバーストの32ワードのすべてを、ポートに割当てられたm個のバッファレジスタ(各々、異なるメモリアクセスバッファにある)に転送するのに十分な時間がある。したがって、メモリデータタイミング線上の「w1.C」に先行する32クロックサイクルの間には、ポート20−1から相互接続マトリックス22を介してメモリアクセスバッファ24−1へ、ポート20−1データ線上に「w1.1」、「w1.2」…「w1.32」として示される32直列ビット転送がある。各ポートは異なるタイムスロットを有するので、各ポートのバーストが、そのポートのタイムスロットのすぐ前に共有メモリへの転送準備ができるように、ポートからの転送は適当にずらされる。より特定的には、たとえば、図8に示される各ポート20−1のデータ書込みサイクル中に、ポート20−1を介して転送される第1のワードにあるすべてのビットは、相互接続マトリックス22によって、メモリアクセスバッファ24の割当てられたデュアルポートレジスタ対間に分配される。たとえば、1バーストに付き32ワード(n=32)ありかつ1ワードに付きmビットあるとすると、第1のポート20−1のデータ書込みサイクル(w1.1)の間、ポート20−1を介して転送されるワード1(W1)のビット1(B1)はバッファ24−1にある所定のレジスタ対にシリアルに書込まれ、W1のB2はバッファ24−2にある所定のレジスタ対にシリアルに書込まれ、W1のB3はバッファ24−3にあるレジスタ対にシリアルに書込まれる、というようになる。W1のBmはバッファ24−mのレジスタ対にシリアルに書込まれる。
ットは、共有メモリ26の1ラインとして容易に記憶され得る。
にも置かれ得る。スタンドアローン構成では、データは直接スイッチ104を介して線b0〜b3から線c0〜c3へ送られる。2MIU例における接続は図19において示される。4MIU例における接続は図26に示される。
チシステム(図11には図示せず)を介してアクセス可能ないくつかの別個のデジタルメモリ(図11には図示せず)間に分配されるかもしれない。図11を参照して、読出動作中、アドレス信号はバスのうえに置かれる。このアドレスは、アドレスレジスタ112を介して受取られ、これら別個のメモリの各々へ与えられる。図11は、これらのメモリの1つへのアクセスを与える単一のスイッチシステム98のみを示していることを理解すべきである。下で説明されるように、他のメモリへのアクセスを与えるよう接続される他の同様のスイッチシステムが存在してもよい。アドレス信号は、別個のバーストサブセットを、それらが記憶される別個のメモリから検索するのに用いられる。スイッチシステム98を介してアクセスされるメモリに記憶されるバーストサブセットは、そのメモリによってi/oドライバ110に与えられ、それはそのようなサブセットを複数ビット線d0、d1、d2およびd3の1つ以上を介して一時的な記憶のために転送バッファ106に転送する。バッファ106は、次いで、それらのサブセットを複数ビット線c0、c1、c2およびc3の1つ以上を介して構成可能スイッチ104へ与える。構成可能スイッチ104は、それらを、バスインタフェースレジスタ102に接続される複数ビット線b0、b1、b2およびb3の1つ以上に直接与えるよう構成され得る。スイッチシステム98を介してアクセスされるメモリに記憶されないサブセットは、ポート1、ポート2またはポート3のそれぞれs0、s1およびs2と表示した複数ビットスレーブ相互接続の1つ以上を介してスイッチシステム98に転送される。より特定的には、他のメモリに記憶されるそれらサブセットは、まずそれらメモリから検索され、次いでスイッチシステム98のスレーブ相互接続の1つ以上に転送される。これら他のメモリからのサブセットの検索については、例示的な2MIUおよび4MIUシステムに関連して後に論ずることにする。構成可能スイッチ104は、そのスレーブ相互接続上にて複数ビットb0、b1、b2およびb3の1つ以上へ与えられるサブセットをレジスタ102に転送するよう構成され得る。
て受取られる。第3のバーストサブセットはスレーブ経路s1を介して受取られる。第4のサブセットはスレーブ経路s2を介して受取られる。このようにして、異なるメモリ間に分散されたバーストサブセットは、バスへの伝送のためレジスタ102に集められる。
RITE、OE(0−3)およびW(0−3)制御信号を受取る。構成可能スイッチ104は、バイト幅入力/出力線c0、c1、c2およびc3を介してアクセス可能なメモリアクセスバッファにアクセスする。現在の実施例では、各直列線は1バイト幅である。しかしながら、バーストサブセットの、異なるサイズの複数ビットフラグメントが可能である。メモリ(図示せず)は、線d0、d1、d2およびd3を介して32ビットメモリバス224上でメモリアクセスバッファを通してアクセスされる。
タフェース論理128とバッファ132との間において直接相互接続143および144を与えるよう構成される。バッファ130はデジタルメモリ134へ、およびデジタルメモリ134からバーストサブセットを転送するよう接続される。バッファ132は、デジタルメモリ136へ、およびデジタルメモリ136からバーストサブセットを転送するよう接続される。
よび145を介して転送される。B01、B11、B21およびB31を含むバーストサブセットは、バスインタフェース論理128とバッファ130との間において、スイッチ123および125のポートp0相互接続を介して転送される。B03、B13、B23およびB33を含むバーストサブセットは、バスインタフェース論理128とバッファ130との間において、スイッチ123および125のポートp2相互接続を介して転送される。
セットフラグメントD21およびD23がそれぞれポートp0およびp2の複数ビットマスタ相互接続を介してMIU124に転送される。クロックサイクル6〜7の間において、バーストサブセットフラグメントd31およびd33がそれぞれポートp0およびp2の複数ビットマスタ相互接続を介してMIU124に転送される。さらに、クロック5〜7の間において、レジスタ150および154にあるバーストに関連づけられるメモリアドレスがデジタルメモリ134および136の各々に与えられる。クロックサイクル6〜8の間において、メモリ書込イネーブル信号が2つのMIUを制御する2つの制御ユニットによって同時にアサートされ、転送バッファ130および132に記憶されるデータバーストサブセット全体がそれぞれのデジタルメモリ134および136に並列に書込まれる。
ワードバーストの一部としてバスインタフェース論理178を通して転送される。サブセットB01、B11、B21およびB31は4ワードバーストの一部としてバスインタフェース論理180を通して転送される。サブセットC01、C11、C21、C31は4ワードバーストの一部としてバスインタフェース論理182を通して転送される。サブセットD01、D11、D21、D31は4ワードバーストの一部としてバスインタフェース論理184を通して転送される。デジタルメモリ172とそれぞれのバスインタフェース論理ユニットとの間におけるこれら4つのバーストサブセットの任意の1つの転送過程において、そのサブセットはバッファ188に一時的に記憶される。
さらに、クロックサイクル6〜7の間において、レジスタ206、208、210および212にあるメモリアドレスがデジタルメモリ170、172、174および176の各々に与えられる。クロックサイクル7〜8の間において、メモリ書込イネーブル信号が各MIUに関連づけられる制御ユニットによって同時にアサートされ、転送バッファ186、188、190および192に記憶されるデータバーストサブセット全体がそれぞれのデジタルメモリ170、172、174および176に並列に書込まれる。
らの図において、スイッチシステム98は、共有メモリの実現において、待ち行列管理ユニット(「QMU」)と呼ばれる。図31はスタンドアローン構成における基本的なスイッチの使用を示す。図32は4MIU(4QMU)スタック構成を示す。図33は、イーサネット(R)スイッチ実現例を示す。図34はATMアップリンクを伴うイーサネット(R)スイッチを示す。図35は2MIU(2QMU)スタック可能スイッチ/ルータを示す。図36はアドレス導出(AIL)を伴う4MIU(4QMU)高速イーサネット(R)スイッチを示す。
155−MbpsポートATMスイッチを構成する)、改良された装置を示す。現在の実施例は32×32ATMスイッチを含む。この改良例に従うと、この32×32ATMスイッチは時分割多重(TDM)態様で動作する。図38の図のタイミングを参照して、このスイッチは、32クロック入力段と32クロック出力段(と4クロックギャップ)とに分けられる68クロック周期でサイクルする。2つの32×32スイッチチップセットおよび2バンクの共有メモリを使用する。各32×32チップセットがその2つのバンクのいずれかにアクセスできるようにする。一方のチップセットが入力段にあるときに他方のチップセットが出力段にあるような位相差でそれらを動作させる。ここで、出力段にある一方のチップセットが、伝送されるべきセルを、そのセルがあるバンクからフェッチするとき、入力段にある他方のチップセットは入来セルを書込むべき他方のバンクを選択する。
Claims (14)
- ネットワークからデータを受けかつネットワークにデータを送信する方法であって、
(a)各々がデータをネットワークと送受信可能な複数のネットワーク回路によりデータを受信するステップと、
(b)ネットワーク回路から受信データを送信前に一時記憶のために共有メモリに書込むステップと、
(c)共有メモリからデータをネットワーク回路に読出し、読出したデータをネットワーク回路により送信するステップとを備え、
各前記ネットワーク回路は、前記動作(a)においてデータを受信するように動作可能であり、前記動作(b)においてデータを前記共有メモリに書き込むように動作可能であり、かつ前記動作(c)において前記共有メモリからデータを読出して送信するように動作可能であり、
前記共有メモリは、各々が各ネットワーク回路によりアクセス可能である複数のメモリバンクを備え、
前記動作(b)および(c)は複数のタイムスロットで行なわれ、各ネットワーク回路は、前記共有メモリに対して読出アクセスする予め定められたタイムスロットと、前記共有メモリに対して書込アクセスを行う別の予め定められたタイムスロットとが割当てられ、
前記タイムスロットは、各々において1以上のネットワーク回路が前記動作(c)のために前記共有メモリに対してアクセスしかつ前記動作(b)のために1以上のネットワーク回路が前記共有メモリに対して書込アクセスを行う1以上の第1のタイムスロットを含み、
前記方法は、各前記第1のタイムスロットについて、
(1)前記動作(c)の第1のタイムスロットにおいて、前記第1のタイムスロットにおいて読出アクセスを行うすべてのネットワーク回路が読出すべきデータに基づいて、どのメモリバンクが、前記第1のタイムスロットにおいて読出すべきデータを格納しているかを決定するステップと、
(2)前記動作(1)に基づいて、前記動作(b)において前記第1のタイムスロット
において書込アクセスを行う1以上のメモリバンクを選択するステップとを備え、書込アクセスのために選択されたメモリバンクは、前記動作(1)において決定されたメモリバンクと異なり、
(3)第1のタイムスロットにおいて、前記第1のタイムスロットにおいて読出アクセスを要求した1以上のネットワーク回路により前記動作(1)において決定されたメモリバンクすべてを読出すとともに、前記第1のタイムスロットにおいて書込要求を行なった1以上のネットワーク回路により、前記動作(2)において選択されたメモリバンクに対して書込を行うステップとを備える、方法。 - 前記メモリバンクは、第1のメモリバンクと第2のメモリバンクとを備え、
前記動作(1)は、前記第1のタイムスロットにおいて読出すべきデータが前記第1のメモリバンクにあるかまたは前記第2のメモリバンクにあるかを決定するステップを備え、
前記動作(3)は、
前記第1のタイムスロットにおいて読出すべきデータが前記第1のメモリバンクにある場合には、読出しアクセスを要求した1以上のネットワーク回路により前記第1のタイムスロットにおいて前記第1のメモリバンクを読出し、かつ書込アクセスを要求した1以上のネットワーク回路により前記第2のメモリバンクに対して書込を行い、前記第1のタイムスロットにおいて読出すべきデータが前記第2のメモリバンクにある場合には、前記第1のタイムスロットにおいて読出アクセスを要求した1以上のネットワーク回路により前記第2のメモリバンクを読出し、かつ書込アクセスを要求した1以上のネットワーク回路により前記第1のメモリバンクに対して書込を行うステップを備える、請求項1記載の方法。 - 各ネットワーク回路について、各第1のタイムスロットは、前記第1のタイムスロットにおいて、ネットワーク回路が、共有メモリから読出したデータを1以上のポートに転送する読出アクセスかまたは1以上のポートに与えられたデータを書込む書込アクセスのいずれかを要求するようにネットワーク回路の1以上のポートに割当てられる、請求項1または2記載の方法。
- 各ポートについて、データはポートに送信される順序で共有メモリから読出される、請求項3記載の方法。
- 各ネットワーク回路は、連続する複数のタイムスロット各々において共有メモリに対して読出アクセスを要求し、次いで、別の連続する複数のタイムスロット各々において前記共有メモリに対して書込アクセスを要求し、各前記複数のタイムスロットは、ネットワーク回路のポートの数と同数のタイムスロットを有する、請求項1から4のいずれかに記載の方法。
- 各前記ネットワーク回路は、固定サイズのセルでデータを転送する、請求項1から5のいずれかに記載の方法。
- 各前記ネットワーク回路は、複数のポートを有するATMスイッチファブリックである、請求項1から6のいずれかに記載の方法。
- 請求項1の方法を行うネットワーク装置。
- 請求項2の方法を行うネットワーク装置。
- 請求項3の方法を行うネットワーク装置。
- 請求項4の方法を行うネットワーク装置。
- 請求項5の方法を行うネットワーク装置。
- 請求項6の方法を行うネットワーク装置。
- 請求項7の方法を行うネットワーク装置。
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---|---|---|---|---|
US5732041A (en) * | 1993-08-19 | 1998-03-24 | Mmc Networks, Inc. | Memory interface unit, shared memory switch system and associated method |
US5719890A (en) * | 1995-06-01 | 1998-02-17 | Micron Technology, Inc. | Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM |
TW301090B (en) * | 1996-08-14 | 1997-03-21 | Winbond Electronics Corp | Data storing and searching method of ethernet switch mean address table and device thereof |
US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
US6487207B1 (en) * | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
US6170046B1 (en) | 1997-10-28 | 2001-01-02 | Mmc Networks, Inc. | Accessing a memory system via a data or address bus that provides access to more than one part |
US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
US6088285A (en) * | 1998-01-20 | 2000-07-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit in which pattern widths of switching circuit and buffers are formed within a pattern width of a column unit |
US6138219A (en) * | 1998-03-27 | 2000-10-24 | Nexabit Networks Llc | Method of and operating architectural enhancement for multi-port internally cached dynamic random access memory (AMPIC DRAM) systems, eliminating external control paths and random memory addressing, while providing zero bus contention for DRAM access |
US6173425B1 (en) | 1998-04-15 | 2001-01-09 | Integrated Device Technology, Inc. | Methods of testing integrated circuits to include data traversal path identification information and related status information in test data streams |
US5999478A (en) * | 1998-05-21 | 1999-12-07 | Integrated Device Technology, Inc. | Highly integrated tri-port memory buffers having fast fall-through capability and methods of operating same |
US6216205B1 (en) | 1998-05-21 | 2001-04-10 | Integrated Device Technology, Inc. | Methods of controlling memory buffers having tri-port cache arrays therein |
US5982700A (en) * | 1998-05-21 | 1999-11-09 | Integrated Device Technology, Inc. | Buffer memory arrays having nonlinear columns for providing parallel data access capability and methods of operating same |
US5978307A (en) * | 1998-05-21 | 1999-11-02 | Integrated Device Technology, Inc. | Integrated circuit memory devices having partitioned multi-port memory arrays therein for increasing data bandwidth and methods of operating same |
US6434145B1 (en) | 1998-06-22 | 2002-08-13 | Applied Micro Circuits Corporation | Processing of network data by parallel processing channels |
US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
WO2000017726A2 (en) * | 1998-09-18 | 2000-03-30 | Computron | Switchable master/slave memory controller |
TW444478B (en) * | 1998-12-10 | 2001-07-01 | Ind Tech Res Inst | Ethernet switch IC with shared memory structure and its network |
US6233236B1 (en) * | 1999-01-12 | 2001-05-15 | Mcdata Corporation | Method and apparatus for measuring traffic within a switch |
US7382736B2 (en) * | 1999-01-12 | 2008-06-03 | Mcdata Corporation | Method for scoring queued frames for selective transmission through a switch |
US6757791B1 (en) * | 1999-03-30 | 2004-06-29 | Cisco Technology, Inc. | Method and apparatus for reordering packet data units in storage queues for reading and writing memory |
US7031330B1 (en) * | 1999-04-15 | 2006-04-18 | Marconi Intellectual Property (Ringfence), Inc. | Very wide memory TDM switching system |
DE19936080A1 (de) * | 1999-07-30 | 2001-02-15 | Siemens Ag | Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher sowie dazugehöriges Verfahren |
FR2797969A1 (fr) * | 1999-08-31 | 2001-03-02 | Koninkl Philips Electronics Nv | Dispositif a plusieurs processeurs partageant une memoire collective |
JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
US6473838B1 (en) | 2000-01-04 | 2002-10-29 | International Business Machines Corporation | Data transfer system for multiple network processors using dual DRAM storage |
US6771654B1 (en) * | 2000-01-24 | 2004-08-03 | Advanced Micro Devices, Inc. | Apparatus and method for sharing memory using a single ring data bus connection configuration |
US6700894B1 (en) | 2000-03-15 | 2004-03-02 | Broadcom Corporation | Method and apparatus for shared buffer packet switching |
EP1137011B1 (en) * | 2000-03-21 | 2008-12-10 | STMicroelectronics S.r.l. | String programmable nonvolatile memory with NOR architecture |
US6434674B1 (en) | 2000-04-04 | 2002-08-13 | Advanced Digital Information Corporation | Multiport memory architecture with direct data flow |
KR20010106079A (ko) * | 2000-05-19 | 2001-11-29 | 강 크리스토퍼 | 파이프라인된 스위치 구성 디바이스 |
US6735207B1 (en) * | 2000-06-13 | 2004-05-11 | Cisco Technology, Inc. | Apparatus and method for reducing queuing memory access cycles using a distributed queue structure |
US7035267B1 (en) | 2000-08-11 | 2006-04-25 | Marconi Intellectual Property (Ringfence), Inc. | Transferring and queueing length and data as one stream |
US6711646B1 (en) * | 2000-10-20 | 2004-03-23 | Sun Microsystems, Inc. | Dual mode (registered/unbuffered) memory interface |
US7006505B1 (en) * | 2000-10-23 | 2006-02-28 | Bay Microsystems, Inc. | Memory management system and algorithm for network processor architecture |
US6546461B1 (en) | 2000-11-22 | 2003-04-08 | Integrated Device Technology, Inc. | Multi-port cache memory devices and FIFO memory devices having multi-port cache memory devices therein |
US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
US7139267B2 (en) * | 2002-03-05 | 2006-11-21 | Industrial Technology Research Institute | System and method of stacking network switches |
US7283556B2 (en) * | 2001-07-31 | 2007-10-16 | Nishan Systems, Inc. | Method and system for managing time division multiplexing (TDM) timeslots in a network switch |
US7215666B1 (en) * | 2001-11-13 | 2007-05-08 | Nortel Networks Limited | Data burst scheduling |
CN100357923C (zh) * | 2002-02-06 | 2007-12-26 | 皇家飞利浦电子股份有限公司 | 设备*** |
US20030167408A1 (en) * | 2002-03-01 | 2003-09-04 | Fitzpatrick Gregory P. | Randomized bit dispersal of sensitive data sets |
US7110415B1 (en) | 2002-05-17 | 2006-09-19 | Marvell International Ltd. | Apparatus and method for dynamically limiting output queue size in a quality of service network |
DE60216772T2 (de) * | 2002-10-22 | 2007-08-30 | Hewlett-Packard Development Co., L.P., Houston | Verfahren und Vorrichtung zum Betreiben einer Telekommunikations-Plattform |
US7571287B2 (en) | 2003-03-13 | 2009-08-04 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
US7870334B2 (en) * | 2003-11-12 | 2011-01-11 | International Business Machines Corporation | Distributed task queues in a multiple-port storage system |
EP1513072A3 (en) * | 2003-09-02 | 2009-10-21 | Thomson Licensing | Method for multibank memory scheduling |
US7707330B2 (en) * | 2003-09-18 | 2010-04-27 | Rao G R Mohan | Memories for electronic systems |
US7042792B2 (en) * | 2004-01-14 | 2006-05-09 | Integrated Device Technology, Inc. | Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays |
DE102004038211A1 (de) * | 2004-08-05 | 2006-03-16 | Robert Bosch Gmbh | Botschaftsverwalter und Verfahren zur Steuerung des Zugriffs auf Daten eines Botschaftsspeichers eines Kommunikationsbausteins |
US20070239906A1 (en) * | 2006-03-13 | 2007-10-11 | Vakil Kersi H | Input/output agent having multiple secondary ports |
US7769942B2 (en) | 2006-07-27 | 2010-08-03 | Rambus, Inc. | Cross-threaded memory system |
US7978690B2 (en) * | 2007-03-31 | 2011-07-12 | International Business Machines Corporation | Method to operate a crossbar switch |
US8234425B1 (en) | 2007-06-27 | 2012-07-31 | Marvell International Ltd. | Arbiter module |
US7949817B1 (en) | 2007-07-31 | 2011-05-24 | Marvell International Ltd. | Adaptive bus profiler |
US8219778B2 (en) * | 2008-02-27 | 2012-07-10 | Microchip Technology Incorporated | Virtual memory interface |
US7761754B1 (en) * | 2008-03-25 | 2010-07-20 | Altera Corporation | Techniques for testing memory circuits |
US8131915B1 (en) | 2008-04-11 | 2012-03-06 | Marvell Intentional Ltd. | Modifying or overwriting data stored in flash memory |
US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
JP5332430B2 (ja) * | 2008-09-11 | 2013-11-06 | 富士通株式会社 | 共有メモリシステム |
TWI393142B (zh) * | 2008-12-29 | 2013-04-11 | Macronix Int Co Ltd | 記憶體裝置與其控制方法 |
WO2010093538A1 (en) | 2009-02-11 | 2010-08-19 | Rambus Inc. | Shared access memory scheme |
US8423710B1 (en) | 2009-03-23 | 2013-04-16 | Marvell International Ltd. | Sequential writes to flash memory |
US8213236B1 (en) | 2009-04-21 | 2012-07-03 | Marvell International Ltd. | Flash memory |
US8688922B1 (en) | 2010-03-11 | 2014-04-01 | Marvell International Ltd | Hardware-supported memory management |
WO2011118013A1 (ja) | 2010-03-25 | 2011-09-29 | 富士通株式会社 | マルチコアプロセッサシステム、メモリコントローラ制御方法、およびメモリコントローラ制御プログラム |
US8756394B1 (en) | 2010-07-07 | 2014-06-17 | Marvell International Ltd. | Multi-dimension memory timing tuner |
JP5229922B2 (ja) * | 2010-11-08 | 2013-07-03 | ルネサスエレクトロニクス株式会社 | 情報処理システム |
US8645609B2 (en) * | 2010-12-06 | 2014-02-04 | Brocade Communications Systems, Inc. | Two-port memory implemented with single-port memory blocks |
EP2663919B1 (en) | 2011-01-11 | 2019-07-03 | A10 Networks Inc. | Virtual application delivery chassis system |
US9154577B2 (en) | 2011-06-06 | 2015-10-06 | A10 Networks, Inc. | Sychronization of configuration file of virtual application distribution chassis |
US9047057B2 (en) * | 2012-11-16 | 2015-06-02 | International Business Machines Corporation | Accessing additional memory space with multiple processors |
US9961130B2 (en) | 2014-04-24 | 2018-05-01 | A10 Networks, Inc. | Distributed high availability processing methods for service sessions |
US10742559B2 (en) | 2014-04-24 | 2020-08-11 | A10 Networks, Inc. | Eliminating data traffic redirection in scalable clusters |
CN105740177B (zh) * | 2014-12-08 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 信号传输的控制方法和装置、以及信号锁存装置 |
KR20160071290A (ko) | 2014-12-11 | 2016-06-21 | (주)두린 | 미서기창의 호차측 단열구조 |
US10318288B2 (en) | 2016-01-13 | 2019-06-11 | A10 Networks, Inc. | System and method to process a chain of network applications |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4750154A (en) * | 1984-07-10 | 1988-06-07 | Prime Computer, Inc. | Memory alignment system and method |
JPS61150059A (ja) * | 1984-12-24 | 1986-07-08 | Sony Corp | デ−タ処理装置 |
US4744078A (en) * | 1985-05-13 | 1988-05-10 | Gould Inc. | Multiple path multiplexed host to network data communication system |
US4760570A (en) * | 1986-08-06 | 1988-07-26 | American Telephone & Telegraph Company, At&T Bell Laboratories | N-by-N "knockout" switch for a high-performance packet switching system |
US4754451A (en) * | 1986-08-06 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | N-by-N "knockout" switch for a high-performance packet switching system with variable length packets |
GB2200483B (en) * | 1987-01-22 | 1991-10-16 | Nat Semiconductor Corp | Memory referencing in a high performance microprocessor |
US4891795A (en) * | 1987-05-21 | 1990-01-02 | Texas Instruments Incorporated | Dual-port memory having pipelined serial output |
US4958341A (en) * | 1988-03-31 | 1990-09-18 | At&T Bell Laboratories | Integrated packetized voice and data switching system |
US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
US4888741A (en) * | 1988-12-27 | 1989-12-19 | Harris Corporation | Memory with cache register interface structure |
US5142638A (en) * | 1989-02-07 | 1992-08-25 | Cray Research, Inc. | Apparatus for sharing memory in a multiprocessor system |
US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
US5278967A (en) * | 1990-08-31 | 1994-01-11 | International Business Machines Corporation | System for providing gapless data transfer from page-mode dynamic random access memories |
US5337287A (en) * | 1991-08-20 | 1994-08-09 | Nec Corporation | Dual port semiconductor memory device |
JPH05151769A (ja) * | 1991-11-28 | 1993-06-18 | Mitsubishi Electric Corp | マルチポートメモリ |
IT1259342B (it) * | 1992-03-17 | 1996-03-12 | Cselt & Centro Studi E Lab Tel | Elemento di commutazione di cella ad elevata velocita' di cifra in tecnologia cmos |
US5742760A (en) * | 1992-05-12 | 1998-04-21 | Compaq Computer Corporation | Network packet switch using shared memory for repeating and bridging packets at media rate |
US5309395A (en) * | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
US5732041A (en) * | 1993-08-19 | 1998-03-24 | Mmc Networks, Inc. | Memory interface unit, shared memory switch system and associated method |
US5440523A (en) * | 1993-08-19 | 1995-08-08 | Multimedia Communications, Inc. | Multiple-port shared memory interface and associated method |
US5634004A (en) * | 1994-05-16 | 1997-05-27 | Network Programs, Inc. | Directly programmable distribution element |
US5802052A (en) * | 1996-06-26 | 1998-09-01 | Level One Communication, Inc. | Scalable high performance switch element for a shared memory packet or ATM cell switch fabric |
-
1995
- 1995-08-07 US US08/512,613 patent/US5732041A/en not_active Expired - Lifetime
-
1996
- 1996-07-18 EP EP96925380A patent/EP0843854B1/en not_active Expired - Lifetime
- 1996-07-18 WO PCT/US1996/011974 patent/WO1997006489A1/en active IP Right Grant
- 1996-07-18 AU AU65905/96A patent/AU6590596A/en not_active Abandoned
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- 1996-07-18 EP EP00200593A patent/EP1028380A3/en not_active Withdrawn
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- 1996-07-18 KR KR10-1998-0700888A patent/KR100356447B1/ko not_active IP Right Cessation
- 1996-07-18 JP JP50844797A patent/JP3628706B2/ja not_active Expired - Lifetime
-
1997
- 1997-12-29 US US08/998,586 patent/US5910928A/en not_active Expired - Lifetime
-
1998
- 1998-08-12 US US09/133,287 patent/US6021086A/en not_active Expired - Lifetime
-
2004
- 2004-04-27 JP JP2004131369A patent/JP3899085B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
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US6021086A (en) | 2000-02-01 |
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AU6590596A (en) | 1997-03-05 |
JPH11510285A (ja) | 1999-09-07 |
EP0843854A1 (en) | 1998-05-27 |
JP2004320786A (ja) | 2004-11-11 |
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