TWI393142B - 記憶體裝置與其控制方法 - Google Patents
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Description
本發明是有關於一種記憶體裝置與其控制方法,且特別是有關於一種快閃記憶體裝置與其控制方法。
快閃記憶體具有可多次進行資料之存入、讀取、抹除等動作,且存入之資料在斷電後也不會消失等優點。此外,快閃記憶體消耗相當少的電力並且不易受震動影響,因此已成為個人電腦、可攜式電腦、以及數位相機等電子設備所廣泛採用的一種非揮發性記憶體元件。
圖1為習知快閃記憶體裝置在操作上的方塊示意圖。參照圖1,快閃記憶體裝置110包括多個區塊(block)111~114,並受控於18位元的位址。微處理器120受限於其硬體架構的限制,只能傳送16位元的位址A1~A16至快閃記憶體裝置110。因此,微處理器120必需搭配位址控制器130來讀取快閃記憶體裝置110。
針對習知的控制方法來看,位址控制器130會搭配微處理器120所輸出的位址A1~A16,而據以輸出2位元的位址A17~A18至快閃記憶體裝置110。藉此,快閃記憶體裝置110將可接收到18位元的位址A1~A18,而據以執行相應的操作。值得注意的是,區塊111~114可區分為程式區111a~114a與資料區111b~114b。在存取資料區111b與114b的過程中,為了變更位址A17~A18之訊號,微處理器120必須先後執行程式區111a與114a中的程式碼,才能從存取資料區111b跳到存取資料區114b中的資料。其步驟如下,(1)從資料區111b跳到程式區111a執行變更位址A17~A18之程式碼;(2)當位址A17~A18變更到區塊114完成後,程式執行則自動從程式區111a跳到程式區114a之相對應位址;(3)執行程式區114a之程式再跳到資料區114b存取資料。
換而言之,對於習知的控制方法來說,當微處理器120的接腳數不足以提供快閃記憶體裝置110的位址時,微處理器120必需搭配額外的位址控制器130來操控快閃記憶體裝置110。此外,快閃記憶體裝置110中的每一個區塊111a~114a都必須儲存重複的程式碼,才能致使微處理器120存取每一個區塊111~114,造成儲存空間的浪費。
本發明提供一種記憶體裝置的控制方法,可致使接腳數不足的微處理器無須搭配額外的位址控制器,就可操控記憶體裝置。
本發明提供一種記憶體裝置的控制方法,只需透過一個區塊來儲存特定程式碼,就可存取記憶體裝置中的每一個區塊。
本發明提供一種記憶體裝置,用以降低記憶體之儲存空間的浪費。
本發明提供一種記憶體裝置,只需透過一個區塊來儲存特定程式碼,就可致使微處理器存取記憶體裝置中的每一個區塊。
本發明提出一種記憶體裝置的控制方法,其中所述記憶體裝置包括一第一與一第二暫存器,且所述記憶體裝置的控制方法包括下列步驟。首先,提供一第一讀取指令以及一第一位址。接著,合併第一位址與來自第一暫存器的一第一預設位址,以取得一第一延展位址。之後,依據第一延展位址來讀取記憶體裝置。另一方面,更提供一第二讀取指令以及一第二位址,並藉由第二位址與來自第二暫存器的一第二預設位址的合併,來取得一第二延展位址。藉此,將可依據第二延展位址來讀取記憶體裝置。
在本發明之一實施例中,上述之依據第一延展位址來讀取記憶體裝置的步驟包括:參照第一延展位址,映射至記憶體裝置的一第一區塊;以及,執行第一區塊中的一特定程式碼,以更改第二暫存器所儲存的第二預設位址。
在本發明之一實施例中,上述之依據第二延展位址來讀取記憶體裝置的步驟包括:參照第二延展位址,映射至記憶體裝置的一第二區塊;以及,存取記憶體裝置之第二區塊中的資料。
從另一角度來看,本發明提出另一種記憶體裝置的控制方法,其中所述記憶體裝置包括一第一與一第二暫存器,且所述記憶體裝置的控制方法包括下列步驟。首先,提供一讀取指令以及一位址。接著,依據一外部訊號而從第一與第二暫存器中選取其一,以獲取一預設位址。之後,藉由位址與預設位址的合併來取得一延展位址,並依據延展位址來讀取記憶體裝置。
本發明提出一種記憶體裝置,受控於一微處理器所提供的一第一讀取指令、一第一位址、一第二讀取指令以及一第二位址,且所述記憶體裝置包括一記憶體、一第一暫存器、一第二暫存器以及一位址拌碼器。其中,第一暫存器用以儲存一第一預設位址,並依據第一讀取指令而輸出第一預設位址。第二暫存器用以儲存一第二預設位址,並依據第二讀取指令而輸出第二預設位址。
另一方面,位址拌碼器用以將第一位址與來自第一暫存器的第一預設位址進行合併,以輸出一第一延展位址。此外,位址拌碼器更將第二位址與來自第二暫存器的第二預設位址進行合併,以輸出一第二延展位址。值得注意的是,記憶體裝置會分別依據第一延展位址與第二延展位址來存取記憶體。
本發明另提出一種記憶體裝置,受控於一微處理器所提供的一讀取指令以及一位址,且所述記憶體裝置包括一記憶體、一第一與一第二暫存器、以及一位址拌碼器。其中,第一與第二暫存器各自儲存一預設位址,並依據一外部訊號而致使第一與第二暫存器之其一輸出預設位址。位址拌碼器用以將預設位址與位址進行合併,以輸出一延展位址。在此,記憶體裝置會依據延展位址來存取記憶體。
在本發明之一實施例中,當上述之預設位址是來自第一暫存器時,則上述之依據延展位址來讀取記憶體裝置的步驟包括:參照延展位址,映射至記憶體裝置的一第一區塊;以及,執行第一區塊中的一特定程式碼,以更改第二暫存器所儲存的預設位址。
在本發明之一實施例中,當上述之預設位址是來自第二暫存器時,則上述之依據延展位址來讀取記憶體裝置的步驟包括:參照延展位址,映射至記憶體裝置的一第二區塊;以及,存取第二區塊中的資料。
基於上述,本發明是藉由第一與第二暫存器來分別儲存預設位址,並透過位址與預設位址合併後的延展位址來操控記憶體裝置。如此一來,即使微處理器的接腳數不足以控制記憶體裝置,其也將無須搭配額外的位址控制器。除此之外,本發明是透過第一暫存器中的預設位址來指向固定的區塊,以執行特定程式碼來更改第二暫存器中的預設位址。藉此,本發明只需透過一個區塊來儲存特定程式碼,就可存取記憶體裝置中的每一個區塊。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖2繪示為依據本發明一實施例之記憶體裝置的控制方法流程圖,圖3繪示為依據本發明一實施例之記憶體裝置在微處理器控制下的方塊示意圖。其中,本實施例是以記憶體裝置300與微處理器301的相互操作為例來進行說明,且記憶體裝置300例如是一快閃記憶體裝置。在此,記憶體裝置300包括一記憶體310、一位址拌碼器(address scrambler)320、一第一暫存器330以及一第二暫存器340,且記憶體310包括多個區塊310a~310d。
請參照圖2,在本實施例中,於步驟S210,將第一與第二預設位址分別儲存至第一與第二暫存器,並於步驟S220,提供第一讀取指令以及第一位址。
舉例來說,如圖3所示,第一暫存器330中儲存有第一預設位址DP31,且第二暫存器340中儲存有第二預設位址DP32。此外,微處理器301會透過多個接腳,來提供第一讀取指令CM31以及第一位址D31至記憶體裝置300。
接著,於步驟S230,依據第一讀取指令,擷取來自第一暫存器的第一預設位址,並於步驟S240,合併第一位址與來自第一暫存器的第一預設位址,以取得第一延展位址。藉此,將可於步驟S250中,依據第一延展位址來讀取記憶體裝置。
舉例來說,如圖3所示,當記憶體裝置300接收到第一讀取指令CM31時,第一暫存器330將會輸出第一預設位址DP31至位址拌碼器320。接著,位址拌碼器320將會合併第一位址D31與第一預設位址DP31,以取得並輸出第一延展位址DE31。
另一方面,記憶體裝置300會參照第一延展位址DE31,映射至記憶體310中的區塊310d。此時,微處理器301將執行區塊310d之程式區中的特定程式碼,以更改第二暫存器340所儲存的第二預設位址DP32。換而言之,當微處理器301發送第一讀取指令CM31時,區塊310d中的特定程式碼將被執行,以變更第二暫存器340中的第二預設位址DP32。
請繼續參照圖2,本實施例之控制方法更於步驟S260,提供第二讀取指令以及第二位址。藉此,步驟S270將可依據第二讀取指令,擷取來自第二暫存器的第二預設位址。
舉例來說,如圖3所示,微處理器301會再次透過所述的多個接腳,提供第二讀取指令CM32以及第二位址D32至記憶體裝置300。當記憶體裝置300接收到第二讀取指令CM32時,第二暫存器340將會輸出第二預設位址DP32至位址拌碼器320。
當擷取到第二預設位址之後,則將如步驟S280所述的,合併第二位址與來自第二暫存器的第二預設位址,以取得第二延展位址。藉此,步驟S290將可依據第二延展位址來讀取記憶體裝置。
舉例來說,如圖3所示,當位址拌碼器320接收到第二預設位址DP32時,其將合併第二位址D32與第二預設位址DP32,以取得並輸出第二延展位址DE32。另一方面,記憶體裝置300會參照第二延展位址DE32,映射至記憶體310中的另一區塊(例如:區塊310a),以致使微處理器301存取另一區塊中的資料。
值得注意的是,記憶體裝置300是參照第一預設位址DP31與第二預設位址DP32,來決定其所映射到的區塊。此外,第一預設位址DP31是固定不變的,故當微處理器301提供第一讀取指令CM31與第一位址D31時,記憶體裝置300將會參照第一延展位址DE31映射到區塊310d,進而執行特定程式碼。
另一方面,第二預設位址DP32會隨著特定程式碼的執行而產生相對應的變動,故當微處理器301提供第二讀取指令CM32與第二位址D32時,記憶體裝置300將會參照第二延展位址DE32映射到區塊310a~310c之其一。
換而言之,當微處理器301欲從原先所存取到的區塊310a更改至區塊310b時,其必須先發送第一讀取指令CM31與第一位址D31,來將原本指向區塊310a的第二預設位址DP32更改為指向區塊310b。之後,微處理器301才能藉由第二位址D32與更改後的第二預設位址DP32,來存取到區塊310b。
藉此,記憶體裝置300只需透過一個區塊310d來儲存特定程式碼,就可致使微處理器301存取每一個區塊310a~310d。除此之外,雖然微處理器301的接腳數不足以提供記憶體裝置300的位址,但是其可藉由第一暫存器330或是第二暫存器340所提供的預設位址,來正常地操控記憶體裝置300。換而言之,透過本實施例所述的控制方法,即使微處理器301的接腳數不足以提供記憶體裝置300的位址,其將無須搭配額外的位址控制器。
圖4繪示為依據本發明另一實施例之記憶體裝置的控制方法流程圖,圖5繪示為依據本發明另一實施例之記憶體裝置在微處理器控制下的方塊示意圖。其中,本實施例是以記憶體裝置500與微處理器501的相互操作為例來進行說明,且記憶體裝置500例如是一快閃記憶體裝置。在此,記憶體裝置500包括一記憶體510、一位址拌碼器520、一第一暫存器530以及一第二暫存器540,且記憶體510包括多個區塊510a~510d。
請參照圖4,本實施例是透過步驟S410,而在第一與第二暫存器中分別儲存對應的預設位址。之後,於步驟S420,提供讀取指令以及位址,並於步驟S430,依據外部訊號而從第一與第二暫存器中選取其一,以獲取預設位址。
舉例來說,如圖5所示,第一暫存器530中儲存有預設位址DP51,且第二暫存器540中儲存有預設位址DP52。此外,微處理器501會透過多個接腳,傳送讀取指令CM51以及位址D51至記憶體裝置500。另一方面,微處理器501更透過其另一特定接腳,傳送外部訊號SET至記憶體裝置500。其中,所述特定接腳例如是微處理器501用以傳送閂鎖(latch)訊號的接腳,然本實施例並不侷限於此。
當記憶體裝置500接收到外部訊號SET時,其會依據外部訊號SET的邏輯準位,而從第一暫存器530以及第二暫存器540中選取其一。藉此,當外部訊號SET切換至第一邏輯準位(例如:邏輯0)時,第一暫存器530將被選取,並據以輸出其內部的預設位址DP51至位址拌碼器520。相對地,當外部訊號SET切換至第二邏輯準位(例如:邏輯1)時,第二暫存器540將被選取,並據以輸出其內部的預設位址DP52至位址拌碼器520。
請繼續參照圖4,當取得預設位址後,則將執行步驟S440,以合併位址與預設位址,並藉此取得延展位址。藉此,步驟S450將可依據延展位址來讀取記憶體裝置。
舉例來說,如圖5所示,倘若位址拌碼器520是接收到來自第一暫存器530的預設位址DP51,其將會把位址D51與預設位址DP51進行合併,以取得延展位址DE51。此時,記憶體裝置500將參照延展位址DE51映射至區塊510d。此外,微處理器501將執行區塊510d之程式區中的特定程式碼,以更改暫存器540所儲存的預設位址DP52。
另一方面,當位址拌碼器520是接收到來自第二暫存器540的預設位址DP52時,其將會把位址D51與預設位址DP52進行合併,以取得延展位址DE52。此時,記憶體裝置500將參照延展位址DE52映射至區塊510a~510c之其一,以致使微處理器501存取所映射到的區塊。
如此一來,當微處理器501欲從原先所存取到的區塊510a更改至區塊510b時,其除了必須在第一與第二期間分別發送一讀取指令CM51以及一位址D51之外,其還必須切換外部訊號SET的準位。藉此,於第一期間所發送的位址D51將與預設位址DP51進行合併,指向510d。執行510d,進而致使原本指向區塊510a的預設位址DP52更改為指向區塊510b。之後,微處理器301才能藉由於第二期間所發送位址D51以及更改後的預設位址DP52,而存取到區塊510b。
綜上所述,本發明是藉由第一與第二暫存器來分別儲存預設位址,並透過位址與預設位址合併後的延展位址來操控記憶體裝置。如此一來,即使微處理器的接腳數不足以控制記憶體裝置,其也將無須搭配額外的位址控制器。另一方面,第一暫存器中的預設位址是固定的,故可用來指向具有特定程式碼的區塊。此外,特定程式碼的執行會改變第二暫存器中的預設位址,故隨著第二暫存器中之預設位址的變動,可以映射到不同的區塊。換而言之,本發明只需透過一個區塊來儲存特定程式碼,就可存取記憶體裝置中的每一個區塊。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110、300、500...記憶體裝置
111~114、310a~310d、510a~510d區塊
111a~114a...程式區
111b~114b...資料區
120、301、501...微處理器
130...位址控制器
A1~A16、A17~A18...位址
S210~S290...用以說明圖2實施例之各步驟流程
310、510...記憶體
320、520...位址拌碼器
330、530...第一暫存器
340、540...第二暫存器
DP31...第一預設位址
DP32...第二預設位址
CM31...第一讀取指令
CM32...第二讀取指令
D31...第一位址
D32...第二位址
DE31...第一延展位址
DE32...第二延展位址
S410~S450...用以說明圖4實施例之各步驟流程
CM51...讀取指令
D51...位址
SET...外部訊號
DP51、DP52...預設位址
DE51、DE52...延展位址
圖1為習知快閃記憶體裝置在操作上的方塊示意圖。
圖2繪示為依據本發明一實施例之記憶體裝置的控制方法流程圖。
圖3繪示為依據本發明一實施例之記憶體裝置在微處理器控制下的方塊示意圖。
圖4繪示為依據本發明另一實施例之記憶體裝置的控制方法流程圖。
圖5繪示為依據本發明另一實施例之記憶體裝置在微處理器控制下的方塊示意圖。
S210~S290...用以說明圖2實施例之各步驟流程
Claims (25)
- 一種記憶體裝置的控制方法,其中該記憶體裝置包括一第一與一第二暫存器,該記憶體裝置的控制方法包括:提供一第一讀取指令以及一第一位址;合併該第一位址與來自該第一暫存器的一第一預設位址,以取得一第一延展位址;依據該第一延展位址讀取該記憶體裝置;提供一第二讀取指令以及一第二位址;合併該第二位址與來自該第二暫存器的一第二預設位址,以取得一第二延展位址;以及依據該第二延展位址讀取該記憶體裝置。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,更包括:將該第一與該第二預設位址分別儲存至該第一與該第二暫存器。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,更包括:依據該第一讀取指令,擷取來自該第一暫存器的該第一預設位址。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,其中依據該第一延展位址讀取該記憶體裝置的步驟包括:參照該第一延展位址,映射至該記憶體裝置的一第一區塊;以及執行該第一區塊中的一特定程式碼,以更改該第二暫存器所儲存的該第二預設位址。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,更包括:依據該第二讀取指令,擷取來自該第二暫存器的該第二預設位址。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,其中依據該第二延展位址讀取該記憶體裝置的步驟包括:參照該第二延展位址,映射至該記憶體裝置的一第二區塊;以及存取該第二區塊中的資料。
- 如申請專利範圍第1項所述之記憶體裝置的控制方法,其中該記憶體裝置為一快閃記憶體裝置。
- 一種記憶體裝置的控制方法,其中該記憶體裝置包括一第一與一第二暫存器,該記憶體裝置的控制方法包括:提供一讀取指令以及一位址;依據一外部訊號而從該第一與該第二暫存器中選取其一,以獲取一預設位址;合併該位址與該預設位址,以取得一延展位址;以及依據該延展位址讀取該記憶體裝置。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,更包括:於該第一與該第二暫存器分別儲存對應的該預設位址。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,其中依據該外部訊號而從該第一與該第二暫存器中選取其一,以獲取該預設位址的步驟包括:當該外部訊號切換至一第一邏輯準位時,選取該第一暫存器,以獲取來自該第一暫存器的該預設位址;以及當該外部訊號切換至一第二邏輯準位時,選取該第二暫存器,以獲取來自該第二暫存器的該預設位址。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,其中當該預設位址來自該第一暫存器時,則依據該延展位址讀取該記憶體裝置的步驟包括:參照該延展位址,映射至該記憶體裝置的一第一區塊;以及執行該第一區塊中的一特定程式碼,以更改該第二暫存器所儲存的該預設位址。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,其中當該預設位址來自該第二暫存器時,則依據該延展位址讀取該記憶體裝置的步驟包括:參照該延展位址,映射至該記憶體裝置的一第二區塊;以及存取該第二區塊中的資料。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,其中該讀取指令與該位址是透過一微處理器的多個接腳來傳送,且該外部訊號是透過該微處理器的一特定接腳來傳送。
- 如申請專利範圍第13項所述之記憶體裝置的控制方法,其中該特定接腳更用以傳送該微處理器的閂鎖訊號。
- 如申請專利範圍第8項所述之記憶體裝置的控制方法,其中該記憶體裝置為一快閃記憶體裝置。
- 一種記憶體裝置,受控於一微處理器所提供的一第一讀取指令、一第一位址、一第二讀取指令以及一第二位址,且該記憶體裝置包括:一記憶體;一第一暫存器,用以儲存一第一預設位址,並依據該第一讀取指令而輸出該第一預設位址;一第二暫存器,用以儲存一第二預設位址,並依據該第二讀取指令而輸出該第二預設位址;以及一位址拌碼器,用以將該第一位址與來自該第一暫存器的該第一預設位址進行合併,以輸出一第一延展位址,並將該第二位址與來自該第二暫存器的該第二預設位址進行合併,以輸出一第二延展位址,其中,該記憶體裝置會分別依據該第一延展位址與該第二延展位址來存取該記憶體。
- 如申請專利範圍第16項所述之記憶體裝置,其中該記憶體裝置會參照該第一延展位址映射至該記憶體的一第一區塊,並執行該第一區塊中的一特定程式碼,以更改該第二暫存器所儲存的該第二預設位址。
- 如申請專利範圍第16項所述之記憶體裝置,其中該記憶體裝置會參照該第二延展位址映射至該記憶體的一第二區塊,並存取該第二區塊中的資料。
- 如申請專利範圍第16項所述之記憶體裝置,其中該記憶體為一快閃記憶體。
- 一種記憶體裝置,受控於一微處理器所提供的一讀取指令以及一位址,且該記憶體裝置包括:一記憶體;一第一與一第二暫存器,各自儲存一預設位址,並依據一外部訊號而致使該第一與該第二暫存器之其一輸出該預設位址;以及一位址拌碼器,用以將該預設位址與該位址進行合併,以輸出一延展位址,其中該記憶體裝置會依據該延展位址來存取該記憶體。
- 如申請專利範圍第20項所述之記憶體裝置,其中當該外部訊號為一第一邏輯準位時,該第一暫存器會據以輸出其所儲存的該預設位址,當該外部訊號為一第二邏輯準位時,該第二暫存器會據以輸出其所儲存的該預設位址。
- 如申請專利範圍第20項所述之記憶體裝置,其中當該第一暫存器輸出其所儲存的該預設位址時,該位址拌碼器會參照該延展位址映射至該記憶體的一第一區塊,並執行該第一區塊中的一特定程式碼,以更改該第二暫存器所儲存的該預設位址。
- 如申請專利範圍第20項所述之記憶體裝置,其中當該第二暫存器輸出其所儲存的該預設位址時,該位址拌碼器會參照該延展位址映射至該記憶體的一第二區塊,並存取該第二區塊中的資料。
- 如申請專利範圍第20項所述之記憶體裝置,其中該讀取指令與該位址是透過該微處理器的多個接腳來傳送,且該外部訊號是透過該微處理器的一特定接腳來傳送。
- 如申請專利範圍第24項所述之記憶體裝置,其中該特定接腳更用以傳送該微處理器的閂鎖訊號。
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TW (1) | TWI393142B (zh) |
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2008
- 2008-12-29 TW TW97151224A patent/TWI393142B/zh active
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TW201025338A (en) | 2010-07-01 |
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