JP3897922B2 - 半導体装置の製造方法、及びコンピュ−タ読取り可能な記録媒体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置などの電子デバイス製造技術に係り、特に電子デバイスの製造方法、この製造を支援するための制御システムおよびその製造方法を実現するプログラムを記録した記録媒体とその製造方法に用いるデ−タを記録した記録媒体に関する。
【０００２】
【従来の技術】
半導体装置の製造方法では半導体基板、代表的にはシリコンウェ−ハを用い、これに成膜、リソグラフィ、エッチング等から成る一連の工程を実施して半導体素子を半導体基板上に集積形成する。この集積形成される半導体素子の高集積密度化の要請に伴い、各素子の微細化が要求されている。そして半導体装置の製造における設計上許容される寸法の範囲がさらに厳しくなっている。
【０００３】
製造時の各工程では半導体製造装置の管理可能な製造条件の範囲（以下において「管理範囲」という）の寸法になるように加工を行っている。ところが、各工程ごとの加工誤差すなわち管理範囲は半導体製造装置の能力程度であっても、前の工程までの加工誤差の累積によって次の工程に於いて加工不能になる場合がでてきている。
【０００４】
従来例１として図２２のフロ−チャ−トに示すように層間絶縁膜としての膜種Ａと膜種Ｂと、接続穴を有する半導体装置の製造フロ−について述べる。ここで「製造フロ−」とは複数の製造工程名と測定の工程名を半導体装置を製造する順序に並べたフロ−チャ−トのことである。そして、製造工程名毎に製造条件が付加されていても、測定の工程名毎に測定の規準等を付加してもよい。この製造フロ−では膜種Ａを成膜する第１成膜工程であるステップＳ４１、膜種Ａの膜厚測定をする第１膜厚測定であるステップＳ４２、膜種Ｂを成膜する第２成膜工程であるステップＳ４３、膜種Ｂの膜厚測定をする第２膜厚測定であるステップＳ４４と膜種Ａと膜種Ｂをエッチングして接続穴を形成するエッチング工程であるステップＳ４５の各ステップをこの順序で処理する。図２３（ｂ）に製造後における半導体装置の断面図を示す。
【０００５】
図２２に示すフロ−チャ−トにおける第１成膜工程の製造条件は膜種Ａ（ＢＰＳＧ膜等）を膜厚３００ｎｍに管理範囲±１０％以内で成膜することである。そして、この条件に合うようにステップＳ４１において第１成膜工程が行われ、図２３（ｂ）の膜種Ａ１１２が成膜される。次にステップＳ４２においてこの成膜の結果を測定するため第１膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ４３に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【０００６】
第２成膜工程の製造条件は膜種Ｂ（ＮＳＧ膜等）を膜厚６００ｎｍに管理範囲±１０％以内で成膜することであり、この条件に合うようにステップＳ４３において第２成膜工程が行われ、図２３（ｂ）の膜種Ｂ１１３が成膜される。そして、ステップＳ４４においてこの成膜の結果を測定するため第２膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ４５に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【０００７】
最後に、エッチング工程の製造条件は、図２３（ｂ）のように膜種Ａ１１２と膜種Ｂ１１３を完全に除去するように決定される。第１成膜工程と第２成膜工程でそれぞれ最大となりうる膜厚の膜１１２、１１３をエッチング量が最小になったときでも残らないようにエッチング量が決定される。この場合最大膜厚は膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和の１０％増しで９９０ｎｍとなる。エッチング量は最大膜厚９９０ｎｍをエッチング量が管理範囲内で１０％減少したときでも膜が残らないように１１００ｎｍに設定される。この条件に合うようにステップＳ４５においてエッチング工程が行われ、図２３（ｂ）の接続穴１１４が形成される。
【０００８】
この状況で、図２３（ａ）のように膜種Ａ１１２と膜種Ｂ１１３の膜厚が管理範囲内で最小になり、エッチング量が管理範囲内で最大なる場合がある。この場合には、最小膜厚は膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和の１０％引きで８１０ｎｍとなり、エッチング量は１１００ｎｍの１０％増しで１２１０ｎｍになる。膜種Ａ１１２と膜種Ｂ１１３のエッチング後のオ−バ−エッチング分が膜種Ａと膜種Ｂのエッチング量換算で４００ｎｍになり、オ−バ−エッチングの割合が４９％に上る。オ−バ−エッチングの際は基板をエッチングすることになる。基板のエッチング速度は膜種Ａと膜種Ｂの１０％程度に低下するので、基板のエッチング量は４０ｎｍになる。
【０００９】
従来例２として図２５に示すような層間絶縁膜として平坦化された膜種Ｃ２１３とこの上に堆積される膜種Ｃ２０４を有する半導体装置の製造フロ−を図２４に示すフロ−チャ−トを用いて述べる。この製造フロ−では膜種Ｃ２１３を成膜する第１成膜工程であるステップＳ５１、膜種Ｃ２１３の膜厚測定をする第１膜厚測定であるステップＳ５２、膜種Ｃ２１３のポリッシングをするポリッシング工程であるステップＳ５３、膜種Ｃ２１３の膜厚測定をする第２膜厚測定であるステップＳ５４と膜種Ｃ２０４を成膜する第２成膜工程であるステップＳ５５をこの順序で処理する。
【００１０】
まず第１成膜工程の製造条件は膜種Ｃ（ＰＥ−ＴＥＯＳ膜等）を膜厚１０００ｎｍに管理範囲±１０％以内で成膜することである。そして、この条件に合うようにステップＳ５１において第１成膜工程が行われ、図２５（ｂ）の膜種Ｃ２１３が成膜される。次にステップＳ５２においてこの成膜の結果を測定するために第１膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ５３に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【００１１】
ポリッシング工程の製造条件は残り膜厚を膜厚５００ｎｍに管理範囲±１０％以内でポリッシングすることであり、この条件に合うようにステップＳ５３においてポリッシング工程が行われ、図２５（ｂ）の膜種Ｃ２１３が残る。そして、ステップＳ５４においてこのポリッシング工程の結果を測定するため第２膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ５５に移るが、管理範囲内に無い場合はポリッシングの不良として次のステップへは進めない。
【００１２】
最後に第２成膜工程の製造条件は、図２５（ｂ）のように膜種Ｃ（ＰＥ−ＴＥＯＳ膜等）を膜厚５００ｎｍに管理範囲±１０％以内で成膜することであり、この条件に合うようにステップＳ５５において第２成膜工程が行われる。
【００１３】
この状況で第２成膜工程後の膜種Ｃ２１３と２０４の和である層間絶縁膜の膜厚の最小値と最大値は以下のようになっている。最小値が得られる状況を図２５（ａ）に示す。最小値は８００ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で４５０ｎｍ成膜した時に得られる。最大値が得られる状況を図２５（ｂ）に示す。最大値は１２００ｎｍで、第１成膜工程で１１００ｎｍ成膜し、ポリッシング工程で４５０ｎｍポリッシングし、第２成膜工程で５５０ｎｍ成膜した時に得られる。第２成膜工程後の層間絶縁膜の膜厚の設計上の中心値は１０００ｎｍなので、±２０％のばらつきが生じることになる。各工程で膜厚を±１０％に管理してもその結果得られる層間絶縁膜の膜厚は±２０％ばらつくことになる。
【００１４】
層間絶縁膜の膜厚ばらつきは配線間容量ひいては配線遅延時間をばらつかせる。半導体素子の微細化と高集積化により配線遅延時間がゲ−ト遅延時間より大きくなり集積回路の遅延時間を左右している現状では、集積回路の動作可能な速度をばらつかせてしまうことになる。
【００１５】
【発明が解決しようとする課題】
以上二つの従来例で示した通り、各個別の工程でその製造装置の管理範囲で処理を実行したとしても、連続した多数の工程の組み合わせからなる半導体装置の製造においては、各工程での管理範囲の累積により半導体装置が設計した性能通りの構造にならないという問題が生じた。
【００１６】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは製造装置の管理範囲を狭める事なく微細化された半導体装置を製造する方法を提供することにある。
【００１７】
本発明の他の目的は、管理範囲は従来のままの製造装置で微細な半導体装置を製造するための製造システムを提供することにある。
【００１８】
本発明のさらに他の目的は、製造フロ−の中の測定の工程数を減らすことのできる半導体装置の製造方法を提供することにある。
【００１９】
本発明のさらに他の目的は、管理範囲は従来のままで微細な半導体装置を高精度に製造できるプログラムを記録した記録媒体を提供することにある。
【００２０】
本発明のさらに他の目的は、管理範囲は従来のままで微細な半導体装置を高精度に製造する際に必要なデ−タを記録した記録媒体を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第一の特徴は、測定の工程名の関数として記述される製造条件を製造工程名に設定するステップと、測定の結果と製造条件をリンクして新たな製造条件を生成するステップとを有する半導体集積回路等の半導体装置の製造方法であることである。ここで、測定の結果とは膜厚、エッチング量、線幅と穴径等の意である。
【００２２】
本発明の第１の特徴によれば、前の製造工程で発生した設計値からのずれを後の製造工程で補正できるため、複数の製造工程を経ることでこのずれが累積的に大きくなるのを防ぐだけでなく、単一の製造工程で発生するずれ量よりも小さくできる。この結果、管理範囲は従来そのままの製造装置で微細な半導体装置を製造することができる。
【００２３】
また、補正するために必要な測定のみをすればよいので、製造フロ−の中の測定の工程数を減らすことができる。
【００２４】
本発明の第１の特徴は、製造工程名と測定の工程名を処理順に並べた製造フロ−を作成するステップを有することにより効果的である。
【００２５】
本発明の第１の特徴は、新たな製造条件から製造パラメ−タを計算するステップを有することにより効果的である。これらのステップにより半導体装置製造の自動化が可能になる。測定の結果に応じて製造条件が変動するので製造装置等への製造条件の入力を誤りやすいが、自動化により製造条件の入力の誤りを解消できる。なお、「製造パラメ−タ」とは半導体製造装置に直接入力可能な製造条件のことである。
【００２６】
また、本発明の第１の特徴は、製造条件を製造工程名に設定するステップにおいて、測定の工程名にデ−タラベルを付加するステップと、製造条件をデ−タラベルの関数として記述し製造工程名に設定するステップを設ける場合により効果的である。この事により、測定の工程名と製造条件の一方から他方への検索が迅速・容易になる。あるいは製造条件を製造工程名に設定するステップにおいて、製造工程名と測定の工程名に、異なる工程番号を付加するステップと、製造条件を測定の工程名に付加された工程番号の関数として記述し製造工程名に設定するステップを設ける場合においても同様な効果を得ることができる。
【００２７】
そして、新たな製造条件を生成するステップにおいて、測定の結果から測定の工程名を検索するステップと、測定の工程名に付加されたデ−タラベルあるいは工程番号を検出するステップと、同一のデ−タラベルあるいは工程番号の関数として記述された製造条件を検索するステップを設けることにより有利な効果を奏する。この事により、測定の工程名から測定の工程名の関数として記述される製造条件への検索が迅速・容易になる。また、新たな製造条件を生成するステップにおいて、製造条件を製造フロ−から処理順に抽出するステップと、製造条件がデ−タラベルあるいは工程番号の関数として記述されているかを判定するステップと、同一のデ−タラベルあるいは工程番号を付加された測定の工程名から前記測定の結果を取得するステップを設けることによっても有利な効果を奏する。この事により、測定の工程名の関数として記述される製造条件から測定の工程名への検索が迅速・容易になる。
【００２８】
本発明の第２の特徴は、測定の工程名の関数として記述される製造条件を製造工程に設定するリンク情報設定部と、先行する測定の工程名の測定を実施し、この測定の結果を送信する測定装置群と、測定の結果と製造条件をリンクして新たな製造条件を生成する製造条件生成部と、新たな製造条件を受信し半導体装置の製造を実施する製造装置群から成る半導体装置の製造システムであることである。
【００２９】
本発明の第２の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造するための製造システムを提供できる。
【００３０】
本発明の第３の特徴は、測定の工程名の関数として記述される製造条件を製造工程に設定するステップと、測定の結果と製造条件をリンクして新たな製造条件を生成するステップからなるプログラムを記録したコンピュ−タ読取り可能な記録媒体であることである。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのプログラムを記録できるような装置が含まれる。
【００３１】
本発明の第３の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造する製造方法を実現するプログラムを記録した記録媒体を提供することができる。
【００３２】
本発明の第４の特徴は、製造工程名と測定の工程名を処理順に格納するデ−タ領域と、前記製造工程名毎に製造条件を設定するデ−タ領域とを少なくとも含んだデ−タを記録したコンピュ−タ読み取り可能な記録媒体であることである。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのデ−タを記録できるような装置が含まれる。
【００３３】
本発明の第４の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造する製造方法に用いるデ−タを記録した記録媒体を提供することができる。
【００３４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００３５】
図１は本発明に係る半導体装置の製造システムの概略的な構成図である。本発明に係る半導体装置の製造システムは、先行する測定の工程名の関数として記述される製造条件を製造工程名に設定するリンク情報設定部２１と、先行する測定の工程名の測定を実施し、この測定の結果を送信する測定装置群８と、先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた新たな製造条件を生成する製造条件生成部２２と、新たな製造条件を受信し半導体装置の製造を実施する製造装置群７から成る。ここで「先行する」とは製造の順序に従って並べられた製造フロ−において順番が早いことである。リンク情報設定部２１と、製造条件生成部２２は演算部２内に配置されるが、さらに製造フロ−作成部２０と、製造パラメ−タ計算部２３も演算部２内に配置してもよい。演算部２で実行するためのプログラムを記録するプログラム記録部３を、バスラインを介して演算部２に接続することもある。製造フロ−作成部２０で作成される製造フロ−を記録する製造フロ−デ−タ記録部４を、バスラインを介して演算部２に接続してもよい。製造パラメ−タ計算部２３での計算に使用される計算デ−タを記録する計算デ−タ記録部１１を、バスラインを介して演算部２に接続する場合もある。出力制御部６１もバスラインを介して演算部２に接続され、製造条件生成部２２で設定された半導体装置毎の製造条件、あるいは、製造パラメ−タ計算部２３で計算された半導体装置毎の製造パラメ−タが出力される。入力制御部６２はバスラインを介して測定デ−タ記録部５に接続され、測定結果が入力制御部６２から入力される。上記プログラム、製造フロ−デ−タと測定デ−タを入力する入力装置９が、入力制御部６２に接続されている。半導体装置の製造条件、半導体装置の製造パラメ−タ、上記プログラム、製造フロ−デ−タと測定デ−タを出力する出力装置１０が、出力制御部６１に接続されている。製造装置群７は、熱処理装置７１、スパッタ装置７２、成膜装置７３、エッチング装置７４とポリッシング装置などで構成され、出力制御部６１に接続され、製造パラメ−タを受信する。測定装置群８は、膜厚測定装置８１、測長ＳＥＭ８２とシ−ト抵抗測定装置８３などで構成され、入力制御部６２に接続され、半導体装置の先行する測定の結果を送信する。
【００３６】
図２は本発明に係る半導体装置の製造方法のフロ−チャ−ト図である。
【００３７】
（イ）まず、ステップＳ１において製造工程名と先行する測定の工程名を処理順に並べた製造フロ−を製造フロ−作成部２０で作成する。
【００３８】
（ロ）ステップＳ２においてリンク情報設定部２１で先行する測定の工程名の関数として記述される製造条件を製造工程名に設定する。
【００３９】
（ハ）ステップＳ３において製造条件生成部２２で先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた新たな製造条件を生成する。
【００４０】
（ニ）ステップＳ４において製造パラメ−タ計算部２３で測定の結果に応じた新たな製造条件から製造パラメ−タを計算する。なお、製造パラメ−タの計算においては、単に数式を計算するのではなく、設定される製造条件の範囲を幾つかの領域に分割し、その領域毎に対応する製造パラメ−タをあらかじめ設定しておいてもよい。この場合、製造条件が設定されると属する領域を決定し対応する製造パラメ−タを選択する。また、同じ用途の製造装置が複数ある場合、製造パラメ−タとして装置を指定してもよい。たとえば成膜装置が複数あり、ある成膜装置は成膜速度について製造基板の中央が周辺に比べ早くなるのに対し、他の成膜装置は中央部が周辺部に比べて遅くなる場合に、製造条件に応じて成膜装置を選択すればよい。
【００４１】
（ホ）ステップＳ５において製造装置群７で製造パラメ−タを使って半導体装置を製造する。ステップＳ６において測定装置群８で製造の結果を測定する。
【００４２】
（ヘ）ステップＳ７において製造フロ−が終了したかどうかを判断する。終了していない場合は先行する測定の結果あるいは製造工程の取得のためにステップＳ３に戻る。製造フロ−が終了した場合は本発明に係る半導体装置の製造方法のフロ−を終了する。
【００４３】
図３は図２に示したフロ−チャ−トにおけるステップＳ２の内部のフロ−を示すフロ−チャ−トである。ステップＳ１１において製造フロ−から製造工程名を抽出する。ステップＳ１２において製造工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能な場合はステップＳ１３において先行する測定の工程名の関数で記述される製造条件を製造工程に設定する。リンク不可の場合はステップＳ１４において測定の結果によらない製造条件を設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したと判断した場合はステップＳ２を終了する。すべてを抽出していないと判断した場合は再度ステップＳ１１において製造フロ−から製造工程名を抽出する。
【００４４】
図４は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その１）を示すフロ−チャ−トである。先行する測定の工程名から先行する測定の工程名の関数として記述される製造条件を検索する。ステップＳ２１において先行する測定の結果から測定の工程名を検索する。ステップＳ２２において先行する測定の工程名の関数として記述された製造条件を検索する。ステップＳ２３において先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた製造条件を生成する。このフロ−は先行する測定の工程が終了した時点に開始することが可能である。したがってこのフロ−によって製造装置における処理待ち時間を最小にできる。
【００４５】
図５は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その２）を示すフロ−チャ−トである。図４のフロ−とは逆に先行する測定の工程名の関数として記述される製造条件から先行する測定の工程名を検索する。ステップＳ３１において製造条件を製造フロ−から処理順に抽出する。ステップＳ３２において製造条件が先行する測定の工程名の関数として記述されているかを判定する。記述されていなければステップＳ３を終了する。記述されていればステップＳ３３において先行する測定の工程名から先行する測定の結果を取得する。ステップＳ２３において先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた製造条件を生成する。
【００４６】
図６は図２に示したフロ−チャ−トにおけるステップＳ２の内部のフロ−を示すフロ−チャ−トである。図３のフロ−に比べステップＳ１６とＳ１７を追加することで検索する能力の向上が可能になる。ステップＳ１６において先行する測定の工程名にデ−タラベルを付加する。あるいは、製造工程名と先行する測定の工程名に工程番号を付加する。ステップＳ１７において先行する測定の工程名の関数で記述される製造条件を、先行する測定の工程名に付加されたデ−タラベルあるいは工程番号の関数として記述し製造工程に設定する。
【００４７】
図７は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その３）を示すフロ−チャ−トである。図４のフロ−に比べステップＳ２２と入れ替えてステップＳ２４とＳ２５を挿入することで検索する能力が向上する。ステップＳ２４において先行する測定の工程名に付加されたデ−タラベルあるいは工程番号を検出する。ステップＳ２５において同一のデ−タラベルあるいは工程番号の関数として記述された製造条件を検索する。
【００４８】
図８は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その４）を示すフロ−チャ−トである。図５のフロ−に比べステップＳ３２とステップＳ３４を入れ替え、ステップＳ３３とステップＳ３５を入れ替えることで検索する能力が向上する。ステップＳ３４において製造条件がデ−タラベルあるいは工程番号の関数として記述されているか判断する。ステップＳ３５において同一のデ−タラベルあるいは工程番号を付加された先行する測定の工程名から先行する測定の結果を取得する。
【００４９】
なお、上記の一連の処理をコンピュ−タに実行させるためのプログラムはコンピュ−タ読取り可能な記録媒体に記録されている。それが図１のプログラム記録部３に入っている。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのプログラムを記録できるような媒体が含まれる。
【００５０】
また、図９は本発明に係る半導体装置製造システムを制御するために必要なデ−タ構造（その１）である。製造の順番に製造工程名と測定の工程名を格納するデ−タ領域４１と、工程名毎に単一あるいは複数の製造条件を格納するデ−タ領域４２とが含まれる。先行する測定の結果とリンク可能な製造条件ｅ１には、先行する測定の工程名の関数４３が記録される。リンク不可の製造条件ａ１、ａ２、ｃ１、ｃ２、ｃ３、ｅ２には、測定の結果によらない製造条件が設定される。このデ−タ構造がコンピュ−タ読取り可能な記録媒体に記録され、それが図１の製造フロ−デ−タ記録部４に入っている。このような記録媒体としても上記同様、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのデ−タを記録できるような媒体が含まれる。
【００５１】
図１０も本発明に係る半導体装置製造システムを制御するために必要な他のデ−タ構造（その２）である。図９と比べ新たに測定Ｂにデ−タラベルｂ１が付加され、測定Ｄにデ−タラベルｄ１が付加される。先行する測定ＢとＤの結果とリンク可能な製造条件ｅ１としてデ−タラベルｂ１とｄ１の関数４４が設定される。
【００５２】
図１１も本発明に係る半導体装置製造システムを制御するために必要な、さらに他のデ−タ構造（その３）である。図９と比べ新たに製造の順番を示す工程番号を格納するデ−タ領域４０が含まれる。製造工程名と測定の工程名のすべてに工程番号が付加される。先行する測定ＢとＤの結果とリンク可能な製造条件ｅ１に工程番号ｎ＋２とｎ＋４の関数４５が設定される。
【００５３】
図１２は、記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従って製造条件さらには製造パラメ−タを設定し、この過程で作成した製造フロ−をデ−タとして記録媒体に格納するコンピュ−タシステムの一例を示す外観図である。このコンピュ−タシステム３０の本体全面には、フロッピィ−ディスクドライブ３１、およびＣＤ−ＲＯＭドライブ３２が設けられており、フロッピィ−ディスク３３、またはＣＤ−ＲＯＭ３４を各ドライブ入口から挿入し、所定の読み出し操作を行う事により、これらの記憶媒体に格納されたプログラムをシステム内にインスト−ルすることができる。また、所定の書き込み操作を行うことにより、これらの記憶媒体に半導体装置製造システムを制御するために必要なデ−タを記録することができる。さらに、所定のドライブ装置を接続することにより、例えばゲ−ムパックなどに使用されている半導体メモリとしてのＲＯＭ３５や、磁気テ−プとしてのカセットテ−プ３６を用いることもできる。また、設定した製造条件あるいは製造パラメ−タを製造装置群７に送信するためコンピュ−タシステム３０の本体と製造装置群７は接続されている。本体と測定装置群８とも測定の結果を送信するために接続されている。
【００５４】
（第１の実施の形態）
第１の実施の形態として図１３に示すような層間絶縁膜としての膜種Ａと膜種Ｂと、接続穴を有する半導体装置の製造フロ−を例に本発明に係る半導体装置の製造方法について述べる。半導体装置の製造方法のフロ−チャ−トは製造方法のフロ−は図２、図６と図７のフロ−チャ−ト図に従う。図１４に製造過程における半導体装置の断面図を示す。
【００５５】
（イ）まず図２のステップＳ１において、製造工程名と測定の工程名を処理順に並べた製造フロ−を作成する。この製造フロ−ではステップＳ４１の第１成膜工程で膜種Ａ１１２を成膜し、ステップＳ４２の第１膜厚測定で膜種Ａ１１２の膜厚測定をし、ステップＳ４３の第２成膜工程で膜種Ｂ１１３を成膜し、ステップＳ４４の第２膜厚測定で膜種Ｂ１１３の膜厚測定をし、最後に、ステップＳ４５のエッチング工程で膜種Ａ１１２と膜種Ｂ１１３をエッチングして接続穴１１４を形成する。
【００５６】
（ロ）次に図２のステップＳ２の処理を行うが、詳細には図６に示す処理を行う。図６のステップＳ１１において、製造フロ−から製造工程名である第１成膜工程（図１３のステップＳ４１）を抽出する。ステップＳ１２において第１成膜工程における製造条件はステップＳ４１より以前に実行されるはずである測定の結果とリンク可能か判断する。リンクは不可なので、ステップＳ１４において測定の結果によらない製造条件である膜種がＡであることと膜厚が３００ｎｍの前後１０％以内であることを設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないのでステップＳ１１にもどり第２成膜工程（図１３のステップＳ４３）を抽出する。ステップＳ１２において第２成膜工程における製造条件はステップＳ４３より以前に実行されるはずである測定の結果とリンク可能か判断する。第１成膜工程で成膜する膜種Ａと第２成膜工程で成膜する膜種Ｂの合計した膜厚を制御する必要がある半導体装置においては第２成膜工程と第１膜厚測定はリンク可能となる。しかし、今回の半導体装置においては膜種Ｂの膜厚は一定値が望ましく膜種Ａの膜厚によって変動するのは望ましくないのでリンク不可とする。以下第１成膜工程と同様にして膜種がＢであることと膜厚が６００ｎｍの前後１０％以内であることを設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないのでステップＳ１１にもどりエッチング工程を抽出する。ステップＳ１２においてエッチング工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能なので、ステップＳ１３において先行する測定の工程名である第１膜厚測定と第２膜厚測定の関数で記述される製造条件であるエッチング量を製造工程に設定する。このエッチング量は式（１）で表される。
【００５７】
ステップＳ１６において先行する測定の工程名である第１膜厚測定と第２膜厚測定それぞれにデ−タラベルＸとＹを付加する。ステップＳ１７においてデ−タラベルＸとＹの関数でエッチング量を設定する。このエッチング量は式（２）で表される。
【００５８】
（エッチング量）＝（Ｘ＋Ｙ）×１１０％ …………（２）
ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したのでステップＳ２を終了する。
【００５９】
図１５に製造フロ−に付加されたのデ−タ構造を示す。製造工程名と測定の工程名がデ−タ領域４１に格納され、製造条件とデ−タラベルが工程名毎にデ−タ領域４２に格納される。デ−タラベルＸが第１膜厚測定に付加され、デ−タラベルＹが第２膜厚測定に付加される。エッチング工程の製造条件であるエッチング量はデ−タラベルＸとＹの関数４６で記述される。
【００６０】
（ハ）次に図２のステップＳ３以降の処理を行うが、ステップＳ３以降では実際に半導体装置の製造と測定の工程を伴う。
【００６１】
図１４（ａ）に示すように基板１１１を用意する。そして、図１３に示したステップＳ４１の第１成膜工程により、図１４（ｂ）に示すように基板１１１上に膜１１２を成膜する。第１成膜工程の製造条件は膜種Ａ（例えばＢＰＳＧ膜）を膜厚３００ｎｍに成膜することである。この製造条件は測定の結果によらない製造条件なのでステップＳ３の処理は行わず、図２のステップＳ４において製造条件から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って成膜する。
【００６２】
（ニ）次に図２のステップＳ６においてこの成膜の結果を測定するため図１３に示したステップＳ４２の第１膜厚測定で膜厚の測定を行う。測定の結果は測定デ−タ記録部５に記録する。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３に戻る。ステップＳ３ではさらに図７のステップＳ２１に戻る。図７のステップＳ２１において第１膜厚測定の測定の結果である膜厚から第１膜厚測定を検索する。図７のステップＳ２４において第１膜厚測定に付加されたデ−タラベルＸを検出する。図７のステップＳ２５においてデ−タラベルＸの関数として記述された製造条件であるエッチング工程のエッチング量を検索する。図７のステップＳ２３において第１膜厚測定の測定の結果である膜厚とエッチング量をリンクして新たな製造条件を生成する。具体的には第１膜厚測定の測定の結果である膜厚をエッチング量の関数に代入する。ただし、エッチング量の関数の中のデ−タラベルＹが確定していないので、この段階で生成したエッチング量から製造パラメ−タを計算することができず図２のステップＳ４、Ｓ５とＳ６をジャンプする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどる。
【００６３】
第２成膜工程の製造条件は膜種Ｂ（例えばＮＳＧ膜）を膜厚６００ｎｍに成膜することである。この製造条件は測定の結果によらない製造条件なので第１成膜工程と同様に製造条件が処理され図１３のステップＳ４３である第２成膜工程が行われる。図１４（ｃ）に示すように膜１１３が成膜される。
【００６４】
（ホ）図２のステップＳ６においてはさらにこの成膜の結果を測定するため図１３に示したステップＳ４４の第２膜厚測定で膜厚の測定を行う。測定の結果は測定デ−タ記録部５に記録する。その後、図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどり、さらに図７のステップＳ２１において先行する結果である第２膜厚測定の測定の結果である膜厚から先行する測定の工程名である第２膜厚測定を検索する。図７のステップＳ２４において第２膜厚測定に付加されたデ−タラベルＹを検出する。図７のステップＳ２５においてデ−タラベルＹの関数として記述された製造条件であるエッチング工程のエッチング量を検索する。図７のステップＳ２３において第２膜厚測定の測定の結果である膜厚と既に第１膜厚測定の測定の結果である膜厚とリンクしたエッチング量をリンクして測定の結果に応じた製造条件を生成する。具体的には第２膜厚測定の測定の結果である膜厚をエッチング量の関数に代入する。エッチング量の関数の中のデ−タラベルＸとＹが確定したので、図２のステップＳ４において製造条件であるエッチング量から製造パラメ−タであるエッチング時間や材料ガス流量等を計算する。図２のステップＳ５において、エッチング装置７４でエッチング時間等を使って図１３のステップＳ４５のエッチングをする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了したので図２のフロ−も終了する。
【００６５】
図１３のステップＳ４５のエッチング工程では、図１４（ｄ）に示すように膜種Ａ１１２と膜種Ｂ１１３を完全に除去するようにエッチングする。そして、半導体装置の製造ロット毎の膜種Ａ１１２と膜種Ｂ１１３のそれぞれの膜厚あるいは積層の膜厚毎にエッチング量を決定する。今回は膜種Ａ１１２と膜種Ｂ１１３の積層の膜厚にエッチング装置の管理可能な製造範囲１０％を加味して製造の仮条件を決定している。たとえば積層の膜厚が最大になるときの膜厚は、図１６（ｂ）のように、膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和に対する管理範囲の最大値で９９０ｎｍである。エッチング量は管理範囲内で１０％減少したときでもエッチングできるように１１００ｎｍに設定される。この時、オ−バ−エッチングが行われ、基板をエッチングする。基板のエッチング速度は膜種Ａと膜種Ｂのエッチング速度の１０％程度に低下し、エッチング量は最大で２２ｎｍになる。積層の膜厚が最小になったときも同様に図９（ａ）のように、エッチング量は１８ｎｍになる。これらの値は従来例１と比べ半分程度に低減できている。
【００６６】
（第１の実施の形態における実施例）
第１の実施の形態における実施例として図１７に示すようにｐ型半導体基板１０１上のｎＭＯＳトランジスタについて述べる。このｎＭＯＳトランジスタにおいても第１の実施の形態で示した半導体装置と同様に層間絶縁膜としての膜種Ａ１０２、膜種Ｂ１０３と接続穴１０４を有する。ｎＭＯＳトランジスタはフィ−ルド酸化膜１１０に挟まれ、ｐ型半導体基板１０１の上面１０９に形成されたｎ+ ソ−ス領域１０６、ｎ+ ドレイン領域１０７、シリサイド層１０５とｐ型半導体基板１０１の上方に形成されたゲ−ト電極１００を有している。そして、ｎＭＯＳトランジスタの上には層間絶縁膜としての膜種Ａ１０２と膜種Ｂ１０３と、接続穴１０４が形成されている。図示を省略しているがこの接続穴１０４を介してアルミニウム配線などが電気的に接続される。このアルミニウム配線を介して他のＭＯＳトランジスタあるいはこのｎＭＯＳトランジスタの外部電極端子に接続される。また、半導体基板１０１の導電型がｎ型であってもよい。ただし、その場合ソ−ス領域１０６とドレイン領域１０７の導電型をｐ型にする必要がある。
【００６７】
接続穴１０４の下の基板１０１の中にはコンタクト抵抗を下げるためのシリサイド層１０５が基板上面１０９から３０ｎｍの深さまであり、ｐｎ接合界面１０８が基板上面１０９から深さ１００ｎｍのところに存在する。第１の実施の形態において見積もった最大の基板のエッチング量は、この実施例でも適用でき２２ｎｍなので、３０ｎｍを超えてコンタクト抵抗が上昇しトランジスタ動作に支障をきたし、さらに１００ｎｍを超えてトランジスタを破壊することはない。
【００６８】
（第２の実施の形態）
第２の実施の形態として図１８に示すように層間絶縁膜として平坦化された膜種Ｃとこの上に堆積される膜種Ｃを有する半導体装置の製造フロ−を例に本発明に係る半導体装置の製造方法について述べる。本発明に係る半導体装置の製造方法を示すフロ−チャ−トは図２、図６と図８のフロ−チャ−ト図に従う。図１９に製造工程の途中における半導体装置の断面図を示す。
【００６９】
（イ）まず図２のステップＳ１において、製造工程名と先行する測定の工程名を処理順に並べた製造フロ−を作成する。この製造フロ−では図１８に示したステップＳ５１の第１成膜工程で膜種Ｃ２０３を成膜し、ステップＳ５３のポリッシング工程で膜種Ｃ２０３のポリッシングをし、ステップＳ５４の膜厚測定で膜種Ｃ２１３の膜厚測定し、最後に、ステップＳ５５の第２成膜工程で膜種Ｃ２０４を成膜する。
【００７０】
（ロ）次に図２のステップＳ２の処理を行うが、詳細には図６に示す処理を行う。図６のステップＳ１１において、製造フロ−から製造工程名である第１成膜工程（図１８のステップＳ５１）を抽出する。図６のステップＳ１２において第１成膜工程における製造条件は先行する測定の結果とリンク可能か判断する。リンクは不可なので、図６のステップＳ１４において測定の結果によらない製造条件である膜種がＣであることと膜厚が１０００ｎｍの前後１０％以内であることを設定する。図６のステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないので図６のステップＳ１１にもどりポリッシング工程を抽出する。以下第１成膜工程と同様にして残り膜厚が５００ｎｍの前後１０％以内であることを設定する。図６のステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないので図６のステップＳ１１にもどり第２成膜工程（図１８のステップＳ５５）を抽出する。図６のステップＳ１２において第２成膜工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能なので、図６のステップＳ１３において先行する測定の工程名である膜厚測定の関数で記述される製造条件である膜厚を製造工程に設定する。この膜厚は式（３）で表される。単位はｎｍとする。
【００７１】
（膜厚）＝１０００−（膜厚測定） …………（３）
図６のステップＳ１６において製造工程名である第１成膜工程（図１８のステップＳ５１）にＮ２０１、ポリッシング工程（図１８のステップＳ５３）にＮ２０２、第２成膜工程（図１８のステップＳ５５）にＮ２０４と測定の工程名である膜厚測定（図１８のステップＳ５４）にＮ２０３の工程番号を付加する。ステップＳ１７において工程番号Ｎ２０３の関数で膜厚を設定する。この膜厚は式（４）で表される。
【００７２】
（膜厚）＝１０００−Ｎ２０３ …………（４）
ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したのでステップＳ２を終了する。
【００７３】
図２０に製造フロ−に付加されたデ−タ構造を示す。工程番号がデ−タ領域４０に格納され、製造工程名と測定の工程名がデ−タ領域４１に格納され、製造条件が工程名毎にデ−タ領域４２に格納される。第２成膜工程の製造条件である膜厚は工程番号Ｎ２０３の関数４７で記述される。
【００７４】
（ハ）次に図２のステップＳ３以降の処理を行うが、実際に半導体装置の製造を伴う。まず図１９（ａ）で基板２０１上に配線等による凸部２０２を形成する。次に図８（ステップＳ３の内部フロ−）のステップＳ３１において図１８のステップＳ５１の第１成膜工程を抽出する。図８のステップＳ３４において第１成膜工程の製造条件が工程番号の関数として記述されているか判断する。工程番号の関数として記述されておらず、第１成膜工程の製造条件は膜種Ｃ（例えばＰＥ−ＴＥＯＳ膜）を膜厚１０００ｎｍに成膜することなので、図２のステップＳ３を終了する。図２のステップＳ４において製造条件から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って図１９（ｂ）に示すように膜種Ｃ２０３を成膜する。なお、この後の図２のステップＳ６である膜厚測定は本発明においては省略可能となる。なぜなら、第１成膜工程後の膜厚の測定値は膜厚の補正が行われる第２成膜工程の製造条件を設定する時に使われないからである。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどる。図２のステップＳ３が開始され図８のステップＳ３１においてポリッシング工程を抽出する。図８のステップＳ３４において図１８のステップＳ５３のポリッシング工程の製造条件が工程番号の関数として記述されているか判断する。記述されていないので図２のステップＳ３を終了する。ポリッシング工程の製造条件は残り膜厚を膜厚５００ｎｍにポリッシングすることである。図２のステップＳ４において製造条件から製造パラメ−タであるポリッシング時間や研磨剤流量等を計算する。図２のステップＳ５において、ポリッシング装置７５で成膜時間等を使ってポリッシングする。図１９（ｃ）に示すように膜種Ｃ２０３がポリッシングされ膜種Ｃ２１３が残る。
【００７５】
（ニ）さらに図２のステップＳ６においてこのポリッシング工程の結果を測定するため図１８のステップＳ５４の膜厚測定で膜厚の測定を行う。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどり、図８のステップＳ３１において図１８のステップＳ５５の第２成膜工程の製造条件を抽出する。図８のステップＳ３４においてこの製造条件が工程番号の関数として記述されているか判断する。工程番号Ｎ２０３の関数として記述されているので、図８のステップＳ３５において工程番号Ｎ２０３が付加されたステップＳ５４の膜厚測定から測定の結果を取得する。図８のステップＳ２３において膜厚測定の測定の結果と第２成膜工程の製造条件をリンクして測定結果に応じた製造条件を生成する。具体的には膜厚測定の測定の結果である膜厚を第２成膜工程の膜厚の関数に代入する。図２のステップＳ４において製造条件である膜厚から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って図１８のステップＳ５５の成膜をする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了したので図２のフロ−も終了する。
【００７６】
ここで第２成膜工程後の層間絶縁膜の膜厚の最小値と最大値を製造装置の管理可能な製造範囲が±１０％として求めてみる。最小値が得られる状況を図２１（ａ）に示す。最小値は９３５ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で目標とする膜厚６５０ｎｍに対し、５８５ｎｍ成膜した時に得られる。最大値が得られる状況を図２１（ｂ）に示す。最大値は１０６５ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で目標とする膜厚６５０ｎｍに対し、７１５ｎｍ成膜した時に得られる。第２成膜工程後の層間絶縁膜の膜厚の設計上の中心値は１０００ｎｍなので、±６．５％のばらつきが生じることになる。注目すべき点は各工程で膜厚を±１０％で管理してもその結果得られる層間絶縁膜の膜厚は±６．５％に抑えられることである。この値は従来例２と比べ３分の１程度に低減できていることがわかる。
【００７７】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになろう。
【００７８】
既に述べた第１及び第２の実施の形態の説明においては、測定の項目について膜厚のみについて例示したがウェハ−面内の膜厚の均一性であってもかまわない。
【００７９】
さらに、半導体素子の製造全般にわたって適応できる。たとえば、トランジスタの性能を決定するのはトランジスタの寸法とトランジスタを形成する半導体に含まれる不純物密度であり、トランジスタの寸法は厚さ方向の寸法すなわち膜厚と平面の寸法とで規定されるわけだが、本発明は膜厚ばかりでなく、不純物密度と平面の寸法にも適応可能である。
【００８０】
不純物密度について例を上げる。ｎｐｎバイポ−ラトランジスタのｈFE（電流増幅率）は、ベ−スの不純物密度とエミッタの不純物密度の変化に伴い変化する。そこで、本発明によれば、ベ−ス領域を形成するための不純物イオンの注入ド−ズ量がばらついてもそのド−ズ量を測定することにより、エミッタ領域を形成するための不純物イオンの注入の際にド−ズ量を補正すればよい。このように補正したド−ズ量でエミッタ領域に対して不純物イオンを注入することでｈFEのばらつきを抑えることができる。
【００８１】
ＬＳＩの製造に対しては、微細な平面の構造を造るために、多層のマスクをそれぞれ合わせるためにホトリソグラフィ工程を何度も行う。このホトリソグラフィ工程の間に行う熱処理工程によりウェ−ハが歪むばらつきが生じ、その後に行うホトリソグラフィにおいてマスク合わせができなくなる場合がある。この場合本発明によれば、熱処理工程後にウェ−ハの歪み分の寸法測定を行い、次のホトリソグラフィにおいてマスクを光学的に歪ませることで補正しながら露光することができる。
【００８２】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００８３】
【発明の効果】
以上述べたように、本発明によれば、製造装置の管理範囲を狭める事なく微細化された半導体装置を製造する方法を提供することができる。
【００８４】
本発明によれば、管理範囲は従来のままの製造装置で微細な半導体装置を製造するための制御装置を提供することができる。
【００８５】
本発明によれば、製造フロ−の中の測定の工程数を減らすことのできる半導体装置の製造方法を提供することができる。
【００８６】
本発明によれば、管理範囲は従来のままで微細な半導体装置を高精度に製造するためのプログラムを記録した記録媒体を提供することができる。
【００８７】
本発明によれば、管理範囲は従来のままで微細な半導体装置を高精度に製造する際に必要なデ−タを記録した記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造に用いる制御装置の概略的な構成図である。
【図２】本発明に係る半導体装置の製造方法のフロ−チャ−ト図である。
【図３】本発明に係る図２のステップＳ２の内部のフロ−を示すフロ−チャ−ト図である。
【図４】本発明に係る図２のステップＳ３の内部のフロ−（その１）を示すフロ−チャ−ト図である。
【図５】本発明に係る図２のステップＳ３の内部のフロ−（その２）を示すフロ−チャ−ト図である。
【図６】本発明の第１と第２の実施の形態に係る図２のステップＳ２の内部のフロ−を示すフロ−チャ−ト図である。
【図７】本発明の第１の実施の形態に係る図２のステップＳ３の内部のフロ−（その３）を示すフロ−チャ−ト図である。
【図８】本発明の第２の実施の形態に係る図２のステップＳ３の内部のフロ−（その４）を示すフロ−チャ−ト図である。
【図９】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その１）の図である。
【図１０】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その２）の図である。
【図１１】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その３）の図である。
【図１２】本発明に係る記録媒体とコンピュ−タシステムと周辺装置の関係を示す外観図である。
【図１３】本発明の第１の実施の形態における製造フロ−を示す図である。
【図１４】本発明の第１の実施の形態における半導体装置の断面図である。
【図１５】本発明の第１の実施の形態における半導体装置の製造方法に必要なデ−タ構造の図である。
【図１６】本発明の第１の実施の形態における膜厚が最小と最大のそれぞれのときにオ−バ−エッチングが最大になる場合の半導体装置の断面図である。
【図１７】本発明の第１の実施の形態を適応した実施例におけるｎＭＯＳトランジスタの断面図である。
【図１８】本発明の第２の実施の形態における製造フロ−を示す図である。
【図１９】本発明の第２の実施の形態における半導体装置の断面図である。
【図２０】本発明の第２の実施の形態における半導体装置の製造方法に必要なデ−タ構造の図である。
【図２１】本発明の第２の実施の形態における膜厚が最小と最大になる場合の半導体装置の断面図である。
【図２２】従来例１における製造フロ−を示す図である。
【図２３】従来例１における膜厚が最小でオ−バ−エッチングが最大になる場合と、膜厚が最大でオ−バ−エッチングが最小になる場合の半導体装置の断面図である。
【図２４】従来例２における製造フロ−を示す図である。
【図２５】従来例２における膜厚が最小と最大になる場合の半導体装置の断面図である。
【符号の説明】
１ 制御装置
２ 演算部
３ プログラム記録部
４ 製造フロ−デ−タ記録部
５ 測定デ−タ記録部
７ 製造装置群
８ 測定装置群
９ 入力装置
１０ 出力装置
１１ 計算デ−タ記録部
２０ 製造フロ−作成部
２１ リンク情報設定部
２２ 製造条件生成部
２３ 製造パラメ−タ計算部
３０ コンピュ−タシステム
３１ フロッピィ−ディスクドライブ
３２ ＣＤ−ＲＯＭドライブ
３３ フロッピィ−ディスク
３４ ＣＤ−ＲＯＭ
３５ ＲＯＭ
３６ カセットテ−プ
４０ 工程番号を格納するデ−タ領域
４１ 製造工程名と測定の工程名を格納するデ−タ領域
４２ 製造条件を格納するデ−タ領域
４３、４４、４５、４６、４７ 測定の結果の関数として表わされた製造条件
６１ 出力制御部
６２ 入力制御部
７１ 熱処理装置
７２ スパッタ装置
７３ ＣＶＤ装置
７４ エッチング装置
７５ ポリッシング装置
８１ 膜厚測定装置
８２ 測長ＳＥＭ
８３ シ−ト抵抗測定装置
１００ ゲ−ト電極
１０１、１１１ ｐ型半導体基板
１０２、１１２ 膜種Ａ
１０３、１１３ 膜種Ｂ
１０４、１１４ 接続穴
１０５ シリサイド層
１０６ ｎ+ ソ−ス領域
１０７ ｎ+ ドレイン領域
１０８ ｐｎ接合界面
１０９ 基板上面
１１０ フィ−ルド酸化膜
１１５ オ−バ−エッチの深さ
２０１ 基板
２０２ 配線等による凸部
２０３ 膜種Ｃ
２０４ 追加した膜種Ｃ
２０５ 設定膜厚との差
２１３ ポリッシング後の膜種Ｃ
【発明の属する技術分野】
本発明は半導体装置などの電子デバイス製造技術に係り、特に電子デバイスの製造方法、この製造を支援するための制御システムおよびその製造方法を実現するプログラムを記録した記録媒体とその製造方法に用いるデ−タを記録した記録媒体に関する。
【０００２】
【従来の技術】
半導体装置の製造方法では半導体基板、代表的にはシリコンウェ−ハを用い、これに成膜、リソグラフィ、エッチング等から成る一連の工程を実施して半導体素子を半導体基板上に集積形成する。この集積形成される半導体素子の高集積密度化の要請に伴い、各素子の微細化が要求されている。そして半導体装置の製造における設計上許容される寸法の範囲がさらに厳しくなっている。
【０００３】
製造時の各工程では半導体製造装置の管理可能な製造条件の範囲（以下において「管理範囲」という）の寸法になるように加工を行っている。ところが、各工程ごとの加工誤差すなわち管理範囲は半導体製造装置の能力程度であっても、前の工程までの加工誤差の累積によって次の工程に於いて加工不能になる場合がでてきている。
【０００４】
従来例１として図２２のフロ−チャ−トに示すように層間絶縁膜としての膜種Ａと膜種Ｂと、接続穴を有する半導体装置の製造フロ−について述べる。ここで「製造フロ−」とは複数の製造工程名と測定の工程名を半導体装置を製造する順序に並べたフロ−チャ−トのことである。そして、製造工程名毎に製造条件が付加されていても、測定の工程名毎に測定の規準等を付加してもよい。この製造フロ−では膜種Ａを成膜する第１成膜工程であるステップＳ４１、膜種Ａの膜厚測定をする第１膜厚測定であるステップＳ４２、膜種Ｂを成膜する第２成膜工程であるステップＳ４３、膜種Ｂの膜厚測定をする第２膜厚測定であるステップＳ４４と膜種Ａと膜種Ｂをエッチングして接続穴を形成するエッチング工程であるステップＳ４５の各ステップをこの順序で処理する。図２３（ｂ）に製造後における半導体装置の断面図を示す。
【０００５】
図２２に示すフロ−チャ−トにおける第１成膜工程の製造条件は膜種Ａ（ＢＰＳＧ膜等）を膜厚３００ｎｍに管理範囲±１０％以内で成膜することである。そして、この条件に合うようにステップＳ４１において第１成膜工程が行われ、図２３（ｂ）の膜種Ａ１１２が成膜される。次にステップＳ４２においてこの成膜の結果を測定するため第１膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ４３に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【０００６】
第２成膜工程の製造条件は膜種Ｂ（ＮＳＧ膜等）を膜厚６００ｎｍに管理範囲±１０％以内で成膜することであり、この条件に合うようにステップＳ４３において第２成膜工程が行われ、図２３（ｂ）の膜種Ｂ１１３が成膜される。そして、ステップＳ４４においてこの成膜の結果を測定するため第２膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ４５に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【０００７】
最後に、エッチング工程の製造条件は、図２３（ｂ）のように膜種Ａ１１２と膜種Ｂ１１３を完全に除去するように決定される。第１成膜工程と第２成膜工程でそれぞれ最大となりうる膜厚の膜１１２、１１３をエッチング量が最小になったときでも残らないようにエッチング量が決定される。この場合最大膜厚は膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和の１０％増しで９９０ｎｍとなる。エッチング量は最大膜厚９９０ｎｍをエッチング量が管理範囲内で１０％減少したときでも膜が残らないように１１００ｎｍに設定される。この条件に合うようにステップＳ４５においてエッチング工程が行われ、図２３（ｂ）の接続穴１１４が形成される。
【０００８】
この状況で、図２３（ａ）のように膜種Ａ１１２と膜種Ｂ１１３の膜厚が管理範囲内で最小になり、エッチング量が管理範囲内で最大なる場合がある。この場合には、最小膜厚は膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和の１０％引きで８１０ｎｍとなり、エッチング量は１１００ｎｍの１０％増しで１２１０ｎｍになる。膜種Ａ１１２と膜種Ｂ１１３のエッチング後のオ−バ−エッチング分が膜種Ａと膜種Ｂのエッチング量換算で４００ｎｍになり、オ−バ−エッチングの割合が４９％に上る。オ−バ−エッチングの際は基板をエッチングすることになる。基板のエッチング速度は膜種Ａと膜種Ｂの１０％程度に低下するので、基板のエッチング量は４０ｎｍになる。
【０００９】
従来例２として図２５に示すような層間絶縁膜として平坦化された膜種Ｃ２１３とこの上に堆積される膜種Ｃ２０４を有する半導体装置の製造フロ−を図２４に示すフロ−チャ−トを用いて述べる。この製造フロ−では膜種Ｃ２１３を成膜する第１成膜工程であるステップＳ５１、膜種Ｃ２１３の膜厚測定をする第１膜厚測定であるステップＳ５２、膜種Ｃ２１３のポリッシングをするポリッシング工程であるステップＳ５３、膜種Ｃ２１３の膜厚測定をする第２膜厚測定であるステップＳ５４と膜種Ｃ２０４を成膜する第２成膜工程であるステップＳ５５をこの順序で処理する。
【００１０】
まず第１成膜工程の製造条件は膜種Ｃ（ＰＥ−ＴＥＯＳ膜等）を膜厚１０００ｎｍに管理範囲±１０％以内で成膜することである。そして、この条件に合うようにステップＳ５１において第１成膜工程が行われ、図２５（ｂ）の膜種Ｃ２１３が成膜される。次にステップＳ５２においてこの成膜の結果を測定するために第１膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ５３に移るが、管理範囲内に無い場合は成膜不良として次のステップへは進めない。
【００１１】
ポリッシング工程の製造条件は残り膜厚を膜厚５００ｎｍに管理範囲±１０％以内でポリッシングすることであり、この条件に合うようにステップＳ５３においてポリッシング工程が行われ、図２５（ｂ）の膜種Ｃ２１３が残る。そして、ステップＳ５４においてこのポリッシング工程の結果を測定するため第２膜厚測定で膜厚の測定を行う。管理範囲内に測定値があれば次のステップＳ５５に移るが、管理範囲内に無い場合はポリッシングの不良として次のステップへは進めない。
【００１２】
最後に第２成膜工程の製造条件は、図２５（ｂ）のように膜種Ｃ（ＰＥ−ＴＥＯＳ膜等）を膜厚５００ｎｍに管理範囲±１０％以内で成膜することであり、この条件に合うようにステップＳ５５において第２成膜工程が行われる。
【００１３】
この状況で第２成膜工程後の膜種Ｃ２１３と２０４の和である層間絶縁膜の膜厚の最小値と最大値は以下のようになっている。最小値が得られる状況を図２５（ａ）に示す。最小値は８００ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で４５０ｎｍ成膜した時に得られる。最大値が得られる状況を図２５（ｂ）に示す。最大値は１２００ｎｍで、第１成膜工程で１１００ｎｍ成膜し、ポリッシング工程で４５０ｎｍポリッシングし、第２成膜工程で５５０ｎｍ成膜した時に得られる。第２成膜工程後の層間絶縁膜の膜厚の設計上の中心値は１０００ｎｍなので、±２０％のばらつきが生じることになる。各工程で膜厚を±１０％に管理してもその結果得られる層間絶縁膜の膜厚は±２０％ばらつくことになる。
【００１４】
層間絶縁膜の膜厚ばらつきは配線間容量ひいては配線遅延時間をばらつかせる。半導体素子の微細化と高集積化により配線遅延時間がゲ−ト遅延時間より大きくなり集積回路の遅延時間を左右している現状では、集積回路の動作可能な速度をばらつかせてしまうことになる。
【００１５】
【発明が解決しようとする課題】
以上二つの従来例で示した通り、各個別の工程でその製造装置の管理範囲で処理を実行したとしても、連続した多数の工程の組み合わせからなる半導体装置の製造においては、各工程での管理範囲の累積により半導体装置が設計した性能通りの構造にならないという問題が生じた。
【００１６】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは製造装置の管理範囲を狭める事なく微細化された半導体装置を製造する方法を提供することにある。
【００１７】
本発明の他の目的は、管理範囲は従来のままの製造装置で微細な半導体装置を製造するための製造システムを提供することにある。
【００１８】
本発明のさらに他の目的は、製造フロ−の中の測定の工程数を減らすことのできる半導体装置の製造方法を提供することにある。
【００１９】
本発明のさらに他の目的は、管理範囲は従来のままで微細な半導体装置を高精度に製造できるプログラムを記録した記録媒体を提供することにある。
【００２０】
本発明のさらに他の目的は、管理範囲は従来のままで微細な半導体装置を高精度に製造する際に必要なデ−タを記録した記録媒体を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第一の特徴は、測定の工程名の関数として記述される製造条件を製造工程名に設定するステップと、測定の結果と製造条件をリンクして新たな製造条件を生成するステップとを有する半導体集積回路等の半導体装置の製造方法であることである。ここで、測定の結果とは膜厚、エッチング量、線幅と穴径等の意である。
【００２２】
本発明の第１の特徴によれば、前の製造工程で発生した設計値からのずれを後の製造工程で補正できるため、複数の製造工程を経ることでこのずれが累積的に大きくなるのを防ぐだけでなく、単一の製造工程で発生するずれ量よりも小さくできる。この結果、管理範囲は従来そのままの製造装置で微細な半導体装置を製造することができる。
【００２３】
また、補正するために必要な測定のみをすればよいので、製造フロ−の中の測定の工程数を減らすことができる。
【００２４】
本発明の第１の特徴は、製造工程名と測定の工程名を処理順に並べた製造フロ−を作成するステップを有することにより効果的である。
【００２５】
本発明の第１の特徴は、新たな製造条件から製造パラメ−タを計算するステップを有することにより効果的である。これらのステップにより半導体装置製造の自動化が可能になる。測定の結果に応じて製造条件が変動するので製造装置等への製造条件の入力を誤りやすいが、自動化により製造条件の入力の誤りを解消できる。なお、「製造パラメ−タ」とは半導体製造装置に直接入力可能な製造条件のことである。
【００２６】
また、本発明の第１の特徴は、製造条件を製造工程名に設定するステップにおいて、測定の工程名にデ−タラベルを付加するステップと、製造条件をデ−タラベルの関数として記述し製造工程名に設定するステップを設ける場合により効果的である。この事により、測定の工程名と製造条件の一方から他方への検索が迅速・容易になる。あるいは製造条件を製造工程名に設定するステップにおいて、製造工程名と測定の工程名に、異なる工程番号を付加するステップと、製造条件を測定の工程名に付加された工程番号の関数として記述し製造工程名に設定するステップを設ける場合においても同様な効果を得ることができる。
【００２７】
そして、新たな製造条件を生成するステップにおいて、測定の結果から測定の工程名を検索するステップと、測定の工程名に付加されたデ−タラベルあるいは工程番号を検出するステップと、同一のデ−タラベルあるいは工程番号の関数として記述された製造条件を検索するステップを設けることにより有利な効果を奏する。この事により、測定の工程名から測定の工程名の関数として記述される製造条件への検索が迅速・容易になる。また、新たな製造条件を生成するステップにおいて、製造条件を製造フロ−から処理順に抽出するステップと、製造条件がデ−タラベルあるいは工程番号の関数として記述されているかを判定するステップと、同一のデ−タラベルあるいは工程番号を付加された測定の工程名から前記測定の結果を取得するステップを設けることによっても有利な効果を奏する。この事により、測定の工程名の関数として記述される製造条件から測定の工程名への検索が迅速・容易になる。
【００２８】
本発明の第２の特徴は、測定の工程名の関数として記述される製造条件を製造工程に設定するリンク情報設定部と、先行する測定の工程名の測定を実施し、この測定の結果を送信する測定装置群と、測定の結果と製造条件をリンクして新たな製造条件を生成する製造条件生成部と、新たな製造条件を受信し半導体装置の製造を実施する製造装置群から成る半導体装置の製造システムであることである。
【００２９】
本発明の第２の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造するための製造システムを提供できる。
【００３０】
本発明の第３の特徴は、測定の工程名の関数として記述される製造条件を製造工程に設定するステップと、測定の結果と製造条件をリンクして新たな製造条件を生成するステップからなるプログラムを記録したコンピュ−タ読取り可能な記録媒体であることである。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのプログラムを記録できるような装置が含まれる。
【００３１】
本発明の第３の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造する製造方法を実現するプログラムを記録した記録媒体を提供することができる。
【００３２】
本発明の第４の特徴は、製造工程名と測定の工程名を処理順に格納するデ−タ領域と、前記製造工程名毎に製造条件を設定するデ−タ領域とを少なくとも含んだデ−タを記録したコンピュ−タ読み取り可能な記録媒体であることである。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのデ−タを記録できるような装置が含まれる。
【００３３】
本発明の第４の特徴によれば、管理範囲は従来そのままの製造装置で微細な半導体装置を製造する製造方法に用いるデ−タを記録した記録媒体を提供することができる。
【００３４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれるのはもちろんである。
【００３５】
図１は本発明に係る半導体装置の製造システムの概略的な構成図である。本発明に係る半導体装置の製造システムは、先行する測定の工程名の関数として記述される製造条件を製造工程名に設定するリンク情報設定部２１と、先行する測定の工程名の測定を実施し、この測定の結果を送信する測定装置群８と、先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた新たな製造条件を生成する製造条件生成部２２と、新たな製造条件を受信し半導体装置の製造を実施する製造装置群７から成る。ここで「先行する」とは製造の順序に従って並べられた製造フロ−において順番が早いことである。リンク情報設定部２１と、製造条件生成部２２は演算部２内に配置されるが、さらに製造フロ−作成部２０と、製造パラメ−タ計算部２３も演算部２内に配置してもよい。演算部２で実行するためのプログラムを記録するプログラム記録部３を、バスラインを介して演算部２に接続することもある。製造フロ−作成部２０で作成される製造フロ−を記録する製造フロ−デ−タ記録部４を、バスラインを介して演算部２に接続してもよい。製造パラメ−タ計算部２３での計算に使用される計算デ−タを記録する計算デ−タ記録部１１を、バスラインを介して演算部２に接続する場合もある。出力制御部６１もバスラインを介して演算部２に接続され、製造条件生成部２２で設定された半導体装置毎の製造条件、あるいは、製造パラメ−タ計算部２３で計算された半導体装置毎の製造パラメ−タが出力される。入力制御部６２はバスラインを介して測定デ−タ記録部５に接続され、測定結果が入力制御部６２から入力される。上記プログラム、製造フロ−デ−タと測定デ−タを入力する入力装置９が、入力制御部６２に接続されている。半導体装置の製造条件、半導体装置の製造パラメ−タ、上記プログラム、製造フロ−デ−タと測定デ−タを出力する出力装置１０が、出力制御部６１に接続されている。製造装置群７は、熱処理装置７１、スパッタ装置７２、成膜装置７３、エッチング装置７４とポリッシング装置などで構成され、出力制御部６１に接続され、製造パラメ−タを受信する。測定装置群８は、膜厚測定装置８１、測長ＳＥＭ８２とシ−ト抵抗測定装置８３などで構成され、入力制御部６２に接続され、半導体装置の先行する測定の結果を送信する。
【００３６】
図２は本発明に係る半導体装置の製造方法のフロ−チャ−ト図である。
【００３７】
（イ）まず、ステップＳ１において製造工程名と先行する測定の工程名を処理順に並べた製造フロ−を製造フロ−作成部２０で作成する。
【００３８】
（ロ）ステップＳ２においてリンク情報設定部２１で先行する測定の工程名の関数として記述される製造条件を製造工程名に設定する。
【００３９】
（ハ）ステップＳ３において製造条件生成部２２で先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた新たな製造条件を生成する。
【００４０】
（ニ）ステップＳ４において製造パラメ−タ計算部２３で測定の結果に応じた新たな製造条件から製造パラメ−タを計算する。なお、製造パラメ−タの計算においては、単に数式を計算するのではなく、設定される製造条件の範囲を幾つかの領域に分割し、その領域毎に対応する製造パラメ−タをあらかじめ設定しておいてもよい。この場合、製造条件が設定されると属する領域を決定し対応する製造パラメ−タを選択する。また、同じ用途の製造装置が複数ある場合、製造パラメ−タとして装置を指定してもよい。たとえば成膜装置が複数あり、ある成膜装置は成膜速度について製造基板の中央が周辺に比べ早くなるのに対し、他の成膜装置は中央部が周辺部に比べて遅くなる場合に、製造条件に応じて成膜装置を選択すればよい。
【００４１】
（ホ）ステップＳ５において製造装置群７で製造パラメ−タを使って半導体装置を製造する。ステップＳ６において測定装置群８で製造の結果を測定する。
【００４２】
（ヘ）ステップＳ７において製造フロ−が終了したかどうかを判断する。終了していない場合は先行する測定の結果あるいは製造工程の取得のためにステップＳ３に戻る。製造フロ−が終了した場合は本発明に係る半導体装置の製造方法のフロ−を終了する。
【００４３】
図３は図２に示したフロ−チャ−トにおけるステップＳ２の内部のフロ−を示すフロ−チャ−トである。ステップＳ１１において製造フロ−から製造工程名を抽出する。ステップＳ１２において製造工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能な場合はステップＳ１３において先行する測定の工程名の関数で記述される製造条件を製造工程に設定する。リンク不可の場合はステップＳ１４において測定の結果によらない製造条件を設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したと判断した場合はステップＳ２を終了する。すべてを抽出していないと判断した場合は再度ステップＳ１１において製造フロ−から製造工程名を抽出する。
【００４４】
図４は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その１）を示すフロ−チャ−トである。先行する測定の工程名から先行する測定の工程名の関数として記述される製造条件を検索する。ステップＳ２１において先行する測定の結果から測定の工程名を検索する。ステップＳ２２において先行する測定の工程名の関数として記述された製造条件を検索する。ステップＳ２３において先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた製造条件を生成する。このフロ−は先行する測定の工程が終了した時点に開始することが可能である。したがってこのフロ−によって製造装置における処理待ち時間を最小にできる。
【００４５】
図５は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その２）を示すフロ−チャ−トである。図４のフロ−とは逆に先行する測定の工程名の関数として記述される製造条件から先行する測定の工程名を検索する。ステップＳ３１において製造条件を製造フロ−から処理順に抽出する。ステップＳ３２において製造条件が先行する測定の工程名の関数として記述されているかを判定する。記述されていなければステップＳ３を終了する。記述されていればステップＳ３３において先行する測定の工程名から先行する測定の結果を取得する。ステップＳ２３において先行する測定の結果と先行する測定の工程名の関数として記述される製造条件をリンクして測定の結果に応じた製造条件を生成する。
【００４６】
図６は図２に示したフロ−チャ−トにおけるステップＳ２の内部のフロ−を示すフロ−チャ−トである。図３のフロ−に比べステップＳ１６とＳ１７を追加することで検索する能力の向上が可能になる。ステップＳ１６において先行する測定の工程名にデ−タラベルを付加する。あるいは、製造工程名と先行する測定の工程名に工程番号を付加する。ステップＳ１７において先行する測定の工程名の関数で記述される製造条件を、先行する測定の工程名に付加されたデ−タラベルあるいは工程番号の関数として記述し製造工程に設定する。
【００４７】
図７は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その３）を示すフロ−チャ−トである。図４のフロ−に比べステップＳ２２と入れ替えてステップＳ２４とＳ２５を挿入することで検索する能力が向上する。ステップＳ２４において先行する測定の工程名に付加されたデ−タラベルあるいは工程番号を検出する。ステップＳ２５において同一のデ−タラベルあるいは工程番号の関数として記述された製造条件を検索する。
【００４８】
図８は図２に示したフロ−チャ−トにおけるステップＳ３の内部のフロ−（その４）を示すフロ−チャ−トである。図５のフロ−に比べステップＳ３２とステップＳ３４を入れ替え、ステップＳ３３とステップＳ３５を入れ替えることで検索する能力が向上する。ステップＳ３４において製造条件がデ−タラベルあるいは工程番号の関数として記述されているか判断する。ステップＳ３５において同一のデ−タラベルあるいは工程番号を付加された先行する測定の工程名から先行する測定の結果を取得する。
【００４９】
なお、上記の一連の処理をコンピュ−タに実行させるためのプログラムはコンピュ−タ読取り可能な記録媒体に記録されている。それが図１のプログラム記録部３に入っている。ここで、記録媒体としては、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのプログラムを記録できるような媒体が含まれる。
【００５０】
また、図９は本発明に係る半導体装置製造システムを制御するために必要なデ−タ構造（その１）である。製造の順番に製造工程名と測定の工程名を格納するデ−タ領域４１と、工程名毎に単一あるいは複数の製造条件を格納するデ−タ領域４２とが含まれる。先行する測定の結果とリンク可能な製造条件ｅ１には、先行する測定の工程名の関数４３が記録される。リンク不可の製造条件ａ１、ａ２、ｃ１、ｃ２、ｃ３、ｅ２には、測定の結果によらない製造条件が設定される。このデ−タ構造がコンピュ−タ読取り可能な記録媒体に記録され、それが図１の製造フロ−デ−タ記録部４に入っている。このような記録媒体としても上記同様、例えば半導体メモリ、磁気ディスク、光ディスク、磁気テ−プなどのデ−タを記録できるような媒体が含まれる。
【００５１】
図１０も本発明に係る半導体装置製造システムを制御するために必要な他のデ−タ構造（その２）である。図９と比べ新たに測定Ｂにデ−タラベルｂ１が付加され、測定Ｄにデ−タラベルｄ１が付加される。先行する測定ＢとＤの結果とリンク可能な製造条件ｅ１としてデ−タラベルｂ１とｄ１の関数４４が設定される。
【００５２】
図１１も本発明に係る半導体装置製造システムを制御するために必要な、さらに他のデ−タ構造（その３）である。図９と比べ新たに製造の順番を示す工程番号を格納するデ−タ領域４０が含まれる。製造工程名と測定の工程名のすべてに工程番号が付加される。先行する測定ＢとＤの結果とリンク可能な製造条件ｅ１に工程番号ｎ＋２とｎ＋４の関数４５が設定される。
【００５３】
図１２は、記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従って製造条件さらには製造パラメ−タを設定し、この過程で作成した製造フロ−をデ−タとして記録媒体に格納するコンピュ−タシステムの一例を示す外観図である。このコンピュ−タシステム３０の本体全面には、フロッピィ−ディスクドライブ３１、およびＣＤ−ＲＯＭドライブ３２が設けられており、フロッピィ−ディスク３３、またはＣＤ−ＲＯＭ３４を各ドライブ入口から挿入し、所定の読み出し操作を行う事により、これらの記憶媒体に格納されたプログラムをシステム内にインスト−ルすることができる。また、所定の書き込み操作を行うことにより、これらの記憶媒体に半導体装置製造システムを制御するために必要なデ−タを記録することができる。さらに、所定のドライブ装置を接続することにより、例えばゲ−ムパックなどに使用されている半導体メモリとしてのＲＯＭ３５や、磁気テ−プとしてのカセットテ−プ３６を用いることもできる。また、設定した製造条件あるいは製造パラメ−タを製造装置群７に送信するためコンピュ−タシステム３０の本体と製造装置群７は接続されている。本体と測定装置群８とも測定の結果を送信するために接続されている。
【００５４】
（第１の実施の形態）
第１の実施の形態として図１３に示すような層間絶縁膜としての膜種Ａと膜種Ｂと、接続穴を有する半導体装置の製造フロ−を例に本発明に係る半導体装置の製造方法について述べる。半導体装置の製造方法のフロ−チャ−トは製造方法のフロ−は図２、図６と図７のフロ−チャ−ト図に従う。図１４に製造過程における半導体装置の断面図を示す。
【００５５】
（イ）まず図２のステップＳ１において、製造工程名と測定の工程名を処理順に並べた製造フロ−を作成する。この製造フロ−ではステップＳ４１の第１成膜工程で膜種Ａ１１２を成膜し、ステップＳ４２の第１膜厚測定で膜種Ａ１１２の膜厚測定をし、ステップＳ４３の第２成膜工程で膜種Ｂ１１３を成膜し、ステップＳ４４の第２膜厚測定で膜種Ｂ１１３の膜厚測定をし、最後に、ステップＳ４５のエッチング工程で膜種Ａ１１２と膜種Ｂ１１３をエッチングして接続穴１１４を形成する。
【００５６】
（ロ）次に図２のステップＳ２の処理を行うが、詳細には図６に示す処理を行う。図６のステップＳ１１において、製造フロ−から製造工程名である第１成膜工程（図１３のステップＳ４１）を抽出する。ステップＳ１２において第１成膜工程における製造条件はステップＳ４１より以前に実行されるはずである測定の結果とリンク可能か判断する。リンクは不可なので、ステップＳ１４において測定の結果によらない製造条件である膜種がＡであることと膜厚が３００ｎｍの前後１０％以内であることを設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないのでステップＳ１１にもどり第２成膜工程（図１３のステップＳ４３）を抽出する。ステップＳ１２において第２成膜工程における製造条件はステップＳ４３より以前に実行されるはずである測定の結果とリンク可能か判断する。第１成膜工程で成膜する膜種Ａと第２成膜工程で成膜する膜種Ｂの合計した膜厚を制御する必要がある半導体装置においては第２成膜工程と第１膜厚測定はリンク可能となる。しかし、今回の半導体装置においては膜種Ｂの膜厚は一定値が望ましく膜種Ａの膜厚によって変動するのは望ましくないのでリンク不可とする。以下第１成膜工程と同様にして膜種がＢであることと膜厚が６００ｎｍの前後１０％以内であることを設定する。ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないのでステップＳ１１にもどりエッチング工程を抽出する。ステップＳ１２においてエッチング工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能なので、ステップＳ１３において先行する測定の工程名である第１膜厚測定と第２膜厚測定の関数で記述される製造条件であるエッチング量を製造工程に設定する。このエッチング量は式（１）で表される。
【００５７】
【００５８】
（エッチング量）＝（Ｘ＋Ｙ）×１１０％ …………（２）
ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したのでステップＳ２を終了する。
【００５９】
図１５に製造フロ−に付加されたのデ−タ構造を示す。製造工程名と測定の工程名がデ−タ領域４１に格納され、製造条件とデ−タラベルが工程名毎にデ−タ領域４２に格納される。デ−タラベルＸが第１膜厚測定に付加され、デ−タラベルＹが第２膜厚測定に付加される。エッチング工程の製造条件であるエッチング量はデ−タラベルＸとＹの関数４６で記述される。
【００６０】
（ハ）次に図２のステップＳ３以降の処理を行うが、ステップＳ３以降では実際に半導体装置の製造と測定の工程を伴う。
【００６１】
図１４（ａ）に示すように基板１１１を用意する。そして、図１３に示したステップＳ４１の第１成膜工程により、図１４（ｂ）に示すように基板１１１上に膜１１２を成膜する。第１成膜工程の製造条件は膜種Ａ（例えばＢＰＳＧ膜）を膜厚３００ｎｍに成膜することである。この製造条件は測定の結果によらない製造条件なのでステップＳ３の処理は行わず、図２のステップＳ４において製造条件から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って成膜する。
【００６２】
（ニ）次に図２のステップＳ６においてこの成膜の結果を測定するため図１３に示したステップＳ４２の第１膜厚測定で膜厚の測定を行う。測定の結果は測定デ−タ記録部５に記録する。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３に戻る。ステップＳ３ではさらに図７のステップＳ２１に戻る。図７のステップＳ２１において第１膜厚測定の測定の結果である膜厚から第１膜厚測定を検索する。図７のステップＳ２４において第１膜厚測定に付加されたデ−タラベルＸを検出する。図７のステップＳ２５においてデ−タラベルＸの関数として記述された製造条件であるエッチング工程のエッチング量を検索する。図７のステップＳ２３において第１膜厚測定の測定の結果である膜厚とエッチング量をリンクして新たな製造条件を生成する。具体的には第１膜厚測定の測定の結果である膜厚をエッチング量の関数に代入する。ただし、エッチング量の関数の中のデ−タラベルＹが確定していないので、この段階で生成したエッチング量から製造パラメ−タを計算することができず図２のステップＳ４、Ｓ５とＳ６をジャンプする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどる。
【００６３】
第２成膜工程の製造条件は膜種Ｂ（例えばＮＳＧ膜）を膜厚６００ｎｍに成膜することである。この製造条件は測定の結果によらない製造条件なので第１成膜工程と同様に製造条件が処理され図１３のステップＳ４３である第２成膜工程が行われる。図１４（ｃ）に示すように膜１１３が成膜される。
【００６４】
（ホ）図２のステップＳ６においてはさらにこの成膜の結果を測定するため図１３に示したステップＳ４４の第２膜厚測定で膜厚の測定を行う。測定の結果は測定デ−タ記録部５に記録する。その後、図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどり、さらに図７のステップＳ２１において先行する結果である第２膜厚測定の測定の結果である膜厚から先行する測定の工程名である第２膜厚測定を検索する。図７のステップＳ２４において第２膜厚測定に付加されたデ−タラベルＹを検出する。図７のステップＳ２５においてデ−タラベルＹの関数として記述された製造条件であるエッチング工程のエッチング量を検索する。図７のステップＳ２３において第２膜厚測定の測定の結果である膜厚と既に第１膜厚測定の測定の結果である膜厚とリンクしたエッチング量をリンクして測定の結果に応じた製造条件を生成する。具体的には第２膜厚測定の測定の結果である膜厚をエッチング量の関数に代入する。エッチング量の関数の中のデ−タラベルＸとＹが確定したので、図２のステップＳ４において製造条件であるエッチング量から製造パラメ−タであるエッチング時間や材料ガス流量等を計算する。図２のステップＳ５において、エッチング装置７４でエッチング時間等を使って図１３のステップＳ４５のエッチングをする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了したので図２のフロ−も終了する。
【００６５】
図１３のステップＳ４５のエッチング工程では、図１４（ｄ）に示すように膜種Ａ１１２と膜種Ｂ１１３を完全に除去するようにエッチングする。そして、半導体装置の製造ロット毎の膜種Ａ１１２と膜種Ｂ１１３のそれぞれの膜厚あるいは積層の膜厚毎にエッチング量を決定する。今回は膜種Ａ１１２と膜種Ｂ１１３の積層の膜厚にエッチング装置の管理可能な製造範囲１０％を加味して製造の仮条件を決定している。たとえば積層の膜厚が最大になるときの膜厚は、図１６（ｂ）のように、膜種Ａの膜厚３００ｎｍと膜種Ｂの膜厚６００ｎｍの和に対する管理範囲の最大値で９９０ｎｍである。エッチング量は管理範囲内で１０％減少したときでもエッチングできるように１１００ｎｍに設定される。この時、オ−バ−エッチングが行われ、基板をエッチングする。基板のエッチング速度は膜種Ａと膜種Ｂのエッチング速度の１０％程度に低下し、エッチング量は最大で２２ｎｍになる。積層の膜厚が最小になったときも同様に図９（ａ）のように、エッチング量は１８ｎｍになる。これらの値は従来例１と比べ半分程度に低減できている。
【００６６】
（第１の実施の形態における実施例）
第１の実施の形態における実施例として図１７に示すようにｐ型半導体基板１０１上のｎＭＯＳトランジスタについて述べる。このｎＭＯＳトランジスタにおいても第１の実施の形態で示した半導体装置と同様に層間絶縁膜としての膜種Ａ１０２、膜種Ｂ１０３と接続穴１０４を有する。ｎＭＯＳトランジスタはフィ−ルド酸化膜１１０に挟まれ、ｐ型半導体基板１０１の上面１０９に形成されたｎ+ ソ−ス領域１０６、ｎ+ ドレイン領域１０７、シリサイド層１０５とｐ型半導体基板１０１の上方に形成されたゲ−ト電極１００を有している。そして、ｎＭＯＳトランジスタの上には層間絶縁膜としての膜種Ａ１０２と膜種Ｂ１０３と、接続穴１０４が形成されている。図示を省略しているがこの接続穴１０４を介してアルミニウム配線などが電気的に接続される。このアルミニウム配線を介して他のＭＯＳトランジスタあるいはこのｎＭＯＳトランジスタの外部電極端子に接続される。また、半導体基板１０１の導電型がｎ型であってもよい。ただし、その場合ソ−ス領域１０６とドレイン領域１０７の導電型をｐ型にする必要がある。
【００６７】
接続穴１０４の下の基板１０１の中にはコンタクト抵抗を下げるためのシリサイド層１０５が基板上面１０９から３０ｎｍの深さまであり、ｐｎ接合界面１０８が基板上面１０９から深さ１００ｎｍのところに存在する。第１の実施の形態において見積もった最大の基板のエッチング量は、この実施例でも適用でき２２ｎｍなので、３０ｎｍを超えてコンタクト抵抗が上昇しトランジスタ動作に支障をきたし、さらに１００ｎｍを超えてトランジスタを破壊することはない。
【００６８】
（第２の実施の形態）
第２の実施の形態として図１８に示すように層間絶縁膜として平坦化された膜種Ｃとこの上に堆積される膜種Ｃを有する半導体装置の製造フロ−を例に本発明に係る半導体装置の製造方法について述べる。本発明に係る半導体装置の製造方法を示すフロ−チャ−トは図２、図６と図８のフロ−チャ−ト図に従う。図１９に製造工程の途中における半導体装置の断面図を示す。
【００６９】
（イ）まず図２のステップＳ１において、製造工程名と先行する測定の工程名を処理順に並べた製造フロ−を作成する。この製造フロ−では図１８に示したステップＳ５１の第１成膜工程で膜種Ｃ２０３を成膜し、ステップＳ５３のポリッシング工程で膜種Ｃ２０３のポリッシングをし、ステップＳ５４の膜厚測定で膜種Ｃ２１３の膜厚測定し、最後に、ステップＳ５５の第２成膜工程で膜種Ｃ２０４を成膜する。
【００７０】
（ロ）次に図２のステップＳ２の処理を行うが、詳細には図６に示す処理を行う。図６のステップＳ１１において、製造フロ−から製造工程名である第１成膜工程（図１８のステップＳ５１）を抽出する。図６のステップＳ１２において第１成膜工程における製造条件は先行する測定の結果とリンク可能か判断する。リンクは不可なので、図６のステップＳ１４において測定の結果によらない製造条件である膜種がＣであることと膜厚が１０００ｎｍの前後１０％以内であることを設定する。図６のステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないので図６のステップＳ１１にもどりポリッシング工程を抽出する。以下第１成膜工程と同様にして残り膜厚が５００ｎｍの前後１０％以内であることを設定する。図６のステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出していないので図６のステップＳ１１にもどり第２成膜工程（図１８のステップＳ５５）を抽出する。図６のステップＳ１２において第２成膜工程における製造条件は先行する測定の結果とリンク可能か判断する。リンク可能なので、図６のステップＳ１３において先行する測定の工程名である膜厚測定の関数で記述される製造条件である膜厚を製造工程に設定する。この膜厚は式（３）で表される。単位はｎｍとする。
【００７１】
（膜厚）＝１０００−（膜厚測定） …………（３）
図６のステップＳ１６において製造工程名である第１成膜工程（図１８のステップＳ５１）にＮ２０１、ポリッシング工程（図１８のステップＳ５３）にＮ２０２、第２成膜工程（図１８のステップＳ５５）にＮ２０４と測定の工程名である膜厚測定（図１８のステップＳ５４）にＮ２０３の工程番号を付加する。ステップＳ１７において工程番号Ｎ２０３の関数で膜厚を設定する。この膜厚は式（４）で表される。
【００７２】
（膜厚）＝１０００−Ｎ２０３ …………（４）
ステップＳ１５においてすべての製造工程を抽出したか判断する。すべてを抽出したのでステップＳ２を終了する。
【００７３】
図２０に製造フロ−に付加されたデ−タ構造を示す。工程番号がデ−タ領域４０に格納され、製造工程名と測定の工程名がデ−タ領域４１に格納され、製造条件が工程名毎にデ−タ領域４２に格納される。第２成膜工程の製造条件である膜厚は工程番号Ｎ２０３の関数４７で記述される。
【００７４】
（ハ）次に図２のステップＳ３以降の処理を行うが、実際に半導体装置の製造を伴う。まず図１９（ａ）で基板２０１上に配線等による凸部２０２を形成する。次に図８（ステップＳ３の内部フロ−）のステップＳ３１において図１８のステップＳ５１の第１成膜工程を抽出する。図８のステップＳ３４において第１成膜工程の製造条件が工程番号の関数として記述されているか判断する。工程番号の関数として記述されておらず、第１成膜工程の製造条件は膜種Ｃ（例えばＰＥ−ＴＥＯＳ膜）を膜厚１０００ｎｍに成膜することなので、図２のステップＳ３を終了する。図２のステップＳ４において製造条件から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って図１９（ｂ）に示すように膜種Ｃ２０３を成膜する。なお、この後の図２のステップＳ６である膜厚測定は本発明においては省略可能となる。なぜなら、第１成膜工程後の膜厚の測定値は膜厚の補正が行われる第２成膜工程の製造条件を設定する時に使われないからである。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどる。図２のステップＳ３が開始され図８のステップＳ３１においてポリッシング工程を抽出する。図８のステップＳ３４において図１８のステップＳ５３のポリッシング工程の製造条件が工程番号の関数として記述されているか判断する。記述されていないので図２のステップＳ３を終了する。ポリッシング工程の製造条件は残り膜厚を膜厚５００ｎｍにポリッシングすることである。図２のステップＳ４において製造条件から製造パラメ−タであるポリッシング時間や研磨剤流量等を計算する。図２のステップＳ５において、ポリッシング装置７５で成膜時間等を使ってポリッシングする。図１９（ｃ）に示すように膜種Ｃ２０３がポリッシングされ膜種Ｃ２１３が残る。
【００７５】
（ニ）さらに図２のステップＳ６においてこのポリッシング工程の結果を測定するため図１８のステップＳ５４の膜厚測定で膜厚の測定を行う。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了していないので図２のステップＳ３にもどり、図８のステップＳ３１において図１８のステップＳ５５の第２成膜工程の製造条件を抽出する。図８のステップＳ３４においてこの製造条件が工程番号の関数として記述されているか判断する。工程番号Ｎ２０３の関数として記述されているので、図８のステップＳ３５において工程番号Ｎ２０３が付加されたステップＳ５４の膜厚測定から測定の結果を取得する。図８のステップＳ２３において膜厚測定の測定の結果と第２成膜工程の製造条件をリンクして測定結果に応じた製造条件を生成する。具体的には膜厚測定の測定の結果である膜厚を第２成膜工程の膜厚の関数に代入する。図２のステップＳ４において製造条件である膜厚から製造パラメ−タである成膜時間や材料ガス流量等を計算する。図２のステップＳ５において、成膜装置７３で成膜時間等を使って図１８のステップＳ５５の成膜をする。図２のステップＳ７において製造フロ−が終了したか判断する。製造フロ−は終了したので図２のフロ−も終了する。
【００７６】
ここで第２成膜工程後の層間絶縁膜の膜厚の最小値と最大値を製造装置の管理可能な製造範囲が±１０％として求めてみる。最小値が得られる状況を図２１（ａ）に示す。最小値は９３５ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で目標とする膜厚６５０ｎｍに対し、５８５ｎｍ成膜した時に得られる。最大値が得られる状況を図２１（ｂ）に示す。最大値は１０６５ｎｍで、第１成膜工程で９００ｎｍ成膜し、ポリッシング工程で５５０ｎｍポリッシングし、第２成膜工程で目標とする膜厚６５０ｎｍに対し、７１５ｎｍ成膜した時に得られる。第２成膜工程後の層間絶縁膜の膜厚の設計上の中心値は１０００ｎｍなので、±６．５％のばらつきが生じることになる。注目すべき点は各工程で膜厚を±１０％で管理してもその結果得られる層間絶縁膜の膜厚は±６．５％に抑えられることである。この値は従来例２と比べ３分の１程度に低減できていることがわかる。
【００７７】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになろう。
【００７８】
既に述べた第１及び第２の実施の形態の説明においては、測定の項目について膜厚のみについて例示したがウェハ−面内の膜厚の均一性であってもかまわない。
【００７９】
さらに、半導体素子の製造全般にわたって適応できる。たとえば、トランジスタの性能を決定するのはトランジスタの寸法とトランジスタを形成する半導体に含まれる不純物密度であり、トランジスタの寸法は厚さ方向の寸法すなわち膜厚と平面の寸法とで規定されるわけだが、本発明は膜厚ばかりでなく、不純物密度と平面の寸法にも適応可能である。
【００８０】
不純物密度について例を上げる。ｎｐｎバイポ−ラトランジスタのｈFE（電流増幅率）は、ベ−スの不純物密度とエミッタの不純物密度の変化に伴い変化する。そこで、本発明によれば、ベ−ス領域を形成するための不純物イオンの注入ド−ズ量がばらついてもそのド−ズ量を測定することにより、エミッタ領域を形成するための不純物イオンの注入の際にド−ズ量を補正すればよい。このように補正したド−ズ量でエミッタ領域に対して不純物イオンを注入することでｈFEのばらつきを抑えることができる。
【００８１】
ＬＳＩの製造に対しては、微細な平面の構造を造るために、多層のマスクをそれぞれ合わせるためにホトリソグラフィ工程を何度も行う。このホトリソグラフィ工程の間に行う熱処理工程によりウェ−ハが歪むばらつきが生じ、その後に行うホトリソグラフィにおいてマスク合わせができなくなる場合がある。この場合本発明によれば、熱処理工程後にウェ−ハの歪み分の寸法測定を行い、次のホトリソグラフィにおいてマスクを光学的に歪ませることで補正しながら露光することができる。
【００８２】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００８３】
【発明の効果】
以上述べたように、本発明によれば、製造装置の管理範囲を狭める事なく微細化された半導体装置を製造する方法を提供することができる。
【００８４】
本発明によれば、管理範囲は従来のままの製造装置で微細な半導体装置を製造するための制御装置を提供することができる。
【００８５】
本発明によれば、製造フロ−の中の測定の工程数を減らすことのできる半導体装置の製造方法を提供することができる。
【００８６】
本発明によれば、管理範囲は従来のままで微細な半導体装置を高精度に製造するためのプログラムを記録した記録媒体を提供することができる。
【００８７】
本発明によれば、管理範囲は従来のままで微細な半導体装置を高精度に製造する際に必要なデ−タを記録した記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造に用いる制御装置の概略的な構成図である。
【図２】本発明に係る半導体装置の製造方法のフロ−チャ−ト図である。
【図３】本発明に係る図２のステップＳ２の内部のフロ−を示すフロ−チャ−ト図である。
【図４】本発明に係る図２のステップＳ３の内部のフロ−（その１）を示すフロ−チャ−ト図である。
【図５】本発明に係る図２のステップＳ３の内部のフロ−（その２）を示すフロ−チャ−ト図である。
【図６】本発明の第１と第２の実施の形態に係る図２のステップＳ２の内部のフロ−を示すフロ−チャ−ト図である。
【図７】本発明の第１の実施の形態に係る図２のステップＳ３の内部のフロ−（その３）を示すフロ−チャ−ト図である。
【図８】本発明の第２の実施の形態に係る図２のステップＳ３の内部のフロ−（その４）を示すフロ−チャ−ト図である。
【図９】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その１）の図である。
【図１０】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その２）の図である。
【図１１】本発明に係る半導体装置の製造方法に必要なデ−タ構造（その３）の図である。
【図１２】本発明に係る記録媒体とコンピュ−タシステムと周辺装置の関係を示す外観図である。
【図１３】本発明の第１の実施の形態における製造フロ−を示す図である。
【図１４】本発明の第１の実施の形態における半導体装置の断面図である。
【図１５】本発明の第１の実施の形態における半導体装置の製造方法に必要なデ−タ構造の図である。
【図１６】本発明の第１の実施の形態における膜厚が最小と最大のそれぞれのときにオ−バ−エッチングが最大になる場合の半導体装置の断面図である。
【図１７】本発明の第１の実施の形態を適応した実施例におけるｎＭＯＳトランジスタの断面図である。
【図１８】本発明の第２の実施の形態における製造フロ−を示す図である。
【図１９】本発明の第２の実施の形態における半導体装置の断面図である。
【図２０】本発明の第２の実施の形態における半導体装置の製造方法に必要なデ−タ構造の図である。
【図２１】本発明の第２の実施の形態における膜厚が最小と最大になる場合の半導体装置の断面図である。
【図２２】従来例１における製造フロ−を示す図である。
【図２３】従来例１における膜厚が最小でオ−バ−エッチングが最大になる場合と、膜厚が最大でオ−バ−エッチングが最小になる場合の半導体装置の断面図である。
【図２４】従来例２における製造フロ−を示す図である。
【図２５】従来例２における膜厚が最小と最大になる場合の半導体装置の断面図である。
【符号の説明】
１ 制御装置
２ 演算部
３ プログラム記録部
４ 製造フロ−デ−タ記録部
５ 測定デ−タ記録部
７ 製造装置群
８ 測定装置群
９ 入力装置
１０ 出力装置
１１ 計算デ−タ記録部
２０ 製造フロ−作成部
２１ リンク情報設定部
２２ 製造条件生成部
２３ 製造パラメ−タ計算部
３０ コンピュ−タシステム
３１ フロッピィ−ディスクドライブ
３２ ＣＤ−ＲＯＭドライブ
３３ フロッピィ−ディスク
３４ ＣＤ−ＲＯＭ
３５ ＲＯＭ
３６ カセットテ−プ
４０ 工程番号を格納するデ−タ領域
４１ 製造工程名と測定の工程名を格納するデ−タ領域
４２ 製造条件を格納するデ−タ領域
４３、４４、４５、４６、４７ 測定の結果の関数として表わされた製造条件
６１ 出力制御部
６２ 入力制御部
７１ 熱処理装置
７２ スパッタ装置
７３ ＣＶＤ装置
７４ エッチング装置
７５ ポリッシング装置
８１ 膜厚測定装置
８２ 測長ＳＥＭ
８３ シ−ト抵抗測定装置
１００ ゲ−ト電極
１０１、１１１ ｐ型半導体基板
１０２、１１２ 膜種Ａ
１０３、１１３ 膜種Ｂ
１０４、１１４ 接続穴
１０５ シリサイド層
１０６ ｎ+ ソ−ス領域
１０７ ｎ+ ドレイン領域
１０８ ｐｎ接合界面
１０９ 基板上面
１１０ フィ−ルド酸化膜
１１５ オ−バ−エッチの深さ
２０１ 基板
２０２ 配線等による凸部
２０３ 膜種Ｃ
２０４ 追加した膜種Ｃ
２０５ 設定膜厚との差
２１３ ポリッシング後の膜種Ｃ
Claims (5)
- 複数の製造装置からなる製造装置群、複数の測定装置からなる測定装置群、前記製造装置群及び前記測定装置群をそれぞれ制御する制御装置、前記測定装置群による測定結果を記録する測定デ−タ記録部、及び半導体装置の製造に必要な一連の製造工程からなる製造フロ−を記録する製造フロ−デ−タ記録部を備える半導体装置の製造システムを用いた半導体装置の製造方法であって、
前記制御装置のリンク情報設定部が、前記一連の製造工程の内、前記複数の測定装置の測定結果を反映すべき製造工程名と測定結果の反映が不要な製造工程名とをそれぞれ分類し、前記測定結果を反映すべき製造工程名に対し、前記複数の測定装置がそれぞれ実施する測定工程名を変数とした計算式を記述し、該計算式を、前記製造フロ−デ−タ記録部に記録された前記測定結果を反映すべき製造工程名の製造条件として設定するステップと、
前記制御装置の製造条件生成部が、前記測定デ−タ記録部に記録された前記測定結果を読み出し、前記計算式の前記測定工程名に、前記測定工程名に対応する測定結果を代入し、前記測定結果を反映すべき製造工程名の製造条件として、新たな製造条件を計算し、前記測定結果の反映が不要な製造工程名に対しては、前記測定結果によらない製造条件を設定するステップ
とにより、前記一連の製造工程のそれぞれの製造条件を決定することを特徴とする半導体装置の製造方法。 - 複数の製造装置からなる製造装置群、複数の測定装置からなる測定装置群、前記製造装置群及び前記測定装置群をそれぞれ制御する制御装置、前記測定装置群による測定結果を記録する測定デ−タ記録部、及び半導体装置の製造に必要な一連の製造工程からなる製造フロ−を記録する製造フロ−デ−タ記録部を備える半導体装置の製造システムを用いた半導体装置の製造方法であって、
前記制御装置のリンク情報設定部が、前記測定工程名にデ−タラベルを付加し、前記一連の製造工程の内、前記複数の測定装置の測定結果を反映すべき製造工程名と測定結果の反映が不要な製造工程名とをそれぞれ分類し、前記測定結果を反映すべき製造工程名に対し、前記複数の測定装置がそれぞれ実施する測定工程名に対応するデ−タラベルを変数とした計算式を記述し、該計算式を、前記製造フロ−デ−タ記録部に記録された前記測定結果を反映すべき製造工程名の製造条件として設定するステップと、
前記制御装置の製造条件生成部が、前記測定デ−タ記録部に記録された前記測定結果を読み出し、前記計算式の前記デ−タラベルに、前記測定工程名に対応する測定結果を代入し、前記測定結果を反映すべき製造工程名の製造条件として、新たな製造条件を計算し、前記測定結果の反映が不要な製造工程名に対しては、前記測定結果によらない製造条件を設定するステップ
とにより、前記一連の製造工程のそれぞれの製造条件を決定することを特徴とする半導体装置の製造方法。 - 複数の製造装置からなる製造装置群、複数の測定装置からなる測定装置群、前記製造装置群及び前記測定装置群をそれぞれ制御する制御装置、前記測定装置群による測定結果を記録する測定デ−タ記録部、及び半導体装置の製造に必要な一連の製造工程からなる製造フロ−を記録する製造フロ−デ−タ記録部を備える半導体装置の製造システムを用いた半導体装置の製造方法であって、
前記制御装置のリンク情報設定部が、前記製造工程名と前記測定工程名に、異なる工程番号を付加し、前記一連の製造工程の内、前記複数の測定装置の測定結果を反映すべき製造工程名と測定結果の反映が不要な製造工程名とをそれぞれ分類し、前記測定結果を反映すべき製造工程名に対し、前記複数の測定装置がそれぞれ実施する測定工程名に付加された工程番号を変数とした計算式を記述し、該計算式を、前記製造フロ−デ−タ記録部に記録された前記測定結果を反映すべき製造工程名の製造条件として設定するステップと、
前記制御装置の製造条件生成部が、前記測定デ−タ記録部に記録された前記測定結果を読み出し、前記計算式の前記工程番号に、前記測定工程名に対応する測定結果を代入し、前記測定結果を反映すべき製造工程名の製造条件として、新たな製造条件を計算し、前記測定結果の反映が不要な製造工程名に対しては、前記測定結果によらない製造条件を設定するステップ
とにより、前記一連の製造工程のそれぞれの製造条件を決定することを特徴とする半導体装置の製造方法。 - 前記制御装置の製造フロー作成部が、前記製造工程名と前記測定工程名を処理順に並べた製造フロ−を作成するステップを更に含むことを特徴とする請求項１〜３のいずれか１項記載の半導体装置の製造方法。
- 複数の製造装置からなる製造装置群、複数の測定装置からなる測定装置群、前記製造装置群及び前記測定装置群をそれぞれ制御する制御装置、前記測定装置群による測定結果を記録する測定デ−タ記録部、及び半導体装置の製造に必要な一連の製造工程からなる製造フロ−を記録する製造フロ−デ−タ記録部を備える半導体装置の製造システムを動作させるためのプログラムを記録したコンピュ−タ読取り可能な記録媒体であって、
前記制御装置のリンク情報設定部が、前記一連の製造工程の内、前記複数の測定装置の測定結果を反映すべき製造工程名と測定結果の反映が不要な製造工程名とをそれぞれ分類し、前記測定結果を反映すべき製造工程名に対し、前記複数の測定装置がそれぞれ実施する測定工程名を変数とした計算式を記述し、該計算式を、前記製造フロ−デ−タ記録部に記録された前記測定結果を反映すべき製造工程名の製造条件として設定するステップと、
前記制御装置の製造条件生成部が、前記測定デ−タ記録部に記録された前記測定結果を読み出し、前記計算式の前記測定工程名に、前記測定工程名に対応する測定結果を代入し、前記測定結果を反映すべき製造工程名の製造条件として、新たな製造条件を計算し、前記測定結果の反映が不要な製造工程名に対しては、前記測定結果によらない製造条件を設定するステップ
とを前記制御装置に実行させ、前記一連の製造工程のそれぞれの製造条件を決定するためのプログラムを記録したコンピュ−タ読取り可能な記録媒体。
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