JP2004363390A - フォトマスクの補正方法、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】2重転写法を用いてパターンを形成する際に、所望の寸法のパターンを得ること。
【解決手段】第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、前記第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行う。
【選択図】 図1
【解決手段】第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、前記第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、2重転写法を用いて半導体装置を形成する半導体装置の製造方法に用いられるフォトマスクの補正方法及び補正されたフォトマスクを用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の製造においては、回路を構成する素子や配線などの高集積化、またパターンの微細化が進められている。EWS(Engineering Work Station)やPC(Personal Computer)のCPUとして用いられるRISCプロセッサ等の製作においては、2002年にトランジスタのゲート幅として100nm以下のパターン形成が求められる。
【0003】
近年、より微細なゲートを形成するためにレジストパターンに対してゲートをより小さく形成する方法が提案されている(特許文献1)。特許文献1に記載されている方法をここでは2重転写法と呼ぶ。
【0004】
まずレベンソンマスクを用いて第1のレジストパターンを形成し、これをマスクに下地膜をスリミング加工する。ついで、第1のレジストパターンを剥離した後、再度レジストを塗布し、トリムマスクを露光して第2のレジストパターンを形成する。その後下地膜をスリミングしない、もしくはスリミング量を減らして加工し、最終的にゲートを形成する。
【0005】
特許文献1にはどのようにして所望の寸法幅の電極を精度良く形成するかは記載されていなかった。
【0006】
【特許文献1】
特開2002−359352([0032]〜[0049]段落、図1〜図8)
【0007】
【発明が解決しようとする課題】
2重転写法を用いて所望の寸法のパターンを得る方法が知られていなかった。
【0008】
本発明の目的は、2重転写法を用いて所望の寸法のパターンを得ることができるフォトマスクの補正方法、及び補正されたフォトマスクを用いた半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、上記目的を達成するために以下のように構成されている。
【0010】
本発明の一例に係わるフォトマスクの補正方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクを補正するフォトマスクの補正方法であって、第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、前記第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。
【0011】
本発明の一例に係わるフォトマスクの補正方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第2のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクの補正方法において、第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。本発明の一例に係わる半導体装置の製造方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォト膜に形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、第1のフォトマスクのパターン寸法は、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた第2の前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする。
【0012】
本発明の一例に係わる半導体装置の製造方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォト膜に形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、第2のフォトマスクのパターン寸法は、第2のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする。
【0013】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【0014】
(第1の実施形態)
図1は本発明の第1の実施形態に係わるゲート配線パターンの構成を示す平面図である。図1において、符号11はゲート長30nmのゲート部、符号12は幅140nmの連結配線部、符号13はコンタクトパッド部である。
【0015】
図1に示したパターンを従来技術で述べた2重露光によりパターニングすることを考える。2重露光をするために図2に示すレベンソン位相シフト型フォトマスク(第1のフォトマスク)20と,図3に示すトリムマスク30との二つを用いる。なお、トリムマスク(第2のフォトマスク)30はハーフトーン位相シフト型フォトマスクを用いても良い。二つのマスクを用いてマスクを形成した後のエッチング工程において、ゲート電極の周辺のパターンが異なる。図2において、符号21は遮光部、22,23は開口部である。開口部23を透過した光の位相は、開口部22を透過した光の位相と180゜異なる。図3において、符号31は位相シフト部、符号32は開口部である。図1に示したパターンを図2,図3では破線で示している。
【0016】
図4〜図10を用いて、本発明の第1の実施形態に係わる半導体装置の製造方法を説明する。図4,図5は図1のA−A’部の断面図、図6,図7はB−B’部の断面図に相当する。図8,9,10は平面図である。
【0017】
まず、図4(a),図6(a)に示すように、素子領域101及び素子分離領域102を有するSi基板上に熱酸化法によりゲート絶縁膜103を形成した後、ゲート絶縁膜103上にCVD(Chemical Vapor Deposition)法等によりゲート電極材料膜としてのSiGe膜104を堆積する。次に、ゲート電極材料膜の上にCVD法によりTEOS膜(マスク材料膜,ハードマスク材料膜)105、スパッタリング法によりa−Si(アモルファスシリコン)膜(マスク材料膜,ハードマスク材料膜)106を堆積する。次に、a−Si膜106上に反射防止膜(マスク材料膜)107、第1のレジスト膜108を塗布・ベークする。
【0018】
次いで、図4(b),図6(b)に示すように、図2に示したレベンソン位相シフト型マスク20を用いた露光により、第1のレジスト膜108に潜像を形成した後、現像を行って、第1のレジストパターン109を形成する。このハードマスク材料膜としては、TEOS膜及びa−Si膜の他に、TEOS膜、a−Si膜、SiON、Si3N4を単独、若しくは組合わせて用いてもよい。また、下地からの光学的反射防止膜となるAl2O3、SiC、カーボン膜、有機膜を単独、若しくは組合わせて用いてもよい。
【0019】
次に、図4(c),図6(c)に示すように、第1のレジストパターン109をマスクに反射防止膜107をRIEする。
【0020】
図4(d),図6(d)に示すように、第1のレジストパターン109をマスクにa−Si膜106をRIEする。通常RIEはレジストパターンに対して被加工膜の加工後のパターンサイズに変換差がつかないようにするが、この工程においてはわざと小さく加工されるようにRIE条件を調整する。つまりスリミングを行う。これによりゲート部分のパターンをa−Si膜106aを形成する。
【0021】
ここで、a−Si膜106aの幅は、第1のレジストパターン109の幅より細くなり、加工変換差が生じる。通常、加工面積に応じて加工変換差(この場合はスリミングを含む加工変換差)が生じる。第1のレベンソンマスク露光後の加工時のパターン環境は、例えば図8に示すようなものである。図8の場合には、元々のレジスト開口パターンO11に対して開口パターンO12が形成される。開口パターンO12とレジスト開口パターンO11との加工変換差A1はレジスト開口パターンO11の幅D1に応じて変化すると考えて良い。正確には、加工変換差は幅D1だけでなく、図中のレジスト開口パターン縦方向の長さにも依存するが、本例では長さ方向に対する依存性は小さいものと考える。
【0022】
図4(e),図6(e)に示すように、反射防止膜107及び第1のレジストパターン109を剥離する。
図5(f),図7(f)に示すように、加工後のa−Si膜106上に第2の反射防止膜110を形成した後、レジスト剤を塗布・ベークして第2のレジスト膜を形成する。第2のマスク(トリムマスク)を用いた露光により第2のレジスト膜に、露光・現像を行って第2のレジストパターン111を形成する。
【0023】
次に、図5(g),図7(g)に示すように、第2のレジストパターン111をマスクに第2の反射防止膜110及びa−Si膜106をRIEする。RIE後の平面図を図9に示す。図9において、破線で囲まれた領域が第2のレジストパターンが合った領域、点が描画されている領域がRIE後にa−Si膜106が残存する部分である。元々のレジストのエッジE21に対して、a−Si膜106のエッジE22が形成される。エッジE21とエッジE22との加工変換差A2はエッジE21とエッジE23との距離D2に応じて変化すると考えて良い。
【0024】
ここで、第1の露光及び加工においてa−Si膜106は既に加工されており、第2の露光後の加工においては、TEOS膜105が露出している箇所がある。第2の加工は加工されたa−Si膜106をさらに加工し、露出したTEOS膜105は加工されないような条件で行う。さらに、この工程では配線部を形成するが、配線間スペースがレジストパターンに対して加工後a−Siパターンでできる限り大きくならないよう条件を調整する。
【0025】
次に、図5(h),図7(h)に示すように、第2の反射防止膜110及び第2のレジストパターン111を剥離する。
次に、残存するa−Si膜106をマスクにTEOS膜105をRIEし(図5(i),図7(i))、さらにSiGe膜104をRIEする(図5(j),7(j))。ここで、a−Si膜106に形成されたパターンをSiGe膜104に転写する際、加工変換差が生じる。通常、加工変換差は、加工面積に応じて生じる。RIE後の平面図を図10に示す。図10において、破線で囲まれた領域がa−Si膜106があった領域、実線で囲まれている領域がRIE後にSiGe膜104が残存する部分である。元々のレジストのエッジE3a1,E3a1に対して、SiGe膜104のエッジE3a2,E3b2が形成される。エッジE3a1,E3b1とエッジE3a2,E3b2との加工変換差A3a,A3bはエッジE3a1,E3a1とエッジE3a3,E3b3との距離D3a,D3bに応じて変化すると考えて良い。
【0026】
ここでTEOS膜を用いたのは、a−Si膜のRIE時にほとんどエッチングされない、つまり対a−Si膜との選択比を高くとることができエッチング停止膜として機能し、かつSiGe膜のRIE時には同じく対SiGeとの選択比を高くすることができマスク材として機能するためである。
【0027】
最後に、図5(k),7(k)にしめすように、a−Si膜及びTEOS膜を剥離する。
所望のゲート寸法、連結配線部寸法及びコンタクトパッド部の寸法を得るためには、以下に示す補正を行う。ここでいう補正とは、第1、第2のマスク寸法に補正を加えることである。
【0028】
図11を用いてマスクデータの補正方法を説明する。先ず、入力データを用意する(ステップS101)。ここで入力データとは所望のゲートパターンを形成するためのレベンソンマスクの開口部とトリムマスクのパターンを発生させたデータのことである(図12,図13)。図12に示すレベンソン位相シフトマスクデータにおいて、符号42,43が開口領域である。開口領域43の透過光の位相は、開口領域42の透過光の位相と180゜異なる。また、図13に示すトリムマスクデータにおいて、符号52は遮光領域である。この図12及び図13のマスクデータにおいて、開口領域と遮光領域の境界はゲートパターンに接している。
【0029】
ここで、レベンソン位相シフト型マスクを用いて形成されたレジストパターン形成後のエッチング工程時のパターンと、トリムマスクを用いて形成されたレジストパターン形成後のエッチング工程時のパターン環境とが異なる。よって、それぞれのパターン環境に応じて、レベンソン位相シフト型マスク及びトリムマスクに対して補正を加える。
【0030】
第1のレジストパターンをマスクにした加工時に生じる加工変換差、第2のレジストパターンをマスクにした加工時に生じる加工変換差、及びa−Si膜をマスクにしたSiGe膜の加工時に生じる加工変換差のパターン依存性を図14に示す。図14において、破線は第1のレジストパターンをマスクにして形成されるa−Si膜の加工変換差のパターン依存性を示している。一点鎖線は、a−Si膜をマスクにして形成されるSiGe膜の加工変換差のパターン依存性を示している。二点鎖線は、第2のレジストパターンをマスクにして形成されるa−Si膜の加工変換差のパターン依存性を示している。
【0031】
そこで、第1のレジストパターンをマスクとして用いた加工時に生じる加工変換差を図15に示すような、開口パターンの対向するエッジ間の距離に応じた階段状の補正値、を適用して補正する。a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を図16に示すような、隣のパターンまでの距離に応じた階段状の補正値、を適用して補正する。第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を図17に示すような、隣のパターンまでの距離に応じた階段状の補正値、を適用して補正する。
【0032】
この補正値を表1、2,3にまとめる。表1は、開口パターンの対向するエッジ間の距離に応じた第1のレジストパターンを補正する階段状の補正値。表2は、a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する隣接するパターンの距離に応じた補正値。表3は、第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を補正する隣接するパターンの距離に応じた補正値である。
【0033】
【表1】
【0034】
【表2】
【0035】
【表3】
【0036】
なお、表1〜3に示すバイアス量はエッチングを後退させる方向を+としている。
まず、レベンソン位相シフト型マスクを用いて加工された領域のa−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する(ステップS102)。図16及び表2に示す補正テーブルを準備する。補正対象エッジEc1と隣接するゲートパターンのエッジEc3とのスペースDc1を測定する。測定値Dc1と表2のテーブルから補正値B1を決定する。図18に示すように、補正対象エッジEc1を補正値B1後退させ、補正対象エッジEc2を得る。
【0037】
次に、レベンソン位相シフト型マスクをマスクに用いたa−Si膜の加工時に生じる加工変換差を補正する(ステップS103)。図15及び表1に示す補正テーブルを準備し、補正対象エッジEc2と隣接するレベンソンマスクのスペースパターンのエッジEc4との距離(スペース)Dc2を測定する。測定値Dc2と表1のテーブルから補正値B2を決定する。図19に示すように、補正対象エッジEc2を補正値B2後退させ、補正対象エッジEc4を得る。
【0038】
トリムマスクを用いて加工された領域のa−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する(ステップS104)。図16及び表2に示す補正テーブルを準備する。補正対象エッジEc6と隣接するパターンのエッジEc8とのスペースDc1を測定する。測定値Dc1と表2のテーブルから補正値B3を決定する。図20に示すように、補正対象エッジEc6を補正値B3後退させ、補正対象エッジEc7を得る。
【0039】
次に、トリムマスクを用いて形成される第2のレジストパターンをマスクに用いてa−Si膜を加工する時に生じる加工変換差を補正する(ステップS105)。図17及び表3に示す補正テーブルを準備する。補正対象エッジEc7と隣接するパターンのエッジEc10とのスペースDc4を測定する。測定値Dc4と表3のテーブルから補正値B4を決定する。図21に示すように、補正対象エッジEc7を補正値B4後退させ、補正対象エッジEc9を得る。
【0040】
次いで、光近接効果補正を行う(ステップS106)。これは、光近接効果を補正するためのもので、加工変換差の補正とは個別に行った。ここではモデルOPC、すなわち光学シミュレーションを行って、これに基づき各パターンエッジの補正を行った。
【0041】
ゲート寸法の精度を高めるために、光近接補正は個別に補正することが望ましい。但し、加工変換差が小さくゲート寸法の形成精度に許される値であれば同時に、つまりOPCの補正に組み込んで補正しても構わない。また、ここではモデルOPCとしたが、ルールベースOPC、すなわちマスク寸法とウェハ上のレジスト形成寸法との変換差を測定して上述の加工変換差と同様の補正テーブルを準備し、これに応じて補正する方法でも構わない。
【0042】
また、モデルOPC後にマスクとして作成困難なパターン寸法が存在する場合には、これを検出し、マスク値を作成可能なサイズに拡大する処理を加えても良い。
最後に、マスクを作製するための描画データに変換する(ステップS107)。
【0043】
上記の工程後、図示しないが、前記ゲートパターンをマスクに露出したSi基板表面に不純物注入を行い、トランジスタのソース・ドレイン拡散層を形成した後、周知の層間絶縁膜形成、メタル配線工程等を行うことによりMOSトランジスタが完成される。
【0044】
パターン環境が異なる加工変換差のパターン依存性を各々補正することにより、最終的に得られるパターンの寸法精度を向上することができる。
【0045】
本実施例はゲート電極材料パターンの形成に用いた例であるが、この限りではない。
レベンソンマスクを用いた露光工程とトリムマスクを用いたの露光工程の順序は上記と逆でもいい。また、一般にゲート電極はPMOSとNMOSに分類される。両者のゲート電極材料の加工特性が異なる場合には、各々に応じて個別の補正値を適用することが望ましい。つまりここではSiGe膜の加工変換差の補正値を各々個別の値を適用する。
【0046】
(第2の実施形態)
本実施形態では、例えば第1のレジストパターンに対するa−Si膜の加工変換差(以下、第1の加工変換差)のスペース依存性が小さい場合に、二つの補正を一括して行う例を示す。
【0047】
第1のレジストパターンに対するa−Si膜の加工変換差のスペース依存性を図22に示す。ここでスペース依存性が小さく、つまりスペースが小さい場合(密なパターン)と大きい場合(孤立パターン)で加工変換差はほとんど違いがない。
【0048】
この加工変換差の差がゲート寸法の精度(誤差)として許される値の場合には、a−Si膜に対するSiGe膜の加工変換差(以下、第2の加工変換差)のスペース依存性の補正に第1の加工変換差の補正値を加えて補正してもよい。
【0049】
つまり、第1の加工変換差の平均値を1nmとすると、その1nmを第2の加工変換差の補正値にそのまま加えて補正しても良い。
【0050】
例えば第1の加工工程の加工変換差のスペース依存性が小さい場合に、第1、第2の加工工程において生じる加工変換差のパターン依存性を一括して補正することにより、最終的に得られるパターンの寸法精度を向上することができ、かつ処理を短時間で終わらせることができる。
【0051】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0052】
【発明の効果】
以上説明したように本発明によれば、2重転写法を用いてパターンを形成する際に、所望の寸法のパターンを得ることが出来る。
【図面の簡単な説明】
【図1】第1の実施形態に係わるゲート配線パターンの構成を示す平面図。
【図2】第1の実施形態に係わるレベンソン位相シフト型フォトマスクの構成を示す平面図。
【図3】第1の実施形態に係わるトリムマスクの構成を示す平面図。
【図4】図1に示すゲート配線パターンの製造工程を示す断面図。
【図5】図1に示すゲート配線パターンの製造工程を示す断面図。
【図6】図1に示すゲート配線パターンの製造工程を示す断面図。
【図7】図1に示すゲート配線パターンの製造工程を示す断面図。
【図8】図1に示すゲート配線パターンの製造工程を示す平面図。
【図9】図1に示すゲート配線パターンの製造工程を示す平面図。
【図10】図1に示すゲート配線パターンの製造工程を示す平面図。
【図11】第1の実施形態に係わるマスクの補正方法を示すフローチャート。
【図12】レベンソン位相シフトマスクデータを示す図。
【図13】トリムマスクデータを示す図。
【図14】第1のレジストパターンをマスクにした加工時に生じる加工変換差、第2のレジストパターンをマスクにした加工時に生じる加工変換差、及びa−Si膜をマスクにしたSiGe膜の加工時に生じる加工変換差のパターン依存性をに示す図。
【図15】第1のレジストパターンの開口パターンの対向するエッジ間の距離に応じた階段状の補正値を示す図。
【図16】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、隣のパターンまでの距離に応じた階段状の補正値を示す特性図。
【図17】第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を補正するための、隣のパターンまでの距離に応じた階段状の補正値を示す特性図。
【図18】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図19】レベンソン位相シフト型マスクをマスクに用いたa−Si膜に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図20】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、トリムマスクの補正を説明する図。
【図21】トリムマスクをマスクに用いたa−Si膜に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図22】第1のレジストパターンに対するa−Si膜の加工変換差のスペース依存性を示す図。
【符号の説明】
101…素子領域,102…素子分離領域,103…ゲート絶縁膜,104…膜,105…TEOS膜,106…a−Si膜,107…反射防止膜,108…第1のレジスト膜,109…第1のレジストパターン,110…第2の反射防止膜,111…第2のレジストパターン
【発明の属する技術分野】
本発明は、2重転写法を用いて半導体装置を形成する半導体装置の製造方法に用いられるフォトマスクの補正方法及び補正されたフォトマスクを用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の製造においては、回路を構成する素子や配線などの高集積化、またパターンの微細化が進められている。EWS(Engineering Work Station)やPC(Personal Computer)のCPUとして用いられるRISCプロセッサ等の製作においては、2002年にトランジスタのゲート幅として100nm以下のパターン形成が求められる。
【0003】
近年、より微細なゲートを形成するためにレジストパターンに対してゲートをより小さく形成する方法が提案されている(特許文献1)。特許文献1に記載されている方法をここでは2重転写法と呼ぶ。
【0004】
まずレベンソンマスクを用いて第1のレジストパターンを形成し、これをマスクに下地膜をスリミング加工する。ついで、第1のレジストパターンを剥離した後、再度レジストを塗布し、トリムマスクを露光して第2のレジストパターンを形成する。その後下地膜をスリミングしない、もしくはスリミング量を減らして加工し、最終的にゲートを形成する。
【0005】
特許文献1にはどのようにして所望の寸法幅の電極を精度良く形成するかは記載されていなかった。
【0006】
【特許文献1】
特開2002−359352([0032]〜[0049]段落、図1〜図8)
【0007】
【発明が解決しようとする課題】
2重転写法を用いて所望の寸法のパターンを得る方法が知られていなかった。
【0008】
本発明の目的は、2重転写法を用いて所望の寸法のパターンを得ることができるフォトマスクの補正方法、及び補正されたフォトマスクを用いた半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、上記目的を達成するために以下のように構成されている。
【0010】
本発明の一例に係わるフォトマスクの補正方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクを補正するフォトマスクの補正方法であって、第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、前記第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。
【0011】
本発明の一例に係わるフォトマスクの補正方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第2のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクの補正方法において、第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。本発明の一例に係わる半導体装置の製造方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォト膜に形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、第1のフォトマスクのパターン寸法は、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた第2の前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする。
【0012】
本発明の一例に係わる半導体装置の製造方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォト膜に形成されたパターンが転写された第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第1のレジストパターンを剥離する工程と、前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、第2のフォトマスクのパターン寸法は、第2のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする。
【0013】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【0014】
(第1の実施形態)
図1は本発明の第1の実施形態に係わるゲート配線パターンの構成を示す平面図である。図1において、符号11はゲート長30nmのゲート部、符号12は幅140nmの連結配線部、符号13はコンタクトパッド部である。
【0015】
図1に示したパターンを従来技術で述べた2重露光によりパターニングすることを考える。2重露光をするために図2に示すレベンソン位相シフト型フォトマスク(第1のフォトマスク)20と,図3に示すトリムマスク30との二つを用いる。なお、トリムマスク(第2のフォトマスク)30はハーフトーン位相シフト型フォトマスクを用いても良い。二つのマスクを用いてマスクを形成した後のエッチング工程において、ゲート電極の周辺のパターンが異なる。図2において、符号21は遮光部、22,23は開口部である。開口部23を透過した光の位相は、開口部22を透過した光の位相と180゜異なる。図3において、符号31は位相シフト部、符号32は開口部である。図1に示したパターンを図2,図3では破線で示している。
【0016】
図4〜図10を用いて、本発明の第1の実施形態に係わる半導体装置の製造方法を説明する。図4,図5は図1のA−A’部の断面図、図6,図7はB−B’部の断面図に相当する。図8,9,10は平面図である。
【0017】
まず、図4(a),図6(a)に示すように、素子領域101及び素子分離領域102を有するSi基板上に熱酸化法によりゲート絶縁膜103を形成した後、ゲート絶縁膜103上にCVD(Chemical Vapor Deposition)法等によりゲート電極材料膜としてのSiGe膜104を堆積する。次に、ゲート電極材料膜の上にCVD法によりTEOS膜(マスク材料膜,ハードマスク材料膜)105、スパッタリング法によりa−Si(アモルファスシリコン)膜(マスク材料膜,ハードマスク材料膜)106を堆積する。次に、a−Si膜106上に反射防止膜(マスク材料膜)107、第1のレジスト膜108を塗布・ベークする。
【0018】
次いで、図4(b),図6(b)に示すように、図2に示したレベンソン位相シフト型マスク20を用いた露光により、第1のレジスト膜108に潜像を形成した後、現像を行って、第1のレジストパターン109を形成する。このハードマスク材料膜としては、TEOS膜及びa−Si膜の他に、TEOS膜、a−Si膜、SiON、Si3N4を単独、若しくは組合わせて用いてもよい。また、下地からの光学的反射防止膜となるAl2O3、SiC、カーボン膜、有機膜を単独、若しくは組合わせて用いてもよい。
【0019】
次に、図4(c),図6(c)に示すように、第1のレジストパターン109をマスクに反射防止膜107をRIEする。
【0020】
図4(d),図6(d)に示すように、第1のレジストパターン109をマスクにa−Si膜106をRIEする。通常RIEはレジストパターンに対して被加工膜の加工後のパターンサイズに変換差がつかないようにするが、この工程においてはわざと小さく加工されるようにRIE条件を調整する。つまりスリミングを行う。これによりゲート部分のパターンをa−Si膜106aを形成する。
【0021】
ここで、a−Si膜106aの幅は、第1のレジストパターン109の幅より細くなり、加工変換差が生じる。通常、加工面積に応じて加工変換差(この場合はスリミングを含む加工変換差)が生じる。第1のレベンソンマスク露光後の加工時のパターン環境は、例えば図8に示すようなものである。図8の場合には、元々のレジスト開口パターンO11に対して開口パターンO12が形成される。開口パターンO12とレジスト開口パターンO11との加工変換差A1はレジスト開口パターンO11の幅D1に応じて変化すると考えて良い。正確には、加工変換差は幅D1だけでなく、図中のレジスト開口パターン縦方向の長さにも依存するが、本例では長さ方向に対する依存性は小さいものと考える。
【0022】
図4(e),図6(e)に示すように、反射防止膜107及び第1のレジストパターン109を剥離する。
図5(f),図7(f)に示すように、加工後のa−Si膜106上に第2の反射防止膜110を形成した後、レジスト剤を塗布・ベークして第2のレジスト膜を形成する。第2のマスク(トリムマスク)を用いた露光により第2のレジスト膜に、露光・現像を行って第2のレジストパターン111を形成する。
【0023】
次に、図5(g),図7(g)に示すように、第2のレジストパターン111をマスクに第2の反射防止膜110及びa−Si膜106をRIEする。RIE後の平面図を図9に示す。図9において、破線で囲まれた領域が第2のレジストパターンが合った領域、点が描画されている領域がRIE後にa−Si膜106が残存する部分である。元々のレジストのエッジE21に対して、a−Si膜106のエッジE22が形成される。エッジE21とエッジE22との加工変換差A2はエッジE21とエッジE23との距離D2に応じて変化すると考えて良い。
【0024】
ここで、第1の露光及び加工においてa−Si膜106は既に加工されており、第2の露光後の加工においては、TEOS膜105が露出している箇所がある。第2の加工は加工されたa−Si膜106をさらに加工し、露出したTEOS膜105は加工されないような条件で行う。さらに、この工程では配線部を形成するが、配線間スペースがレジストパターンに対して加工後a−Siパターンでできる限り大きくならないよう条件を調整する。
【0025】
次に、図5(h),図7(h)に示すように、第2の反射防止膜110及び第2のレジストパターン111を剥離する。
次に、残存するa−Si膜106をマスクにTEOS膜105をRIEし(図5(i),図7(i))、さらにSiGe膜104をRIEする(図5(j),7(j))。ここで、a−Si膜106に形成されたパターンをSiGe膜104に転写する際、加工変換差が生じる。通常、加工変換差は、加工面積に応じて生じる。RIE後の平面図を図10に示す。図10において、破線で囲まれた領域がa−Si膜106があった領域、実線で囲まれている領域がRIE後にSiGe膜104が残存する部分である。元々のレジストのエッジE3a1,E3a1に対して、SiGe膜104のエッジE3a2,E3b2が形成される。エッジE3a1,E3b1とエッジE3a2,E3b2との加工変換差A3a,A3bはエッジE3a1,E3a1とエッジE3a3,E3b3との距離D3a,D3bに応じて変化すると考えて良い。
【0026】
ここでTEOS膜を用いたのは、a−Si膜のRIE時にほとんどエッチングされない、つまり対a−Si膜との選択比を高くとることができエッチング停止膜として機能し、かつSiGe膜のRIE時には同じく対SiGeとの選択比を高くすることができマスク材として機能するためである。
【0027】
最後に、図5(k),7(k)にしめすように、a−Si膜及びTEOS膜を剥離する。
所望のゲート寸法、連結配線部寸法及びコンタクトパッド部の寸法を得るためには、以下に示す補正を行う。ここでいう補正とは、第1、第2のマスク寸法に補正を加えることである。
【0028】
図11を用いてマスクデータの補正方法を説明する。先ず、入力データを用意する(ステップS101)。ここで入力データとは所望のゲートパターンを形成するためのレベンソンマスクの開口部とトリムマスクのパターンを発生させたデータのことである(図12,図13)。図12に示すレベンソン位相シフトマスクデータにおいて、符号42,43が開口領域である。開口領域43の透過光の位相は、開口領域42の透過光の位相と180゜異なる。また、図13に示すトリムマスクデータにおいて、符号52は遮光領域である。この図12及び図13のマスクデータにおいて、開口領域と遮光領域の境界はゲートパターンに接している。
【0029】
ここで、レベンソン位相シフト型マスクを用いて形成されたレジストパターン形成後のエッチング工程時のパターンと、トリムマスクを用いて形成されたレジストパターン形成後のエッチング工程時のパターン環境とが異なる。よって、それぞれのパターン環境に応じて、レベンソン位相シフト型マスク及びトリムマスクに対して補正を加える。
【0030】
第1のレジストパターンをマスクにした加工時に生じる加工変換差、第2のレジストパターンをマスクにした加工時に生じる加工変換差、及びa−Si膜をマスクにしたSiGe膜の加工時に生じる加工変換差のパターン依存性を図14に示す。図14において、破線は第1のレジストパターンをマスクにして形成されるa−Si膜の加工変換差のパターン依存性を示している。一点鎖線は、a−Si膜をマスクにして形成されるSiGe膜の加工変換差のパターン依存性を示している。二点鎖線は、第2のレジストパターンをマスクにして形成されるa−Si膜の加工変換差のパターン依存性を示している。
【0031】
そこで、第1のレジストパターンをマスクとして用いた加工時に生じる加工変換差を図15に示すような、開口パターンの対向するエッジ間の距離に応じた階段状の補正値、を適用して補正する。a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を図16に示すような、隣のパターンまでの距離に応じた階段状の補正値、を適用して補正する。第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を図17に示すような、隣のパターンまでの距離に応じた階段状の補正値、を適用して補正する。
【0032】
この補正値を表1、2,3にまとめる。表1は、開口パターンの対向するエッジ間の距離に応じた第1のレジストパターンを補正する階段状の補正値。表2は、a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する隣接するパターンの距離に応じた補正値。表3は、第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を補正する隣接するパターンの距離に応じた補正値である。
【0033】
【表1】
【0034】
【表2】
【0035】
【表3】
【0036】
なお、表1〜3に示すバイアス量はエッチングを後退させる方向を+としている。
まず、レベンソン位相シフト型マスクを用いて加工された領域のa−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する(ステップS102)。図16及び表2に示す補正テーブルを準備する。補正対象エッジEc1と隣接するゲートパターンのエッジEc3とのスペースDc1を測定する。測定値Dc1と表2のテーブルから補正値B1を決定する。図18に示すように、補正対象エッジEc1を補正値B1後退させ、補正対象エッジEc2を得る。
【0037】
次に、レベンソン位相シフト型マスクをマスクに用いたa−Si膜の加工時に生じる加工変換差を補正する(ステップS103)。図15及び表1に示す補正テーブルを準備し、補正対象エッジEc2と隣接するレベンソンマスクのスペースパターンのエッジEc4との距離(スペース)Dc2を測定する。測定値Dc2と表1のテーブルから補正値B2を決定する。図19に示すように、補正対象エッジEc2を補正値B2後退させ、補正対象エッジEc4を得る。
【0038】
トリムマスクを用いて加工された領域のa−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正する(ステップS104)。図16及び表2に示す補正テーブルを準備する。補正対象エッジEc6と隣接するパターンのエッジEc8とのスペースDc1を測定する。測定値Dc1と表2のテーブルから補正値B3を決定する。図20に示すように、補正対象エッジEc6を補正値B3後退させ、補正対象エッジEc7を得る。
【0039】
次に、トリムマスクを用いて形成される第2のレジストパターンをマスクに用いてa−Si膜を加工する時に生じる加工変換差を補正する(ステップS105)。図17及び表3に示す補正テーブルを準備する。補正対象エッジEc7と隣接するパターンのエッジEc10とのスペースDc4を測定する。測定値Dc4と表3のテーブルから補正値B4を決定する。図21に示すように、補正対象エッジEc7を補正値B4後退させ、補正対象エッジEc9を得る。
【0040】
次いで、光近接効果補正を行う(ステップS106)。これは、光近接効果を補正するためのもので、加工変換差の補正とは個別に行った。ここではモデルOPC、すなわち光学シミュレーションを行って、これに基づき各パターンエッジの補正を行った。
【0041】
ゲート寸法の精度を高めるために、光近接補正は個別に補正することが望ましい。但し、加工変換差が小さくゲート寸法の形成精度に許される値であれば同時に、つまりOPCの補正に組み込んで補正しても構わない。また、ここではモデルOPCとしたが、ルールベースOPC、すなわちマスク寸法とウェハ上のレジスト形成寸法との変換差を測定して上述の加工変換差と同様の補正テーブルを準備し、これに応じて補正する方法でも構わない。
【0042】
また、モデルOPC後にマスクとして作成困難なパターン寸法が存在する場合には、これを検出し、マスク値を作成可能なサイズに拡大する処理を加えても良い。
最後に、マスクを作製するための描画データに変換する(ステップS107)。
【0043】
上記の工程後、図示しないが、前記ゲートパターンをマスクに露出したSi基板表面に不純物注入を行い、トランジスタのソース・ドレイン拡散層を形成した後、周知の層間絶縁膜形成、メタル配線工程等を行うことによりMOSトランジスタが完成される。
【0044】
パターン環境が異なる加工変換差のパターン依存性を各々補正することにより、最終的に得られるパターンの寸法精度を向上することができる。
【0045】
本実施例はゲート電極材料パターンの形成に用いた例であるが、この限りではない。
レベンソンマスクを用いた露光工程とトリムマスクを用いたの露光工程の順序は上記と逆でもいい。また、一般にゲート電極はPMOSとNMOSに分類される。両者のゲート電極材料の加工特性が異なる場合には、各々に応じて個別の補正値を適用することが望ましい。つまりここではSiGe膜の加工変換差の補正値を各々個別の値を適用する。
【0046】
(第2の実施形態)
本実施形態では、例えば第1のレジストパターンに対するa−Si膜の加工変換差(以下、第1の加工変換差)のスペース依存性が小さい場合に、二つの補正を一括して行う例を示す。
【0047】
第1のレジストパターンに対するa−Si膜の加工変換差のスペース依存性を図22に示す。ここでスペース依存性が小さく、つまりスペースが小さい場合(密なパターン)と大きい場合(孤立パターン)で加工変換差はほとんど違いがない。
【0048】
この加工変換差の差がゲート寸法の精度(誤差)として許される値の場合には、a−Si膜に対するSiGe膜の加工変換差(以下、第2の加工変換差)のスペース依存性の補正に第1の加工変換差の補正値を加えて補正してもよい。
【0049】
つまり、第1の加工変換差の平均値を1nmとすると、その1nmを第2の加工変換差の補正値にそのまま加えて補正しても良い。
【0050】
例えば第1の加工工程の加工変換差のスペース依存性が小さい場合に、第1、第2の加工工程において生じる加工変換差のパターン依存性を一括して補正することにより、最終的に得られるパターンの寸法精度を向上することができ、かつ処理を短時間で終わらせることができる。
【0051】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0052】
【発明の効果】
以上説明したように本発明によれば、2重転写法を用いてパターンを形成する際に、所望の寸法のパターンを得ることが出来る。
【図面の簡単な説明】
【図1】第1の実施形態に係わるゲート配線パターンの構成を示す平面図。
【図2】第1の実施形態に係わるレベンソン位相シフト型フォトマスクの構成を示す平面図。
【図3】第1の実施形態に係わるトリムマスクの構成を示す平面図。
【図4】図1に示すゲート配線パターンの製造工程を示す断面図。
【図5】図1に示すゲート配線パターンの製造工程を示す断面図。
【図6】図1に示すゲート配線パターンの製造工程を示す断面図。
【図7】図1に示すゲート配線パターンの製造工程を示す断面図。
【図8】図1に示すゲート配線パターンの製造工程を示す平面図。
【図9】図1に示すゲート配線パターンの製造工程を示す平面図。
【図10】図1に示すゲート配線パターンの製造工程を示す平面図。
【図11】第1の実施形態に係わるマスクの補正方法を示すフローチャート。
【図12】レベンソン位相シフトマスクデータを示す図。
【図13】トリムマスクデータを示す図。
【図14】第1のレジストパターンをマスクにした加工時に生じる加工変換差、第2のレジストパターンをマスクにした加工時に生じる加工変換差、及びa−Si膜をマスクにしたSiGe膜の加工時に生じる加工変換差のパターン依存性をに示す図。
【図15】第1のレジストパターンの開口パターンの対向するエッジ間の距離に応じた階段状の補正値を示す図。
【図16】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、隣のパターンまでの距離に応じた階段状の補正値を示す特性図。
【図17】第2のレジストパターンをマスクにして形成されるa−Si膜の加工時に生じる加工変換差を補正するための、隣のパターンまでの距離に応じた階段状の補正値を示す特性図。
【図18】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図19】レベンソン位相シフト型マスクをマスクに用いたa−Si膜に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図20】a−Si膜をマスクに用いたSiGe膜の加工時に生じる加工変換差を補正するための、トリムマスクの補正を説明する図。
【図21】トリムマスクをマスクに用いたa−Si膜に生じる加工変換差を補正するための、レベンソン位相シフト型マスクの補正を説明する図。
【図22】第1のレジストパターンに対するa−Si膜の加工変換差のスペース依存性を示す図。
【符号の説明】
101…素子領域,102…素子分離領域,103…ゲート絶縁膜,104…膜,105…TEOS膜,106…a−Si膜,107…反射防止膜,108…第1のレジスト膜,109…第1のレジストパターン,110…第2の反射防止膜,111…第2のレジストパターン
Claims (15)
- 被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、
前記第1のレジストパターンを剥離する工程と、
前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、
前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、
前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクを補正するフォトマスクの補正方法であって、
第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、
前記第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。 - 被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、
前記第2のレジストパターンを剥離する工程と、
前記マスクパターンを含む前記マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、
前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法に用いられるフォトマスクの補正方法において、
第1のフォトマスクのパターン寸法に対して、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、
第1のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とするフォトマスクの補正方法。 - 第1のレジストパターンは、前記マスク材料膜の選択領域を露出するための隣接する一対の開口を有し、かつ非選択領域を被覆し、
前記第1のレジストパターンをマスクに用いた前記マスク材料膜の加工時、前記第1のレジストパターンの隣接する一対の開口に挟まれた前記マスク材料膜部分を細らせることを特徴とする請求項1又は2に記載のフォトマスクの補正方法。 - 第2のフォトマスクのパターン寸法に対して、第2のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正を行い、
第2のフォトマスクのパターン寸法に対して、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正を行うことを特徴とする請求項1〜3の何れかに記載のフォトマスクの補正方法。 - 第1のフォトマスクはレベンソン位相シフトマスクであることを特徴とする請求項1〜4の何れかに記載のフォトマスクの補正方法。
- 第2のフォトマスクは、ハーフトーン位相シフトマスクであることを特徴とする請求項1〜5の何れかに記載のフォトマスクの補正方法。
- 被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、
前記第1のレジストパターンを剥離する工程と、
前記マスクパターンを含む前記マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、
前記第2のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、
前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、
第1のフォトマスクのパターン寸法は、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする半導体装置の製造方法。 - 被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第2のフォトマスクに形成されたパターンが転写された第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、
前記第2のレジストパターンを剥離する工程と、
前記マスクパターンを含む前記マスク材料膜上に第1のフォトマスクに形成されたパターンが転写された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンの開口内に露出した前記マスク材料膜を加工する工程と、
前記マスク材料膜パターンをマスクに前記被加工膜を加工する工程とを含む半導体装置の製造方法において、
第1のフォトマスクのパターン寸法は、第1のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正とが行われていることを特徴とする半導体装置の製造方法。 - 第1のレジストパターンは、前記マスク材料膜の選択領域を露出するための隣接する一対の開口を有し、かつ非選択領域を被覆し、
前記第1のレジストパターンをマスクに用いた前記マスク材料膜の加工時、前記第1のレジストパターンの隣接する一対の開口に挟まれた前記マスク材料膜部分を細らせることを特徴とする請求項7又は8に記載の半導体装置の製造方法。 - 第2のフォトマスクのパターン寸法は、第2のレジストパターンをマスクに用いた加工時のパターンに依存する加工変換差に基づく補正と、前記マスクパターンをマスクに用いた前記被加工膜のエッチング加工時のパターンに依存する加工変換差に基づく補正が行われていることを特徴とする請求項7〜9の何れかに記載の半導体装置の製造方法。
- 第1のフォトマスクはレベンソン位相シフトマスクであることを特徴とする請求項7〜10の何れかに記載の半導体装置の製造方法。
- 第2のフォトマスクは、ハーフトーン位相シフトマスクであることを特徴とする請求項7〜10の何れかに記載の半導体装置の製造方法。
- 前記被加工膜はゲート電極材料膜であることを特徴とする請求項7〜12の何れかに記載の半導体装置の製造方法。
- 前記マスク材料膜は、ハードマスク材料膜、反射防止材料膜のいずれかを含むことを特徴とする請求項7〜13の何れかに記載の半導体装置の製造方法。
- 前記マスク材料膜は、a−Si、SiO2 、Si3N4、SiON、SiC、Al2O3、カーボン膜、有機膜の単層膜、又はそれらの多層膜のいずれかであることを特徴とする請求項7〜14の何れかに記載の半導体装置の製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2007165704A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | パターン形成方法およびレベンソン型マスクの製造方法 |
JP2008500727A (ja) * | 2004-05-25 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | 分離相補型マスクパターン転写方法 |
JP2008083391A (ja) * | 2006-09-27 | 2008-04-10 | Toshiba Microelectronics Corp | 多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法 |
JP2009080349A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | 寸法変換差予測方法、フォトマスクの製造方法、電子部品の製造方法、および寸法変換差予測プログラム |
US7638244B2 (en) | 2004-02-16 | 2009-12-29 | Kabushiki Kaisha Toshiba | Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060257795A1 (en) * | 2005-05-16 | 2006-11-16 | Benjamin Szu-Min Lin | Method for forming composite pattern including different types of patterns |
US7774739B2 (en) * | 2006-11-30 | 2010-08-10 | Texas Instruments Incorporated | Methods for adjusting shifter width of an alternating phase shifter having variable width |
JP4384199B2 (ja) * | 2007-04-04 | 2009-12-16 | 株式会社東芝 | 半導体装置の製造方法 |
KR100983711B1 (ko) * | 2008-08-29 | 2010-09-24 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
KR101601746B1 (ko) * | 2010-03-31 | 2016-03-09 | 후지필름 가부시키가이샤 | 도전성 필름의 제조방법, 도전성 필름 및 기록 매체 |
CN105565260B (zh) * | 2016-01-29 | 2018-06-26 | 中国科学院微电子研究所 | 嵌段共聚物自组装制造纳米结构的方法 |
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Family Cites Families (7)
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JP4580529B2 (ja) * | 2000-09-26 | 2010-11-17 | 大日本印刷株式会社 | 半導体回路の設計パタンデータ補正方法と、補正された設計パタンデータを用いたフォトマスク、該フォトマスクの検査方法およびフォトマスク検査用パタンデータ作製方法 |
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JP2002311563A (ja) | 2001-04-17 | 2002-10-23 | Sony Corp | 補正テーブルの作成装置及び作成方法、補正テーブル用マスクパターンの作成装置及び作成方法、微細加工用マスクパターンの作成装置及び作成方法、並びに微細加工パターンの形成方法 |
JP4691840B2 (ja) | 2001-07-05 | 2011-06-01 | ソニー株式会社 | マスクパターン生成方法およびフォトマスク |
JP2003168640A (ja) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | 半導体装置の製造方法 |
-
2003
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7638244B2 (en) | 2004-02-16 | 2009-12-29 | Kabushiki Kaisha Toshiba | Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device |
JP2008500727A (ja) * | 2004-05-25 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | 分離相補型マスクパターン転写方法 |
JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
JP2007165704A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | パターン形成方法およびレベンソン型マスクの製造方法 |
JP2008083391A (ja) * | 2006-09-27 | 2008-04-10 | Toshiba Microelectronics Corp | 多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法 |
JP2009080349A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | 寸法変換差予測方法、フォトマスクの製造方法、電子部品の製造方法、および寸法変換差予測プログラム |
KR101046494B1 (ko) | 2007-09-26 | 2011-07-04 | 가부시끼가이샤 도시바 | 치수 변환차 예측 방법, 포토마스크의 제조 방법, 전자 부품의 제조 방법, 및 기록 매체 |
US8171434B2 (en) | 2007-09-26 | 2012-05-01 | Kabushiki Kaisha Toshiba | Method for dimension conversion difference prediction, method for manufacturing photomask, method for manufacturing electronic component, and program for dimension conversion difference prediction |
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