JP3894573B2 - 非同期部分リセットを有するコアセクション - Google Patents
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Description
1.発明の分野
この発明は、パーソナルコンピュータ(PC)システムに関し、より特定的には、完全リセットまたは部分リセットのいずれかで、非同期にリセットできるPC内のコアセクションに関する。
2.背景技術の説明
WO89/09957は、周期的(サイクリック)リセット信号で動作するよう構成され入力における他のリセット信号に応答して、プロセッサに関連するRAMの内容をリフレッシュするプロセッサを含むマイクロコンピュータを開示する。周期的リセット信号と他のリセット信号とを区別するため、他のリセット信号を指示する信号がプロセッサの他入力に与えられ、プロセッサは両入力をモニタする。
JP A 03 166615は、部分リセットにおいて特定の部分を除いてメモリをクリアするためにリセット要因が使用される、先行技術による初期化要因分析回路を開示する。
個人情報装置(ここではPIDと呼ぶ)は当産業においては周知である。典型的には、PIDはユーザにより定義されるプログラムによりデータを記憶および操作できるコンピュータを用いた任意の装置を含む。PIDの一般的タイプは、ノートブック型コンピュータ、サブノートブック型コンピュータ、デジタル補助装置(試験ユニット、計器など)、電子カレンダー、電子手帳、「スマート」フォンなどである。その用途に依存して、PIDは、通信のための、計算のためのおよび一般的にはユーザの日々の活動を整理するための携帯用ツールとして用いられる。
PIDは典型的には、AC電源および/またはバッテリパック(1次電源)の両者ならびにバックアップ電源(2次電源)を用いる。バッテリパックが、ACプラグ差込口から離れてのPIDの動作を可能にする。したがって、この装置によって、ユーザが、顧客の仕事場で、ユーザの家で、またはユーザが旅行中などに、PID内に記憶された情報を参照し操作することが可能になる。
最低で、PIDは中央処理ユニット(CPU)、入出力構造、メモリ、制御バス、データバスおよびアドレスバスを含む1組の基本サブシステムを用いて実現される。これらの上述のPIDの基本サブシステムは各々、別個のシリコン基板上に実現することもでき、または、「集積回路」として単一のモノリシック基板上に実現することもできる。集積回路上に含まれるサブシステムの1つがCPUであるとき、この集積回路は「集積プロセッサ」と呼ばれる。PIDの複雑性に依存して、上に挙げた基本サブシステムに付加的サブシステムを加えることができる。さらに、基本サブシステムおよび付加的サブシステムを、集積プロセッサとして同一のシリコン基板上に構成できる。
前述のように、PIDに含まれる基本サブシステムの1つがメモリである。メモリは、典型的にはダイナミック・ランダム・アクセス・メモリ、すなわちDRAMで構成される。DRAMでは、各メモリセルをリフレッシュする必要がある。リフレッシュとは、メモリセルの内容を外へ転送し、続いて再び元のメモリセルに転送し返す処理である。リフレッシュが必要とされるのは、セルに関連するキャパシタが永久的に電圧を保持することができないためである。この電圧がセル内に記憶される値を表わすのであり、そのため、時間の経過とともにこの値が失われ得る。自然なシステム動作によって、所与のセルが所与の時間内にアクセスされるとは限らないので、リフレッシュ論理が、DRAM自体の中に含まれる典型的にはDRAMに結合されるメモリコントローラ内に含まれるか、または、メモリコントローラおよび/またはDRAMの何らかの組合せに結合される。CASビフォアRASリフレッシュおよびセルフリフレッシュが2つの典型的なリフレッシュ方式である。
CASビフォアRASリフレッシュにおいては、DRAMとそのコントローラとの間の2つのインタフェース信号が、通常のアクセスの順番とは逆の順番で活性にされる。通常のDRAMへの書込または読出アクセスの間は、RASが活性にされ、続いてその後にCASが活性にされる。RASビフォアCAS信号によって、DRAMは要求されたメモリ位置の内容をそれと関連する出力に転送する。しかし、もしCASが活性にされその後にRASが活性にされる(すなわちCASビフォアRASである)と、DRAMはこの要求をリフレッシュ要求であると解釈する。続いて、DRAM内のレジスタの増分によりリフレッシュが行なわれる。周期的にこのリフレッシュ信号技術を使用することによって、コンピュータシステムはDRAM全体をリフレッシュさせ続けることができ、各メモリセルはメモリコントローラによってそこに記憶された最新の値を維持し続けるであろう。
セルフリフレッシュにおいては、CASが活性にされ続いてRASが活性にされる、CASビフォアRASリフレッシュ方式に似たリフレッシュを開始するためDRAMに信号が与えられる。しかし、セルフリフレッシュ方式を使用すると、CASおよびRASが不活性にされるまで、DRAMは継続的にリフレッシュサイクルを実行することができるであろう。逆に、CASビフォアRASリフレッシュを使用するDRAMにおいては、各CAS/RAS活性化サイクルに対し1つのリフレッシュサイクルしか実行されない。
前述の基本的サブシステムは、IBMコンパチブルAT型パーソナルコンピュータ(PC)アーキテクチャに含まれる。ATアーキテクチャは、さまざまなPIDに対するよく知られた一般的な構成であり、現在販売されている大多数のPCにおいてそれが使用されていることからも証明されるように、コンピュータ業界において幅広い支持を受けている。前述の基本サブシステムに加えて、AT型PCは、特定のPID応用のために必要な拡張基本サブシステムを用いる。他のサブシステムに加えて、PIDとして使用されるAT型システムは以下の拡張基本サブシステムを含む。すなわち、実時間クロック(RTC)ユニットおよびコンフィギュレーション・スタティック・ランダム・アクセス・メモリ(コンフィギュレーションRAM)である。
RTCユニットは、PID内の時間および日付情報を維持するよう動作する。典型的には、RTCユニットは、RTCレジスタ値を増加させるための発振器入力を受取るようにされる。発振器入力は通常、規定された周波数において発振するよう構成される外部発振器クリスタルによって駆動される。そして、ブート時においてオペレーティングシステムによりRTCレジスタが読取られ、この読取られた値が、集積プロセッサにおいて動作するオペレーティングシステムに関連する時間および日付の値を更新するため使用される。そしてオペレーティングシステムは通常動作の間時間および日付を維持する。
コンフィギュレーションRAMは、集積プロセッサ内に結合されるかまたは集積プロセッサに結合されPIDを形成するサブシステム(コンポーネント)の多くに関する情報を維持する。コンフィギュレーションRAM内に維持される例示的情報は、固定されたディスクドライブの数および大きさ、CPUに結合されたメインメモリの大きさ、拡張スロット内に設置されたさまざまな周辺コンポーネントに関する情報などを含む。PIDを初めてパワーオンするとき、PIDのユーザまたは製造者はそのコンポーネントの構成を規定し、これによって、電力の印加によりコンフィギュレーションRAMに情報が記憶される。コンポーネントが更新、追加、またはPIDから除去されるときはその度に、PIDコンポーネントの新たな状態を反映するようコンフィギュレーションRAMが変更される。したがって、PIDはコンフィギュレーションRAM内に記憶される情報を調べることによって、常にその時点で設置されているコンポーネントに関する情報を判断できる。コンフィギュレーションRAMは当業界ではよく知られており、一般に「CMOS RAM」と呼ばれる。
前述のRTCユニットが正確な時間および日付情報を維持し、コンフィギュレーションRAMがその時点でのコンフィギュレーション情報を維持するためには、これらの拡張基本サブシステムはそれ以外のサブシステムがパワーオフしているときでも電力供給されたままでなければならない。初期のPIDは、RTCユニットおよびコンフィギュレーションRAMに電力供給するため、別個のバッテリ(2次電源)、典型的にはリチウム電池を用い、残りのサブシステムは1次電源によって選択可能に電力供給される。前述の構成においては、PIDの電力状態に関係なく、常に2次電源から電力が供給される。
さまざまな半導体製造業者が、RTCユニット、コンフィギュレーションRAMおよびバッテリ電池を単一の集積回路内に集積した集積回路を製造してきた。PIDにおいては、RTCユニットおよびコンフィギュレーションRAMを他のサブシステムとともに単一の集積回路上に含むことが有利であろう。このような集積によって、微細化が向上し、PIDの構築のために必要とされる別個の(分散した)サブシステムの数が減じられる。分散したサブシステムの数を減じ、単一のモノリシック基板上に可能なかぎり多くのサブシステムを位置づけることによってPIDのコストが下がる。しかし、このタイプの集積回路においては、RTCユニットおよびコンフィギュレーションRAMなどの拡張基本サブシステムの内容を乱すことなく、基本サブシステムおよび付加的サブシステムを既知の状態にリセットできる装置が必要であろう。さらに、このようなサブシステムを含む集積回路は電源選択能力(すなわちRTCユニットおよびコンフィギュレーションRAM以外の残りの集積されたサブシステムがパワーオフしているときにRTCユニットおよびコンフィギュレーションRAMに電力を印加できる装置)が必要である。もしこのような装置が提供されなければ、PIDの電源を落とすたびに、またはリセットするたびに、コンフィギュレーションRAMおよび実時間クロックセクションの内容が失われるであろう。
電源選択能力の必要性に加え、PIDは低電力を利用しつつ高性能を提供せねばならない。低電力要件が存在するのは、PIDがバッテリパックで動作するよう構成されるためである。したがって、より低電力で動作するサブシステムは、より高電力のサブシステムよりも長期間にわたって機能するであろう。低電力設計を達成するため、PID製造業者によっていくつかのパワーマネージメント技術が実現されている。
このようなパワーマネージメント技術の1つは、PIDのサブシステムを含む集積回路に与えられる電圧を下げるというものである。しかし、使用可能な最低電圧は、ノイズマージンおよび集積回路の製造のために使用される半導体テクノロジーを含むいくつかの要因によって制限される。ノイズマージンとは、回路内での通信のために使用される電気信号のランダムな変動の存在に対する回路の障害許容力を指す。
典型的には集積回路内で使用される別のパワーマネージメント技術は、ある時間期間の間アイドルである回路に対するクロック信号を一時的に不能化するというものである。クロック信号が停止すると、回路への入力は一定に保たれ、したがって回路の切換が起こらないであろう。CMOSなどの多くの半導体テクノロジーにおいては、切換が行なわれなければ使用される電力は極めて低い。
また別のパワーマネージメント技術は、周辺装置がある時間期間にわたってアイドルであるときこれらの周辺装置から電源入力を取除くというものである。
「周辺コンポーネント」または「周辺装置」という語は、周辺バスに連結された周辺コントローラに結合される電子コンポーネントを指す。周辺コントローラは付加的サブシステムと規定される。周辺装置および関連する周辺コントローラはPIDの機能において不可欠なものではないが、これらが含まれているときはPIDの機能を拡張する。例としての周辺装置は、固定ディスクドライブ、PCMCIA装置などである。集積回路として集積されるサブシステムの性質のため、周辺コンポーネントのパワーオフのためには、パワーオンのままである他のコンポーネントに接続したままで周辺コンポーネントがパワーオフしようとするときに周辺コンポーネントにインタフェースする集積回路と周辺コンポーネントとの間にバッファを挿入することが必要である。
集積回路は典型的には、コアセクションおよび1つまたは2つ以上の入出力ドライバセクションに分割される。コアセクションは、集積回路の、基本的な、拡張された、および付加的なサブシステムの機能を提供するために必要な回路を含む。各入出力ドライバセクションはコアと対応する周辺装置との間のインタフェースを提供する。したがって、入出力ドライバセクションは、コアと、集積回路を含むパッケージの外部のピンとの間に結合される。
入出力ドライバセクション内に含まれる1つまたは2つ以上の入出力ドライバ回路は典型的には、入出力ドライバセクションに関連するピンを論理1を表わす電圧に駆動するためのトランジスタを含む。別のトランジスタが、ピンを論理0を表わす電圧に駆動するため含まれる。いくつかのドライバ回路においては、論理1駆動トランジスタおよび論理0駆動トランジスタへの入力はある時点で同時にオフするよう構成される。このような構成は「トライステート」ドライバとして知られる。「トライステート」という語は、関連する入出力ピンが、論理1、論理0、および未知(またはフローティング)の3つの値をとるであろうことを意味する。フローティングまたは未知の値は任意の電圧に対応してよい。
もし、前述のように入出力ドライバを有する集積回路の入出力ピンに取付けられた周辺コンポーネントがパワーオフされるならば、集積回路が電源が落とされた装置に(入出力ピンを通じての出力信号によって)電流を駆動することを防止する必要がある。このような電流は集積回路または受取側の周辺コンポーネントに害を与えかねない。この害を防止するため外部バッファが使用される。集積回路の入出力ピンがバッファの一方側に結合され、周辺コンポーネントのピンがバッファの反対側に結合される。バッファに制御入力が与えられる。制御入力が接続状態にあるとき、2つの装置のそれぞれの入出力ピンはともに結合される。しかし、制御入力が切断状態にあるときは、2つの装置のそれぞれの入出力ピンはともに結合されない。したがって、周辺コンポーネントの電源が落とされたときは、コンポーネントに関連するバッファの制御入力は切断状態に駆動され、集積回路は周辺コンポーネントから電気的に分離される。
残念ながら、周辺コンポーネントのパワーオフを可能にするため必要とされるバッファはコストがかかる。またバッファの制御にはPIDに付加的な信号を加えることが必要となり、またコストを上げるであろう。PIDにおいて、外部バッファを必要とすることなく周辺コンポーネントの電源を落とすための解決法が必要である。
発明の概要
上に概括した問題は、大部分、この発明による集積回路により解決される。この集積回路は、コアセクションおよび複数の入出力セクションに分割される。コアセクションは入出力セクションとは独立して電源供給される。この集積回路は、1対の非同期リセット入力を備えるよう構成される。第1のリセット入力は、多くの集積回路に設けられているリセット入力と同様の、集積回路全体を初期状態に強制するマスタリセットである。第2のリセット入力は、集積回路の部分を、他の部分が動作を継続している間、初期状態に選択可能に強制する、部分リセットである。この集積回路の特定の一実施例は、DRAMメモリコントローラおよびRTCユニットを含む複数のサブシステムを備えるよう構成される。RTCユニットは、コンフィギュレーションRAMおよび実時間クロック機構を含む(両者ともATコンピュータアーキテクチャによる)。複数のサブシステムの1つはコンフィギュレーションレジスタを有する。
部分リセットが活性にされるとき、RTCユニットはリセットされず、場合によりDRAMメモリコントローラをリセットするようにでき、残りの複数のサブシステムはリセットされる。したがって、他のサブシステムはリセットされる間も正確な時間/日付およびコンフィギュレーション情報が維持されるという効果がある。さらに、部分リセット入力が活性にされるとき、コンフィギュレーションレジスタ内のビットを通じて、DRAMメモリコントローラがリセットされないように構成できる。代わって、DRAMメモリコントローラは、集積回路に結合されたDRAMメモリセルアレイに対しリフレッシュを提供する。したがって、集積回路が部分リセットされる間、DRAMメモリセルアレイ内に記憶されたデータは維持できるという効果がある。コンフィギュレーションレジスタ内の第2のビットは、DRAMコントローラにより提供されるリフレッシュモードとして、CASビフォアRASリフレッシュまたはセルフリフレッシュのいずれかを選択する。
この発明の集積回路はさらに個人情報装置内に構成される。個人情報装置は、DRAMメモリセルアレイ、リセットユニット、電源、およびさまざまな周辺装置も含む。多くの実施例においては、リセットユニットは電源内に構成される。そして、集積回路の部分をリセットするステップと、集積回路の入出力セクションと周辺装置とから電力を取り除くステップとを含む、個人情報装置内の電力を節約する方法が用いられる。この方法は実時間クロック機構、コンフィギュレーションRAMおよび場合によりDRAMメモリセルアレイ内に記憶されたデータを維持するという効果を奏しつつ電力を節約する。
広く言えば、この発明は、コアセクション、マスタリセット入力および部分リセット入力を含む集積回路を企図する。コアセクションは実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMコントローラを含む。マスタリセット入力の活性化によって、実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMコントローラが初期化される。部分リセットの活性化によっては、実時間クロックレジスタ、コンフィギュレーションRAMそして場合によってシステムDRAMコントローラは初期化されない。
この発明はさらに、リセットユニット、集積回路のコアセクション内のサブシステム、コアセクションに結合されたDRAMメモリセルアレイ、およびサブシステム内のコンフィギュレーションレジスタを含む個人情報装置を企図する。リセットユニットは使用中に部分リセット信号およびマスタリセット信号を生成する。サブシステムは部分リセット信号およびマスタリセット信号を受取るよう結合される。サブシステム内のコンフィギュレーションレジスタは部分リセットが活性である間にDRAMメモリセルアレイがリフレッシュ信号を受取るかどうかを示すビットを有する。
この発明はまたさらに、リセットステップおよび電力除去ステップを含む、個人情報システム内のパワーマネージメント方法を企図する。リセットステップにおいて、集積回路のコア内に構成された第1のサブシステムがリセットされ、一方、集積回路のコア内に構成された第2のサブシステムはリセットされない。電力除去ステップにおいては、第1のサブシステムに結合された入出力ドライバセクションから電力が除去される。
【図面の簡単な説明】
この発明の他の目的および利点が、以下の詳細な説明を読み、添付した図面を参照することによってより明らかとなるであろう。
図1は、この発明の一実施例による集積回路のブロック図であり、集積回路は、電源、リセットユニットおよび2つの周辺コンポーネントを有する個人情報装置(PID)に結合される。
図2は、この発明の別の実施例による集積回路のブロック図であり、集積回路は電源、リセットユニットおよび2つの周辺コンポーネントを有するPIDに結合される。
図3は、この発明のまた別の実施例による集積回路のブロック図であり、集積回路は、システムDRAM、リセットユニット、電源および周辺コンポーネントを有するPIDに結合される。
図4は、この発明の入出力回路の回路図である。
図5は、集積回路の電源の立ち上げを開始するため使用される電力信号およびリセット信号のシーケンスを表わすタイミング図である。
図6は、(節電モードの間にDRAMリフレッシュが不能化された構成の)図3に示す集積回路に節電動作モードに入らせるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図7は、(節電モードの間にDRAMリフレッシュが可能化された構成の)図3に示す集積回路に節電動作モードに入らせるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図8は、図3に示す集積回路に節電動作モードから出されるための電力信号およびリセット信号の遷移のシーケンスを示すタイミング図である。
図9は、節電動作モードが開始されたときの図3に示す集積回路の内部動作を示す判断フローグラフである。
図10は、節電動作モードから出るときの図3に示す集積回路の内部動作を示す判断フローグラフである。
この発明にはさまざまな変更および代替的形態が可能であるが、その特定の実施例を例として図面に示し、以下に詳細に説明する。しかし、この図面および詳細な説明はこの発明を開示される特定の形態に限定することを意図するのではなく、逆に、添付した請求の範囲により規定されるこの発明の精神および範囲内にあるすべての変更、均等物および代替例をカバーすることを意図する。
発明の詳細な説明
図1を参照し、PID220内の集積回路200の実施例を図示する。集積回路200は、2つの入出力ドライバセクション201および202ならびにコアセクション203を備えるよう構成される。コア203は、集積回路のサブシステム機能を実現する回路を含み、かつドライバセクション201および202に結合される。各入出力ドライバセクション201または202は少なくとも1つのドライバ回路(図4に図示するドライバ回路)を含む。ドライバ回路は、コア203とそれぞれの周辺コンポーネントとの間の通信を可能にする。入出力ドライバセクション201および202ならびにコア203は各々さらに別個の異なる電源入力を備えるよう構成される。周辺コンポーネント204は入出力ドライバセクション201に結合され、周辺コンポーネント205は入出力ドライバセクション202に結合される。例示的周辺コンポーネント204および205は、DRAMメモリ、PCMCIAカード、固定されたディスクドライブなどを含む。
使用中は、電源206によって、集積回路200ならびに周辺コンポーネント204および205に電力が供給される。この実施例においては、電源206は3つの電力導線を備えるよう構成される。第1の電力導線207は周辺コンポーネント205およびドライバセクション202の電源入力に結合される。第2の電力導線208はコア203の電源入力に結合される。第3の電力導線209はドライバセクション201および周辺コンポーネント204の電源入力に結合される。電源206の他の実施例を異なった数の電力導線を備えるよう構成してもよいことは明らかである。
再び図1を参照し、2つのリセット出力導線211および212を備えるよう構成されたリセットユニット210が図示される。リセット導線211および212は入出力セクション201を通じてコア203に結合される。導線211上の信号は、コア203を既知の初期状態に強制するため使用され、この状態から、コア203は予め定められた態様でそのサブシステム機能を行なうよう作用するであろう。たとえば、集積回路200を組入れたPIDに初めて電力が印加されるとき、コア203のリセットが必要である。リセットユニット210が電源206の部分であってもよいことは明らかである。
一実施例においては、集積回路200および周辺コンポーネント205の消費電力の節約のため、電源206は導線207上の電力を停止できる。電源206のさまざまな実現例が広く知られており、一般的に、(AC電力結合部およびバッテリパックの両方を有する)1次電源、2次電源および(図1に参照番号221で図示する)スイッチを含む。スイッチ221は、1つの位置にあるときは、1次電源から導線207、208および209に電力を印加する。第2の位置にあるときは、スイッチ221は2次電源から導線208および209に電力を印加するが、導線207においては電力を停止させる。導線207から電力を取り除くことによって、周辺コンポーネント205およびドライバセクション202がパワーオフする。ドライバセクション202は、導線208に電力が印加されるが導線207からは電力が取り除かれる時間の間、コア203から周辺コンポーネント205への電流のフローを「オフにする」機能を果たす1つまたは2つ以上のドライバ回路を含む。したがって、コア203を周辺コンポーネント205から電気的に分離するためには入出力セクション202で十分である。
ドライバセクション202に結合されるコア203の部分は、ドライバセクション202がパワーオフされるときリセットしなければならない。コア203は周辺コンポーネント205と通信するよう設計されるが、節電のためにドライバセクション202および周辺コンポーネント205がパワーオフされているときはそうできない。周辺コンポーネント205が再びパワーオンされるまで、ドライバセクション202に結合されたコア203の部分がリセットされた(すなわち不活性の)ままであると、さらに電力が節約されるであろう。コア203の部分をリセットするため、リセット導線212が設けられる。ここで、周辺コンポーネント205をパワーオフするプロセスは少なくとも、リセット導線212上の信号を活性にするステップと、導線207から電力を取り除くステップとを必要とするであろう。そして、周辺コンポーネント205をパワーオンするプロセスは、少なくとも、導線207に電力を印加するステップと、電源206が安定するまで(集積回路製造業者により特定される)ある時間の間待機するステップと、リセット導線212上の信号を不活性にするステップとを必要とするであろう。リセット信号を不活性にするまでに必要な時間の適切な長さは、5マイクロ秒である。以下に説明するタイミング図を参照して、パワーオフステップおよびパワーオンステップをより詳細に説明する。
周辺コンポーネント204が電力供給を受けたままであるときに周辺コンポーネント205の電源を落とすためには、ドライバセクション201およびコア203が電力供給を受けたままであるときにドライバセクション202をパワーオフしなければならない。ドライバセクションに別個の異なる電源入力を設けることによりこの機能が可能になる。応用例に依存して、集積回路200が、各々に別個の電源が設けられる1つまたは3つ以上の入出力ドライバセクションを用いてもよいことは明らかである。
図2を参照し、図1の代替的実施例内の集積回路200ならびに周辺コンポーネント204および205が図示される。図1に示すシステムにおけるのと同様、周辺コンポーネント204および205はそれぞれドライバセクション201および202に結合される。リセットユニット210も2つのリセット導線211および212を備えるよう構成され、これらはドライバセクション201を通じてコア203に結合される。使用中、ドライバセクション201および202、コア203ならびに周辺コンポーネント204および205に電力を印加するため、電源300が設けられる。図示される電源300は、5つの電力導線301、302、303、304および305を備える。導線301は周辺コンポーネント205の電源入力に結合され、導線302はドライバセクション202の電源入力に結合され、導線303はコア203の電源入力に結合され、導線304はドライバセクション201の電源入力に結合され、導線305は周辺コンポーネント204の電源入力に結合される。
図1と図2との違いは、図1の周辺コンポーネント205およびドライバセクション202が同一の導線207により電力供給を受けていたのに対し、(図2の周辺コンポーネント205およびドライバセクション202に結合される)導線301と302とは別個である点である。同様に、図1の周辺コンポーネント204およびドライバセクション201が同一の導線209により電力供給を受けていたのに対し、図2においては(周辺コンポーネント204およびドライバセクション201に結合される)導線304および305は別個のものである。図2のシステムにおいては、節電のために使用されるパワーオンおよびパワーオフシーケンスは、同時に導線301および302に対して用いられる。パワーオンおよびパワーオフシーケンスを作動させるため、スイッチ306が使用される。もし所望であれば、節電モード以外の応用のために、異なった電圧レベルを導線301および302に電源300が印加してもよい。電源206と同様、電源300は一般的に、1次電源および2次電源を含む。(導線301、302、303、304および305に電力を供給する)1次電源と(導線303、304および305に電力を供給する)2次電源との間の切換のため、スイッチ306が使用される。
次に図3を参照して、コア203内に構成されるサブシステムを有する集積回路200が図示される。集積回路200はメモリ制御ユニット401、RTCユニット402、サブユニット403およびクロック制御ユニット418を備えるよう構成される。サブユニット403は、集積回路200が提供するよう設計される、1つまたは2つ以上の基本的な、基本を拡張した、または付加的なサブシステムを備える。一実施例においては、サブユニット403は中央処理ユニット(CPU)でもよく、これによって集積回路200は集積プロセッサとなる。図示されるメモリ制御ユニット401は入出力ドライバセクション404に結合され、図示されるRTCユニット402は入出力ドライバセクション405に結合され、図示されるサブユニット403は入出力ドライバセクション406とメモリ制御ユニット401との間に結合される。
クロック制御ユニット418は、外部クリスタル420により駆動される発振器回路およびメモリユニット401とサブユニット403とに対するクロックを発生するフェーズロックドループ(PLL)を含んでもよい。クロック制御ユニット418はさらに、サブユニット403へのクロック出力を不能化するよう構成され、もし所望であれば、節電モードの間メモリ制御ユニット401へのクロックを不能化するよう構成される。リセット導線408上のリセット信号が不活性でありかつリセット導線409上のリセット信号が活性に移行するとき、節電モードに入る。リセット導線408は、コア203内の各サブシステムに結合される。したがって、リセット導線408は、集積回路200全体をリセットさせる「マスタリセット」信号を搬送する。ここで、リセット導線408をマスタリセット導線408と呼ぶ。リセット導線409は、サブユニット403、メモリ制御ユニット401およびクロック制御ユニット418に結合される。したがって、リセット導線409はRTCユニット402をリセットできない。リセット導線409は、集積回路200の特定のサブシステムをリセットさせる「部分リセット」信号を搬送する。ここで、リセット導線409を部分リセット導線409と呼ぶ。パワーマネージメントモードの間フェーズロックドループはパワーオンのままであるが、フェーズロックドループの出力は不能化される。加えて、クロック制御ユニット418の発振器回路部分は電力供給を受けたままである。発振器の出力は活性のままであり、RTCユニット402および場合によりメモリ制御ユニット401のクロックを継続する。クロック制御ユニット418は、発振器入力(図示せず)を受け取るため入出力ドライバセクション405および部分リセット導線409に結合される。
一実施例においては、メモリ制御ユニット401は、DRAMメモリまたはスタティック・ランダム・アクセス・メモリ(SRAM)とインタフェースするよう構成される。特定的には、メモリ制御ユニット401は、CASビフォアRASリフレッシュまたはセルフリフレッシュを用いるDRAMメモリとインタフェースするよう構成される。RTCユニット402は、ATアーキテクチャの実時間クロックおよびコンフィギュレーションRAM機能を実現する。
図3に示すシステムはさらに、マスタリセット導線408と部分リセット導線409とを備えるリセットユニット407を含む。多くの典型的な実施例においては、リセットユニット407が電源413内に構成されることは明らかである。さらに、リセット導線408および409上に与えられるリセット信号は集積回路200に関して同期である必要はないことは明らかである。すなわち、リセット導線408および409は、集積回路200内で発生されるクロックに関連して発生されるのではない。リセット408および409は、集積回路200の動作に関して非同期である。リセット導線408および409はコア203の部分に結合される。部分リセット導線409の行なう機能について以下に詳細に説明する。部分リセット導線409はRTCユニット402に結合されず、したがって、部分リセットの間、正確な時間/日付およびコンフィギュレーション情報が維持できる。サブユニット403内のコンフィギュレーションレジスタ417内のコンフィギュレーションビットにより選択されるように、部分リセット導線409をメモリ制御ユニット401に影響しないよう選択できる。マスタリセット導線408が集積回路を既知の初期状態に強制した後、ソフトウェアによってコンフィギュレーションビットが設定され、節電モード間のDRAMリフレッシュを可能化または不能化する。コンフィギュレーションビットが設定されると、部分リセット導線409によるメモリ制御ユニット401のリセットは禁止される。したがって、メモリ制御ユニット401は、1つまたは2つ以上のDRAMモジュール411に対するリフレッシュサイクルを提供し続けるであろう。この態様において、集積回路200がその節電モードにあるとき、DRAMモジュール411はそこに記憶されたデータを保持する。コンフィギュレーションビットが設定されないと、部分リセット導線409によるメモリ制御ユニット401のリセットは禁止されない。したがって、コンフィギュレーションビットが設定されないとき節電モードの間DRAMリフレッシュは行なわれない。
コンフィギュレーションレジスタ417内の第2のコンフィギュレーションビットは、1つの値によって、セルフリフレッシュDRAMがDRAMモジュール411として設置されたことを示す。第2のコンフィギュレーションビットはこれと逆の値によって、CASビフォアRASリフレッシュDRAMがDRAMモジュール411として設置されたことを示す。メモリ制御ユニット401が多くの異なったパワーマネージメントモードにおいて同じタイプのリフレッシュを実行することが注意される。
図3に示すシステムはさらに、入出力ドライバセクション406に結合される周辺コンポーネント412を含む。電力導線414、415および416を有する電源413が含まれる。導線414は周辺コンポーネント412およびドライバセクション406に結合され、導線415はメモリ制御ユニット401、実時間クロックユニット402、サブユニット403、コアセクション203の残りの部分、およびドライバセクション405に結合され、導線416はDRAMモジュール411およびドライバセクション404に結合される。コンフィギュレーションRAMおよびRTC情報を維持するため継続的に電力を印加するために導線415が使用される。(図1に示す)スイッチ221および(図2に示す)スイッチ306の動作と同様に、スイッチ419が、導線414に電力を印加しかつ電力を取り除くために使用される。電源413はまた一般的に1次電源および2次電源を備えるよう構成され、それらの切換を行なうようスイッチ419が構成される。特定的には、スイッチ419は、(導線414、415および416に電力を印加する)1次電源と(導線415および416に電力を印加する)2次電源との間の切換を行なうよう構成される。スイッチ419はさらに、DRAMリフレッシュが不能化されるならば、導線416の電源を落とすよう構成される。
(図示しない)他のシステムを、DRAMモジュール411に結合される導線および入出力ドライバセクション404に結合される他の別個の導線を備えるよう構成できるであろう。このようなシステムにおいては、セルフリフレッシュDRAMモジュールがDRAMモジュール411用に使用され、かつ、DRAMモジュール411へのインタフェース信号がセルフリフレッシュモードのために必要とされる論理0レベルに保持されるならば、入出力ドライバセクション404に結合された導線の電源を落とすよう、スイッチ419を構成することができるであろう。
節電モード(すなわち、導線414および場合により導線416がパワーオフされるとき)においては、サブユニット403はリセット状態に維持され、メモリ制御ユニット401は場合によりリセット状態に維持される。メモリ制御ユニット401およびサブユニット403に別個の電源入力が与えられ、したがって、RTCユニット402に電力供給されるときこれらをパワーオフすることができるのであれば、RTCユニット402をメモリ制御ユニット401およびサブユニット403から電気的に分離する必要があるだろう。電気的分離を行なわないと、集積回路200のパワーオフされた区域に、RTCユニット402から大きな漏れ電流が生じるかもしれない。電気的分離のためには付加的なシリコンの面積が必要であり、したがって入出力セクションにしか設けられない。リセット状態に維持されるときおよびクロック制御ユニット418によりクロックされないときにサブユニット403およびメモリ制御ユニット401が引き出す電力の量はわずかである。したがって、集積回路200のコア内のユニットの電気的分離のコストをかけずに、節電が達成される。
次に図4を参照し、集積回路200の入出力ドライバセクション内で使用される入出力ドライバ回路の回路図を示す。入出力ドライバ回路は、コア203のセクションと集積回路200の外側に構成される対応する入出力パッドとの間に結合される。各ドライバ回路は単一のパッドに結合される。したがって、各入出力ドライバセクションにおいて、その入出力ドライバセクションに関連するパッド(すなわちピン)の各々に対し1つのドライバ回路が含まれる。このドライバ回路の実施例においてはCMOSトランジスタを図示しているが、他の実施例は他のタイプのトランジスタを用いてもよいことは明らかである。CMOSトランジスタは3つの結合点、すなわちドレイン、ソースおよびゲートを有する。ソースに関してゲートにバイアスがかけられるとき、ソースからドレインに電流が流れる。Pチャネルトランジスタの活性化のためには、ソースに対してゲートに負バイアスをかけなければならない(すなわち、ゲートに印加される電圧はソースに印加される電圧よりも低くなければならない)。Nチャネルトランジスタの活性化のためには、ソースに対してゲートに正バイアスをかけなければならない(すなわち、ゲートに印加される電圧はソースに印加される電圧よりも高くなければならない)。
図4を参照し、入出力回路はハイ駆動トランジスタ500を含む。ハイ駆動トランジスタ500のソースは入力電源導線501に結合され、ドレインは入出力パッド502に結合され、ゲートは第1のレベルトランスレータ/プリドライバ503に結合される。レベルトランスレータ/プリドライバ503はさらにコア203に結合される。コア203は、論理レベルに対応する電圧をトランスレータ/プリドライバ503に対して駆動する。そしてトランスレータ/プリドライバ503は、コア203からの電圧をハイ駆動トランジスタ500のゲートに対して論理レベルに対応する別の電圧に変える。ハイ駆動トランジスタ500のゲートにおいて与えられる電圧が活性レベルにあれば、導線501からの電流は、入出力パッド502の電圧レベルを導線501の電圧レベルに上げる。
入出力パッド502はインタフェース装置への結合のため、さらに、集積回路の外部で利用可能な入出力ピン(図示せず)に結合される。入出力パッド502の電圧が導線504に印加される電圧を超えることを防止するため、クランプ回路514が使用される。
図4の入出力回路はさらに、ソースが入出力パッド502に結合され、ドレインが接地506に結合され、ゲートが第2のレベルトランスレータ/プリドライバ507に結合されるロー駆動トランジスタ505を含む。レベルトランスレータ/プリドライバ507はさらにコア203に結合され、論理レベルに対応する電圧をトランスレータ/プリドライバ507に駆動する。トランスレータ/プリドライバ507は、コア203により与えられる電圧をロー駆動トランジスタ505のゲートに対し論理レベルに対応する電圧に変換する。ロー駆動トランジスタ505のゲートに与えられる電圧が活性化レベルに対応すれば、入出力パッド502の電圧レベルは接地電圧506に下げられる。ハイ駆動トランジスタ500およびロー駆動トランジスタ505のいずれも活性でないときは、入出力パッド502はトライステートにあることが注意される。図4の入出力回路にプルアップトランジスタ508が任意に含まれる。ロー駆動トランジスタ505およびハイ駆動トランジスタ500のいずれも活性でないとき、入出力パッド502の電圧を導線501の電圧で維持するよう、プルアップトランジスタ508は構成される。プルアップトランジスタ508はハイ駆動トランジスタ500と同様Pチャネルトランジスタである。ロー駆動トランジスタ505はNチャネルトランジスタである。
入力バッファ509もまた、図4の入出力回路内に含まれる。このバッファは入出力パッド502の電圧をコアに送る。ブルダウントランジスタ510は、ソースが入出力パッド502に結合され、ドレインが接地506に結合され、ゲートがコア203からの入力(ここでは「終端の強制」、「終わり強制」または「終端強制信号」と呼ぶ)に結合されるよう構成される。集積回路が節電モードに入ると導線501および504の電力がパワーオフされる。パワーオン導線501および504がパワーオフされるとき、入出力ノードはトライステートにある。入力バッファ509は、フローティングトライステート入力に接続されるとき、大量の電流を引き出すことができる。この実施例においては、コア203は、節電モードの間、プルダウントランジスタ510のゲートを論理1に駆動する。プルダウントランジスタ510は入出力パッド502を接地電圧に駆動し、未知のトライステート値を入出力パッド502から取り除く。したがって、入力バッファ509は規定された接地電圧の値に基づいて切換を行ない、この値に留まり、プルダウントランジスタ510の活性のままであるかぎり微量の電流を引き出すであろう。マスタリセット導線408および部分リセット導線409の値をサンプリングすることによって、コア203により終端強制が導出される。いずれかのリセット導線が活性リセット値を搬送していれば、終端強制が活性にされる。
図1、図2および図3の実施例は、各ドライバセクションおよび電源に1つの導線が結合されることを示していることが注意される。しかし図4からは、各入出力ドライバセクションに関連する2つの電力導線、すなわち導線501および504があることが理解される。別個の電源入力が導線501および導線504に結合される場合は、導線501のパワーオンの前にまたは導線501のパワーオンと同時に導線504がパワーオンされることが重要である。もしこの手順が守られなければ、クランプ回路514のダイオードには、ダイオードに大電流を流れさせる状態である、「順方向バイアス」がかけられるであろう。大電流は、素子に損傷を与えるかもしれない。同様にドライバ回路をパワーオフするときは、導線504のパワーオフよりも前に、または導線504のパワーオフと同時に導線501をパワーオフすることが重要である。
図5を参照し、集積回路200の初期電源立上げのために使用される信号を示すタイミング図が図示される。このタイミング図に示す手順は、ここに説明する各実施例に当てはまるが、特に図3の実施例を参照して説明する。導線415上で搬送される電力レベルが導線信号601として図示され、導線414上で搬送される電力レベルが導線信号604として図示され、導線416上で搬送される電力レベルが導線信号602として図示される。これらの出力には、(図5の603で示す)マスタリセット導線408上で搬送される信号が不活性の値になる前に電力が印加されなければならない。この要件によって、既知の状態への適切なリセットが行なわれるために必要とされる時間、集積回路のコアが完全に電力を供給され安定することが確実になる。一実施例において必要とされるこの時間の量は1秒であり、図5では矢印600によって示す。また図中信号605として示すのは、部分リセット導線409上で搬送される信号である。信号605はマスタリセット導線信号603と同時に不活性値になる。集積回路への電力供給における他の重要な要因は、(図4に示すような)入出力ドライバ回路の2つの電源入力に関する。もし導線501および導線504が別個の電源導線により電力供給されるのであれば、導線501に電力を印加する前にまたは導線501への電力の印加と同時に導線504に電力を印加することが重要である。
図6を参照し、制御レジスタ417(図3)を通じてDRAMリフレッシュは不能化されて、節電モードに入るためのタイミング図を示す。図示されるマスタリセット導線信号603は不活性(ハイ)のままであり、図示される部分リセット導線信号605は活性に変化している。不活性のマスタリセット導線信号603および活性の部分リセット導線信号605は集積回路200に対して節電モードに入るべきであることを示す。矢印700に示すようにこの後、導線信号604および602はパワーオフされる。一実施例においては、導線信号604および602をパワーオフする前に必要な時間の量は5マイクロ秒である。図示される(コア203に結合される)導線信号601は電力供給を受けたままであり、したがって内部コアセクションに対する電力を維持する。たとえば図3の実施例においては、RTCユニットは通常の機能を継続する。もし(図4に示すように)入出力ドライバが導線501および504に対する別個の異なる電源を備えるよう構成されるのであれば、導線504のパワーオフの前にまたは導線504のパワーオフと同時に導線501をパワーオフしなければならない。図示されるように導線信号604および602を同時にパワーオフする必要はないが、導線信号604および602は各々、部分リセット導線信号605が活性に変化した後最低時間にわたって電力供給を受けたままでなければならない。
図7を参照し、図3の実施例の制御レジスタ417を通じてDRAMリフレッシュが可能化されたとき節電モードに入るためのタイミング図が示される。図6におけると同様、マスタリセット導線信号603は不活性(ハイ)のままであり、部分リセット導線信号605は活性にされており、節電モードに入るべきことを集積回路200に示している。図7の矢印800で示すようにこの後、導線信号604はパワーオフするであろう。一実施例においては、導線信号604のパワーオフ前に必要とされる時間の量は2リフレッシュサイクルに等しく、ここでリフレッシュサイクルとは、DRAMメモリのリフレッシュとリフレッシュの間の時間量である。この時間は設置されるDRAMモジュール411に依存する。図示される導線信号601は電力供給されたままである。図示される導線信号602は電力供給を受けたままであり、したがって、リフレッシュが起こるであろうし、したがって、DRAMモジュール411は電力供給されたままである。もし、入出力ドライバが導線501および504に対する別個の異なる電源を備えるよう構成されるのであれば、導線504のパワーオフの前にまたは導線504のパワーオフと同時に導線501をパワーオフしなければならない。
図8は、図3の実施例において、節電モードを出るためのタイミング図である。図示されるマスタリセット導線信号603は不活性であり、図示される部分リセット導線信号605は不活性に変化していき、節電モードから出るべきことを集積回路200に示す。節電モードから出ることができるようにするためには、導線信号604および602をパワーオンしなければならない。図8の矢印900によって示される時間が、導線信号604および602をパワーオンした後、部分リセット導線信号605が不活性に変化できるようになる前に経過しなければならない。一実施例においては、この必要とされる時間の量は、5マイクロ秒である。もし、入出力ドライバが導線501および504に対する別個の異なる電源を備えるよう構成されるのであれば、導線501のパワーオンの前または導線501のパワーオンと同時に導線504をパワーオンしなければならない。一旦部分リセット導線信号605が不活性になると、集積回路200は通常動作に戻るであろう。
次に図9を参照し、集積回路200において節電モードに入るプロセスの判断フローグラフを図示する。開始端1000は集積回路200が通常動作にあることを示す。判断ボックス1001は、通常動作の間、リセット導線信号603および605の状態が調べられることを示す。もしマスタリセット導線信号603が不活性であり、部分リセット導線信号605が活性であれば、集積回路200は節電モードに入るプロセスを開始する。そうでなければ集積回路は通常動作のままである。節電モードに入るときは、プロセスボックス1002に図示するステップが実行される。第1に、前述のように導出される終端強制信号を活性にすることによって、図4に示すようなドライバ回路のプルダウントランジスタ510が可能化される。プルダウントランジスタ510は、部分リセット導線信号605によりリセットされるべきユニットに関連するドライバ回路に対して、可能化される。第2に、部分リセット導線409に結合されたユニットのリセットが開始される。DRAMリフレッシュが可能化される場合には、サブユニット403がリセットされる。DRAMリフレッシュが不能化される場合は、サブユニット403およびメモリ制御ユニット401の両者がリセットされる。判断ボックス1003に図示するように、そして集積回路200は先に進む前にリセットの完了を待つ。
リセットが完了すると、プロセスボックス1004に列挙した作業が実行される。特定的には、クロック制御ユニット418はサブユニット403へのクロックを不能化し、もしリフレッシュが不能化されれば、メモリ制御ユニット401へのクロックを不能化する。もしサブユニット403およびメモリ制御ユニット401の両方がリセットされるのであれば、集積回路の(クロック制御ユニット418内に組入れられる)フェーズロックドループも停止する。クロック制御ユニット418内の発振器はRTCブロック402をクロックし、任意に、メモリ制御ユニット401をクロックする。これらの作業が完了した後、集積回路は終了端1005に示されるように節電モードに入る。
図10を次に参照し、集積回路200における節電モードから出るための判断フロー図が図示される。開始端1100に示すように、図10に示すプロセスが実行されるためには、集積回路200の状態が節電モードでなければならない。節電モードの間、リセット導線信号603および605が調べられる。判断ボックス1101に示すように、もしリセット導線信号603および605の両方が不活性であれば、集積回路200は通常動作に戻るプロセスを開始する。そうでない場合には、集積回路は節電モードに留まる。節電モードを脱するプロセスの第1のステップがプロセスボックス1102に示される。すなわち、クロック回路418内のフェーズロックドループ回路の再スタートが開始され、入出力ドライバ回路内のプルダウントランジスタが終端強制を不活性にすることによって不能化される。判断ボックス1103に示すように、クロック制御ユニット418は、フェーズロックドループ回路がこの再スタートシーケンスを完了するまで待機する。フェーズロックドループの再スタートが完了すると、クロック制御ユニット418は、プロセスボックス1104に示すように、節電モードに入ったときにリセットされたユニットへのクロックを可能化する。クロックが可能化されると、終了端1105に示すように、集積回路200は通常動作モードになる。
一旦上述の開示を完全に理解すれば、多くの変更および修正が当業者には明らかになるであろう。添付した請求の範囲は、このような変更および修正をすべて包含すると解釈されるものと意図される。
Claims (11)
- 集積回路であって、
コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの3つは、
実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMメモリコントローラであり、
前記複数のサブシステムの1つは、部分リセット信号が前記DRAMメモリコントローラをリセットするかどうかを示す2進値を記憶するコンフィギュレーションレジスタを含み、前記集積回路はさらに、
集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化され、前記集積回路はさらに、
集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化されない、集積回路。 - 前記実時間クロックレジスタ、前記コンフィギュレーションRAMおよび前記DRAMメモリコントローラを除く前記複数のサブシステムは、前記部分リセットピンが前記部分リセット信号を受取る時間の間に初期化される、請求項1に記載の集積回路。
- 前記実時間クロックレジスタは、前記マスタリセット信号の変化と非同期でありかつ、さらに前記部分リセット信号の変化と非同期である第1の周波数においてクロックされる、請求項1に記載の集積回路。
- 集積回路であって、
コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの3つは、
実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMメモリコントローラであり、前記集積回路はさらに、
集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化され、前記集積回路はさらに、
集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化されず、
前記集積回路は、前記システムDRAMメモリコントローラによりアドレス指定可能なメモリセルのアレイに結合されるよう構成され、
前記複数のサブシステムの1つは、2進値を記憶するコンフィギュレーションレジスタを含み、前記部分リセット信号を受取ると、前記DRAMメモリコントローラがリセットされ、かつ、メモリセルの前記アレイのリフレッシュが禁止される、集積回路。 - 集積回路であって、
コアセクションを含む集積回路のセクションを含み、前記コアセクションは複数のサブシステムを含み、前記複数のサブシステムの3つは、
実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMメモリコントローラであり、前記集積回路はさらに、
集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化され、前記集積回路はさらに、
集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化されず、
前記集積回路は、前記システムDRAMメモリコントローラによりアドレス指定可能なメモリセルのアレイに結合されるよう構成され、
前記複数のサブシステムの1つは、2進値を記憶するコンフィギュレーションレジスタを含み、前記部分リセット信号を受取ると、前記DRAMメモリコントローラがリセットされず、かつ、メモリセルの前記アレイのリフレッシュが禁止されない、集積回路。 - 前記コンフィギュレーションレジスタは2進値を記憶し、メモリセルの前記アレイに対してCASビフォアRASリフレッシュモードが選択される、請求項5に記載の集積回路。
- 前記コンフィギュレーションレジスタは2進値を記憶し、メモリセルの前記アレイに対してセルフリフレッシュモードが選択される、請求項5に記載の集積回路。
- 個人情報装置であって、
使用中、部分リセット信号およびマスタリセット信号を生成するよう適合されるリセットユニットと、
集積回路のコアセクション内のサブシステムとを含み、前記サブシステムは前記部分リセット信号および前記マスタリセット信号を受取るよう結合され、前記個人情報装置はさらに、
前記コアセクションに結合されるシステムDRAMのメモリセルのアレイと、
前記サブシステム内のコンフィギュレーションレジスタとを含み、前記コンフィギュレーションレジスタは、前記部分リセットが活性の間メモリセルの前記アレイがリフレッシュを受取るかどうかを決定するビット位置を有し、さらに、前記システムDRAMのメモリセルの前記アレイに対するCASビフォアRASリフレッシュモード、または前記システムDRAMのメモリセルの前記アレイに対するセルフリフレッシュモードのうちの1つを決定するビット位置を有する、個人情報装置。 - 前記集積回路の前記コアセクション内にCPUサブシステムをさらに含む、請求項8に記載の個人情報装置。
- 前記集積回路の前記コアセクション内に実時間クロックサブシステムをさらに含む、請求項8に記載の個人情報装置。
- 集積回路であって、
コアセクションを含む集積回路のセクションを含み、前記コアセクションは、
実時間クロックレジスタ、コンフィギュレーションRAMおよびシステムDRAMメモリコントローラを含み、前記集積回路はさらに、
集積回路上に構成されるマスタリセットピンを含み、マスタリセットピン上でマスタリセット信号を受取ると、前記実時間クロックレジスタ、前記コンフィギュレーションRAMおよび前記システムDRAMメモリコントローラは初期化され、前記集積回路はさらに、
集積回路上に構成される部分リセットピンを含み、部分リセットピン上で部分リセット信号を受取ると、前記実時間クロックレジスタおよび前記コンフィギュレーションRAMは初期化されず、前記システムDRAMメモリコントローラは、部分リセットピン上で部分リセット信号を受取るとメモリセルのアレイにリフレッシュを提供するか提供しないかをプログラム可能である、集積回路。
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