JP3890764B2 - Halftone generation apparatus and halftone generation method - Google Patents

Halftone generation apparatus and halftone generation method Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、多値画像データを２値画像データに電子的に変換するハーフトーン生成装置および方法に関するものであり、特に高精細の印刷処理装置に対して高速にハーフトーンデータを供給するハーフトーン生成装置およびハーフトーン生成方法に関する。
【０００２】
【従来の技術】
カラー画像を印刷する印刷処理装置は、一般にＣ（シアン），Ｍ（マゼンタ），Ｙ（イエロー），Ｋ（黒）の４版に分解され、それぞれの色版には多値画像データが格納される。各色版の多値画像データは、閾値マトリクスデータと比較され、２値画像データに変換される。各色毎の２値画像データに基づいて、ハーフトーン印刷が行われ、カラー画像が生成される。
【０００３】
従来オフセット印刷等において、デジタル的にハーフトーン画像を形成するためには、イメージセッタと呼ばれる高分解能のレーザー記録装置で、感光フィルム上にハーフトーン画像を形成した後、ＰＳ版（ｐｒｅｓｅｎｓｉｔｉｚｅｄ ｐｌａｔｅ）等に焼き付けるのが一般的である。このイメージセッタ方式では、上記したようにハーフトーンの形成はオフラインで行われ、ハーフトーン形成に関し高速性は要求されないため、一般的にハーフトーン形成は、イメージセッタに内蔵されたＣＰＵ（中央演算処理装置）を使って処理される。即ち、ＣＰＵによって多値画像データと閾値マトリクスデータの比較演算が行われ、結果がイメージセッタのメモリに記録される。ページ単位あるいはジョブ単位のハーフトーン形成が終了すると、メモリに記録されたハーフトーンデータが順次読み出され、レーザーの感光フィルム上への記録が行われる。
【０００４】
一方、電子写真方式の印刷処理装置においても、近年の情報の電子化、記録装置のカラー化、高解像度化にともない、ハーフトーン画像をデジタル的に形成することが一般的になりつつある。この電子写真方式では、上記した一般的な印刷とは異なり、記録装置の出力にあわせて、多値画像データから連続的にハーフトーン画像を形成する必要がある。このため、電子写真方式の印刷処理装置のハーフトーン形成に関しては、ＣＰＵ処理ではなく、ハードウェア処理が一般的である。
【０００５】
図２に従来の代表的なハーフトーン形成に関するハードウェア構成を示す。図２において、入力多値画像データ１の画素位置に応じて、アドレス発生部８において比較する閾値マトリクスデータのアドレスが計算され、アドレスが閾値マトリクスデータを格納した閾値マトリクスデータメモリ２’に出力される。閾値マトリクスデータメモリ２’では、入力多値画像データに対応した閾値データ９がコンパレータ６’に出力され、２値画像データ７’としてハーフトーンデータが出力される。
【０００６】
また、上記電子写真方式の印刷処理装置のための閾値マトリクスデータとしては、有理正接（Ｒａｔｉｏｎａｌ Ｔａｎｇｅｎｔ）と呼ばれる方式が一般的で、閾値データは比較的小さなマトリクスで構成され、カラー印刷の各色版の角度、線数の自由度は比較的小さいという問題があった。しかしながら、電子写真方式の印刷処理装置においても、近年の高画質化の要求にともない、記録装置が高解像度化し、従来イメージセッタで利用されてきたマトリクスサイズが大きく、角度、線数の自由度が高い、スーパーセル方式、マルチユニットエリア方式によるハーフトーン化が可能になってきた。
【０００７】
また、図２の方式のハーフトーン形成では、従来印刷処理装置の印刷処理で多値画像データを生成し、記録装置でレーザー露光する直前でハーフトーン化するのが一般的であったが、上記高解像度化にともない、イメージセッタに比較して低価格の電子写真方式の印刷処理装置では、多値画像データを格納しておくためのメモリのコストが問題となっている。さらに、大量の多値画像データを印刷処理部から記録装置へ高速にデータ転送すること、高速の記録装置の記録速度の応じて高速にハーフトーンデータを生成することも問題となっている。
【０００８】
上記最初の２つの問題に対しては、印刷処理部においてハーフトーン化することが一つの解決手段として考案される。即ち、予め多値画像データをハーフトーンデータ化し、２値データとしてメモリに格納し、記録装置へ出力することにより、メモリ容量、データ転送速度とも８分の１に低減する。しかしながら、最後の問題である高速のハーフトーンデータ生成は問題として残る。
【０００９】
【発明が解決しようとする課題】
高速にハーフトーンデータを生成する技術を開示した文献としては、特開平６―６６０６号公報がある。特開平６―６６０６号は、閾値マトリクスデータのメモリとは別に閾値マトリクスデータの１ライン分を複数の高速メモリに交互に転送し、ハーフトーン処理は高速メモリから閾値データを読み出すことで実行されることが記載されている。しかしながら、特開平６―６６０６は、少ない高速メモリで高速にハーフトーン生成を行うことを狙いとしたもので、基本的に図２の構成と変わらず、飛躍的な処理の高速化を期待することはできない。
【００１０】
高速にハーフトーンデータを生成するための他のアイデアとして、図２に示すようなハーフトーンデータ生成ハードウェアを複数設け、複数個のハードウェアを並行動作させることでハーフトーン処理を実行することが考案される。このような並列動作方式においては、コンパレータ等の論理演算部に関しては、近年のＡＳＩＣ技術の進歩により大規模、且つ高速の回路が提供されるようになり、容易に実現できる。しかしながら、閾値データの読み出しは、一般的にメモリアクセス時間はコンパレータのような単純な論理演算に比べて遅いこと、および復数の閾値データを同時に読み出すためのデータ線が多数必要となる等の課題があり、閾値データの読み出しの高速化が解決されず、このことが本方式のボトルネックとなる。
【００１１】
本発明は、上記従来技術における各種の課題を解決するためになされたものであり、複数のハーフトーンデータを生成するハードウェアにおいてボトルネックとなる閾値データの出力を高速に提供できる技術を提供するものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明のハーフトーン生成装置は、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、前記閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出し手段と、読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第１レジスタ手段と、第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、前記閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、前記閾値データ選択手段は、前記比較手段において並列に生成されるハーフトーンデータ数に等しい複数のセレクタ回路を備え、該セレクタ回路各々の入力は前記比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に前記第１レジスタ手段の出力と接続され、該セレクタ回路各々の出力は並列に生成されるハーフトーンの画素位置に応じて切換えが行われる構成を有することを特徴とする。
【００１３】
さらに、本発明のハーフトーン生成装置は、描画オブジェクトを単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出し手段と、読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第１レジスタ手段と、第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、前記閾値データ選択手段は、前記比較手段において並列に生成されるハーフトーンデータ数に等しい複数のセレクタ回路を備え、該セレクタ回路各々の入力は前記比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に前記第１レジスタ手段の出力と接続され、該セレクタ回路各々の出力は並列に生成されるハーフトーンの画素位置に応じて切換えが行われる構成を有することを特徴とする。
【００１４】
さらに、本発明のハーフトーン生成装置において、データ読み出し手段は、ハーフトーンデータ生成処理が実行されている走査ラインの次に処理すべき次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第２レジスタ手段を有し、閾値データ読み出し手段は、閾値マトリクスデータ記憶手段から次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行い、第２レジスタ手段に出力し、第２レジスタ手段が保持する閾値データを第１のレジスタ手段に出力する構成を有することを特徴とする。
【００１５】
さらに、本発明のハーフトーン生成装置は、複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、閾値データ読み出し手段における、閾値マトリクスデータ記憶手段から次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出し、および第２レジスタ手段への出力処理とは並列動作する構成であることを特徴とする。
【００１７】
さらに、本発明のハーフトーン生成装置において、第１レジスタ手段は、保持された閾値データを循環的にシフトするシフト回路を備え、シフト回路は、各セレクタ回路を介して前記比較手段に出力されない第１レジスタ手段中の閾値データ数分のシフトを行う構成を有することを特徴とする。
【００１８】
さらに、本発明のハーフトーン生成装置において、第１レジスタ手段は、前段の第１レジスタおよび後段の第１レジスタの２段構成のレジスタで構成され、セレクタ回路各々の入力は比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に後段の第１のレジスタの出力と接続され、前段の第１レジスタは、保持された閾値データを循環的にシフトするシフト回路を備え、該シフト回路は、各セレクタ回路を介して前記比較手段に出力されない後段の第１レジスタの閾値データ数分のシフトを前段の第１レジスタにおいて実行する構成を有し、前段の第１レジスタ手段においてシフト処理された閾値データが後段の第１レジスタに出力される構成を有することを特徴とする。
【００１９】
さらに、本発明のハーフトーン生成装置は、複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、前段の第１レジスタにおける閾値データのシフト処理とは並列動作する構成であることを特徴とする。
【００２０】
さらに、本発明のハーフトーン生成装置において、閾値データ読み出し手段は、第２レジスタ手段に閾値データのシフト量を指示するシフト信号を出力する構成を有し、シフト信号は、描画オブジェクトの描画開始位置と閾値データの格納位置を一致させるシフト量を示すことを特徴とする。
【００２１】
さらに、本発明のハーフトーン生成装置において、第２レジスタ手段は、前段の第２レジスタおよび後段の第２レジスタの２段構成のレジスタ手段で構成され、閾値マトリクスデータ記憶手段から読み出された閾値データは前段の第２レジスタに保持された後、後段の第２レジスタに出力され、閾値データ読み出し手段は、後段の第２レジスタに閾値データのシフト量を指示するシフト信号を出力する構成を有し、後段の第２レジスタはシフト信号に応じて保持された閾値データのシフトを実行し、後段の第２レジスタにおいてシフトされた閾値データを第１レジスタ手段に出力する構成を有することを特徴とする。
【００２２】
さらに、本発明のハーフトーン生成装置は、複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、後段の第２レジスタにおける閾値データのシフト処理とは並列動作する構成であることを特徴とする。
【００２３】
さらに、本発明のハーフトーン生成装置において、閾値データ読み出し手段は、処理対象となる走査ラインにおける描画オブジェクトの画素数に応じて、閾値マトリクスデータ記憶手段から読み出される閾値データ数を制御する構成を有することを特徴とする。
【００２４】
さらに、本発明のハーフトーン生成装置において、閾値データ読み出し手段は、閾値マトリクスデータ記憶手段から複数の閾値データを同時に読み出す構成であることを特徴とする。
【００２５】
さらに、本発明のハーフトーン生成方法は、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成方法において、閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出しステップと、読み出された一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを第１レジスタ手段に保持するステップと、第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択ステップと、閾値データ選択ステップにおいて選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段における比較ステップとを有し、閾値データ選択ステップは、比較ステップにおいて並列に生成されるハーフトーンデータ数に等しく、かつ並列に生成されるハーフトーンの画素位置に応じて切換えが行われる複数のセレクタ回路を制御して、複数の閾値データを選択出力するステップであることを特徴とする。
【００２６】
さらに、本発明のハーフトーン生成方法は、描画オブジェクトを単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成方法において、閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出しステップと、読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを第１レジスタ手段に保持するステップと、第１レジスタ手段に保持された一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択ステップと、閾値データ選択ステップにおいて選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段における比較ステップとを有し、閾値データ選択ステップは、比較ステップにおいて並列に生成されるハーフトーンデータ数に等しく、かつ並列に生成されるハーフトーンの画素位置に応じて切換えが行われる複数のセレクタ回路を制御して、複数の閾値データを選択出力するステップであることを特徴とする。
【００２７】
さらに、本発明のハーフトーン生成方法において、閾値データ読み出しステップは、ハーフトーンデータ生成処理が実行されている走査ラインの次に処理すべき次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを前記閾値マトリクスデータ記憶手段から読み出しを行い、第２レジスタ手段に出力し、第２レジスタ手段が保持する閾値データを前記第１のレジスタ手段に出力することを特徴とする。
【００２８】
さらに、本発明のハーフトーン生成方法において、複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、閾値データ読み出し手段における、閾値マトリクスデータ記憶手段から次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出し、および第２レジスタ手段への出力処理とは並列動作により実行することを特徴とする。
さらに、本発明のハーフトーン生成装置において、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出し手段と、読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを当該走査ラインの２値化処理が終了するまで保持し、係る閾値データを再利用する第１レジスタ手段と、第１レジスタ手段に保持された一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、上記閾値データ読み出し手段と上記比較手段とが並列動作する構成であると共に、前記第１レジスタ手段は、該第１レジスタ手段に保持した閾値データを循環的にシフトするシフト回路を備え、前記比較手段に出力されない前記第１レジスタ中の閾値データ数分のシフトを行なう構成を有することを特徴とする。
さらに、本発明のハーフトーン生成装置は、描画オブジェクト単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出し手段と、読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを当該走査ラインの２値化処理が終了するまで保持し、係る閾値データを再利用する第１レジスタ手段と、第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、上記閾値データ読み出し手段と上記比較手段とが並列動作する構成であると共に、前記第１レジスタ手段は、該第１レジスタ手段に保持した閾値データを循環的にシフトするシフト回路を備え、前記比較手段に出力されない前記第１レジスタ中の閾値データ数分のシフトを行なう構成を有することを特徴とする。
【００２９】
【発明の実施の形態】
以下、図面に基づき本発明に係わるハーフトーン生成装置およびハーフトーン生成方法について説明する。
【００３０】
【実施例】
［実施例１］
図１は本発明によるハーフトーン生成装置の原理構成を示すブロック図である。同図において、本発明によるハーフトーン生成装置は、閾値マトリクスデータ記憶手段２と、閾値データ読み出し手段３と、レジスタ手段４と、閾値データ選択手段５と、複数の比較手段６とから構成され、入力多値画像データ１を２値画像データ７に変換して出力する。
【００３１】
閾値マトリクスデータ記憶手段２は、入力される多値画像データ１を２値化する閾値データを格納するためのメモリである。本発明で対象とする閾値マトリクスデータは、例えば、高解像度の記録装置に対応する大サイズのマトリクスデータで、例えば、スーパーセル方式、マルチユニットエリア方式で生成された、複数の網点セルで構成されるものである。スーパーセル方式に関しては、ピーター・フィンク著、株式会社エムディエヌコーポレーション発行、書名「ポストスクリプト・スクリーニング」に記載されている。マルチユニットエリア方式に関しては、日本印刷学会誌，Ｖｏｌ３１，ｐｐ３１〜３９（１９９４）に記載されている。また、閾値マトリクスデータのメモリへの格納は、同時にアクセスされる閾値データ数に応じて、複数閾値データが同時に出力されるよう、例えば３２ｂｉｔ単位、６４ｂｉｔ単位で出力されるよう構成されている。
【００３２】
閾値データ読み出し手段３は、入力される多値画像データ１の走査信号に基づき、閾値マトリクスデータ記憶手段２より当該走査ラインに対する全ての閾値データ、すなわち一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを読み出し、後段のレジスタ手段４に同時転送できるよう閾値データを順次保持するよう構成されている。また、閾値データ読み出し手段３は、閾値データをレジスタ手段４に転送した後、次走査ラインに対する全ての閾値データ、すなわち次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを読み出すよう構成されている。
【００３３】
レジスタ手段４は、閾値データ読み出し手段３より出力された走査ラインに対する全ての閾値データを、当該走査ラインの２値化処理が終了するまで保持するものである。さらに、本発明では複数画素を複数の比較手段６において、同時に２値化処理を行うよう構成され、レジスタ手段４に保持された閾値データもまた、同時に複数比較手段に出力されるが、この出力を繰り返した結果発生する余りの閾値データ数分のシフトをレジスタ４において行っている。すなわちレジスタ手段４から、順次比較手段を構成する複数のコンパレータの数と同じ数の閾値データセットがレジスタ手段４に後続する閾値データ選択手段５を構成するセレクタ回路を介して比較手段を構成するコンパレータに出力されるが、これら出力される閾値データセットの総計は比較手段数の倍数となり、その結果、レジスタ手段４の末尾にセレクタ回路を介してコンパレータに出力されない閾値データが残余データとして残る。この残余データ分のシフトをレジスタの先頭に位置するようにレジスタ手段４にセットされた閾値マトリクスデータ全体を循環的にシフトするよう構成されている。このシフトによって閾値マトリックスデータは繰り返し使用される。これらのシフト処理については後段で詳細に説明する。
【００３４】
閾値データ選択手段５は、レジスタ手段４に保持された走査ラインに対する全ての閾値データから所定の閾値データを選択して比較手段に出力する。複数の比較手段６で多値画像データ１を２値化するための閾値データは、多値画像データ１の走査位置に応じてレジスタ手段４にセットされた閾値データから選択的に取り出される。閾値データ選択手段５は、複数の比較手段６に対して複数の閾値データブロックを選択して出力するためのセレクタである。例えば、８つの比較手段が並列処理を行う構成では、連続する８つ多値画像データ１に対応して、連続する８つの閾値データを一ブロックとし、ブロック毎に順次複数の比較手段６に出力するよう構成されている。
【００３５】
複数の比較手段６は、比較手段６の数と同数の多値画像データ１と対応する複数の閾値データを比較し、２値化する。例えば、閾値データより多値画像データ１が大であれば当該画素のビットは１、閾値データより多値画像データ１が小であれば当該画素のビットは０とする。これらの比較処理は並列に実行される。複数の比較手段６より出力される２値画像データ７は、例えばバッファメモリに所定の処理単位、即ち、走査ライン単位、バンド単位、あるいはページ単位で格納された後、電子写真方式の記録装置へ出力される。
【００３６】
次に本実施例の実装の形態について説明する。
図３は本実施例のハーフトーン生成装置のハードウェア構成例である。図３において、図１で説明した閾値マトリクスデータ記憶手段２は閾値マトリクスデータメモリ２１に対応し、図１の閾値データ読み出し手段３は、図３では閾値データ読み出し制御回路２０とラッチ２２とシフトレジスタ１，２３に対応し、図１のレジスタ手段４はシフトレジスタ２，２４に対応し、図１の閾値データ選択手段５は閾値データ選択制御回路２４と複数のデータセレクタ１〜８，２６に対応し、図１の複数の比較手段６は８個のコンパレータ１〜８，２７に対応する。その他、本発明には直接関係しないが、図３には複数の比較手段を構成する複数のコンパレータ１〜８，２７において２値化された画像データを一時的に格納するためのバッファメモリ２９とバッファメモリ書き込み制御回路２８が含まれている。以下、それぞれのハードウェア構成について説明する。
【００３７】
先ず、図１における閾値マトリクスデータ記憶手段を構成する本実施例における図３の閾値マトリクスデータメモリ２１について説明する。閾値マトリクスデータメモリ２１に格納されている閾値マトリクスデータは、例えばマルチユニットエリア法で作成されたものである。本実施例では、記録装置の解像度を例えば２４００ｄｐｉ、スクリーン線数を例えば約１７７線のものを使用する。以上の条件に対して、マトリクスサイズは２１０×２１０となり、各閾値データを８ｂｉｔ（１Ｂｙｔｅ）とすると、ＣＭＹＫの１色あたりのデータサイズは２１０×２１０＝４４１００［ＫＢｙｔｅ］となる。また、マルチユニットエリア方式ではモアレの発生を防ぐため、スクリーン角度１５°，７５°および４５°のハーフトーンを生成するための閾値マトリクスデータが生成される。２１０×２１０のマトリクスに含まれる網点セル数は１５°，７５°セルで２４１個、４５°セルで２４２個となる。上記条件において、１ライン分のマトリクス（２１０個の閾値データ）で生成されるハーフトーンの長さは約２．２［ｍｍ］しかなく、本発明に記載されているよう再利用することが望ましいことは自明である。
【００３８】
上記閾値マトリクスデータを格納する閾値マトリクスデータメモリ２１として、本実施例では、例えばＳＲＡＭを使用する。図５にメモリ構成および閾値マトリクスデータの格納状況を示す。図５に示されるよう本実施では、同一アドレスで８ｂｉｔのメモリが４個並列に配置され、同一のアドレスで４個の閾値データが出力されるよう構成されている。また、メモリにはＣＭＹＫ各色用の閾値マトリクスデータが格納されており、記録装置で記録する色に応じてアドレスされる。従って、図５に示すようにアドレス線は全体で１６ｂｉｔ、閾値データのデータ線は全体で３２ｂｉｔとなるよう構成されている。閾値マトリクスデータは、閾値データ読み出し制御回路２０の閾値データアドレス信号ＴＨＭＡによってアドレスされる。
【００３９】
次に、図１における閾値データ読み出し手段３を構成する本実施例における図３の閾値データ読み出し制御回路２０、ラッチ１，２２、シフトレジスタ１，２３について説明する。閾値データ読み出し制御回路２０では、ハーフトーン処理される多値画像データの位置を表す画像データ走査信号ＳＣＡＮＹに基づき、閾値マトリクスデータメモリをアクセスするための閾値データアドレス信号ＴＨＭＡを出力し、閾値マトリクスデータメモリから閾値データが出力されるタイミングに応じて、ラッチ１，２２で閾値データを保持するためのラッチタイミング信号ＬＴを出力する。また、ラッチされた閾値データをシフトレジスタ１，２３で読み出すと同時に、次段のレジスタ手段に同時に出力できるようデータをシフトさせるためのシフト信号ＳＴ１を出力するよう構成されている。
【００４０】
ラッチ１，２２は閾値マトリクスデータメモリ２１から出力される３２ｂｉｔデータを一時的に格納するためのもので、例えば、ＲＳフリップフロップ回路の前に入力ゲートをおいた回路で構成され、ラッチタイミング信号ＬＴがＬｏｗの間データをホールドする。また、シフトレジスタ１，２３は、例えば、ＪＫフリップフロップ回路が５３個直列接続された回路で構成され、ラッチ１でホールドされた閾値データをシフト信号ＳＴ１のクロックタイミングで取り込むと同時に、３２ｂｉｔづつデータをシフトさせるものである。図６にラッチ１，２２とシフトレジスタ１，２３の接続状況を示す。閾値マトリクスデータメモリから３２ｂｉｔデータがラッチ１に一時的に格納され、その後、格納データはシフトレジスタ１に取り込まれる。
【００４１】
次に、図１におけるレジスタ手段４に対応する本実施例の図３に示すシフトレジスタ２，２５について説明する。図７にシフトレジスタ２，２５の構成を示す。シフトレジスタ２，２５は、例えば、本実施例の閾値マトリクスの１ライン分の全データに相当する２１０×８個のＪＫフリップフロップ回路２５１が循環的に接続された循環レジスタと各ＪＫフリップフロップ回路の入力を制御する２１０×８個の２ｔｏ１データセレクタ２５２で構成される。また、シフトレジスタ１，２３の全閾値データをシフトレジスタ２，２５に同時に取り込むため、シフトレジスタ１，２３の出力とシフトレジスタ２，２５の各レジスタに対応する２ｔｏ１データセレクタ２５２の一方の入力は１対１で接続されている。さらに、閾値データ選択制御回路２４から出力されるシフト信号ＳＴ２により、シフトレジスタ２，２５内に既に取り込まれているデータのシフトが制御され、閾値データセレクト信号ＴＤＳにより、シフトレジスタ１，２３からの閾値データの取り込みが制御される。
【００４２】
図３を参照して説明した本実施例の構成において、閾値データ読み出し制御回路２０の制御により、閾値マトリクスデータメモリ２１からラッチ２２を介してシフトレジスタ１，２３に必要とする走査ラインの閾値データが全て読み込まれた後、閾値データ選択制御回路２４から出力される閾値データセレクト信号ＴＤＳを閾値データの取り込み側であるシフトレジスタ２，２５に設定し、シフト信号ＳＴ２のクロックタイミングでシフトレジスタ１，２３の全閾値データをシフトレジスタ２，２５に同時に取り込む。さらに、８個のデータセレクタ１〜８，２６を介して８個のコンパレータ１〜８，２７に所定の数だけ閾値データが転送された後、シフト信号ＳＴ２により閾値データを循環的に所定の数だけシフトするよう構成されている。本実施例において、閾値データ転送の所定の数は、レジスタに取り込まれる閾値データ数が２１０であり、複数の比較手段であるコンパレータ１〜８，２７において同時に比較処理が行われる数が８であるので、２１０／８＝２６となり、転送数は２６である。閾値データシフトの所定の数は２１０％８＝２であるので、シフトの数は２となる。図８にシフト前後の閾値データの配置を示し、このシフト処理について説明する。
【００４３】
図８の上段に示す初期状態の図は、シフトレジスタ２の閾値データセット初期のレジスタ状態であり、閾値データ１〜２１０が先頭から順にセットされる。このレジスタセット状態で、閾値データ１がセレクタ１を介してコンパレータ１へ入力され、走査ラインの先頭画素との比較処理によるハーフトーン生成が実行される。閾値データ２は、セレクタ２、コンパレータ２による処理、以降、閾値データ３〜８はセレクタ３〜８、コンパレータ３〜８において同様の処理がなされる。これらの処理に続いて、閾値データ９〜１６、１７〜２４．．．２０１〜２０８に対応するデータと多値画像データとのコンパレータにおける比較処理が実行される。
【００４４】
このように比較処理が実行されると、図８の上段のレジスタ状態図に示すようにレジスタ２の閾値データ２０９，２１０はセレクタ、コンパレータへ出力されず、余ったデータとなる。これらの２つのデータを図８中段のレジスタ状態に示すように、レジスタの先頭にシフトし、その後は、セレクタ、コンパレータへの出力を図８の中段に示すレジスタ状態の先頭から、８つの閾値データセット２０９〜６、７〜１５、．．．１９９〜２０６をセットとし、セレクタを介して８つのコンパレータに出力し、並列比較処理を実行する。さらに、この状態での２６回の閾値データ転送がなされ、比較処理が終了すると、図８中段の閾値データ２０７、２０８をレジスタ先頭にシフトし図８の下段に示すレジスタ状態とし、レジスタ先頭から８つの閾値データセットの出力を順次実行する。これらの転送、シフトが処理対象走査ラインのハーフトーン化処理が終了するまで継続的に繰り返される。
【００４５】
次に、図１における閾値データ選択手段５を構成する本実施例の図３における閾値データ選択制御回路２４と８個のデータセレクタ１〜８，２６について説明する。閾値データ選択制御回路２４は、ハーフトーン処理される多値画像データの位置を表す画像データ走査信号ＳＣＡＮＸ，ＳＣＡＮＹに基づき、上述したシフトレジスタ２，２５の閾値データの取り込みとデータシフトを制御するシフト信号ＳＴ２と閾値データセレクト信号ＴＤＳを出力するとともに、シフトレジスタ２，２５の閾値データを８個のコンパレータ１〜８，２７に選択的に出力するための５ｂｉｔの比較データセレクト信号ＣＤＳを出力する。尚、８個のデータセレクタ１〜８はそれぞれシフトレジスタ２，２５の２６本の出力と接続された２６ｔｏ１のデータセレクタである。また、シフトレジスタ２，２５と８個のデータセレクタ１〜８の接続は、シフトレジスタ２，２５の１番めのＪＫフリップフロップ回路２５１の出力はデータセレクタ１へ、２番めのＪＫフリップフロップ回路２５１の出力はデータセレクタ２へ…、８番めのＪＫフリップフロップ回路２５１の出力はデータセレクタ８へ、９番めのＪＫフリップフロップ回路２５１の出力はデータセレクタ１へ…というように実施されている。
【００４６】
上記構成において、５ｂｉｔの比較データセレクト信号ＣＤＳは、０ｘ００から０ｘ１９まで順次出力され、上述した閾値データのシフト後、同様に０ｘ００から０ｘ１９までの出力が繰り返される。８個のデータセレクタ１〜８で選択された８個の閾値データは、それぞれ８個のコンパレータ１〜８，２７に出力される。
【００４７】
次に８個のコンパレータ１〜８，２７について説明する。８個のコンパレータ１〜８，２７はそれぞれ８ｂｉｔマグニチュードコンパレータで多値画像データと閾値データを比較し、閾値データより多値画像データが大であれば １ 、閾値データより多値画像データが小であれば ０ を出力し、２値化する。これら８個のコンパレータは並列動作可能な構成である。８個のコンパレータ１〜８，２７で２値化された画像データは８ｂｉｔづつ、バッファメモリ２９に書き込まれる。バッファメモリ２９への書き込みは、バッファメモリ書き込み制御回路２８により制御される。
【００４８】
以上、本発明のハーフトーン生成装値における一実施例のハードウェア構成について説明したが、閾値データマトリクスメモリ２１およびバッファメモリを除くロジック部に関しては、例えば、ゲートアレイと呼ばれるセミカスタムＬＳＩにより容易にＬＳＩ化可能である。
【００４９】
次に図３を参照しながら、上記実施例のハードウェア構成における全体の処理について説明する。
【００５０】
先ず、入力される多値画像データのハーフトーン化に先立って、画像データ走査信号ＳＣＡＮＹが閾値データ読み出し制御回路２０に読み込まれる。閾値データ読み出し制御回路２０は、閾値データアドレス信号ＴＨＭＡを閾値マトリクスデータメモリ２１に出力し、閾値マトリクスデータメモリ２１より所望の閾値データを４つづつ、即ち３２ｂｉｔづつ出力し、ラッチ１，２２を介してシフトレジスタ１，２３に入力する。閾値データ読み出し制御回路２０は、当該走査ラインに対する全ての閾値データの入力が終了するまで、即ち５３回閾値データアドレス信号ＴＨＭＡの出力を繰り返す。
【００５１】
シフトレジスタ１，２３に当該走査ラインに対する全ての閾値データの入力された後、閾値データ選択制御回路２４から出力される閾値データセレクト信号ＴＤＳとシフト信号ＳＴ２により、シフトレジスタ２，２５に当該走査ラインに対する全ての閾値データがセットされる。
【００５２】
シフトレジスタ２，２５に当該走査ラインに対する全ての閾値データがセットされた後、閾値データ選択制御回路２４から出力される比較データセレクト信号ＣＤＳにより選択される閾値データと所定の多値画像データの大小比較による２値化が開始される。これらの選択閾値データと所定の画素の多値画像データの大小比較は、コンパレータ１〜８，２７によって並列的に実行される。
【００５３】
この実施例では、並列動作可能なコンパレータは８個あり、シフトレジスタ２にセットされた閾値データ、８データが一度に各コンパレータにセットされ、それぞれ比較処理が実行される。本実施例では、先に図８において説明したように、シフトレジスタ２，２５には２１０の閾値データが一度にセットされており、一度に８つの閾値データとの比較がコンパレータ１〜８，２７で実行されるので、これらの比較処理を２６回繰り返すと８×２６＝２０８の閾値データが使用され、さらなる比較処理のために図８の中段に示す状態にシフトすることが要請される。従って、閾値データ選択制御回路２４は、比較データセレクト信号ＣＤＳの出力を２６回繰り返した後、シフトレジスタ２，２５にシフト信号ＳＴ２を２回出力し、閾値データを循環させ、図８の中段に示すレジスタ状態にする。閾値データ選択制御回路２４は、上記処理を閾値マトリクスより読み出された閾値データが処理する走査ラインが終了するまで繰り返して、多値画像データとの比較処理によるハーフトーン化を実行する。一方、所定の多値画像データのハーフトーン化が開始されると、閾値データ読み出し制御回路２０では次走査ラインの閾値データの読み出しを開始する。
【００５４】
上記プロセスを繰り返すことにより、ハーフトーン化が実行される。
従って、本実施例によれば、従来処理画素毎に行われていた閾値データの読み出しが、閾値マトリクスより読み出された閾値データが処理する走査ラインが終了するまで再利用されるため、処理する走査ライン毎に一回読み出し処理をすれば良い。さらに、次走査ライン以降の閾値データの読み出しとハーフトーン化のための閾値データ出力をパイプライン構成とすることが可能となるため、従来の処理画素毎に読み出されていた方式に比較して、閾値データの読み出し時間を無視できるレベルまで低減することが可能となる。
【００５５】
［実施例２］
次に本発明の第２の実施例について説明する。実施例２は、実施例１のハードウェア構成（図３参照）のレジスタ手段に変更を加えた構成を持つ。基本的には、図１の基本構成を持ち、図１におけるレジスタ手段４の構成が図３で示す実施例１とは異なるものである。図４に実施例２のハーフトーン生成装置のレジスタ手段４周辺のハードウェア構成を示す。図４において、レジスタ手段４はシフトレジスタ２，２５とレジスタ３１とから構成されている。シフトレジスタ２，２５は、実施例１のハードウェア構成におけるシフトレジスタ２と同様のもので、図７に示すように、例えば、本実施例の閾値マトリクスの１ライン分の全データに相当する２１０×８個のＪＫフリップフロップ回路２５１が循環的に接続された循環レジスタと各ＪＫフリップフロップ回路の入力を制御する２１０×８個の２ｔｏ１データセレクタ２５２で構成される。一方、レジスタ３１は、ラッチ１，２２と同様のもので、例えば、ＲＳフリップフロップ回路の前に入力ゲートをおいた回路で構成され、閾値データ選択制御回路２４から出力されるラッチタイミング信号ＴＬＴがＬｏｗの間データをホールドする。但し、レジスタ３１は、ラッチ１，２２と異なり、全ての閾値データを保持するために２１０個の８ｂｉｔデータを保持するよう構成されている。
【００５６】
上記構成において、実施例１では８個のデータセレクタ１〜８，２６を介して８個のコンパレータ１〜８，２７に所定の数（上記実施例１では８×２６＝２０８個）だけ閾値データが転送された後、シフト信号ＳＴ２により閾値データを循環的に所定の数（上記実施例では２１０−（８×２６）＝２）だけシフトするよう構成されていたのに対し、閾値データの転送と閾値データの循環的シフトをパイプライン構成にすることができる。即ち、シフトレジスタ１，２３に必要とする走査ラインの閾値データが全て読み込まれた後、シフトレジスタ１，２３の全閾値データをシフトレジスタ２，２５に同時に取り込むと同時にレジスタ３１に全閾値データをセットする。従って初期状態では、レジスタ３１とレジスタ２，２５はまったく同じデータが同じようにセットされている。
【００５７】
データセレクタ１〜８，２６を介するコンパレータ１〜８，２７への閾値データの転送は、レジスタ３１にセットされた閾値データより行われるとともに、シフト信号ＳＴ２による閾値データを循環的シフトはシフトレジスタ２，２５でコンパレータ１〜８，２７への閾値データの転送と並行して行われるよう構成されている。従って、レジスタ３１からデータセレクタ１〜８，２６を介する８つのコンパレータ（図４では示されていない）へ所定の数だけ閾値データが転送された後の閾値データシフトは、シフトレジスタ２，２５において既に終了しているため、実施例１のようなシフト処理タイムのロスを省くことができ、１ＣＬＫ分の遅延で処理することが可能となる。
【００５８】
以上、本実施例よれば、閾値データの転送と閾値データの循環的シフトをパイプライン構成にすることができるため、循環的シフトで発生する遅延を吸収することができる。尚、実施例１および実施例２における循環的シフトは２データ分、即ち２ＣＬＫ分と小さいが、並行に処理する２値化処理数および閾値マトリクスデータサイズの組み合わせによっては、循環的シフトによる遅延は大きなものとなる。例えば、実施例１と同様マルチユニットエリア方式でスクリーン線数約１６６線の閾値マトリクスデータを生成した場合、閾値マトリクスデータサイズは１６５×１６５となる。実施例１および実施例２と同様８個のコンパレータで２値化するとすると、循環的シフトしなければならない閾値データは、１６５％８＝５となり、５ＣＬＫ分のシフト処理タイムが必要となる。これは、上記実施例と同様の８個のコンパレータを使用した場合、８×２０＝１６０であるので、閾値データ転送繰り返し回数２０ごとに５データのシフト処理を要することになり、閾値データ転送繰り返し回数２０に対して、シフト処理５データであるので、閾値データ転送処理：シフト処理は２０：５の必要タイムとなり、シフト処理は閾値データ転送処理に対して２５％の処理タイムを要することとなり、その結果大きな遅延が発生することになる。本実施例によれば、この遅延は５％になる。
【００５９】
［実施例３］
次に本発明の第３の実施例について説明する。
本発明に係わる一般的な印刷処理では、描画命令を文字、図形、写真を表現する描画命令を逐次解釈し、描画メモリ上に順次上書きして、ラスター展開するよう構成されている。この印刷処理において描画メモリを削減するために、描画命令を描画命令とラスターデータの間の中間形式（中間データ）に変換した後、該中間データ１ページを構成する複数の領域に分割（バンド分割）した後、バンド単位の描画メモリ上に中間データをラスター展開し、順次上書きする方式が知られている。この中間データは、描画命令を逐次解釈し、夫々が文字、図形、写真を表現する複数の描画オブジェクトを表現する固まりとして生成される。実施例３は、描画オブジェクト単位でラスター展開された多値画像データをハーフトーン化し、バッファメモリ上で上書きする上記構成に係わるハーフトーン生成装置に関するものである。
【００６０】
従って、実施例３でハーフトーン化する多値画像データは、描画オブジェクト毎にハーフトーン生成装置に入力されること、多値画像データの開始位置が描画オブジェクト毎および走査ライン毎に異なってことが、実施例１および実施例２でハーフトーン化する多値画像データと異なっている点である。このため、実施例３の閾値データ読み出し手段３は、処理する多値画像データの先頭画素位置に読み出された閾値データを合わせるよう構成されている。
【００６１】
図９に実施例３における閾値データ読み出し手段３の周辺のハードウェア構成を示す。図９に示す実施例３は、先に説明した実施例１の構成を示す図３のシフトレジスタ１，２３が、循環的なシフトレジスタ１０，３２に変更されている点が異なっている。シフトレジスタ１０，３２は、シフトレジスタ１，２３と類似の構成で、実施例の閾値マトリクスの１ライン分の全データを４Ｂｙｔｅづつパラレルに格納する５３×３２個のＪＫフリップフロップ回路２５１が循環的に接続された循環レジスタとラッチ１，２２から閾値データの入力を制御する３２個の２ｔｏ１データセレクタ２５２で構成される。図１１にシフトレジスタ１０，３２の構成を示す。
【００６２】
上記構成において、閾値データ読み出し制御回路２０では、ハーフトーン処理される多値画像データの画像先頭アドレスＰＩＸおよび画像長ＬＸ情報に基づき、閾値マトリクスデータメモリをアクセスするための閾値データアドレス信号ＴＨＭＡを出力する。尚、閾値データアドレス信号ＴＨＭＡの出力は、もし画像長ＬＸが閾値マトリクスデータサイズより小さい場合、本実施例では２１０以下の場合、画像長ＬＸに対応する閾値データの読み出しで終了する。以下、実施例１と同様メモリから閾値データが出力されるタイミングに応じて、ラッチ１，２２で閾値データを保持するためのラッチタイミング信号ＬＴを出力する。また、ラッチされた閾値データをシフトレジスタ１０，３２で読み出すと同時に、データをシフトさせるためのシフト信号ＳＴ１０、閾値データセレクト信号ＴＤＳ１０を出力するよう構成されている。当該描画オブジェクトをハーフトーン化するのに必要な閾値データが全てシフトレジスタ１０，３２にセットされた後、閾値データ読み出し制御回路２０では、画像先頭アドレスＰＩＸとバッファメモリ２９に２値化データを書き込む際のメモリバウンダリ（本実施例では、８画素単位）とから、閾値データをシフトさせる量を算出して、シフトレジスタ１０，３２にシフト信号ＳＴ１０を出力する。以上の手順によって、入力する描画オブジェクトの描画開始位置と閾値データの格納位置を合わせた後、レジスタ手段４のシフトレジスタ２，２５に転送する。以下、実施例１と同様に８個のコンパレータ手段に閾値データが順次出力される。また、シフトレジスタ２，２５に閾値データを転送した後、閾値データ読み出し制御回路２０では、描画オブジェクトの次の走査ラインの画像先頭アドレスＰＩＸおよび画像長ＬＸ情報に基づき、閾値マトリクスデータを読み出す。
【００６３】
従って、本実施例によれば、描画オブジェクト単位で処理するような印刷処理装置においても、実施例１と同様、閾値マトリクスより読み出された閾値データが処理する走査ラインが終了するまで再利用できるとともに、次走査ライン以降の閾値データの読み出しとハーフトーン化のための閾値データ出力をパイプライン構成とすることが可能となるため、従来の処理画素毎に読み出されていた方式に比較して、閾値データの読み出しを高速にすることが可能となる。
【００６４】
［実施例４］
次に本発明の第４の実施例について説明する。実施例４は、実施例３のハードウェア構成（図９参照）の閾値データ読み出し手段に変更を加えた構成を持つ。基本的には、図１の基本構成を持ち、図１における閾値データ読み出し手段３の構成が図９で示す実施例３とは異なるものである。図１０に実施例４のハーフトーン生成装置の閾値データ読み出し手段３の周辺のハードウェア構成を示す。図１０で示す実施例４においては、図９のシフトレジスタ１０，３２の代わりにシフトレジスタ１１，３３とシフトレジスタ１２，３４とから構成されている点が異なっている。シフトレジスタ１１，３３とシフトレジスタ１２，３４は、実施例１のシフトレジスタ１，２３とシフトレジスタ２，２５と同一の構成である。
【００６５】
本実施例４の構成では、入力する描画オブジェクトの描画開始位置と閾値データの格納位置を合わせたるシフト処理を閾値マトリクスデータメモリからのデータ読み取り処理と並列処理可能な構成としたものである。
【００６６】
本実施例において、閾値マトリクスデータメモリから読み出された閾値データは、シフトレジスタ１１，３３に取り込まれ、さらに、シフトレジスタ１２，３４に取り込まれる。描画オブジェクトをハーフトーン化するのに必要な閾値データが全てシフトレジスタ１２，３４、セットされた後、閾値データ読み出し制御回路２０では、画像先頭アドレスＰＩＸとバッファメモリ２９（図３参照）に２値化データを書き込む際のメモリバウンダリ（本実施例では、８画素単位）とから、閾値データをシフトさせる量を算出して、シフトレジスタ１２，３４にシフト信号ＳＴ１２を出力する。以上の手順によって、入力する描画オブジェクトの描画開始位置と閾値データの格納位置を合わせた後、シフト済みデータがシフトレジスタ２，２５に転送される。このシフトレジスタ１２，３４において実行されるシフト処理の間に次走査ラインの閾値データは、シフトレジスタ１１，３３に取り込まれる。
【００６７】
本実施例の構成によれば、実施例３において説明した構成では、閾値データを読み出した後、描画オブジェクトの開始位置に合わせる閾値データのシフトを実施していたのに対し、閾値データを読み出しと閾値データのシフトをパイプラインで実施できるため、閾値データの読み出しによる遅延をより少なくすることができる。
【００６８】
以上、本発明のハーフトーン生成装置の実施例について説明したが、本発明は上述の複数の実施例で説明した構成を任意に組み合わせた構成も含むものである。例えば、図１中のレジスタ手段４を２段構成とした図４を用いて説明した実施例２と、図１中の閾値データ読み出し手段３におけるレジスタを２段構成とした図１０を用いて説明した実施例４を組み合わせた構成、その他、任意の組み合わせ構成を含む。また、コンパレータ、セレクタの数、各レジスタにセットされるデータ数等、上述した実施例において示した数は一例であり、任意の数の構成において本発明のハーフトーン生成装置、およびハーフトーン生成方法の適用が可能である。
【００６９】
【発明の効果】
上述した本発明の構成によれば、従来処理画素毎に行われていた閾値データの読み出しが、閾値マトリクスより読み出された閾値データが処理する走査ラインが終了するまで再利用されるため、処理する走査ライン毎に一回読み出し処理をすれば良い。さらに、閾値データの読み出しは、前ラインのハーフトーンデータ生成中に読み出されれば良く、即ち、走査ライン毎のパイプライン構成とすることが可能となるため、従来の処理画素毎に読み出されていた方式に比較して、閾値データの読み出し速度が処理速度高速化のボトルネックとなることを防止できる。
【００７０】
さらに本発明の構成によれば、描画オブジェクト単位で処理するような印刷処理装置においても、閾値データの読み出し速度によって処理速度の低下を招くことがない。即ち、本発明が適用できる印刷処理装置では、文字、図形、写真をあらわす印刷情報をそれぞれの描画オブジェクトに対して独立に処理を施すことができるため、写真の上に図形があるような印刷情報に対して、ハーフトーン化を含めて最適な処理を施し、メモリ上で合成することができる。さらに、オブジェクト毎にオンラインで高速に印刷情報を処理するような印刷処理装置に適用することができ、同様の効果を得ることができる。
【００７１】
以上説明したように本発明のハーフトーン生成装置およびハーフトーン生成方法により、高精細の印刷処理装置に適用する複数のコンパレータによる並列処理で高速にハーフトーン処理を実行するハーフトーン生成において、閾値マトリクスデータメモリからの閾値データの読み出しと複数のコンパレータへの出力をパイプライン構成とすることが可能となるため、従来ボトルネックとなっていた閾値データの供給を高速に行うことが可能となった。
【図面の簡単な説明】
【図１】 本発明のハーフトーン生成装置の原理構成を示すブロック図である。
【図２】 従来の代表的なハーフトーン形成に関するハードウェア構成図である。
【図３】 本発明のハーフトーン生成装置の実施例１におけるハーフトーン生成装置のハードウェア構成例である。
【図４】 本発明のハーフトーン生成装置の実施例２におけるレジスタ手段の周辺のハードウェア構成図である。
【図５】 本発明のハーフトーン生成装置の実施例１におけるメモリ構成および閾値マトリクスデータの格納状況の説明図である。
【図６】 本発明のハーフトーン生成装置の実施例１におけるラッチ１とシフトレジスタ１の接続状況の説明図である。
【図７】 本発明のハーフトーン生成装置の実施例１におけるシフトレジスタ２のハードウェア構成の説明図である。
【図８】 本発明のハーフトーン生成装置の実施例１におけるシフトレジスタ２の閾値データのシフト前後の配置の説明図である。
【図９】 本発明のハーフトーン生成装置の実施例３における閾値データ読み出し手段３の周辺のハードウェア構成図である。
【図１０】 本発明のハーフトーン生成装置の実施例４における閾値データ読み出し手段３の周辺のハードウェア構成図である。
【図１１】 本発明のハーフトーン生成装置の実施例３におけるシフトレジスタ１０のハードウェア構成の説明図である。
【符号の説明】
１ 多値画像データ
２ 閾値マトリクスデータ記憶手段
３ 閾値データ読み出し手段
４ レジスタ手段
５ 閾値データ選択手段
６ 複数の比較手段
７ ２値画像データ
２０ 閾値データ読み出し制御回路
２１ 閾値マトリクスデータメモリ
２２ ラッチ
２３ シフトレジスタ
２４ 閾値データ選択制御回路
２５ シフトレジスタ
２６ データセレクタ
２７ コンパレータ
２８ バッファ書込み制御回路
２９ バッファメモリ
３１ レジスタ
３２ シフトレジスタ
３３ シフトレジスタ
３４ シフトレジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a halftone generation apparatus and method for electronically converting multivalued image data into binary image data, and more particularly to a halftone for supplying halftone data at high speed to a high-definition print processing apparatus. The present invention relates to a generation device and a halftone generation method.
[0002]
[Prior art]
A print processing apparatus for printing a color image is generally divided into four plates of C (cyan), M (magenta), Y (yellow), and K (black), and multi-value image data is stored in each color plate. The The multi-value image data of each color plane is compared with threshold matrix data and converted to binary image data. Halftone printing is performed based on binary image data for each color, and a color image is generated.
[0003]
In conventional offset printing or the like, in order to digitally form a halftone image, a high resolution laser recording device called an image setter is used to form a halftone image on a photosensitive film, and then a PS plate (pressenized plate) or the like It is common to bake. In this image setter method, halftone formation is performed off-line as described above, and high speed is not required for halftone formation. Therefore, halftone formation is generally performed by a CPU (central processing unit) built in the image setter. Device). That is, the CPU performs a comparison operation between the multi-value image data and the threshold matrix data, and the result is recorded in the image setter memory. When the halftone formation for each page or job is completed, the halftone data recorded in the memory is sequentially read out, and recording on the photosensitive film of the laser is performed.
[0004]
On the other hand, in an electrophotographic printing processing apparatus, it is becoming common to form a halftone image digitally with the recent digitization of information, colorization of recording apparatuses, and higher resolution. In this electrophotographic system, unlike the general printing described above, it is necessary to form halftone images continuously from multi-value image data in accordance with the output of the recording apparatus. For this reason, hardware processing is generally used for halftone formation in an electrophotographic printing processing apparatus, not CPU processing.
[0005]
FIG. 2 shows a conventional hardware configuration relating to typical halftone formation. In FIG. 2, the address generation unit 8 calculates the address of the threshold matrix data to be compared in accordance with the pixel position of the input multi-value image data 1, and outputs the address to the threshold matrix data memory 2 ′ storing the threshold matrix data. The In the threshold matrix data memory 2 ′, threshold data 9 corresponding to the input multivalued image data is output to the comparator 6 ′, and halftone data is output as the binary image data 7 ′.
[0006]
In addition, as threshold matrix data for the electrophotographic printing processing apparatus, a method called rational tangent (Rational Tangent) is generally used, and the threshold data is composed of a relatively small matrix, and each color plate for color printing is used. There was a problem that the degree of freedom of the angle and the number of lines was relatively small. However, even in electrophotographic printing processing apparatuses, with the recent demand for higher image quality, recording apparatuses have become higher resolution, the matrix size that has been used in conventional image setters is large, and the degree of freedom of angles and lines is large. High halftoning by the supercell method and the multi-unit area method has become possible.
[0007]
In the halftone formation of the method shown in FIG. 2, multi-value image data is generally generated by the printing process of the conventional printing processing apparatus, and halftoning is performed immediately before laser exposure by the recording apparatus. As the resolution is increased, the cost of a memory for storing multi-valued image data becomes a problem in an electrophotographic print processing apparatus that is less expensive than an image setter. Furthermore, there is a problem in that a large amount of multi-value image data is transferred from the print processing unit to the recording device at a high speed, and halftone data is generated at a high speed according to the recording speed of the high-speed recording device.
[0008]
For the first two problems, halftoning in the print processing unit is devised as one solution. That is, multi-valued image data is converted into halftone data in advance, stored as binary data in a memory, and output to a recording device, whereby the memory capacity and the data transfer speed are both reduced to 1/8. However, the last problem, high-speed halftone data generation, remains a problem.
[0009]
[Problems to be solved by the invention]
Japanese Unexamined Patent Publication No. 6-6606 is a document that discloses a technique for generating halftone data at high speed. In JP-A-6-6606, one line of threshold matrix data is alternately transferred to a plurality of high-speed memories separately from the threshold matrix data memory, and halftone processing is executed by reading the threshold data from the high-speed memory. It is described. However, Japanese Patent Laid-Open No. 6-6606 aims to generate halftone at high speed with a small amount of high-speed memory, and basically expects a dramatic increase in processing speed without changing from the configuration of FIG. I can't.
[0010]
As another idea for generating halftone data at high speed, a plurality of halftone data generation hardware as shown in FIG. 2 is provided, and halftone processing is executed by operating a plurality of hardware in parallel. Devised. In such a parallel operation system, a logic operation unit such as a comparator can be easily realized because a large-scale and high-speed circuit has been provided by recent progress in ASIC technology. However, reading of threshold data generally involves a problem that the memory access time is slower than a simple logical operation such as a comparator, and a large number of data lines are required for simultaneously reading out the number of threshold data. Therefore, the speeding up of the threshold data reading is not solved, and this becomes a bottleneck of this method.
[0011]
The present invention has been made to solve the above-described various problems in the prior art, and provides a technique that can provide high-speed output of threshold data that becomes a bottleneck in hardware that generates a plurality of halftone data. Is.
[0012]
[Means for Solving the Problems]
In order to solve the above-described problem, a halftone generation device according to the present invention includes a threshold matrix data in a halftone generation device that generates pixel halftone data based on a comparison between multi-value image data of pixels and threshold matrix data. Threshold matrix data storage means for storing data, threshold data reading means for reading out all threshold data applied to halftone data generation processing for one scanning line from the threshold matrix data storage means, and the read one scan First register means for holding all threshold data to be applied to line halftone data generation processing, and a plurality of threshold data to be applied to halftone data generation processing for the one scanning line held in the first register means. Threshold data selecting means for selecting and outputting the threshold data, and the threshold data A plurality of comparison means for performing a plurality of comparison processes of the plurality of threshold data selected and output by the data selection means and the multi-value image data of the plurality of pixels in parallel, and executing a parallel generation process of the halftone data of the plurality of pixels; Preparation The threshold data selection means includes a plurality of selector circuits equal to the number of halftone data generated in parallel in the comparison means, and the input of each of the selector circuits corresponds to the number of halftone data generated in parallel in the comparison means. It is connected to the output of the first register means at an equal number of intervals, and the output of each selector circuit is switched according to the halftone pixel position generated in parallel. It is characterized by that.
[0013]
Furthermore, the halftone generation device according to the present invention is a halftone generation device that generates pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data in units of drawing objects. Threshold matrix data storage means for storing data, threshold data reading means for reading out all threshold data applied to halftone data generation processing for one scanning line from the threshold matrix data storage means in accordance with the start position of the drawing object, and reading First register means for holding all threshold data to be applied to the halftone data generation process for the one scan line, and all to be applied to the halftone data generation process for the one scan line held in the first register means Select and output multiple threshold data from the threshold data A plurality of threshold data selected by the threshold value data selecting means and a plurality of threshold value data and multi-value image data of a plurality of pixels are compared in parallel to generate a plurality of pixels of halftone data in parallel. A plurality of comparison means to perform The threshold data selection means includes a plurality of selector circuits equal to the number of halftone data generated in parallel in the comparison means, and the input of each of the selector circuits corresponds to the number of halftone data generated in parallel in the comparison means. It is connected to the output of the first register means at an equal number of intervals, and the output of each selector circuit is switched according to the halftone pixel position generated in parallel. It is characterized by that.
[0014]
Further, in the halftone generating apparatus of the present invention, the data reading means includes all threshold data applied to the halftone data generating process for the next scanning line to be processed next to the scanning line on which the halftone data generating process is being executed. The threshold value data reading means reads out all threshold value data to be applied to the halftone data generation process for the next scanning line from the threshold value matrix data storage means and outputs it to the second register means. The threshold value data held by the second register means is output to the first register means.
[0015]
Further, the halftone generation device of the present invention performs parallel generation processing of halftone data of a plurality of pixels in a plurality of comparison means, and halftone data generation processing of the next scanning line from the threshold matrix data storage means in the threshold data reading means. The reading of all threshold data to be applied and the output processing to the second register means are configured to operate in parallel.
[0017]
Furthermore, in the halftone generation device of the present invention, the first register means includes a shift circuit that cyclically shifts the stored threshold value data, and the shift circuit is not output to the comparison means via each selector circuit. It is characterized in that the shift is performed by the number of threshold data in one register means.
[0018]
Further, in the halftone generating apparatus of the present invention, the first register means is composed of a two-stage register of a first register in the previous stage and a first register in the subsequent stage, and the inputs of the selector circuits are generated in parallel in the comparing means. Connected to the output of the first register in the subsequent stage at intervals equal to the number of halftone data to be stored, and the first register in the previous stage includes a shift circuit that cyclically shifts the held threshold data, and the shift circuit Has a configuration in which a shift corresponding to the number of threshold data of the first register in the subsequent stage that is not output to the comparison means via each selector circuit is executed in the first register in the previous stage, and is shifted in the first register means in the previous stage. The threshold data is output to the first register in the subsequent stage.
[0019]
Further, the halftone generation device of the present invention is configured such that the parallel generation processing of the halftone data of a plurality of pixels in the plurality of comparison units and the threshold data shift processing in the first register in the preceding stage operate in parallel. And
[0020]
Further, in the halftone generating device of the present invention, the threshold data reading means has a configuration for outputting a shift signal for instructing a shift amount of the threshold data to the second register means, and the shift signal is a drawing start position of the drawing object. And a shift amount for matching the storage positions of threshold data.
[0021]
Further, in the halftone generating apparatus of the present invention, the second register means is composed of a register means having a two-stage configuration including a second register in the previous stage and a second register in the subsequent stage, and the threshold value read from the threshold matrix data storage means. The data is held in the second register in the previous stage and then output to the second register in the subsequent stage, and the threshold data reading means has a configuration for outputting a shift signal instructing the shift amount of the threshold data to the second register in the subsequent stage. The second register of the subsequent stage executes a shift of the threshold data held in accordance with the shift signal and outputs the threshold data shifted in the second register of the subsequent stage to the first register means. To do.
[0022]
Furthermore, the halftone generation device of the present invention is configured such that the parallel generation processing of the halftone data of a plurality of pixels in the plurality of comparison units and the shift processing of the threshold data in the second register at the subsequent stage operate in parallel. And
[0023]
Further, in the halftone generation device of the present invention, the threshold data reading unit has a configuration for controlling the number of threshold data read from the threshold matrix data storage unit according to the number of pixels of the drawing object in the scanning line to be processed. It is characterized by that.
[0024]
Further, in the halftone generating apparatus of the present invention, the threshold data reading means is configured to simultaneously read a plurality of threshold data from the threshold matrix data storage means.
[0025]
Furthermore, the halftone generation method of the present invention is a halftone generation method for generating pixel halftone data based on a comparison between multivalued image data of pixels and threshold matrix data. A threshold data reading step for reading all threshold data to be applied to the halftone data generation process, and all threshold data to be applied to the halftone data generation process for the read one scanning line are held in the first register means. A threshold data selection step for selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation process of the one scanning line held in the first register means, and a threshold data selection step Multiple threshold value data and multiple pixel multi-valued images selected and output Make multiple comparison processing with over data in parallel, we have a comparison step in the plurality of comparing means for performing a parallel process of generating halftone data for a plurality of pixels The threshold data selection step controls a plurality of selector circuits that are equal to the number of halftone data generated in parallel in the comparison step and that are switched according to the pixel positions of the halftone generated in parallel. This is a step of selectively outputting a plurality of threshold data. It is characterized by that.
[0026]
Furthermore, the halftone generation method of the present invention is the threshold matrix data in the halftone generation method for generating pixel halftone data based on a comparison between pixel multi-value image data and threshold matrix data in units of drawing objects. A threshold data reading step for reading all threshold data to be applied to halftone data generation processing for one scanning line from the storage means in accordance with the start position of the drawing object, and halftone data generation processing for the read one scanning line. A step of holding all threshold data to be applied in the first register means, and selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation processing of one scanning line held in the first register means Threshold data selection step and threshold data selection step A comparison step in a plurality of comparison means for performing a plurality of comparison processes of the plurality of threshold value data selected and output in multi-value image data in parallel and performing a parallel generation process of the halftone data of the plurality of pixels; Have The threshold data selection step controls a plurality of selector circuits that are equal to the number of halftone data generated in parallel in the comparison step and that are switched according to the pixel positions of the halftone generated in parallel. This is a step of selectively outputting a plurality of threshold data. It is characterized by that.
[0027]
Further, in the halftone generation method of the present invention, the threshold data is read out. Step Reads out from the threshold matrix data storage means all threshold data to be applied to the halftone data generation process of the next scan line to be processed next to the scan line on which the halftone data generation process is being executed. The threshold value data outputted to the register means and held by the second register means is outputted to the first register means.
[0028]
Further, in the halftone generation method of the present invention, the parallel generation processing of the halftone data of a plurality of pixels in the plurality of comparison means and the halftone data generation processing of the next scanning line from the threshold matrix data storage means in the threshold data reading means. The reading of all threshold data to be applied and the output processing to the second register means are executed by a parallel operation.
Further, in the halftone generation device of the present invention, threshold matrix data for storing threshold matrix data in a halftone generation device that generates pixel halftone data based on comparison between pixel multi-value image data and threshold matrix data Storage means; threshold data reading means for reading all threshold data applied to halftone data generation processing for one scanning line from threshold matrix data storage means; and halftone data generation processing for the read one scanning line 1st register means for holding all threshold data to be applied to 1 until the binarization processing of the scan line is completed, and reusing the threshold data, and halftone of one scan line held in the first register means Multiple threshold data from all threshold data applied to the data generation process A plurality of threshold data selected by the threshold data selecting means, and a plurality of threshold data selected and output by the threshold data selecting means and a plurality of pixel multi-value image data are compared in parallel, and a plurality of pixel halftone data are parallelized. A plurality of comparison means for executing generation processing, wherein the threshold data reading means and the comparison means operate in parallel. In addition, the first register means includes a shift circuit that cyclically shifts the threshold data held in the first register means, and shifts by the number of threshold data in the first register that is not output to the comparison means. Having composition It is characterized by that.
Further, the halftone generation device of the present invention is a halftone generation device that generates pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data as a drawing object unit. Threshold matrix data storage means for storing, and threshold data reading means for reading out all threshold data applied to halftone data generation processing for one scanning line from the threshold matrix data storage means in accordance with the start position of the drawing object. A first register means for holding all threshold data to be applied to the halftone data generation process for the one scan line until the binarization process for the scan line is completed, and reusing the threshold data; Means for generating halftone data of the one scan line Threshold data selection means for selecting and outputting a plurality of threshold data from all threshold data applied to the processing, and a plurality of comparisons between the plurality of threshold data selected and output by the threshold data selection means and multi-value image data of a plurality of pixels A plurality of comparison means that perform processing in parallel and execute parallel generation processing of halftone data of a plurality of pixels, and the threshold data reading means and the comparison means operate in parallel. In addition, the first register means includes a shift circuit that cyclically shifts the threshold data held in the first register means, and shifts by the number of threshold data in the first register that is not output to the comparison means. Having composition It is characterized by that.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a halftone generating apparatus and a halftone generating method according to the present invention will be described with reference to the drawings.
[0030]
【Example】
[Example 1]
FIG. 1 is a block diagram showing the principle configuration of a halftone generating apparatus according to the present invention. In the figure, the halftone generating apparatus according to the present invention comprises a threshold matrix data storage means 2, a threshold data reading means 3, a register means 4, a threshold data selection means 5, and a plurality of comparison means 6. Input multi-value image data 1 is converted into binary image data 7 and output.
[0031]
The threshold matrix data storage means 2 is a memory for storing threshold data for binarizing the input multi-value image data 1. The threshold matrix data targeted by the present invention is, for example, large-size matrix data corresponding to a high-resolution recording apparatus, and is composed of, for example, a plurality of halftone cells generated by a supercell method or a multi-unit area method. It is what is done. The supercell method is described in “Finscript Screening”, published by Peter Fink, published by MDN Corporation. The multi-unit area method is described in Journal of the Japan Printing Society, Vol 31, pp 31-39 (1994). In addition, the threshold matrix data is stored in the memory so that a plurality of threshold data is output simultaneously, for example, in units of 32 bits or 64 bits, according to the number of threshold data accessed simultaneously.
[0032]
Based on the scanning signal of the input multi-valued image data 1, the threshold data reading unit 3 applies all threshold data for the scanning line from the threshold matrix data storage unit 2, that is, halftone data generation processing for one scanning line. All threshold data are read out, and the threshold data are sequentially held so that they can be simultaneously transferred to the register means 4 in the subsequent stage. The threshold data reading unit 3 is configured to read all threshold data for the next scanning line, that is, all threshold data applied to the halftone data generation processing for the next scanning line after transferring the threshold data to the register unit 4. Has been.
[0033]
The register means 4 holds all the threshold data for the scanning line output from the threshold data reading means 3 until the binarization processing for the scanning line is completed. Further, in the present invention, a plurality of pixels are configured to perform binarization processing simultaneously in a plurality of comparison means 6, and threshold data held in the register means 4 is also output to the plurality of comparison means at the same time. The register 4 is shifted by the remaining threshold data number generated as a result of repeating the above. That is, the comparators constituting the comparison means from the register means 4 via the selector circuit constituting the threshold data selection means 5 following the register means 4 with the same number of threshold data sets as the number of the plurality of comparators constituting the sequential comparison means. However, the total of the output threshold data sets is a multiple of the number of comparison means, and as a result, threshold data that is not output to the comparator via the selector circuit remains at the end of the register means 4 as residual data. The entire threshold value matrix data set in the register means 4 is cyclically shifted so that the shift for the remaining data is positioned at the head of the register. The threshold matrix data is repeatedly used by this shift. These shift processes will be described in detail later.
[0034]
The threshold data selection unit 5 selects predetermined threshold data from all the threshold data for the scanning lines held in the register unit 4 and outputs the selected threshold data to the comparison unit. Threshold data for binarizing the multi-value image data 1 by the plurality of comparison means 6 is selectively extracted from the threshold data set in the register means 4 according to the scanning position of the multi-value image data 1. The threshold data selection unit 5 is a selector for selecting and outputting a plurality of threshold data blocks to the plurality of comparison units 6. For example, in a configuration in which eight comparison units perform parallel processing, eight consecutive threshold data are set as one block corresponding to eight consecutive multi-value image data 1 and are sequentially output to a plurality of comparison units 6 for each block. It is configured to
[0035]
A plurality of comparison means 6 compares the same number of multi-value image data 1 as the number of comparison means 6 and a plurality of corresponding threshold data, and binarizes them. For example, if the multi-value image data 1 is larger than the threshold data, the bit of the pixel is 1, and if the multi-value image data 1 is smaller than the threshold data, the bit of the pixel is 0. These comparison processes are executed in parallel. The binary image data 7 output from the plurality of comparing means 6 is stored in a predetermined processing unit, for example, a scanning line unit, a band unit, or a page unit, for example, in a buffer memory, and then transferred to an electrophotographic recording apparatus. Is output.
[0036]
Next, an implementation form of the present embodiment will be described.
FIG. 3 shows an example of the hardware configuration of the halftone generating apparatus of this embodiment. In FIG. 3, the threshold matrix data storage means 2 described in FIG. 1 corresponds to the threshold matrix data memory 21, and the threshold data read means 3 in FIG. 1 is the threshold data read control circuit 20, latch 22 and shift register in FIG. 1 corresponds to the shift registers 2 and 24, and the threshold data selection means 5 in FIG. 1 corresponds to the threshold data selection control circuit 24 and a plurality of data selectors 1 to 8 and 26. 1 corresponds to the eight comparators 1 to 8 and 27. Although not directly related to the present invention, FIG. 3 shows a buffer memory 29 for temporarily storing image data binarized in a plurality of comparators 1 to 8 and 27 constituting a plurality of comparison means. A buffer memory write control circuit 28 is included. Hereinafter, each hardware configuration will be described.
[0037]
First, the threshold matrix data memory 21 shown in FIG. 3 constituting the threshold matrix data storage means shown in FIG. 1 will be described. The threshold value matrix data stored in the threshold value matrix data memory 21 is created by, for example, the multi-unit area method. In this embodiment, a recording apparatus having a resolution of, for example, 2400 dpi and a screen line number of, for example, about 177 lines is used. With the above conditions, the matrix size is 210 × 210, and if each threshold value data is 8 bits (1 byte), the data size per color of CMYK is 210 × 210 = 44100 [Kbyte]. In the multi-unit area method, threshold matrix data for generating halftones with screen angles of 15 °, 75 °, and 45 ° is generated in order to prevent the occurrence of moire. The number of halftone cells included in the 210 × 210 matrix is 241 for 15 ° and 75 ° cells and 242 for 45 ° cells. Under the above conditions, the length of the halftone generated by the matrix for one line (210 threshold data) is only about 2.2 [mm], and it is desirable to reuse as described in the present invention. That is obvious.
[0038]
In this embodiment, for example, an SRAM is used as the threshold matrix data memory 21 for storing the threshold matrix data. FIG. 5 shows the memory configuration and threshold matrix data storage status. As shown in FIG. 5, in this embodiment, four 8-bit memories with the same address are arranged in parallel, and four threshold data are output with the same address. The memory stores threshold matrix data for each color of CMYK and is addressed according to the color recorded by the recording apparatus. Therefore, as shown in FIG. 5, the address lines are configured to be 16 bits in total, and the data lines for threshold data are configured to be 32 bits in total. The threshold matrix data is addressed by the threshold data address signal THMA of the threshold data read control circuit 20.
[0039]
Next, the threshold data read control circuit 20, the latches 1 and 22, and the shift registers 1 and 23 in FIG. The threshold data read control circuit 20 outputs a threshold data address signal THMA for accessing the threshold matrix data memory based on the image data scanning signal SCANY indicating the position of the multi-valued image data to be halftone processed, and the threshold matrix data A latch timing signal LT for holding the threshold data in the latches 1 and 22 is output in accordance with the timing at which the threshold data is output from the memory. The latched threshold data is read by the shift registers 1 and 23, and at the same time, a shift signal ST1 for shifting the data is output so that it can be simultaneously output to the register means of the next stage.
[0040]
The latches 1 and 22 are for temporarily storing 32-bit data output from the threshold matrix data memory 21. For example, the latches 1 and 22 are configured by a circuit having an input gate in front of the RS flip-flop circuit, and the latch timing signal LT. Holds data while is low. The shift registers 1 and 23 are constituted by, for example, a circuit in which 53 JK flip-flop circuits are connected in series. The threshold data held by the latch 1 is fetched at the clock timing of the shift signal ST1, and at the same time, the data is 32 bits. Shift. FIG. 6 shows a connection state between the latches 1 and 22 and the shift registers 1 and 23. 32-bit data is temporarily stored in the latch 1 from the threshold matrix data memory, and then the stored data is taken into the shift register 1.
[0041]
Next, the shift registers 2 and 25 shown in FIG. 3 of the present embodiment corresponding to the register means 4 in FIG. 1 will be described. FIG. 7 shows the configuration of the shift registers 2 and 25. The shift registers 2 and 25 are, for example, a circular register in which 210 × 8 JK flip-flop circuits 251 corresponding to all data for one line of the threshold matrix of this embodiment are connected in a circular manner and each JK flip-flop circuit. 210 × 8 2 to 1 data selectors 252 for controlling the input of the. Since all the threshold data of the shift registers 1 and 23 are simultaneously loaded into the shift registers 2 and 25, the output of the shift registers 1 and 23 and one input of the 2to1 data selector 252 corresponding to each register of the shift registers 2 and 25 are One-to-one connection is made. Further, the shift of the data already taken in the shift registers 2 and 25 is controlled by the shift signal ST2 output from the threshold data selection control circuit 24, and the shift registers 1 and 23 receive the data from the shift registers 1 and 23. Capture of threshold data is controlled.
[0042]
In the configuration of this embodiment described with reference to FIG. 3, the threshold value data of the scanning line required for the shift registers 1 and 23 from the threshold matrix data memory 21 via the latch 22 under the control of the threshold data read control circuit 20. Are read, the threshold data select signal TDS output from the threshold data selection control circuit 24 is set in the shift registers 2 and 25 on the threshold data take-in side, and the shift register 1 is set at the clock timing of the shift signal ST2. All 23 threshold data are simultaneously loaded into the shift registers 2 and 25. Further, after a predetermined number of threshold data is transferred to the eight comparators 1 to 8 and 27 via the eight data selectors 1 to 8 and 26, the threshold data is cyclically transferred to the predetermined number by the shift signal ST2. It is configured to shift only. In the present embodiment, the predetermined number of threshold data transfers is 210, which is the number of threshold data fetched into the register, and the number of comparators 1-8, 27 which are a plurality of comparison means is subjected to comparison processing simultaneously is 8. Therefore, 210/8 = 26, and the number of transfers is 26. Since the predetermined number of threshold data shifts is 210% 8 = 2, the number of shifts is 2. FIG. 8 shows the arrangement of threshold data before and after the shift, and this shift process will be described.
[0043]
The diagram of the initial state shown in the upper part of FIG. 8 shows the register state in the initial stage of threshold data setting of the shift register 2, and threshold data 1 to 210 are set in order from the top. In this register set state, threshold data 1 is input to the comparator 1 via the selector 1 and halftone generation is performed by comparison processing with the first pixel of the scanning line. The threshold data 2 is processed by the selector 2 and the comparator 2, and thereafter the threshold data 3 to 8 are processed in the selectors 3 to 8 and the comparators 3 to 8 in the same manner. Subsequent to these processes, the threshold data 9-16, 17-24. . . Comparison processing in the comparator between the data corresponding to 201 to 208 and the multi-value image data is executed.
[0044]
When the comparison processing is executed in this way, the threshold data 209 and 210 of the register 2 are not output to the selector and comparator as shown in the upper register state diagram of FIG. These two data are shifted to the head of the register as shown in the register state in the middle part of FIG. 8, and thereafter, the output to the selector and comparator is eight threshold data from the head of the register state shown in the middle part of FIG. Sets 209-6, 7-15,. . . 199 to 206 are set and output to eight comparators via a selector to execute parallel comparison processing. Further, when the threshold data is transferred 26 times in this state and the comparison process is completed, the threshold data 207 and 208 in the middle part of FIG. 8 are shifted to the register head, and the register state shown in the lower part of FIG. The output of two threshold data sets is executed sequentially. These transfer and shift are continuously repeated until the halftoning process of the scanning line to be processed is completed.
[0045]
Next, the threshold data selection control circuit 24 and the eight data selectors 1 to 8 and 26 in FIG. 3 of the present embodiment constituting the threshold data selection means 5 in FIG. 1 will be described. The threshold data selection control circuit 24 is a shift for controlling the threshold data fetching and data shift of the shift registers 2 and 25 based on the image data scanning signals SCANX and SCANY indicating the position of the multi-valued image data to be halftoned. A signal ST2 and a threshold data select signal TDS are output, and a 5-bit comparison data select signal CDS for selectively outputting the threshold data of the shift registers 2 and 25 to the eight comparators 1 to 8 and 27 is output. The eight data selectors 1 to 8 are 26 to 1 data selectors connected to the 26 outputs of the shift registers 2 and 25, respectively. Also, the shift registers 2 and 25 and the eight data selectors 1 to 8 are connected such that the output of the first JK flip-flop circuit 251 of the shift registers 2 and 25 is sent to the data selector 1 and the second JK flip-flop. The output of the circuit 251 is to the data selector 2, the output of the eighth JK flip-flop circuit 251 is to the data selector 8, the output of the ninth JK flip-flop circuit 251 is to the data selector 1, and so on. ing.
[0046]
In the above configuration, the 5-bit comparison data select signal CDS is sequentially output from 0x00 to 0x19, and after the shift of the threshold data described above, the output from 0x00 to 0x19 is similarly repeated. The eight threshold data selected by the eight data selectors 1-8 are output to the eight comparators 1-8, 27, respectively.
[0047]
Next, the eight comparators 1 to 8 and 27 will be described. Each of the eight comparators 1 to 8 and 27 is an 8-bit magnitude comparator, and compares the multi-value image data and the threshold data. If the multi-value image data is larger than the threshold data, 1, and the multi-value image data is smaller than the threshold data. If there is, 0 is output and binarized. These eight comparators can be operated in parallel. The image data binarized by the eight comparators 1 to 8 and 27 is written into the buffer memory 29 in units of 8 bits. Writing to the buffer memory 29 is controlled by the buffer memory write control circuit 28.
[0048]
The hardware configuration of one embodiment in the halftone generation device according to the present invention has been described above. The logic unit excluding the threshold data matrix memory 21 and the buffer memory can be easily used by, for example, a semi-custom LSI called a gate array. LSI can be used.
[0049]
Next, overall processing in the hardware configuration of the above embodiment will be described with reference to FIG.
[0050]
First, the image data scanning signal SCANY is read into the threshold data read control circuit 20 prior to halftoning of the input multi-value image data. The threshold data read control circuit 20 outputs a threshold data address signal THMA to the threshold matrix data memory 21, outputs desired threshold data from the threshold matrix data memory 4 by 4 units, that is, 32 bits, and passes through the latches 1 and 22. To the shift registers 1 and 23. The threshold data read control circuit 20 repeats the output of the threshold data address signal THMA until all threshold data has been input to the scanning line, that is, 53 times.
[0051]
After all the threshold data for the scan line are input to the shift registers 1 and 23, the scan line is input to the shift registers 2 and 25 by the threshold data select signal TDS and the shift signal ST2 output from the threshold data selection control circuit 24. All threshold data for is set.
[0052]
After all the threshold data for the scanning line are set in the shift registers 2 and 25, the threshold data selected by the comparison data select signal CDS output from the threshold data selection control circuit 24 and the magnitude of the predetermined multi-value image data Binarization by comparison is started. The size comparison between the selection threshold data and the multi-value image data of a predetermined pixel is executed in parallel by the comparators 1 to 8 and 27.
[0053]
In this embodiment, there are eight comparators that can operate in parallel, and threshold data and eight data set in the shift register 2 are set in each comparator at a time, and comparison processing is executed. In this embodiment, as described above with reference to FIG. 8, 210 threshold data are set in the shift registers 2 and 25 at one time, and comparison with eight threshold data at a time is performed by the comparators 1 to 8 and 27. Therefore, if these comparison processes are repeated 26 times, threshold data of 8 × 26 = 208 is used, and it is requested to shift to the state shown in the middle part of FIG. 8 for further comparison process. Therefore, the threshold data selection control circuit 24 repeats the output of the comparison data select signal CDS 26 times, then outputs the shift signal ST2 to the shift registers 2 and 25 twice, circulates the threshold data, and the middle stage of FIG. Enter the register state shown. The threshold data selection control circuit 24 repeats the above processing until the scanning line processed by the threshold data read from the threshold matrix is completed, and executes halftoning by comparison processing with multi-value image data. On the other hand, when halftoning of predetermined multi-value image data is started, the threshold data read control circuit 20 starts reading threshold data of the next scanning line.
[0054]
Halftoning is performed by repeating the above process.
Therefore, according to the present embodiment, the threshold value data reading that has been conventionally performed for each processing pixel is reused until the scanning line processed by the threshold data read from the threshold value matrix is completed. The reading process may be performed once for each scanning line. Furthermore, since it is possible to adopt a pipeline configuration for reading out threshold data from the next scanning line and outputting threshold data for halftoning, compared to the conventional method of reading out each processing pixel. The threshold data read time can be reduced to a negligible level.
[0055]
[Example 2]
Next, a second embodiment of the present invention will be described. The second embodiment has a configuration in which the register means of the hardware configuration (see FIG. 3) of the first embodiment is modified. Basically, it has the basic configuration of FIG. 1, and the configuration of the register means 4 in FIG. 1 is different from that of the first embodiment shown in FIG. FIG. 4 shows a hardware configuration around the register means 4 of the halftone generating apparatus according to the second embodiment. In FIG. 4, the register means 4 is composed of shift registers 2 and 25 and a register 31. The shift registers 2 and 25 are the same as the shift register 2 in the hardware configuration of the first embodiment. As shown in FIG. 7, for example, 210 corresponding to all data for one line of the threshold value matrix of the present embodiment. A × 8 JK flip-flop circuit 251 is composed of a circular register connected in a circular manner and 210 × 8 2 to 1 data selectors 252 that control the input of each JK flip-flop circuit. On the other hand, the register 31 is the same as the latches 1 and 22, and is composed of, for example, a circuit having an input gate before the RS flip-flop circuit, and the latch timing signal TLT output from the threshold data selection control circuit 24 is Data is held during Low. However, unlike the latches 1 and 22, the register 31 is configured to hold 210 pieces of 8-bit data in order to hold all threshold data.
[0056]
In the above configuration, in the first embodiment, a predetermined number (8 × 26 = 208 in the first embodiment) of threshold data is provided to the eight comparators 1 to 8 and 27 via the eight data selectors 1 to 8 and 26. , The threshold data is cyclically shifted by a predetermined number (210− (8 × 26) = 2 in the above embodiment) by the shift signal ST2, whereas the threshold data is transferred. And the cyclic shift of threshold data can be pipelined. That is, after all the threshold data of the scanning lines necessary for the shift registers 1 and 23 are read, all the threshold data of the shift registers 1 and 23 are simultaneously loaded into the shift registers 2 and 25, and at the same time, all the threshold data is stored in the register 31. set. Therefore, in the initial state, the register 31 and the registers 2 and 25 have exactly the same data set in the same manner.
[0057]
The threshold data is transferred to the comparators 1 to 8 and 27 via the data selectors 1 to 8 and 26 from the threshold data set in the register 31, and the threshold data by the shift signal ST2 is cyclically shifted to the shift register 2. , 25 in parallel with the transfer of the threshold data to the comparators 1-8, 27. Therefore, the threshold data shift after a predetermined number of threshold data is transferred from the register 31 to the eight comparators (not shown in FIG. 4) via the data selectors 1 to 8 and 26 is performed in the shift registers 2 and 25. Since the processing has already been completed, the loss of shift processing time as in the first embodiment can be omitted, and processing can be performed with a delay of 1 CLK.
[0058]
As described above, according to this embodiment, the threshold data transfer and the cyclic shift of the threshold data can be configured in a pipeline configuration, so that a delay caused by the cyclic shift can be absorbed. The cyclic shift in the first and second embodiments is as small as two data, that is, two CLKs, but depending on the combination of the number of binarization processes processed in parallel and the threshold matrix data size, the delay due to the cyclic shift may be It will be big. For example, when threshold matrix data having about 166 screen lines is generated by the multi-unit area method as in the first embodiment, the threshold matrix data size is 165 × 165. If binarization is performed by eight comparators as in the first and second embodiments, the threshold data that must be cyclically shifted is 165% 8 = 5, and a shift processing time of 5 CLK is required. This is 8 × 20 = 160 when using the same eight comparators as in the above embodiment, so that a shift process of 5 data is required for every 20 threshold data transfer repetitions, and the threshold data transfer repeats. Since the shift process is 5 data with respect to the number of times 20, the threshold data transfer process: the shift process requires a required time of 20: 5, and the shift process requires a processing time of 25% with respect to the threshold data transfer process. As a result, a large delay occurs. According to this embodiment, this delay is 5%.
[0059]
[Example 3]
Next, a third embodiment of the present invention will be described.
The general print processing according to the present invention is configured to sequentially interpret drawing commands for representing characters, graphics, and photographs, overwrite them sequentially on the drawing memory, and perform raster development. In order to reduce the drawing memory in this printing process, the drawing command is converted into an intermediate format (intermediate data) between the drawing command and raster data, and then divided into a plurality of areas constituting one page of the intermediate data (band division) ), Raster development of the intermediate data on the band-by-band drawing memory, and sequential overwriting are known. This intermediate data is generated as a lump that expresses a plurality of drawing objects that sequentially interpret drawing commands and each expresses characters, figures, and photographs. The third embodiment relates to a halftone generation apparatus according to the above-described configuration in which multivalued image data raster-developed in units of drawing objects is halftoned and overwritten on a buffer memory.
[0060]
Accordingly, the multi-value image data to be halftoned in the third embodiment is input to the halftone generator for each drawing object, and the start position of the multi-value image data is different for each drawing object and each scanning line. This is different from the multivalued image data to be halftoned in the first and second embodiments. For this reason, the threshold data reading means 3 of the third embodiment is configured to match the read threshold data with the head pixel position of the multi-value image data to be processed.
[0061]
FIG. 9 shows a hardware configuration around the threshold data reading means 3 in the third embodiment. The third embodiment shown in FIG. 9 is different in that the shift registers 1 and 23 of FIG. 3 showing the configuration of the first embodiment described above are changed to cyclic shift registers 10 and 32. The shift registers 10 and 32 have a configuration similar to that of the shift registers 1 and 23, and 53 × 32 JK flip-flop circuits 251 that store all data for one line of the threshold value matrix of the embodiment in parallel in 4 bytes are circular. And 32 1-to-1 data selectors 252 for controlling the input of threshold data from the latches 1 and 22. FIG. 11 shows the configuration of the shift registers 10 and 32.
[0062]
In the above configuration, the threshold data read control circuit 20 outputs the threshold data address signal THMA for accessing the threshold matrix data memory based on the image head address PIX and the image length LX information of the multi-value image data to be halftoned. To do. The output of the threshold data address signal THMA ends when the threshold length data corresponding to the image length LX is read if the image length LX is smaller than the threshold matrix data size, or 210 or less in this embodiment. Thereafter, the latch timing signal LT for holding the threshold data is output by the latches 1 and 22 in accordance with the timing at which the threshold data is output from the memory as in the first embodiment. The latched threshold data is read by the shift registers 10 and 32, and at the same time, a shift signal ST10 and a threshold data select signal TDS10 for shifting the data are output. After all the threshold data necessary for halftoning the drawing object are set in the shift registers 10 and 32, the threshold data read control circuit 20 writes the binarized data into the image head address PIX and the buffer memory 29. The shift amount of the threshold data is calculated from the memory boundary (in this embodiment, in units of 8 pixels) at that time, and the shift signal ST10 is output to the shift registers 10 and 32. After the drawing start position of the drawing object to be input and the storage position of the threshold data are matched by the above procedure, it is transferred to the shift registers 2 and 25 of the register means 4. Thereafter, the threshold data is sequentially output to the eight comparator means as in the first embodiment. Further, after the threshold data is transferred to the shift registers 2 and 25, the threshold data read control circuit 20 reads the threshold matrix data based on the image head address PIX and the image length LX information of the next scanning line of the drawing object.
[0063]
Therefore, according to the present embodiment, even in a print processing apparatus that performs processing in units of drawing objects, it can be reused until the scanning line processed by the threshold data read from the threshold matrix is completed, as in the first embodiment. In addition, since it is possible to adopt a pipeline configuration for reading out threshold data from the next scan line and outputting threshold data for halftoning, compared with the conventional method of reading out each processing pixel. The threshold data can be read at high speed.
[0064]
[Example 4]
Next, a fourth embodiment of the present invention will be described. The fourth embodiment has a configuration in which the threshold data reading unit of the hardware configuration (see FIG. 9) of the third embodiment is changed. Basically, it has the basic configuration of FIG. 1, and the configuration of the threshold data reading means 3 in FIG. 1 is different from that of the third embodiment shown in FIG. FIG. 10 shows a hardware configuration around the threshold data reading unit 3 of the halftone generating apparatus according to the fourth embodiment. The fourth embodiment shown in FIG. 10 is different in that the shift registers 11 and 33 and the shift registers 12 and 34 are configured instead of the shift registers 10 and 32 of FIG. The shift registers 11 and 33 and the shift registers 12 and 34 have the same configuration as the shift registers 1 and 23 and the shift registers 2 and 25 of the first embodiment.
[0065]
In the configuration of the fourth embodiment, the shift processing for matching the drawing start position of the input drawing object and the threshold data storage position can be performed in parallel with the data reading processing from the threshold matrix data memory.
[0066]
In this embodiment, the threshold data read from the threshold matrix data memory is taken into the shift registers 11 and 33 and further taken into the shift registers 12 and 34. After all the threshold data necessary for halftoning the drawing object are set in the shift registers 12 and 34, the threshold data read control circuit 20 uses binary values for the image head address PIX and the buffer memory 29 (see FIG. 3). The amount by which the threshold data is shifted is calculated from the memory boundary (in this embodiment, in units of 8 pixels) when the digitized data is written, and the shift signal ST12 is output to the shift registers 12 and 34. After the drawing start position of the input drawing object and the storage position of the threshold data are matched by the above procedure, the shifted data is transferred to the shift registers 2 and 25. During the shift processing executed in the shift registers 12 and 34, the threshold data of the next scanning line is taken into the shift registers 11 and 33.
[0067]
According to the configuration of the present embodiment, in the configuration described in the third embodiment, after the threshold data is read, the threshold data is shifted according to the start position of the drawing object, whereas the threshold data is read. Since the threshold data can be shifted in the pipeline, the delay due to the reading of the threshold data can be further reduced.
[0068]
While the embodiments of the halftone generating apparatus of the present invention have been described above, the present invention includes a configuration in which the configurations described in the above-described embodiments are arbitrarily combined. For example, the second embodiment described with reference to FIG. 4 in which the register means 4 in FIG. 1 has a two-stage configuration and the second embodiment described with reference to FIG. 10 in which the register in the threshold data reading means 3 in FIG. In addition, the configuration in which the fourth embodiment is combined, and any other combined configuration are included. In addition, the numbers shown in the above-described embodiments, such as the number of comparators, selectors, and the number of data set in each register, are only examples, and the halftone generation apparatus and halftone generation method of the present invention can be used in any number of configurations. Can be applied.
[0069]
【The invention's effect】
According to the configuration of the present invention described above, reading of threshold data that has been performed for each processing pixel in the related art is reused until the scanning line processed by the threshold data read from the threshold matrix is completed. The reading process may be performed once for each scanning line to be performed. Further, the threshold data can be read out during the halftone data generation of the previous line. That is, since it is possible to have a pipeline configuration for each scanning line, it is read out for each conventional processing pixel. Compared to the above method, the threshold data read speed can be prevented from becoming a bottleneck in increasing the processing speed.
[0070]
Furthermore, according to the configuration of the present invention, even in a printing processing apparatus that performs processing in units of drawing objects, the processing speed does not decrease due to the reading speed of the threshold data. That is, in the print processing apparatus to which the present invention can be applied, print information representing characters, figures, and photographs can be processed independently for each drawing object, so that print information that has figures on the photographs can be obtained. On the other hand, optimal processing including halftoning can be performed and synthesized on the memory. Furthermore, the present invention can be applied to a print processing apparatus that processes print information at high speed online for each object, and similar effects can be obtained.
[0071]
As described above, in the halftone generation in which halftone processing is performed at high speed by parallel processing by a plurality of comparators applied to a high-definition print processing apparatus by the halftone generation apparatus and halftone generation method of the present invention, the threshold value matrix Since it is possible to read out threshold data from the data memory and output to a plurality of comparators in a pipeline configuration, it has become possible to supply threshold data, which has conventionally been a bottleneck, at high speed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a principle configuration of a halftone generation device of the present invention.
FIG. 2 is a hardware configuration diagram related to conventional typical halftone formation.
FIG. 3 is a hardware configuration example of the halftone generation device according to the first embodiment of the halftone generation device of the present invention.
FIG. 4 is a hardware configuration diagram around register means in a second embodiment of the halftone generating device of the present invention;
FIG. 5 is an explanatory diagram of a memory configuration and threshold matrix data storage status in the first embodiment of the halftone generator of the present invention.
FIG. 6 is an explanatory diagram of a connection state between the latch 1 and the shift register 1 in the first embodiment of the halftone generating device of the present invention.
FIG. 7 is an explanatory diagram of a hardware configuration of the shift register 2 in the first embodiment of the halftone generation device of the present invention.
FIG. 8 is an explanatory diagram of the arrangement of the shift register 2 before and after the shift of threshold data in the first embodiment of the halftone generator of the present invention.
FIG. 9 is a hardware configuration diagram around the threshold data reading unit 3 in the third embodiment of the halftone generating device of the present invention;
FIG. 10 is a hardware configuration diagram around the threshold data reading unit 3 in the fourth embodiment of the halftone generator of the present invention;
FIG. 11 is an explanatory diagram of a hardware configuration of the shift register 10 in Embodiment 3 of the halftone generating device according to the invention.
[Explanation of symbols]
1 Multi-value image data
2 Threshold matrix data storage means
3 Threshold data reading means
4 Register means
5 Threshold data selection means
6 Multiple comparison means
7 Binary image data
20 Threshold data read control circuit
21 Threshold matrix data memory
22 Latch
23 Shift register
24 threshold data selection control circuit
25 Shift register
26 Data selector
27 Comparator
28 Buffer write control circuit
29 Buffer memory
31 registers
32 Shift register
33 Shift register
34 Shift register

Claims (20)

画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、
閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、
前記閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出し手段と、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第１レジスタ手段と、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、
前記閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段と、
を備え、
前記閾値データ選択手段は、前記比較手段において並列に生成されるハーフトーンデータ数に等しい複数のセレクタ回路を備え、
該セレクタ回路各々の入力は前記比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に前記第１レジスタ手段の出力と接続され、該セレクタ回路各々の出力は並列に生成されるハーフトーンの画素位置に応じて切換えが行われる構成を有することを特徴とするハーフトーン生成装置。In a halftone generation device that generates pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data,
Threshold matrix data storage means for storing threshold matrix data;
Threshold data reading means for reading out all threshold data to be applied to the halftone data generation process for one scanning line from the threshold matrix data storage means;
First register means for holding all threshold data to be applied to the read halftone data generation process of the one scanning line;
Threshold data selection means for selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation processing of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of a plurality of threshold data selected and output by the threshold data selection means and multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of halftone data of a plurality of pixels When,
With
The threshold data selection means includes a plurality of selector circuits equal to the number of halftone data generated in parallel in the comparison means,
The input of each selector circuit is connected to the output of the first register means at intervals equal to the number of halftone data generated in parallel in the comparison means, and the output of each selector circuit is a half generated in parallel. A halftone generation device having a configuration in which switching is performed according to a pixel position of a tone. 描画オブジェクトを単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、
閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、
前記閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出し手段と、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第１レジスタ手段と、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、
前記閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段と、
を備え、
前記閾値データ選択手段は、前記比較手段において並列に生成されるハーフトーンデータ数に等しい複数のセレクタ回路を備え、
該セレクタ回路各々の入力は前記比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に前記第１レジスタ手段の出力と接続され、該セレクタ回路各々の出力は並列に生成されるハーフトーンの画素位置に応じて切換えが行われる構成を有することを特徴とするハーフトーン生成装置。In a halftone generating device that generates pixel halftone data based on a comparison between pixel multivalued image data and threshold value matrix data in units of drawing objects,
Threshold matrix data storage means for storing threshold matrix data;
Threshold data reading means for reading all threshold data applied to the halftone data generation process for one scanning line from the threshold matrix data storage means according to the start position of the drawing object;
First register means for holding all threshold data to be applied to the read halftone data generation process of the one scanning line;
Threshold data selection means for selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation processing of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of a plurality of threshold data selected and output by the threshold data selection means and multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of halftone data of a plurality of pixels When,
With
The threshold data selection means includes a plurality of selector circuits equal to the number of halftone data generated in parallel in the comparison means,
The input of each selector circuit is connected to the output of the first register means at intervals equal to the number of halftone data generated in parallel in the comparison means, and the output of each selector circuit is a half generated in parallel. A halftone generation device having a configuration in which switching is performed according to a pixel position of a tone. 前記データ読み出し手段は、
ハーフトーンデータ生成処理が実行されている走査ラインの次に処理すべき次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第２レジスタ手段を有し、
前記閾値データ読み出し手段は、前記閾値マトリクスデータ記憶手段から前記次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行い、前記第２レジスタ手段に出力し、
前記第２レジスタ手段が保持する閾値データを前記第１のレジスタ手段に出力する構成を有することを特徴とする請求項１または２に記載のハーフトーン生成装置。The data reading means includes
Second register means for holding all threshold data to be applied to the halftone data generation process of the next scan line to be processed next to the scan line in which the halftone data generation process is being executed;
The threshold data reading unit reads all threshold data to be applied to the halftone data generation process of the next scanning line from the threshold matrix data storage unit, and outputs to the second register unit,
3. The halftone generating device according to claim 1, wherein the second register means has a configuration for outputting threshold data held by the second register means to the first register means. 前記複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、
前記閾値データ読み出し手段における、前記閾値マトリクスデータ記憶手段から前記次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出し、および前記第２レジスタ手段への出力処理とは並列動作する構成であることを特徴とする請求項３に記載のハーフトーン生成装置。Parallel generation processing of halftone data of a plurality of pixels in the plurality of comparison means;
In the threshold data reading means, the reading of all threshold data applied to the halftone data generation process of the next scanning line from the threshold matrix data storage means and the output process to the second register means are operated in parallel. The halftone generation device according to claim 3, wherein 前記第１レジスタ手段は、保持された閾値データを循環的にシフトするシフト回路を備え、
前記シフト回路は、前記各セレクタ回路を介して前記比較手段に出力されない前記第１レジスタ手段中の閾値データ数分のシフトを行う構成を有することを特徴とする請求項１または２に記載のハーフトーン生成装置。The first register means includes a shift circuit that cyclically shifts the stored threshold data,
3. The half according to claim 1, wherein the shift circuit has a configuration in which a shift is performed by the number of threshold data in the first register unit that is not output to the comparison unit via each selector circuit. Tone generator. 前記第１レジスタ手段は、前段の第１レジスタおよび後段の第１レジスタの２段構成のレジスタで構成され、
前記セレクタ回路各々の入力は前記比較手段において並列生成されるハーフトーンデータ数に等しい数の間隔毎に前記後段の第１のレジスタの出力と接続され、
前記前段の第１レジスタは、保持された閾値データを循環的にシフトするシフト回路を備え、
該シフト回路は、前記各セレクタ回路を介して前記比較手段に出力されない前記後段の第１レジスタの閾値データ数分のシフトを前記前段の第１レジスタにおいて実行する構成を有し、
前記前段の第１レジスタ手段においてシフト処理された閾値データが前記後段の第１レジスタに出力される構成を有することを特徴とする請求項１または２に記載のハーフトーン生成装置。The first register means is composed of a two-stage register consisting of a first register at the front stage and a first register at the rear stage.
The input of each selector circuit is connected to the output of the first register in the subsequent stage at intervals equal to the number of halftone data generated in parallel in the comparison means,
The first register of the preceding stage includes a shift circuit that cyclically shifts the stored threshold data,
The shift circuit has a configuration in which a shift corresponding to the threshold data number of the first register in the subsequent stage that is not output to the comparison unit via each selector circuit is executed in the first register in the previous stage;
3. The halftone generation device according to claim 1, wherein the threshold data shifted in the first register means at the preceding stage is output to the first register at the succeeding stage. 前記複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、
前記前段の第１レジスタにおける閾値データのシフト処理とは並列動作する構成であることを特徴とする請求項６に記載のハーフトーン生成装置。Parallel generation processing of halftone data of a plurality of pixels in the plurality of comparison means;
The halftone generation apparatus according to claim 6, wherein the threshold data shift processing in the first register in the preceding stage is configured to operate in parallel. 前記閾値データ読み出し手段は、前記第２レジスタ手段に閾値データのシフト量を指示するシフト信号を出力する構成を有し、
前記シフト信号は、描画オブジェクトの描画開始位置と閾値データの格納位置を一致させるシフト量を示すことを特徴とする請求項３または４に記載のハーフトーン生成装置。The threshold data reading means has a configuration for outputting a shift signal for instructing a shift amount of threshold data to the second register means,
5. The halftone generation device according to claim 3, wherein the shift signal indicates a shift amount for matching a drawing start position of the drawing object with a storage position of the threshold data. 前記第２レジスタ手段は、前段の第２レジスタおよび後段の第２レジスタの２段構成のレジスタ手段で構成され、
前記閾値マトリクスデータ記憶手段から読み出された閾値データは前記前段の第２レジスタに保持された後、前記後段の第２レジスタに出力され、
前記閾値データ読み出し手段は、前記後段の第２レジスタに閾値データのシフト量を指示するシフト信号を出力する構成を有し、
前記後段の第２レジスタは前記シフト信号に応じて保持された閾値データのシフトを実行し、
前記後段の第２レジスタにおいてシフトされた閾値データを前記第１レジスタ手段に出力する構成を有することを特徴とする請求項８に記載のハーフトーン生成装置。The second register means is composed of a register means having a two-stage configuration of a second register at the front stage and a second register at the rear stage.
The threshold data read from the threshold matrix data storage means is held in the second register in the previous stage, and then output to the second register in the subsequent stage.
The threshold data reading means has a configuration for outputting a shift signal indicating a shift amount of threshold data to the second register in the subsequent stage,
The second register in the subsequent stage performs a shift of the threshold data held in accordance with the shift signal,
9. The halftone generation apparatus according to claim 8, wherein the halftone generation apparatus has a configuration in which threshold data shifted in the second register in the subsequent stage is output to the first register means. 前記複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、
前記後段の第２レジスタにおける閾値データのシフト処理とは並列動作する構成であることを特徴とする請求項９に記載のハーフトーン生成装置。Parallel generation processing of halftone data of a plurality of pixels in the plurality of comparison means;
The halftone generation device according to claim 9, wherein the threshold data shift processing in the second register in the subsequent stage is configured to operate in parallel. 前記閾値データ読み出し手段は、処理対象となる走査ラインにおける描画オブジェクトの画素数に応じて、前記閾値マトリクスデータ記憶手段から読み出される閾値データ数を制御する構成を有することを特徴とする請求項２に記載のハーフトーン生成装置。  3. The threshold data reading unit is configured to control the number of threshold data read from the threshold matrix data storage unit according to the number of pixels of a drawing object in a scanning line to be processed. The halftone generator described. 前記閾値データ読み出し手段は、前記閾値マトリクスデータ記憶手段から複数の閾値データを同時に読み出す構成であることを特徴とする請求項１または２に記載のハーフトーン生成装置。  3. The halftone generation apparatus according to claim 1, wherein the threshold data reading unit is configured to simultaneously read a plurality of threshold data from the threshold matrix data storage unit. 画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成方法において、
閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出しステップと、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを第１レジスタ手段に保持するステップと、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択ステップと、
前記閾値データ選択ステップにおいて選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段における比較ステップと、
を有し、
前記閾値データ選択ステップは、
前記比較ステップにおいて並列に生成されるハーフトーンデータ数に等しく、かつ並列に生成されるハーフトーンの画素位置に応じて切換えが行われる複数のセレクタ回路を制御して、複数の閾値データを選択出力するステップであることを特徴とするハーフトーン生成方法。In a halftone generation method for generating pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data,
A threshold data reading step for reading all threshold data to be applied to the halftone data generation process for one scanning line from the threshold matrix data storage means;
Holding all threshold data to be applied to the read halftone data generation process of the one scanning line in the first register means;
A threshold data selection step of selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation process of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of the plurality of threshold data selected and output in the threshold data selection step and the multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of a plurality of pixels of halftone data A comparison step in
Have
The threshold data selection step includes:
The plurality of threshold data is selected and output by controlling a plurality of selector circuits which are equal to the number of halftone data generated in parallel in the comparison step and switched according to the pixel positions of the halftone data generated in parallel. A halftone generation method characterized by comprising the steps of: 描画オブジェクトを単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成方法において、
閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出しステップと、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを第１レジスタ手段に保持するステップと、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択ステップと、
前記閾値データ選択ステップにおいて選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段における比較ステップと、
を有し、
前記閾値データ選択ステップは、
前記比較ステップにおいて並列に生成されるハーフトーンデータ数に等しく、かつ並列に生成されるハーフトーンの画素位置に応じて切換えが行われる複数のセレクタ回路を制御して、複数の閾値データを選択出力するステップであることを特徴とするハーフトーン生成方法。In a halftone generation method for generating pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data in units of drawing objects,
A threshold data reading step for reading out all threshold data to be applied to the halftone data generation process of one scanning line from the threshold matrix data storage means according to the start position of the drawing object;
Holding all threshold data to be applied to the read halftone data generation process of the one scanning line in the first register means;
A threshold data selection step of selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation process of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of the plurality of threshold data selected and output in the threshold data selection step and the multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of a plurality of pixels of halftone data A comparison step in
Have
The threshold data selection step includes:
The plurality of threshold data is selected and output by controlling a plurality of selector circuits which are equal to the number of halftone data generated in parallel in the comparison step and switched according to the pixel positions of the halftone data generated in parallel. A halftone generation method characterized by comprising the steps of: 前記ハーフトーン生成方法において、
前記閾値データ読み出しステップは、ハーフトーンデータ生成処理が実行されている走査ラインの次に処理すべき次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを前記閾値マトリクスデータ記憶手段から読み出しを行い、第２レジスタ手段に出力し、
前記第２レジスタ手段が保持する閾値データを前記第１のレジスタ手段に出力することを特徴とする請求項１３または１４に記載のハーフトーン生成方法。In the halftone generation method,
In the threshold data reading step, all threshold data to be applied to the halftone data generation process of the next scanning line to be processed next to the scanning line on which the halftone data generation process is executed are read from the threshold matrix data storage unit. And output to the second register means,
15. The halftone generation method according to claim 13, wherein threshold data held by the second register means is output to the first register means. 前記複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、
前記閾値データ読み出し手段における、前記閾値マトリクスデータ記憶手段から前記次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出し、および前記第２レジスタ手段への出力処理とは並列動作により実行することを特徴とする請求項１５に記載のハーフトーン生成方法。Parallel generation processing of halftone data of a plurality of pixels in the plurality of comparison means;
In the threshold data reading means, reading of all threshold data to be applied to the halftone data generation process of the next scanning line from the threshold matrix data storage means and output processing to the second register means are executed in parallel operation. The halftone generation method according to claim 15, wherein: 画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、
閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、
前記閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行う閾値データ読み出し手段と、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを当該走査ラインの２値化処理が終了するまで保持し、係る閾値データを再利用する第１レジスタ手段と、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、
前記閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、
前記閾値データ読み出し手段と前記比較手段とが並列動作する構成であると共に、
前記第１レジスタ手段は、該第１レジスタ手段に保持した閾値データを循環的にシフトするシフト回路を備え、前記比較手段に出力されない前記第１レジスタ中の閾値データ数分のシフトを行なう構成を有することを特徴とするハーフトーン生成装置。In a halftone generation device that generates pixel halftone data based on a comparison between pixel multivalued image data and threshold matrix data,
Threshold matrix data storage means for storing threshold matrix data;
Threshold data reading means for reading out all threshold data to be applied to the halftone data generation process for one scanning line from the threshold matrix data storage means;
First register means for holding all the threshold data applied to the read halftone data generation process of the one scan line until the binarization process of the scan line is completed, and reusing the threshold data;
Threshold data selection means for selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation processing of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of a plurality of threshold data selected and output by the threshold data selection means and multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of halftone data of a plurality of pixels And
With a configuration in which the previous SL threshold data reading means before Symbol comparison means operate in parallel,
The first register means includes a shift circuit that cyclically shifts threshold data held in the first register means, and performs a shift by the number of threshold data in the first register that is not output to the comparison means. A halftone generating apparatus comprising: 描画オブジェクト単位として、画素の多値画像データと閾値マトリクスデータとの比較に基づいて画素のハーフトーンデータを生成するハーフトーン生成装置において、
閾値マトリクスデータを記憶する閾値マトリクスデータ記憶手段と、
前記閾値マトリクスデータ記憶手段から一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを描画オブジェクトの開始位置に応じて読み出す閾値データ読み出し手段と、
読み出された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを当該走査ラインの２値化処理が終了するまで保持し、係る閾値データを再利用する第１レジスタ手段と、
前記第１レジスタ手段に保持された前記一走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データから複数の閾値データを選択し出力する閾値データ選択手段と、
前記閾値データ選択手段により選択出力された複数の閾値データと複数画素の多値画像データとの複数の比較処理を並列に行い、複数画素のハーフトーンデータの並列生成処理を実行する複数の比較手段とを備え、
前記閾値データ読み出し手段と前記比較手段とが並列動作する構成であると共に、
前記第１レジスタ手段は、該第１レジスタ手段に保持した閾値データを循環的にシフトするシフト回路を備え、前記比較手段に出力されない前記第１レジスタ中の閾値データ数分のシフトを行なう構成を有することを特徴とするハーフトーン生成装置。As a drawing object unit, in a halftone generation device that generates pixel halftone data based on comparison between pixel multivalued image data and threshold matrix data,
Threshold matrix data storage means for storing threshold matrix data;
Threshold data reading means for reading all threshold data applied to the halftone data generation process for one scanning line from the threshold matrix data storage means according to the start position of the drawing object;
First register means for holding all the threshold data applied to the read halftone data generation process of the one scan line until the binarization process of the scan line is completed, and reusing the threshold data;
Threshold data selection means for selecting and outputting a plurality of threshold data from all the threshold data applied to the halftone data generation processing of the one scanning line held in the first register means;
A plurality of comparison means for performing a plurality of comparison processes of a plurality of threshold data selected and output by the threshold data selection means and multi-value image data of a plurality of pixels in parallel, and executing a parallel generation process of halftone data of a plurality of pixels And
With a configuration in which the previous SL threshold data reading means before Symbol comparison means operate in parallel,
The first register means includes a shift circuit that cyclically shifts threshold data held in the first register means, and performs a shift by the number of threshold data in the first register that is not output to the comparison means. A halftone generating apparatus comprising: 前記データ読み出し手段は、
ハーフトーンデータ生成処理が実行されている走査ラインの次に処理すべき次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを保持する第２レジスタ手段を有し、
前記閾値データ読み出し手段は、前記閾値マトリクスデータ記憶手段から前記次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データの読み出しを行い、前記第２レジスタ手段に出力し、
前記第２レジスタ手段が保持する閾値データを前記第１のレジスタ手段に出力する構成を有することを特徴とする請求項１７または１８に記載のハーフトーン生成装置。The data reading means includes
Second register means for holding all threshold data to be applied to the halftone data generation process of the next scan line to be processed next to the scan line in which the halftone data generation process is being executed;
The threshold data reading unit reads all threshold data to be applied to the halftone data generation process of the next scanning line from the threshold matrix data storage unit, and outputs to the second register unit,
The halftone generation device according to claim 17 or 18, wherein threshold data held by the second register means is output to the first register means. 前記複数の比較手段における複数画素のハーフトーンデータの並列生成処理と、
前記閾値データ読み出し手段における、前記閾値マトリクスデータ記憶手段から前記次走査ラインのハーフトーンデータ生成処理に適用する全ての閾値データを読み出し、前記第２レジスタ手段への出力処理とは並列動作する構成であることを特徴とする請求項１９に記載のハーフトーン生成装置。Parallel generation processing of halftone data of a plurality of pixels in the plurality of comparison means;
In the threshold data reading means, all threshold data applied to the halftone data generation process for the next scanning line is read from the threshold matrix data storage means, and the output processing to the second register means is operated in parallel. The halftone generation apparatus according to claim 19, wherein the halftone generation apparatus is provided.
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