JP2000231632A - Halftone generating device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To generate halftone data which have a large matrix size and large degrees of freedom of an angle and the number of lines at a high speed through small-scale hardware by generating halftone data of a plurality of pixels at the same time by drawing objects regarding a character pattern. SOLUTION: This halftone generating device generates large threshold matrix data of 180×180 corresponding to an image recording device with high resolution, and then generates and stores binarized matrix data as to all gradation values of the drawing objects in a memory. When the gradation values of the drawing objects have 8-bit constitution, the binarized matrix data of 180×180 matrix size are generated by comparison with the binarization threshold of threshold matrix data as to gradation values 0, 1, 2...255 and stored in the memory, and a specific quantity of binarized matrix data for scanning lines are read out of the memory, so that binarized matrix data of pixels are selectively outputted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、文字図形に関す
る描画オブジェクトを表現する多値画像データを２値画
像データに電子的に変換するハーフトーン生成装置、特
に高精細の画像記録装置に対して高速にハーフトーンデ
ータを供給するハーフトーン生成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a halftone generating apparatus for electronically converting multivalued image data representing a drawing object relating to a character or graphic into binary image data, and particularly to a high-definition image recording apparatus. And a halftone generating apparatus for supplying halftone data to the halftone generator.

【０００２】[0002]

【従来の技術】カラー画像を印刷処理する印刷処理装置
では、一般に、カラー画像がＣ（シアン）、Ｍ（マゼン
タ）、Ｙ（イエロー）、Ｋ（黒）の４版に分解され、そ
れぞれの色版の多値画像データがバッファに格納され
る。その各色ごとの多値画像データは、閾値マトリクス
データと比較されて、２値画像データに変換され、その
各色ごとの２値画像データに基づいて、画像記録装置に
おいて、ハーフトーン印刷がなされ、カラー画像が形成
される。2. Description of the Related Art In a printing apparatus for printing a color image, a color image is generally separated into four plates of C (cyan), M (magenta), Y (yellow), and K (black), and each color is separated. The multivalued image data of the plate is stored in the buffer. The multi-valued image data for each color is compared with threshold matrix data and converted into binary image data. Based on the binary image data for each color, halftone printing is performed in an image recording device, An image is formed.

【０００３】従来、オフセット印刷などにおいて、デジ
タル的にハーフトーン画像を形成するには、イメージセ
ッタと呼ばれる高分解能のレーザー記録装置で、感光フ
ィルム上にハーフトーン画像を形成した後、ＰＳ版（ｐ
ｒｅｓｅｎｓｉｔｉｚｅｄｐｌａｔｅ）などに焼き付け
るのが一般的である。このイメージセッタ方式では、上
記のようにハーフトーン形成はオフラインで行われ、ハ
ーフトーン形成に関して高速性は要求されないため、一
般にハーフトーン形成は、イメージセッタに内蔵された
ＣＰＵ（中央演算処理装置）によって処理される。すな
わち、ＣＰＵによって多値画像データと閾値マトリクス
データとが比較され、その結果のハーフトーンデータが
イメージセッタのメモリに記録される。そして、ページ
単位またはジョブ単位のハーフトーン生成が終了する
と、メモリに書き込まれたハーフトーンデータが順次読
み出され、レーザーによる感光フィルム上への記録がな
される。Conventionally, to form a halftone image digitally in offset printing or the like, a halftone image is formed on a photosensitive film using a high-resolution laser recording apparatus called an image setter, and then a PS plate (p).
It is common to print on a resentized plate or the like. In this image setter method, halftone formation is performed off-line as described above, and high speed is not required for halftone formation. Therefore, halftone formation is generally performed by a CPU (central processing unit) built in the image setter. It is processed. That is, the CPU compares the multi-valued image data with the threshold matrix data, and records the resulting halftone data in the memory of the imagesetter. Then, when the generation of the halftone in page units or job units is completed, the halftone data written in the memory is sequentially read out and recorded on the photosensitive film by the laser.

【０００４】一方、電子写真方式の印刷処理装置におい
ても、近年の情報の電子化、画像記録装置のカラー化お
よび高解像度化に伴い、ハーフトーン画像をデジタル的
に形成することが一般的になりつつある。しかし、電子
写真方式では、オフセット印刷などの一般的な印刷とは
異なり、画像記録装置の出力に合わせて多値画像データ
から連続的にハーフトーン画像を形成する必要がある。
そのため、電子写真方式の印刷処理装置のハーフトーン
形成に関しては、ＣＰＵ処理ではなく、ハードウェア処
理が一般的である。On the other hand, even in an electrophotographic print processing apparatus, it is common to form a halftone image digitally with the recent digitization of information and colorization and high resolution of an image recording apparatus. It is getting. However, in the electrophotographic method, unlike general printing such as offset printing, it is necessary to continuously form a halftone image from multi-valued image data in accordance with the output of the image recording apparatus.
Therefore, regarding halftone formation of an electrophotographic print processing apparatus, hardware processing is generally used instead of CPU processing.

【０００５】図１２に、従来の代表的なハーフトーン形
成に関するハードウェア構成を示す。この構成では、ア
ドレス発生部１において、入力多値画像データＤｉｎの
画素位置に応じて、入力多値画像データＤｉｎと比較す
べき閾値マトリクスデータのアドレスが計算され、その
計算結果のアドレスが閾値マトリクスデータメモリ２に
出力されて、閾値マトリクスデータメモリ２から多値階
調データの閾値マトリクスデータＤｔｈが読み出され、
コンパレータ３において、その閾値マトリクスデータＤ
ｔｈと入力多値画像データＤｉｎが比較されて、ハーフ
トーンデータとしての２値化マトリクスデータＤｏｕｔ
が出力される。[0005] FIG. 12 shows a hardware configuration relating to a conventional typical halftone formation. In this configuration, the address generator 1 calculates the address of the threshold matrix data to be compared with the input multi-valued image data Din in accordance with the pixel position of the input multi-valued image data Din. The data is output to the data memory 2 and the threshold value matrix data Dth of the multi-value gradation data is read out from the threshold value matrix data memory 2,
In the comparator 3, the threshold matrix data D
th and input multi-valued image data Din are compared, and binary matrix data Dout as halftone data is compared.
Is output.

【０００６】この電子写真方式の印刷処理装置のための
閾値マトリクスデータは、従来、有理正接（Ｒａｔｉｏ
ｎａｌ Ｔａｎｇｅｎｔ）と呼ばれる方式が一般的で、
比較的小さなマトリクスで構成され、カラー印刷の各色
版の角度および線数の自由度が比較的小さいという問題
があった。しかし、電子写真方式の印刷処理装置におい
ても、高画質化の要求に伴って画像記録装置が高解像度
化したことによって、従来、イメージセッタで利用され
ている、マトリクスサイズが大きく、角度および線数の
自由度が高い、スーパーセル方式やマルチユニットエリ
ア方式によるハーフトーン化が可能になってきた。[0006] Conventionally, threshold matrix data for this electrophotographic printing apparatus has been calculated using rational tangent (Ratio tangent).
nal Tangent) is common,
It is composed of a relatively small matrix, and there is a problem that the degree of freedom of the angle and the number of lines of each color plate of color printing is relatively small. However, even in an electrophotographic print processing apparatus, as the resolution of an image recording apparatus has been increased in response to a demand for higher image quality, the matrix size, the angle and the number of lines conventionally used in an image setter have been large. It has become possible to achieve halftoning by a supercell system or a multi-unit area system, which has a high degree of freedom.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、図１２
の方式のハーフトーン形成では、従来は、印刷処理装置
で多値画像データを生成し、画像記録装置でレーザー露
光する直前においてハーフトーン化するのが一般的であ
るが、上記の高解像度化に伴い、イメージセッタに比べ
て低価格の電子写真方式の印刷処理装置では、大量の多
値画像データを格納しておくためのメモリのコストが問
題となる。さらに、大量の多値画像データを印刷処理装
置から画像記録装置に高速に転送すること、および高速
の画像記録装置の記録速度に応じて高速にハーフトーン
データを生成することも、問題となる。However, FIG.
Conventionally, in the halftone formation of the method, it is common to generate multi-valued image data in a print processing apparatus and halftone immediately before performing laser exposure in an image recording apparatus. Accordingly, the cost of a memory for storing a large amount of multi-valued image data poses a problem in an electrophotographic print processing device that is lower in price than an image setter. Further, transferring a large amount of multi-valued image data from the print processing apparatus to the image recording apparatus at a high speed and generating halftone data at a high speed in accordance with the high-speed recording speed of the image recording apparatus are also problems.

【０００８】メモリコストおよび高速転送の問題につい
ては、一つの解決手段として、印刷処理装置においてハ
ーフトーン化することが考えられる。すなわち、あらか
じめ多値画像データをハーフトーンデータ化し、２値画
像データとしてメモリに格納しておいて、画像記録装置
に出力することによって、多値画像データを印刷処理装
置のバッファに格納し、画像記録装置に転送してハーフ
トーン化する場合に比べて、多値画像データが８ビット
であれば、メモリ容量、データ転送速度とも、１／８に
低減する。しかしながら、ハーフトーンデータを高速に
生成しなければならないという問題は依然として残る。As a solution to the problems of memory cost and high-speed transfer, halftoning in a print processing apparatus is considered. That is, the multivalued image data is converted into halftone data in advance, stored in a memory as binary image data, and output to an image recording device, so that the multivalued image data is stored in a buffer of a print processing device, If the multi-valued image data is 8 bits, the memory capacity and the data transfer speed are reduced to 1/8 as compared with the case where the data is transferred to the recording apparatus and halftoned. However, the problem that halftone data must be generated at high speed still remains.

【０００９】そこで、ハーフトーンデータを高速に生成
することに対して、発明者は先に、複数画素についての
ハーフトーンデータを同時に生成することを検討し、ハ
ードウェアのボトルネックとなる閾値マトリクスデータ
の読み出しをパイプライン構成で行うとともに、読み出
された当該走査ラインの閾値マトリクスデータを繰り返
し再利用するハードウェア構成としたハーフトーン生成
装置を発明し、特願平１０−２５４７８５号（整理番号
ＦＮ９８―００１０６、１９９８年９月９日出願）によ
って提案した。Therefore, in order to generate halftone data at high speed, the inventor first studied generation of halftone data for a plurality of pixels at the same time. And a halftone generation device having a hardware configuration for repeatedly reusing the read-out threshold matrix data of the scan line, is disclosed in Japanese Patent Application No. 10-254785 (reference number FN98). -00106, filed on September 9, 1998).

【００１０】この方式によれば、対象ページ全体または
バンド全体でラスターデータ化された画像データをハー
フトーン処理する場合、あるいは描画オブジェクトごと
にハーフトーン処理する場合でも、主走査方向のサイズ
が写真などのイメージデータのように大きい場合には、
大きな効果を期待することができる。According to this method, even when halftone processing is performed on image data converted into raster data for the entire target page or entire band, or when halftone processing is performed for each drawing object, the size in the main scanning direction is a photograph or the like. If it is large like the image data of
A great effect can be expected.

【００１１】しかしながら、描画オブジェクトごとにハ
ーフトーン処理する場合で、かつ主走査方向のサイズが
小さい場合には、読み出された閾値マトリクスデータを
繰り返し再利用することができないため、効果が小さく
なる。文字図形に関する描画オブジェクトについては、
このような状況が発生する可能性が高い。However, when halftone processing is performed for each drawing object and the size in the main scanning direction is small, the read threshold matrix data cannot be reused repeatedly, and the effect is reduced. For drawing objects related to character figures,
Such a situation is likely to occur.

【００１２】この主走査方向のサイズが小さい描画オブ
ジェクトに対応するために、ハーフトーン化する当該走
査ラインの閾値マトリクスデータを同時に読み込み、描
画オブジェクトの画素位置に応じて閾値マトリクスデー
タを瞬時に並べ替えて選択的に出力するハーフトーン生
成装置も発明され、出願人により、特願平１０−３３６
７６０号（整理番号ＦＮ９８―００３７８、１９９８年
１１月２７日出願）によって提案されている。In order to correspond to the drawing object having a small size in the main scanning direction, threshold matrix data of the scan line to be halftoned is read simultaneously, and the threshold matrix data is instantly rearranged according to the pixel position of the drawing object. And a halftone generating apparatus for selectively outputting the same have been invented.
No. 760 (reference number FN98-00378, filed on November 27, 1998).

【００１３】しかしながら、この方式では、ハーフトー
ン化する当該走査ラインの閾値マトリクスデータを同時
に読み込むため、閾値マトリクスデータを読み出すため
のデータ線が閾値マトリクスサイズ分必要になるととも
に、閾値マトリクスデータを瞬時に並べ替えるためのハ
ードウェアも閾値マトリクスサイズ分必要となる。した
がって、角度および線数の自由度が高い大サイズの閾値
マトリクスに適用するには膨大なハードウェア量を必要
とし、実際的には小サイズの閾値マトリクスにしか適用
できないという問題がある。However, in this method, since the threshold matrix data of the scan line to be halftoned is read simultaneously, a data line for reading the threshold matrix data is necessary for the threshold matrix size, and the threshold matrix data is instantaneously transferred. Hardware for rearranging is also required for the threshold matrix size. Therefore, there is a problem that a huge amount of hardware is required to apply to a large-sized threshold matrix having a high degree of freedom of the angle and the number of lines, and it is practically applicable only to a small-sized threshold matrix.

【００１４】そこで、この発明は、文字図形に関する描
画オブジェクトごとに複数画素のハーフトーンデータを
同時に生成するハーフトーン生成装置において、マトリ
クスサイズが大きく、角度および線数の自由度が高いハ
ーフトーンデータを、小規模のハードウェアで高速に生
成することができるようにしたものである。Therefore, the present invention provides a halftone generating apparatus for simultaneously generating halftone data of a plurality of pixels for each drawing object relating to a character or graphic, by using halftone data having a large matrix size and a high degree of freedom in angle and number of lines. , And can be generated at high speed with small-scale hardware.

【００１５】[0015]

【課題を解決するための手段】この発明のハーフトーン
生成装置は、文字図形に関する描画オブジェクトごとに
複数画素のハーフトーンデータを同時に生成するハーフ
トーン生成装置であって、特に、処理する描画オブジェ
クトの全ての階調値に対して２値化処理を施した階調数
分の２値化マトリクスデータを記憶するデータ記憶手段
と、処理中の描画オブジェクトの階調情報と画素位置情
報に基づいて、前記データ記憶手段から当該走査ライン
に対する所定量の２値化マトリクスデータを読み出すデ
ータ読み出し手段と、処理中の描画オブジェクトの主走
査方向画素位置情報に基づいて、前記データ読み出し手
段により読み出された２値化マトリクスデータから、複
数画素の２値化マトリクスデータを選択的に出力するデ
ータ選択手段とを備えるものである。SUMMARY OF THE INVENTION A halftone generating apparatus according to the present invention is a halftone generating apparatus for simultaneously generating halftone data of a plurality of pixels for each drawing object relating to a character / graphic, and in particular, for a drawing object to be processed. A data storage unit that stores binary matrix data for the number of gradations obtained by performing a binarization process on all gradation values, and based on gradation information and pixel position information of the drawing object being processed. A data reading unit that reads a predetermined amount of binary matrix data for the scan line from the data storage unit; and a data reading unit that reads out the binary data read out based on pixel position information in the main scanning direction of the drawing object being processed. Data selection means for selectively outputting binary matrix data of a plurality of pixels from the binary matrix data. It is obtain things.

【００１６】[0016]

【作用】従来の代表的なハーフトーン生成装置では、メ
モリから多値階調データの閾値マトリクスデータが読み
出され、コンパレータで多値画像データと比較されて、
ハーフトーンデータとしての２値化マトリクスデータが
生成される。In a conventional typical halftone generating apparatus, threshold matrix data of multi-level gradation data is read from a memory and compared with multi-level image data by a comparator.
Binary matrix data is generated as halftone data.

【００１７】これに対して、この発明のハーフトーン生
成装置では、あらかじめ描画オブジェクトの全ての階調
値に対して２値化処理を施した階調数分の２値化マトリ
クスデータがデータ記憶手段に格納され、このデータ記
憶手段から、データ読み出し手段によって、当該走査ラ
インに対する所定量の２値化マトリクスデータが読み出
され、その読み出された２値化マトリクスデータから、
データ選択手段によって、複数画素の２値化マトリクス
データが選択的に出力される。すなわち、この発明のハ
ーフトーン生成装置では、メモリからは、閾値階調デー
タではなく、あらかじめ閾値階調データによって２値化
された、ハーフトーンデータとなる２値化マトリクスデ
ータが直接読み出される。On the other hand, in the halftone generating apparatus according to the present invention, binarized matrix data for the number of gradations obtained by previously performing binarization processing on all gradation values of the drawing object is stored in the data storage means. And a predetermined amount of binary matrix data for the scanning line is read from the data storage unit by the data reading unit, and from the read binary matrix data,
Binary matrix data of a plurality of pixels is selectively output by the data selection means. That is, in the halftone generation device of the present invention, not the threshold grayscale data but the binary matrix data that is the halftone data previously binarized by the threshold grayscale data is read directly from the memory.

【００１８】したがって、メモリからの読み出しデータ
線は、従来のようにメモリから閾値階調データを読み出
す場合の閾値階調データが８ビットであれば、従来の１
／８となり、メモリからの読み出しデータ線を少なくす
ることができる。逆に、メモリからの読み出しデータ線
を従来と同数にすれば、従来の８倍のマトリクスサイズ
とすることができる。また、メモリから読み出されたデ
ータを並べ替えるためのハードウェアも、例えば１／８
に低減させることができる。このような構成は、文字図
形に関する描画オブジェクトについては、一つの描画オ
ブジェクト内の階調値は一定であることを利用したもの
である。Therefore, if the threshold grayscale data for reading the threshold grayscale data from the memory is 8 bits as in the conventional case, the data line read from the memory is the conventional one.
/ 8, and the number of data lines read from the memory can be reduced. Conversely, if the number of data lines read from the memory is the same as in the conventional case, the matrix size can be eight times that of the conventional case. Also, hardware for rearranging data read from the memory is, for example, 1/8.
Can be reduced. Such a configuration utilizes the fact that the gradation value in one drawing object is constant for a drawing object related to a character graphic.

【００１９】さらに、並列に処理する画素数を大きくす
ることができるので、高速のハーフトーン処理を実現す
ることができる。しかも、従来は、多値画像データとメ
モリから読み出された閾値階調データとを比較するの
で、複数画素のハーフトーンデータを同時に生成する場
合には多数のコンパレータが必要となるのに対して、こ
の発明のハーフトーン生成装置では、メモリからハーフ
トーンデータとなる２値化マトリクスデータが直接読み
出されるので、コンパレータが不要となり、その点でも
小規模のハードウェアとすることができる。Furthermore, since the number of pixels to be processed in parallel can be increased, high-speed halftone processing can be realized. In addition, conventionally, since the multi-valued image data is compared with the threshold gradation data read from the memory, a large number of comparators are required when simultaneously generating halftone data of a plurality of pixels. According to the halftone generating apparatus of the present invention, since the binary matrix data as the halftone data is directly read from the memory, a comparator is not required, and in that respect, the hardware can be reduced in size.

【００２０】[0020]

【発明の実施の形態】〔閾値マトリクスデータおよび２
値化マトリクスデータの例〕この発明のハーフトーン生
成装置では、処理する描画オブジェクトの全ての階調値
につき、閾値マトリクスデータの閾値階調データによっ
て２値化した、階調数分の２値化マトリクスデータをメ
モリに格納しておく。この場合の閾値マトリクスデータ
は、例えば、高解像度の画像記録装置に対応する大きな
マトリクスサイズの、スーパーセル方式やマルチユニッ
トエリア方式によって生成された、複数の網点セルで構
成されるものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Threshold matrix data and 2
Example of binarized matrix data] In the halftone generating apparatus according to the present invention, binarization of the number of gradations is performed by binarizing all gradation values of a drawing object to be processed with threshold gradation data of threshold matrix data. The matrix data is stored in a memory. The threshold matrix data in this case is composed of, for example, a plurality of halftone cells of a large matrix size corresponding to a high-resolution image recording apparatus and generated by a supercell system or a multi-unit area system.

【００２１】スーパーセル方式については、ピーター・
フィンク著、株式会社エムディエヌコーポレーション発
行、書名「ポストスクリプト・スクリーニング」に、マ
ルチユニットエリア方式については、日本印刷学会誌、
Ｖｏｌ３１，ｐｐ３１〜３９（１９９４）に、それぞれ
記載されている。Regarding the supercell system, Peter
By Fink, published by MDN Corporation, under the title of "PostScript Screening".
Vol 31, pp31-39 (1994).

【００２２】具体例として、画像記録装置の解像度を２
４００ｄｐｉ、スクリーン線数を約２０７線／インチと
する。このような条件に対しては、図１（Ａ）に示すよ
うに、閾値マトリクスサイズは１８０×１８０となり、
個々の閾値階調データを８ビット（１バイト）とする
と、ＣＭＹＫの１色あたりの閾値マトリクスデータは３
２．４キロバイトとなる。As a specific example, the resolution of the image recording device is set to 2
At 400 dpi, the screen ruling is about 207 lines / inch. Under such a condition, the threshold matrix size is 180 × 180 as shown in FIG.
Assuming that each threshold gradation data is 8 bits (1 byte), the threshold matrix data per CMYK color is 3 bits.
It will be 2.4 kilobytes.

【００２３】このような閾値マトリクスデータによっ
て、処理する描画オブジェクトの全ての階調値について
の２値化マトリクスデータを生成し、メモリに格納して
おく。例えば、描画オブジェクトの階調値が、８ビット
で表現され、０〜２５５の値となる場合には、図１
（Ｂ）に示すように、階調値０，１，２…２５５のそれ
ぞれにつき、同図（Ａ）の閾値マトリクスデータの２値
化閾値と比較した結果の、１８０×１８０のマトリクス
サイズの２値化マトリクスデータを生成し、メモリに格
納しておく。したがって、この場合の２値化マトリクス
データは、一つの階調値については４．０５キロバイト
となり、全ての階調値については約１０３７キロバイト
となる。さらに、ＣＭＹＫの全ての色については、その
４倍となる。Based on such threshold matrix data, binarized matrix data for all gradation values of the drawing object to be processed is generated and stored in a memory. For example, when the gradation value of the drawing object is represented by 8 bits and takes a value of 0 to 255,
As shown in (B), for each of the gradation values 0, 1, 2,..., 255, a 180 × 180 matrix size of 2 is obtained as a result of comparison with the binarization threshold of the threshold matrix data in FIG. Generate the value matrix data and store it in the memory. Therefore, the binary matrix data in this case is 4.05 Kbytes for one gradation value, and is about 1037 Kbytes for all gradation values. Further, for all colors of CMYK, it becomes four times as large.

【００２４】そして、この発明のハーフトーン生成装置
では、以下の実施形態のように、この２値化マトリクス
データ格納メモリから、当該走査ラインに対する所定量
の２値化マトリクスデータを読み出し、その読み出した
２値化マトリクスデータから、複数画素の２値化マトリ
クスデータを選択的に出力することによって、ハーフト
ーンデータを生成する。In the halftone generating apparatus according to the present invention, a predetermined amount of binary matrix data for the scan line is read from the binary matrix data storage memory as in the following embodiment, and the read is performed. Halftone data is generated by selectively outputting binary matrix data of a plurality of pixels from the binary matrix data.

【００２５】〔第１の実施形態〕図２は、この発明のハ
ーフトーン生成装置の第１の実施形態の全体構成を示
す。ハーフトーン生成装置１００は、大別して、２値化
マトリクスデータ格納メモリ１０、２値化マトリクスデ
ータ読み出し手段２０、２値化マトリクスデータ選択手
段３０、２値化データ書き込み制御回路４０、および出
力バッファメモリ５０によって構成され、出力バッファ
メモリ５０から画像記録装置２００に、ハーフトーンデ
ータが出力される。画像記録装置２００は、電子写真方
式の、例えばシングルエンジン式のカラープリンタであ
る。[First Embodiment] FIG. 2 shows an overall configuration of a first embodiment of a halftone generating apparatus according to the present invention. The halftone generating device 100 is roughly divided into a binarized matrix data storage memory 10, a binarized matrix data reading unit 20, a binarized matrix data selecting unit 30, a binarized data write control circuit 40, and an output buffer memory. The output buffer memory 50 outputs halftone data to the image recording apparatus 200. The image recording apparatus 200 is an electrophotographic type, for example, a single engine type color printer.

【００２６】（２値化マトリクスデータ格納メモリの構
成およびデータ格納状態）この実施形態では、図１
（Ｂ）に示した２値化マトリクスデータを、２値化マト
リクスデータ格納メモリ１０に、当該走査ラインに対す
る全ての、すなわち１８０ビットの２値化マトリクスデ
ータを同時に読み出すことができるように格納する。(Configuration of Binary Matrix Data Storage Memory and Data Storage State) In this embodiment, FIG.
The binarized matrix data shown in (B) is stored in the binarized matrix data storage memory 10 so that all of the scan line, that is, 180-bit binary matrix data can be read out simultaneously.

【００２７】例えば、図３に示すように、２値化マトリ
クスデータ格納メモリ１０を、同一アドレスから、それ
ぞれ１６ビットのデータを読み出すことができる１２個
のＳＲＡＭ１〜１２によって構成し、ＣＭＹＫの各色に
ついての、それぞれ階調値０〜２５５の各値についての
２値化マトリクスデータの、同一ラインのそれぞれ連続
する１６ビットのデータを、ＳＲＡＭ１〜１２の同一ア
ドレスに（ただし、ＳＲＡＭ１２にだけは４ビットのデ
ータを）書き込む。したがって、２値化マトリクスデー
タ格納メモリ１０のアドレス線は全体で１８ビット、デ
ータ線は全体で１８０ビットとなる。For example, as shown in FIG. 3, the binary matrix data storage memory 10 is composed of 12 SRAMs 1 to 12 each capable of reading 16-bit data from the same address. Of the binary matrix data for each of the gradation values 0 to 255, the continuous 16-bit data of the same line is stored at the same address of the SRAMs 1 to 12 (only the SRAM 12 has a 4-bit data). Write the data). Therefore, the address lines of the binary matrix data storage memory 10 have a total of 18 bits, and the data lines have a total of 180 bits.

【００２８】（２値化マトリクスデータの読み出し）図
２の２値化マトリクスデータ読み出し手段２０は、この
実施形態では、文字図形に関する処理中の描画オブジェ
クトの色識別情報Ｃｏｌｏｒおよび階調情報Ｔｏｎｅと
副走査方向画素位置情報Ｓｃａｎｙとに基づいて、２値
化マトリクスデータ格納メモリ１０から、色識別情報Ｃ
ｏｌｏｒおよび階調情報Ｔｏｎｅに対応し、かつ当該走
査ラインに対する２値化マトリクスデータを全て、すな
わち１８０ビット分、同時に読み出し、一時的に保持す
るもので、２値化マトリクスデータ読み出し制御回路２
１および２値化マトリクスデータフェッチレジスタ２２
によって構成する。(Reading of Binary Matrix Data) In this embodiment, the binary matrix data reading means 20 shown in FIG. 2 uses the color identification information Color and the gradation information Tone of the drawing object being processed with respect to the character / graphic, and the secondary information. Based on the scanning direction pixel position information Scany, the color identification information C
color and gradation information Tone, and simultaneously reads out and temporarily holds all the binarized matrix data for the scan line, that is, 180 bits, and stores the binarized matrix data read control circuit 2
One and Binary Matrix Data Fetch Register 22
It is constituted by.

【００２９】色識別情報Ｃｏｌｏｒは、ＣＭＹＫのいず
れかの色を示し、階調情報Ｔｏｎｅは、０〜２５５のい
ずれかの階調値を示し、副走査方向画素位置情報Ｓｃａ
ｎｙは、描画オブジェクトの処理中の走査ラインを示す
ものである。The color identification information Color indicates one of the colors CMYK, the gradation information Tone indicates a gradation value from 0 to 255, and the pixel position information Sca in the sub-scanning direction.
ny indicates a scanning line during processing of the drawing object.

【００３０】２値化マトリクスデータ読み出し制御回路
２１からは、２値化マトリクスデータ格納メモリ１０を
アクセスするための２値化マトリクスデータアドレス信
号ＭＤＡが出力されるとともに、これにより２値化マト
リクスデータ格納メモリ１０から１８０ビットの２値化
マトリクスデータＳＤｏが読み出されるタイミングに応
じて、その１８０ビットの２値化マトリクスデータＳＤ
ｏを２値化マトリクスデータフェッチレジスタ２２に一
時的に保持するためのフェッチタイミング信号ＤＦＴが
出力されるようにする。The binary matrix data read control circuit 21 outputs a binary matrix data address signal MDA for accessing the binary matrix data storage memory 10 and thereby stores the binary matrix data. In accordance with the timing at which the 180-bit binary matrix data SDo is read from the memory 10, the 180-bit binary matrix data SDo is read.
A fetch timing signal DFT for temporarily storing o in the binary matrix data fetch register 22 is output.

【００３１】２値化マトリクスデータアドレス信号ＭＤ
Ａは、全体として１８ビットで構成され、上位１０ビッ
トは、色識別情報Ｃｏｌｏｒおよび階調情報Ｔｏｎｅか
ら生成され、下位８ビットは、副走査方向画素位置情報
Ｓｃａｎｙをマトリクスサイズの１８０で除算した余り
値から生成される。Binary matrix data address signal MD
A is composed of 18 bits as a whole, the upper 10 bits are generated from the color identification information Color and the gradation information Tone, and the lower 8 bits are the remainder obtained by dividing the sub-scanning direction pixel position information Scany by 180 of the matrix size. Generated from the value.

【００３２】２値化マトリクスデータアドレス信号ＭＤ
Ａは、前の走査ラインのハーフトーン処理が終了し、次
の走査ラインのハーフトーン処理を開始するために副走
査方向画素位置情報Ｓｃａｎｙが変化したときに出力さ
れる。Binary matrix data address signal MD
A is output when the halftone processing of the previous scanning line is completed and the pixel position information Scan in the sub-scanning direction is changed to start the halftone processing of the next scanning line.

【００３３】２値化マトリクスデータフェッチレジスタ
２２は、例えば、図４に示すように、１８０個のＤフリ
ップフロップ回路ＤＦＦ１〜ＤＦＦ１８０によって構成
され、上記のフェッチタイミング信号ＤＦＴがＤフリッ
プフロップ回路ＤＦＦ１〜ＤＦＦ１８０にクロックとし
て入力されたときにおける、２値化マトリクスデータ格
納メモリ１０から読み出された１８０ビットの２値化マ
トリクスデータＳＤｏが、Ｄフリップフロップ回路ＤＦ
Ｆ１〜ＤＦＦ１８０に保持され、後述するバレルシフタ
３２に出力される。The binarized matrix data fetch register 22, for example, as shown in FIG. 4, comprises 180 D flip-flop circuits DFF1 to DFF180, and the fetch timing signal DFT is supplied to the D flip-flop circuits DFF1 to DFF180. The 180-bit binarized matrix data SDo read from the binarized matrix data storage memory 10 when input as a clock to the D flip-flop circuit DF
F1 to DFF 180 are output to a barrel shifter 32 described later.

【００３４】（２値化マトリクスデータの選択出力）図
２の２値化マトリクスデータ選択手段３０は、処理中の
描画オブジェクトの主走査方向の先頭画素位置を示す主
走査方向画素位置情報Ｓｃａｎｘに基づいて、描画オブ
ジェクトの主走査方向画素位置と２値化マトリクスデー
タの主走査方向画素位置との相対的な位置ずれを補正す
るために、当該走査ラインのハーフトーン処理が終了す
るまで、２値化マトリクスデータ読み出し手段２０の２
値化マトリクスデータフェッチレジスタ２２に保持され
た１８０ビットの２値化マトリクスデータＳＤｏを順
次、この例では３２ビット単位でシフトさせながら、２
値化マトリクスデータＳＤｏから３２ビットの２値化マ
トリクスデータＳＤｓを選択的に出力するもので、２値
化マトリクスデータ選択制御回路３１、バレルシフタ３
２および２値化マトリクスデータレジスタ３３によって
構成する。(Selection and Output of Binarized Matrix Data) The binarized matrix data selecting means 30 shown in FIG. 2 is based on main scanning direction pixel position information Scanx indicating the head pixel position in the main scanning direction of the drawing object being processed. In order to correct the relative displacement between the pixel position in the main scanning direction of the drawing object and the pixel position in the main scanning direction of the binarized matrix data, the binarization is performed until the halftone processing of the scanning line is completed. Matrix data reading means 20-2
While shifting the 180-bit binarized matrix data SDo held in the binarized matrix data fetch register 22 sequentially in this example in units of 32 bits,
It selectively outputs 32-bit binary matrix data SDs from the binary matrix data SDo. The binary matrix data selection control circuit 31 and the barrel shifter 3
It is composed of binary and binary matrix data registers 33.

【００３５】この選択的なデータ出力の様子を、図５に
示す。例えば、描画オブジェクトの処理中の画素列の主
走査方向３２ビット単位での開始点が、１８０ビットの
２値化マトリクスデータＳＤｏの１７７番目のデータで
あるとすると、３２ビットの２値化マトリクスデータＳ
Ｄｓとして、１回目のデータ出力では、２値化マトリク
スデータＳＤｏの１７７番目から２８番目までの連続す
る３２ビットのデータが同時に出力され、２回目のデー
タ出力では、２値化マトリクスデータＳＤｏの２９番目
から６０番目までの連続する３２ビットのデータが同時
に出力される。FIG. 5 shows this selective data output. For example, assuming that the starting point of the pixel row being processed in the main scanning direction in units of 32 bits in the main scanning direction is the 177th data of the 180-bit binary matrix data SDo, the 32-bit binary matrix data S
As Ds, in the first data output, 177th to 28th consecutive 32-bit data of the binary matrix data SDo are simultaneously output, and in the second data output, 29 bits of the binary matrix data SDo are output. The successive 32 bits of data from the 60th to the 60th are output simultaneously.

【００３６】このようにデータを選択的に出力するため
のバレルシフタ３２は、例えば、図６に示すように、２
段のデータセレクタ群、すなわちデータセレクタ３２ａ
１〜３２ａ１２およびデータセレクタ３２ｂ１〜３２ｂ
８によって構成する。The barrel shifter 32 for selectively outputting data as described above is, for example, as shown in FIG.
Stage data selector group, ie, data selector 32a
1 to 32a12 and data selectors 32b1 to 32b
8.

【００３７】２値化マトリクスデータフェッチレジスタ
２２から出力された１８０ビットの２値化マトリクスデ
ータＳＤｏは、４ビット単位で分配されて、前段のデー
タセレクタ３２ａ１〜３２ａ１２に入力される。ただ
し、連続する３２ビットの２値化マトリクスデータＳＤ
ｓを構成する、それぞれ４ビット単位の８組のデータＳ
Ｄ１〜ＳＤ４，ＳＤ５〜ＳＤ８，…ＳＤ２９〜ＳＤ３２
が、同一のデータセレクタから出力されないような配置
とする。The 180-bit binarized matrix data SDo output from the binarized matrix data fetch register 22 is distributed in 4-bit units and input to the preceding data selectors 32a1 to 32a12. However, continuous 32-bit binary matrix data SD
s, eight sets of data S each in 4-bit units
D1 to SD4, SD5 to SD8, ... SD29 to SD32
Are not output from the same data selector.

【００３８】すなわち、２値化マトリクスデータＳＤｏ
の１番目から１４４番目までのデータは、１番目から４
番目までのデータがデータセレクタ３２ａ１に入力さ
れ、５番目から８番目までのデータがデータセレクタ３
２ａ２に入力され、というように、データセレクタ３２
ａ１〜３２ａ１２に分配されて入力され、２値化マトリ
クスデータＳＤｏの１４５番目から１８０番目までのデ
ータは、１４５番目から１４８番目までのデータがデー
タセレクタ３２ａ４（図では省略）に入力され、１４９
番目から１５２番目までのデータがデータセレクタ３２
ａ５（図では省略）に入力され、というように、データ
セレクタ３２ａ４〜３２ａ１２に分配されて入力され
る。That is, the binary matrix data SDo
The 1st to 144th data of are 1st to 4th
The data up to the data is input to the data selector 32a1, and the data from the fifth to the eighth is
2a2, and so on.
a1 to 32a12, the 145th to 180th data of the binarized matrix data SDo, and the 145th to 148th data are input to the data selector 32a4 (not shown in the drawing) and 149.
Data from the data selector 32 to the data selector 32
a5 (omitted in the figure), and so on, distributed to the data selectors 32a4 to 32a12 and input.

【００３９】したがって、データセレクタ３２ａ１〜３
２ａ３には、それぞれ４ビット単位の３組のデータが入
力され、データセレクタ３２ａ４〜３２ａ１２には、そ
れぞれ４ビット単位の４組のデータが入力される。この
ように４ビット単位で処理するのは、４ビットが、２値
化マトリクスデータＳＤｏのビット数の１８０ビット
と、２値化マトリクスデータＳＤｓのビット数の３２ビ
ットの、最大公約数であるからである。Therefore, the data selectors 32a1 to 32a1-3
Three sets of 4-bit data are input to 2a3, and four sets of 4-bit data are input to the data selectors 32a4 to 32a12. Processing in units of 4 bits in this manner is because the 4 bits are the greatest common divisor of 180 bits of the number of bits of the binary matrix data SDo and 32 bits of the number of bits of the binary matrix data SDs. It is.

【００４０】そして、後述する２値化マトリクスデータ
選択制御回路３１からの、それぞれ２ビットのセレクト
信号ＳＥＬａ１〜ＳＥＬａ１２によって、データセレク
タ３２ａ１〜３２ａ１２から、それぞれ一組の４ビット
のデータが選択的に出力される。A set of 4-bit data is selectively output from each of the data selectors 32a1-32a12 by a 2-bit select signal SELa1-SELa12 from a binarized matrix data selection control circuit 31 described later. Is done.

【００４１】さらに、このデータセレクタ３２ａ１〜３
２ａ１２からの、それぞれ４ビット単位のデータは、次
段のデータセレクタ３２ｂ１〜３２ｂ８のそれぞれに共
通に入力され、後述する２値化マトリクスデータ選択制
御回路３１からの、それぞれ４ビットのセレクト信号Ｓ
ＥＬｂ１〜ＳＥＬｂ８によって、データセレクタ３２ｂ
１，３２ｂ２，…３２ｂ８から、図５に示したような、
連続する３２ビットの２値化マトリクスデータＳＤｓを
構成する、それぞれ４ビットのデータＳＤ１〜ＳＤ４，
ＳＤ５〜ＳＤ８，…ＳＤ２９〜ＳＤ３２が選択的に出力
される。したがって、前段の１２個のデータセレクタ３
２ａ１〜３２ａ１２のうち、後段の８個のデータセレク
タ３２ｂ１〜３２ｂ８を通じて有効なデータを出力する
のは、８個のみである。データセレクタ３２ａ１〜３２
ａ１２と、データセレクタ３２ｂ１〜３２ｂ８は、同時
に動作する。Further, the data selectors 32a1 to 32a3
The data in units of 4 bits from 2a12 are commonly input to the data selectors 32b1 to 32b8 of the next stage, respectively, and the 4-bit select signal S from the binary matrix data selection control circuit 31 to be described later.
The data selector 32b is selected by ELb1 to SELb8.
From 1, 32b2,... 32b8, as shown in FIG.
4-bit data SD1 to SD4 each forming continuous 32-bit binary matrix data SDs
SD5 to SD8,..., SD29 to SD32 are selectively output. Therefore, the previous twelve data selectors 3
Of the 2a1 to 32a12, only eight output valid data through eight data selectors 32b1 to 32b8 at the subsequent stage. Data selectors 32a1-32
a12 and the data selectors 32b1 to 32b8 operate simultaneously.

【００４２】このバレルシフタ３２から出力された２値
化マトリクスデータＳＤｓ（ＳＤ１〜ＳＤ３２）は、描
画オブジェクトの処理中の画素列に対応したハーフトー
ンデータを構成し、図２の２値化マトリクスデータレジ
スタ３３に出力される。２値化マトリクスデータフェッ
チレジスタ２２から２値化マトリクスデータレジスタ３
３への出力は、例えば、バレルシフタ３２を動作させる
クロック１サイクル分で処理される。The binarized matrix data SDs (SD1 to SD32) output from the barrel shifter 32 constitute halftone data corresponding to the pixel column being processed for the drawing object, and are stored in the binarized matrix data register shown in FIG. 33. Binary matrix data fetch register 22 to binary matrix data register 3
The output to 3 is processed by, for example, one cycle of a clock for operating the barrel shifter 32.

【００４３】２値化マトリクスデータレジスタ３３は、
バレルシフタ３２から出力された３２ビットの２値化マ
トリクスデータＳＤｓを一時的に格納するもので、例え
ば、３２個のＤフリップフロップ回路によって構成さ
れ、２値化マトリクスデータ選択制御回路３１からのレ
ジスタタイミング信号ＲＳＴが３２個のＤフリップフロ
ップ回路にクロックとして入力されたときにおける２値
化マトリクスデータＳＤｓが、３２個のＤフリップフロ
ップ回路に保持され、後述する２値化データ書き込み制
御回路４０に出力される。The binary matrix data register 33
It temporarily stores 32-bit binary matrix data SDs output from the barrel shifter 32, and is composed of, for example, 32 D flip-flop circuits, and includes register timing from the binary matrix data selection control circuit 31. Binary matrix data SDs when the signal RST is input as a clock to the 32 D flip-flop circuits is held in the 32 D flip-flop circuits and output to a binary data write control circuit 40 described later. You.

【００４４】２値化マトリクスデータ選択制御回路３１
からは、上記の主走査方向画素位置情報Ｓｃａｎｘに基
づいて、上記のセレクト信号ＳＥＬａ１〜ＳＥＬａ１２
およびセレクト信号ＳＥＬｂ１〜ＳＥＬｂ８とレジスタ
タイミング信号ＲＳＴが出力されるようにする。Binary matrix data selection control circuit 31
From the above, based on the above-described pixel position information Scanx in the main scanning direction, the above-mentioned select signals SELa1 to SELa12
And the select signals SELb1 to SELb8 and the register timing signal RST are output.

【００４５】セレクト信号ＳＥＬ（ＳＥＬａ１〜ＳＥＬ
ａ１２，ＳＥＬｂ１〜ＳＥＬｂ８）は、全体として５６
ビットで構成されるが、この５６ビットのセレクト信号
ＳＥＬを生成するために、例えばルックアップテーブル
を用いる。すなわち、あらかじめ、３２ビット単位の主
走査方向画素位置に対応したセレクト信号の組み合わせ
を計算して、ＲＯＭに蓄積しておく。Select signal SEL (SELa1 to SEL)
a12, SELb1 to SELb8) are 56
Although it is composed of bits, a look-up table is used to generate the 56-bit select signal SEL, for example. That is, a combination of select signals corresponding to pixel positions in the main scanning direction in units of 32 bits is calculated in advance and stored in the ROM.

【００４６】そして、２値化マトリクスデータ選択制御
回路３１では、主走査方向画素位置情報Ｓｃａｎｘに基
づいて、そのＲＯＭのアドレスが算出され、そのアドレ
スデータによってＲＯＭからセレクト信号ＳＥＬが読み
出される。この場合の３２ビット単位の主走査方向画素
位置に対応したセレクト信号の組み合わせは４５（＝１
８０／４）組で、アドレスデータ全体は６ビット幅とな
る。そのアドレスは、処理中の描画オブジェクトの主走
査方向の先頭画素位置を、それが含まれる３２ビット単
位の先頭画素位置に置き換えた後、マトリクスサイズの
１８０で除算した余り値を、さらに４で除算することに
よって算出される。The binarized matrix data selection control circuit 31 calculates the address of the ROM based on the pixel position information Scanx in the main scanning direction, and reads out the select signal SEL from the ROM based on the address data. In this case, the combination of select signals corresponding to pixel positions in the main scanning direction in units of 32 bits is 45 (= 1).
80/4), the entire address data is 6 bits wide. The address is obtained by replacing the head pixel position in the main scanning direction of the drawing object being processed with the head pixel position in 32-bit units including the head pixel position, and dividing the remainder value obtained by dividing by 180 of the matrix size by four. Is calculated.

【００４７】（ハーフトーンデータの出力バッファメモ
リへの書き込み）２値化データ書き込み制御回路４０
は、まず、処理中の描画オブジェクトの主走査方向画素
位置情報Ｓｃａｎｘおよび副走査方向画素位置情報Ｓｃ
ａｎｙに基づいて、出力バッファメモリ５０上のハーフ
トーンデータを書き込むアドレスＡＤＲを算出する。こ
の例では、出力バッファメモリ５０にハーフトーンデー
タを３２ビット幅で記録できるようにする。(Write of Halftone Data to Output Buffer Memory) Binary Data Write Control Circuit 40
First, the main scanning direction pixel position information Scanx and the sub-scanning direction pixel position information Sc of the drawing object being processed are
An address ADR for writing halftone data on the output buffer memory 50 is calculated based on the any. In this example, halftone data can be recorded in the output buffer memory 50 with a 32-bit width.

【００４８】さらに、２値化データ書き込み制御回路４
０は、アドレスＡＤＲを算出後、２値化マトリクスデー
タ選択手段３０の２値化マトリクスデータレジスタ３３
から出力された３２ビットの２値化マトリクスデータＳ
Ｄｓと、描画オブジェクトの塗りつぶし領域（画素形
状）を示すマスクデータＭａｓｋとの論理積演算を行
い、その演算結果のデータを、アドレスＡＤＲによって
出力バッファメモリ５０に書き込む。Further, the binary data write control circuit 4
0 is the binary matrix data register 33 of the binary matrix data selecting means 30 after calculating the address ADR.
32-bit binary matrix data S output from
A logical AND operation of Ds and mask data Mask indicating a painted area (pixel shape) of the drawing object is performed, and data of the operation result is written to the output buffer memory 50 by the address ADR.

【００４９】ただし、この例では、書き込みモード制御
信号Ｗｍｏｄｅによって、単純な書き込みとリード・モ
デファイ・ライトとを選択制御する。すなわち、この例
では、描画オブジェクトのハーフトーンデータは順次、
上書きされるように出力バッファメモリ５０に記録され
るが、単純な書き込みでは、各走査ラインごとの描画オ
ブジェクトの開始または終了のエッジで３２ビット幅で
余りが発生する場合、当該画素列以外の個所がオブジェ
クトが無い状態として上書きされてしまう。However, in this example, simple write and read-modify-write are selectively controlled by the write mode control signal Wmode. That is, in this example, the halftone data of the drawing object is sequentially
The data is recorded in the output buffer memory 50 so as to be overwritten. In the simple writing, if a remainder occurs in the 32-bit width at the start or end edge of the drawing object for each scan line, a portion other than the pixel column is used. Is overwritten as having no object.

【００５０】リード・モデファイ・ライトは、これを防
止するものである。すなわち、リード・モデファイ・ラ
イトの書き込みモードでは、描画オブジェクトの開始ま
たは終了のエッジで３２ビット幅で余りが発生する場
合、出力バッファメモリ５０上のデータが２値化データ
書き込み制御回路４０に読み出され、上記のマスクデー
タＭａｓｋがビット反転された後、その読み出されたデ
ータと反転されたマスクデータとが論理積演算され、そ
の演算結果と、上記の２値化マトリクスデータＳＤｓと
マスクデータＭａｓｋとの論理積演算の結果とが、合成
処理された後、出力バッファメモリ５０に書き込まれ
る。The read / modify / write prevents this. That is, in the write mode of the read-modify-write, if a remainder occurs in the 32-bit width at the start or end edge of the drawing object, the data in the output buffer memory 50 is read to the binary data write control circuit 40. Then, after the mask data Mask is bit-inverted, the read data and the inverted mask data are logically operated, and the operation result is compared with the binary matrix data SDs and the mask data Mask. The result of the logical AND operation with is written to the output buffer memory 50 after the combining processing.

【００５１】以上のように出力バッファメモリ５０に書
き込まれたハーフトーンデータは、出力バッファメモリ
５０から画像記録装置２００に出力され、画像記録装置
２００においてハーフトーン画像が形成される。The halftone data written in the output buffer memory 50 as described above is output from the output buffer memory 50 to the image recording device 200, and a halftone image is formed in the image recording device 200.

【００５２】出力バッファメモリ５０は、例えばページ
メモリとするが、１ページを所定の大きさに分割したバ
ンドバッファメモリとしてもよい。バンドバッファメモ
リの場合には、ハーフトーン生成装置１００に入力され
る描画オブジェクトデータは、所定のバンドサイズで分
割され、バンドごとに処理されるとともに、少なくとも
２組のバンドバッファメモリが設けられて、ハーフトー
ンデータのバンドバッファメモリへの書き込みとバンド
バッファメモリからの読み出しが、少なくとも２組のバ
ンドバッファメモリの間で交互に行われるようにする。The output buffer memory 50 is, for example, a page memory, but may be a band buffer memory obtained by dividing one page into a predetermined size. In the case of a band buffer memory, drawing object data input to the halftone generation device 100 is divided into predetermined band sizes, processed for each band, and provided with at least two sets of band buffer memories. The writing of the halftone data to the band buffer memory and the reading from the band buffer memory are alternately performed between at least two sets of band buffer memories.

【００５３】（第１の実施形態の効果）上述した第１の
実施形態では、２値化マトリクスデータ格納メモリ１０
から、閾値階調データではなく、あらかじめ閾値階調デ
ータによって２値化された、ハーフトーンデータとなる
２値化マトリクスデータが直接読み出される。(Effects of the First Embodiment) In the first embodiment described above, the binary matrix data storage memory 10
Thus, not the threshold grayscale data but the binary matrix data which is binarized by the threshold grayscale data and becomes the halftone data is directly read.

【００５４】したがって、２値化マトリクスデータ格納
メモリ１０からの読み出しデータ線は、従来のように閾
値マトリクスデータメモリから閾値階調データを読み出
す場合の閾値階調データが８ビットであれば、従来の１
／８となり、２値化マトリクスデータ格納メモリ１０か
らの読み出しデータ線を少なくすることができる。逆
に、２値化マトリクスデータ格納メモリ１０からの読み
出しデータ線を従来の閾値マトリクスデータメモリから
の読み出しデータ線と同数にすれば、従来の８倍のマト
リクスサイズとすることができる。また、２値化マトリ
クスデータ格納メモリ１０から読み出された２値化マト
リクスデータを並べ替えるためのハードウェアも、例え
ば１／８に低減することができる。Therefore, the data line read from the binarized matrix data storage memory 10 is the same as the conventional one if the threshold gradation data for reading the threshold gradation data from the threshold matrix data memory is 8 bits. 1
/ 8, and the number of data lines read from the binary matrix data storage memory 10 can be reduced. Conversely, if the number of data lines read from the binary matrix data storage memory 10 is the same as the number of data lines read from the conventional threshold matrix data memory, the matrix size can be eight times that of the conventional one. Further, the hardware for rearranging the binarized matrix data read from the binarized matrix data storage memory 10 can be reduced to, for example, ８.

【００５５】さらに、並列に処理する画素数を大きくす
ることができるので、高速のハーフトーン処理を実現す
ることができる。しかも、２値化マトリクスデータ格納
メモリ１０からハーフトーンデータとなる２値化マトリ
クスデータが直接読み出されるので、多値画像データと
閾値階調データとを比較するコンパレータが不要とな
り、その点でも小規模のハードウェアとすることができ
る。Further, since the number of pixels to be processed in parallel can be increased, high-speed halftone processing can be realized. In addition, since the binary matrix data as the halftone data is directly read from the binary matrix data storage memory 10, a comparator for comparing the multi-valued image data with the threshold gradation data is not required. Hardware.

【００５６】〔第２の実施形態〕図７は、この発明のハ
ーフトーン生成装置の第２の実施形態の全体構成を示
す。ハーフトーン生成装置１００が、大別して、２値化
マトリクスデータ格納メモリ１０、２値化マトリクスデ
ータ読み出し手段２０、２値化マトリクスデータ選択手
段３０、２値化データ書き込み制御回路４０、および出
力バッファメモリ５０によって構成される点は、第１の
実施形態と同じであるが、以下のように、２値化マトリ
クスデータ格納メモリ１０の構成およびデータ格納状
態、および２値化マトリクスデータ読み出し手段２０お
よび２値化マトリクスデータ選択手段３０の構成および
動作が、第１の実施形態と異なる。[Second Embodiment] FIG. 7 shows an entire configuration of a halftone generating apparatus according to a second embodiment of the present invention. The halftone generation device 100 is roughly divided into a binary matrix data storage memory 10, a binary matrix data reading means 20, a binary matrix data selecting means 30, a binary data write control circuit 40, and an output buffer memory. 50 is the same as that of the first embodiment, except that the configuration and data storage state of the binary matrix data storage memory 10 and the binary matrix data reading means 20 and 2 are as follows. The configuration and operation of the quantified matrix data selection means 30 are different from those of the first embodiment.

【００５７】（２値化マトリクスデータ格納メモリの構
成およびデータ格納状態）この実施形態では、図１
（Ｂ）に示した２値化マトリクスデータを、２値化マト
リクスデータ格納メモリ１０に、当該走査ラインに対す
る一部の、この例では３２ビットの２値化マトリクスデ
ータを同時に読み出すことができるように格納する。(Configuration of Binary Matrix Data Storage Memory and Data Storage State) In this embodiment, FIG.
The binary matrix data shown in (B) is stored in the binary matrix data storage memory 10 so that a part of the scan line, in this example, 32-bit binary matrix data can be simultaneously read out. Store.

【００５８】例えば、図８に示すように、２値化マトリ
クスデータ格納メモリ１０を、同一アドレスから、それ
ぞれ１６ビットのデータを読み出すことができる２個の
ＳＲＡＭ１，２によって構成し、ＣＭＹＫの各色につい
ての、それぞれ階調値０〜２５５の各値についての２値
化マトリクスデータの、同一ラインのそれぞれ連続する
１６ビットのデータを、ＳＲＡＭ１，２に交互に振り分
けて書き込む。For example, as shown in FIG. 8, the binarized matrix data storage memory 10 is composed of two SRAMs 1 and 2 that can read 16-bit data from the same address, respectively. The 16-bit continuous data of the same line of the binary matrix data for each of the gradation values 0 to 255 are alternately distributed to the SRAMs 1 and 2 and written.

【００５９】さらに、２値化マトリクスデータの各ライ
ンにつき、１８０番目のデータに続いて１番目から７６
番目までのデータを、繰り返してＳＲＡＭ１，２に書き
込むことによって、後述するように、文字図形に関する
処理中の描画オブジェクトの主走査方向の先頭画素位置
に対応する３２ビット単位の２値化マトリクスデータを
連続的に読み出すことができるようにする。Further, for each line of the binary matrix data, after the 180th data, the first to 76th data
By repeatedly writing the data up to the first data into the SRAMs 1 and 2, as will be described later, binary matrix data in 32-bit units corresponding to the first pixel position in the main scanning direction of the drawing object being processed with respect to the character / graphic is obtained. Read continuously.

【００６０】（２値化マトリクスデータの読み出し）図
７の２値化マトリクスデータ読み出し手段２０は、この
実施形態では、文字図形に関する処理中の描画オブジェ
クトの色識別情報Ｃｏｌｏｒおよび階調情報Ｔｏｎｅと
主走査方向画素位置情報Ｓｃａｎｘおよび副走査方向画
素位置情報Ｓｃａｎｙとに基づいて、２値化マトリクス
データ格納メモリ１０から、色識別情報Ｃｏｌｏｒおよ
び階調情報Ｔｏｎｅに対応し、かつ当該走査ラインに対
する２値化マトリクスデータを、ハーフトーン処理１回
につき、３２ビットずつ同時に２サイクルに渡って６４
ビット分、読み出し、一時的に保持するもので、２値化
マトリクスデータ読み出し制御回路２１および２値化マ
トリクスデータフェッチレジスタ２２によって構成す
る。(Reading of Binary Matrix Data) In this embodiment, the binary matrix data reading means 20 of FIG. 7 uses the color identification information Color and the gradation information Tone of the drawing object being processed with respect to the character / graphic data. Based on the scanning direction pixel position information Scanx and the sub-scanning direction pixel position information Scany, the binarization matrix data storage memory 10 corresponds to the color identification information Color and the gradation information Tone and binarizes the scan line. The matrix data is stored in 64 bits over two cycles at a time in 32 bits per halftone process.
It is for reading out and temporarily storing bits, and is constituted by a binarized matrix data read control circuit 21 and a binarized matrix data fetch register 22.

【００６１】２値化マトリクスデータ読み出し制御回路
２１からは、２値化マトリクスデータ格納メモリ１０を
アクセスするための２値化マトリクスデータアドレス信
号ＭＤＡが出力されるとともに、これにより２値化マト
リクスデータ格納メモリ１０から３２ビットずつ２サイ
クルに渡って２値化マトリクスデータＳＤｏが読み出さ
れるタイミングに応じて、その合わせて６４ビットの２
値化マトリクスデータＳＤａを２値化マトリクスデータ
フェッチレジスタ２２に一時的に保持するためのセレク
ト信号ＲＳＥＬおよびフェッチタイミング信号ＤＦＴが
出力されるようにする。The binary matrix data read control circuit 21 outputs a binary matrix data address signal MDA for accessing the binary matrix data storage memory 10 and thereby stores the binary matrix data. In accordance with the timing at which the binary matrix data SDo is read from the memory 10 over two cycles of 32 bits at a time, a total of 64 bits of 2 bits are stored.
A select signal RSEL and a fetch timing signal DFT for temporarily holding the valued matrix data SDa in the valued matrix data fetch register 22 are output.

【００６２】２値化マトリクスデータアドレス信号ＭＤ
Ａは、全体として２１ビットで構成され、上位１０ビッ
トは、色識別情報Ｃｏｌｏｒおよび階調情報Ｔｏｎｅか
ら生成され、続く８ビットは、副走査方向画素位置情報
Ｓｃａｎｙをマトリクスサイズの１８０で除算した余り
値から生成され、さらに下位３ビットは、主走査方向画
素位置情報Ｓｃａｎｘをマトリクスサイズの１８０で除
算した余り値を、さらに３２で除算した余り値から生成
される。Binary matrix data address signal MD
A is composed of 21 bits as a whole, the upper 10 bits are generated from the color identification information Color and the gradation information Tone, and the subsequent 8 bits are the remainder obtained by dividing the sub-scanning direction pixel position information Scany by 180 of the matrix size. The lower 3 bits are generated from the remainder obtained by dividing the pixel position information Scanx in the main scanning direction by 180 of the matrix size, and further divided by 32.

【００６３】第１の実施形態では、２値化マトリクスデ
ータ格納メモリ１０から当該走査ラインに対する全ての
２値化マトリクスデータが同時に読み出されるので、２
値化マトリクスデータアドレス信号ＭＤＡは各走査ライ
ンごとに１回ずつ出力されるが、この第２の実施形態で
は、ハーフトーン処理１回ごとに異なる２値化マトリク
スデータアドレス信号ＭＤＡが２回ずつ出力される。In the first embodiment, since all the binarized matrix data for the scan line concerned are read out simultaneously from the binarized matrix data storage memory 10,
Although the digitized matrix data address signal MDA is output once for each scanning line, in the second embodiment, a different binary matrix data address signal MDA is output twice for each halftone process. Is done.

【００６４】２値化マトリクスデータフェッチレジスタ
２２は、例えば、図９に示すように、データセレクタ２
２０とレジスタ２２１および２２２とによって構成さ
れ、上記のセレクト信号ＲＳＥＬによりデータセレクタ
２２０が切り替えられることによって、２値化マトリク
スデータ格納メモリ１０から３２ビットずつ２サイクル
に渡って読み出された２値化マトリクスデータＳＤｏ
が、それぞれ２値化マトリクスデータＳＤｏ１およびＳ
Ｄｏ２として、レジスタ２２１および２２２に振り分け
られて出力される。The binarized matrix data fetch register 22 stores, for example, a data selector 2 as shown in FIG.
20 and the registers 221 and 222, and the data selector 220 is switched by the above-mentioned select signal RSEL, whereby the binarization read out from the binarization matrix data storage memory 10 by 32 bits over two cycles. Matrix data SDo
Are respectively binarized matrix data SDo1 and SDo
The output is distributed to the registers 221 and 222 as Do2.

【００６５】レジスタ２２１および２２２は、それぞれ
３２個のＤフリップフロップ回路によって構成され、フ
ェッチタイミング信号ＤＦＴ１およびＤＦＴ２がレジス
タ２２１および２２２のそれぞれのＤフリップフロップ
回路にクロックとして入力されたときにおける２値化マ
トリクスデータＳＤｏ１およびＳＤｏ２が、レジスタ２
２１および２２２に保持され、合わせて６４ビットの２
値化マトリクスデータＳＤａとして、後述するバレルシ
フタ３２に出力される。Each of the registers 221 and 222 is composed of 32 D flip-flop circuits, and the binarization when the fetch timing signals DFT1 and DFT2 are input as clocks to the respective D flip-flop circuits of the registers 221 and 222. The matrix data SDo1 and SDo2 are stored in the register 2
21 and 222, a total of 64 bits 2
The value is output to the barrel shifter 32 described later as the value matrix data SDa.

【００６６】（２値化マトリクスデータの選択出力）図
７の２値化マトリクスデータ選択手段３０は、処理中の
描画オブジェクトの主走査方向画素位置情報Ｓｃａｎｘ
に基づいて、描画オブジェクトの主走査方向画素位置と
２値化マトリクスデータの主走査方向画素位置との相対
的な位置ずれを補正するために、当該走査ラインのハー
フトーン処理が終了するまで、２値化マトリクスデータ
読み出し手段２０の２値化マトリクスデータフェッチレ
ジスタ２２に保持された６４ビットの２値化マトリクス
データＳＤａを順次、この例では３２ビット単位でシフ
トさせながら、２値化マトリクスデータＳＤａから３２
ビットの２値化マトリクスデータＳＤｓを選択的に出力
するもので、２値化マトリクスデータ選択制御回路３
１、バレルシフタ３２および２値化マトリクスデータレ
ジスタ３３によって構成する。(Selection and Output of Binarized Matrix Data) The binarized matrix data selecting means 30 shown in FIG. 7 outputs pixel position information Scanx in the main scanning direction of the drawing object being processed.
In order to correct the relative displacement between the pixel position in the main scanning direction of the drawing object and the pixel position in the main scanning direction of the binarized matrix data, The 64-bit binarized matrix data SDa held in the binarized matrix data fetch register 22 of the binarized matrix data reading means 20 is sequentially shifted, in this example, in units of 32 bits, from the binarized matrix data SDa. 32
And selectively outputs bit binary matrix data SDs. Binary matrix data selection control circuit 3
1, a barrel shifter 32 and a binary matrix data register 33.

【００６７】このようにデータを選択的に出力するため
のバレルシフタ３２は、例えば、図１０に示すように、
８個のデータセレクタ３２ｂ１〜３２ｂ８によって構成
され、２値化マトリクスデータフェッチレジスタ２２か
ら出力された６４ビットの２値化マトリクスデータＳＤ
ａは、４ビット単位で分配されて、データセレクタ３２
ｂ１〜３２ｂ８のそれぞれに共通に入力される。The barrel shifter 32 for selectively outputting data as described above, for example, as shown in FIG.
64-bit binarized matrix data SD composed of eight data selectors 32b1 to 32b8 and output from the binarized matrix data fetch register 22
a is distributed in units of 4 bits and the data selector 32
b1 to 32b8 are commonly input.

【００６８】そして、２値化マトリクスデータ選択制御
回路３１からの、それぞれ４ビットのセレクト信号ＳＥ
Ｌｂ１〜ＳＥＬｂ８によって、データセレクタ３２ｂ
１，３２ｂ２，…３２ｂ８から、連続する３２ビットの
２値化マトリクスデータＳＤｓを構成する、それぞれ４
ビットのデータＳＤ１〜ＳＤ４，ＳＤ５〜ＳＤ８，…Ｓ
Ｄ２９〜ＳＤ３２が選択的に出力される。Then, a 4-bit select signal SE from the binarized matrix data selection control circuit 31 is provided.
The data selector 32b is set according to Lb1 to SELb8.
1, 32b2,..., 32b8 constitute continuous 32-bit binary matrix data SDs.
Bit data SD1 to SD4, SD5 to SD8,... S
D29 to SD32 are selectively output.

【００６９】第１の実施形態のバレルシフタ３２が、１
８０ビットの２値化マトリクスデータＳＤｏから３２ビ
ットの２値化マトリクスデータＳＤｓを選択的に出力す
るため、図６に示したように２段のデータセレクタ群で
構成されるのに対して、この第２の実施形態のバレルシ
フタ３２は、１段のデータセレクタ群で構成することが
できる。同様に、この第２の実施形態では、２値化マト
リクスデータ選択制御回路３１からのセレクト信号ＳＥ
Ｌのビット幅も、５６ビットから３２ビットに低減させ
ることができる。The barrel shifter 32 of the first embodiment has
In order to selectively output 32-bit binary matrix data SDs from the 80-bit binary matrix data SDo, the binary matrix data SDo is composed of a two-stage data selector group as shown in FIG. The barrel shifter 32 of the second embodiment can be constituted by a single-stage data selector group. Similarly, in the second embodiment, the select signal SE from the binarized matrix data selection control circuit 31
The bit width of L can also be reduced from 56 bits to 32 bits.

【００７０】２値化マトリクスデータ選択制御回路３１
および２値化マトリクスデータレジスタ３３は、上記の
ように２値化マトリクスデータ選択制御回路３１からの
セレクト信号ＳＥＬのビット幅が３２ビットとなる点を
除いて、第１の実施形態と同じである。Binary matrix data selection control circuit 31
And the binary matrix data register 33 is the same as that of the first embodiment except that the bit width of the select signal SEL from the binary matrix data selection control circuit 31 is 32 bits as described above. .

【００７１】（ハーフトーンデータの出力バッファメモ
リへの書き込み）ハーフトーンデータの出力バッファメ
モリ５０への書き込み、すなわち２値化データ書き込み
制御回路４０および出力バッファメモリ５０の構成およ
び動作は、第１の実施形態と同じである。(Writing of Halftone Data to Output Buffer Memory) Writing of halftone data to the output buffer memory 50, that is, the configuration and operation of the binary data write control circuit 40 and the output buffer memory 50 are described in the first embodiment. This is the same as the embodiment.

【００７２】（第２の実施形態の効果）上述した第２の
実施形態によれば、第１の実施形態と比較して、２値化
マトリクスデータ読み出し手段２０および２値化マトリ
クスデータ選択手段３０を構成する回路のハードウェア
量、および各回路間を接続する配線量を、大幅に低減さ
せることができる。(Effects of the Second Embodiment) According to the second embodiment, the binary matrix data reading means 20 and the binary matrix data selecting means 30 are different from the first embodiment. Can be greatly reduced in the amount of hardware of the circuits constituting the circuit and the amount of wiring for connecting the circuits.

【００７３】〔他の実施形態〕第２の実施形態のよう
に、２値化マトリクスデータを２値化マトリクスデータ
格納メモリ１０に、図８に示したように格納する場合に
は、上述したように２値化マトリクスデータ格納メモリ
１０からの２値化マトリクスデータの読み出しにハーフ
トーン処理１回につき２サイクルを要し、ハーフトーン
処理の処理速度が低下する。例えば、２値化マトリクス
データ格納メモリ１０から図５に１回目のデータ出力と
して示したような１７７番目から２８番目までのデータ
を読み出すときには、最初に１６１番目から１２番目ま
でのデータが読み出され、次に１３番目から４４番目ま
でのデータが読み出されて、ハーフトーンデータ選択手
段３０によって１７７番目から２８番目までのデータが
選択的に出力される。[Other Embodiments] As described in the second embodiment, when binarized matrix data is stored in the binary matrix data storage memory 10 as shown in FIG. In addition, two cycles are required for each halftone process to read the binary matrix data from the binary matrix data storage memory 10, and the processing speed of the halftone process is reduced. For example, when reading the 177th to 28th data as shown as the first data output in FIG. 5 from the binarized matrix data storage memory 10, the 161st to 12th data are read first. Then, the 13th to 44th data are read out, and the 177th to 28th data are selectively output by the halftone data selecting means 30.

【００７４】これに対して、図１１に示すように、２値
化マトリクスデータの同一ラインの同一の１６ビットの
データを、ＳＲＡＭ１，２の両方に書き込むようにすれ
ば、２値化マトリクスデータ格納メモリ１０からの２値
化マトリクスデータの読み出しをハーフトーン処理１回
につき１サイクルで行うことができ、ハーフトーン処理
の処理速度を低下させることなく、２値化マトリクスデ
ータ読み出し手段２０および２値化マトリクスデータ選
択手段３０を構成する回路のハードウェア量、および各
回路間を接続する配線量を、大幅に低減させることがで
きる。On the other hand, as shown in FIG. 11, if the same 16-bit data of the same line of the binary matrix data is written in both the SRAMs 1 and 2, the binary matrix data storage The reading of the binary matrix data from the memory 10 can be performed in one cycle for each halftone processing, and the binary matrix data reading means 20 and the binary conversion can be performed without reducing the processing speed of the halftone processing. The amount of hardware of the circuit constituting the matrix data selection means 30 and the amount of wiring for connecting the circuits can be significantly reduced.

【００７５】[0075]

【発明の効果】上述したように、この発明によれば、文
字図形に関する描画オブジェクトごとに複数画素のハー
フトーンデータを同時に生成するハーフトーン生成装置
において、マトリクスサイズが大きく、角度および線数
の自由度が高いハーフトーンデータを、小規模のハード
ウェアで高速に生成することができる。As described above, according to the present invention, in a halftone generating apparatus for simultaneously generating halftone data of a plurality of pixels for each drawing object relating to a character or graphic, the matrix size is large, the angle and the number of lines are free. Halftone data with high degree can be generated at high speed with small-scale hardware.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明での閾値マトリクスデータおよび２値
化マトリクスデータの例を示す図である。FIG. 1 is a diagram showing an example of threshold matrix data and binary matrix data according to the present invention.

【図２】第１の実施形態のハーフトーン生成装置の全体
構成を示す図である。FIG. 2 is a diagram illustrating an overall configuration of a halftone generation device according to the first embodiment.

【図３】第１の実施形態の２値化マトリクスデータ格納
メモリの構成およびデータ格納状態の例を示す図であ
る。FIG. 3 is a diagram illustrating an example of a configuration and a data storage state of a binarized matrix data storage memory according to the first embodiment.

【図４】第１の実施形態の２値化マトリクスデータフェ
ッチレジスタの構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of a binary matrix data fetch register according to the first embodiment;

【図５】第１の実施形態で複数画素の２値化マトリクス
データが選択的に出力される様子を示す図である。FIG. 5 is a diagram illustrating a state where binary matrix data of a plurality of pixels is selectively output in the first embodiment.

【図６】第１の実施形態のバレルシフタの構成例を示す
図である。FIG. 6 is a diagram illustrating a configuration example of a barrel shifter according to the first embodiment.

【図７】第２の実施形態のハーフトーン生成装置の全体
構成を示す図である。FIG. 7 is a diagram illustrating an overall configuration of a halftone generation device according to a second embodiment.

【図８】第２の実施形態の２値化マトリクスデータ格納
メモリの構成およびデータ格納状態の例を示す図であ
る。FIG. 8 is a diagram illustrating an example of a configuration and a data storage state of a binarized matrix data storage memory according to a second embodiment.

【図９】第２の実施形態の２値化マトリクスデータフェ
ッチレジスタの構成例を示す図である。FIG. 9 is a diagram illustrating a configuration example of a binary matrix data fetch register according to the second embodiment;

【図１０】第２の実施形態のバレルシフタの構成例を示
す図である。FIG. 10 is a diagram illustrating a configuration example of a barrel shifter according to a second embodiment.

【図１１】他の実施形態の２値化マトリクスデータ格納
メモリの構成およびデータ格納状態の例を示す図であ
る。FIG. 11 is a diagram illustrating an example of a configuration and a data storage state of a binarized matrix data storage memory according to another embodiment.

【図１２】従来の代表的なハーフトーン生成装置を示す
図である。FIG. 12 is a diagram showing a conventional typical halftone generation device.

【符号の説明】[Explanation of symbols]

１０…２値化マトリクスデータ格納メモリ ２０…２値化マトリクスデータ読み出し手段 ３０…２値化マトリクスデータ選択手段 ４０…２値化データ書き込み制御回路 ５０…出力バッファメモリ DESCRIPTION OF SYMBOLS 10 ... Binary matrix data storage memory 20 ... Binary matrix data reading means 30 ... Binary matrix data selecting means 40 ... Binary data write control circuit 50 ... Output buffer memory

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】文字図形に関する描画オブジェクトごとに
複数画素のハーフトーンデータを同時に生成するハーフ
トーン生成装置であって、 処理する描画オブジェクトの全ての階調値に対して２値
化処理を施した階調数分の２値化マトリクスデータを記
憶するデータ記憶手段と、 処理中の描画オブジェクトの階調情報と画素位置情報に
基づいて、前記データ記憶手段から当該走査ラインに対
する所定量の２値化マトリクスデータを読み出すデータ
読み出し手段と、 処理中の描画オブジェクトの主走査方向画素位置情報に
基づいて、前記データ読み出し手段により読み出された
２値化マトリクスデータから、複数画素の２値化マトリ
クスデータを選択的に出力するデータ選択手段と、 を備えることを特徴とするハーフトーン生成装置。1. A halftone generating apparatus for simultaneously generating halftone data of a plurality of pixels for each drawing object relating to a character / graphic, wherein a binarization process is performed on all gradation values of the drawing object to be processed. A data storage unit for storing binary matrix data for the number of gradations, and a predetermined amount of binarization for the scan line from the data storage unit based on the gradation information and the pixel position information of the drawing object being processed. Data reading means for reading matrix data; and binarization matrix data of a plurality of pixels from the binary matrix data read by the data reading means based on pixel position information in the main scanning direction of the drawing object being processed. And a data selecting means for selectively outputting the data. 【請求項２】文字図形に関する描画オブジェクトごとに
複数画素のハーフトーンデータを同時に生成した後、そ
の複数画素のハーフトーンデータを同時に出力バッファ
メモリに書き込むハーフトーン生成装置であって、 処理する描画オブジェクトの全ての階調値に対して２値
化処理を施した階調数分の２値化マトリクスデータを記
憶するデータ記憶手段と、 処理中の描画オブジェクトの階調情報と画素位置情報に
基づいて、前記データ記憶手段から当該走査ラインに対
する所定量の２値化マトリクスデータを読み出すデータ
読み出し手段と、 処理中の描画オブジェクトの主走査方向画素位置情報に
基づいて、前記データ読み出し手段により読み出された
２値化マトリクスデータから、複数画素の２値化マトリ
クスデータを選択的に出力するデータ選択手段と、 このデータ選択手段から出力された２値化マトリクスデ
ータと描画オブジェクトの塗りつぶし領域を示すマスク
データとの論理積のデータを出力バッファメモリに書き
込むデータ書き込み手段と、 を備えることを特徴とするハーフトーン生成装置。2. A drawing object to be processed, comprising: simultaneously generating halftone data of a plurality of pixels for each drawing object relating to a character graphic; and writing the halftone data of the plurality of pixels to an output buffer memory simultaneously. Data storage means for storing binary matrix data for the number of gradations obtained by performing the binarization processing on all the gradation values of, based on the gradation information and pixel position information of the drawing object being processed A data readout unit for reading a predetermined amount of binary matrix data for the scan line from the data storage unit; and a data readout unit based on pixel position information in the main scanning direction of the drawing object being processed. Binary matrix data of a plurality of pixels is selectively output from the binary matrix data. Data selection means, and data writing means for writing logical product data of the binary matrix data output from the data selection means and mask data indicating a painted area of the drawing object to an output buffer memory. Characteristic halftone generator. 【請求項３】請求項１または２のハーフトーン生成装置
において、 前記データ読み出し手段は、処理中の描画オブジェクト
の副走査方向画素位置情報に基づいて、前記データ記憶
手段から当該走査ラインに対する全ての２値化マトリク
スデータを同時に読み出すことを特徴とするハーフトー
ン生成装置。3. The halftone generating apparatus according to claim 1, wherein said data readout unit reads all data for the scan line from the data storage unit based on pixel position information in the sub-scanning direction of the drawing object being processed. A halftone generating device for simultaneously reading binary matrix data. 【請求項４】請求項１または２のハーフトーン生成装置
において、 前記データ読み出し手段は、処理中の描画オブジェクト
の副走査方向画素位置情報および主走査方向画素位置情
報に基づいて、前記データ記憶手段から当該走査ライン
に対する２値化マトリクスデータを所定の複数画素単位
で読み出すことを特徴とするハーフトーン生成装置。4. The halftone generating apparatus according to claim 1, wherein said data reading means is based on pixel position information in a sub-scanning direction and pixel position information in a main scanning direction of a drawing object being processed. Read out the binary matrix data corresponding to the scanning line in a unit of a predetermined plurality of pixels. 【請求項５】請求項１〜４のいずれかのハーフトーン生
成装置において、 前記データ選択手段は、描画オブジェクトの主走査方向
画素位置と２値化マトリクスデータの主走査方向画素位
置との相対的な位置ずれに基づいて、当該走査ラインの
ハーフトーン処理が終了するまで、前記データ読み出し
手段により読み出された２値化マトリクスデータを順
次、シフトさせることを特徴とするハーフトーン生成装
置。5. The halftone generation device according to claim 1, wherein said data selection means is configured to determine a relative position between a pixel position in the main scanning direction of the drawing object and a pixel position in the main scanning direction of the binary matrix data. A halftone generation device for sequentially shifting the binarized matrix data read by the data reading means until the halftone processing of the scan line is completed based on the misalignment.