JP3890097B2 - ビデオフォーマット変換器およびディジタル出力信号を生成する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ビデオリサイジングに関し、特に、水平および垂直リサンプリング動作に同一のフィルタバンクを用いて、１つのビデオ／テレビフォーマットから別のビデオ／テレビフォーマットに変換するディジタルリサンプリングシステムに関する。
【０００２】
【従来の技術】
多数のテレビおよびビデオディジタル信号サンプリングレート標準がある。例えば、１３．５ＭＨｚのサンプルレートは、４：２：２のコンポーネントディジタル標準（ＣＣＩＲ６０１）と互換性がある。このレートでのサンプリングは、標準テレビ管において、１水平線形ラインおよび４８３の垂直ライン当たり、７２０のアクティブビデオサンプルを生成する。この解像レベルは、また、標準解像度テレビ（ＳＤＴＶ）と呼ばれている。ＳＤＴＶは、インターレース方式において１画像フレーム当たり５２５のうちの４８３のラインにアクティブビデオ情報を表示する。高解像度テレビ（ＨＤＴＶ）は、典型的に、７２ＭＨｚから８１ＭＨｚの範囲におけるサンプル範囲においてサンプリングする。映画およびテレビエンジニア学会（ＳＭＰＴＥ）は、１水平ラインおよび１０３５の垂直ライン当たり１９２０サンプル（画素）のＨＤＴＶフォーマットを是認した。このフォーマットに加えて、ヨーロッパにおけるＤ２−ＭＡＣ、ＰＡＬおよびＳＥＣＡＭ標準並びにワイドスクリーンテレビ（ＷＳＴ）標準などの他のテレビフォーマットが存在する。
【０００３】
水平および垂直画素解像度は、得られる画像の正規化された水平および垂直ディメンションとしてもっともよく考えられ得る。このような状況において、画像は、標準サイズの画素に関して正規化される。従って、異なる画像解像度が、直接、異なる画像サイズに変換（translate）される。
【０００４】
多数の標準が存在するので、例えば、異なる標準フォーマットを表示するために設計されたテレビ受信機における１つの標準フォーマットで記録されるテレビ/ビデオ信号を表示するために、１つの標準から別の標準に変換可能であることが望ましい。また、変換による画像の歪みを最小にしておくことが望ましい。最初の標準および最後の標準が、変換以前にわからないことがあり得るので、フォーマットのすべての間で変換を扱い得る、より普遍的なシステムを有することが望ましい。
【０００５】
ある場合において、この空間的変換は、ビデオリサイジングと呼ばれる。例えば、ビデオリサイジングにより、１６×９より大きなアスペクト比を有するフルサイズの映画フィルム（３５ｍｍ、１秒当たり２４フレーム）が、出力ディスプレイを「レターボックス」する必要なしに、４×３のアスペクト比を有するＮＴＳＣテレビ受信機に表示され得る。このディジタル領域において、ビデオリサイジングでは、入力信号がディジタルでリサンプリングされることが必要である。
【０００６】
ディジタルリサンプリングは、もとの信号において必ずしも存在しなかった表示信号の点を計算することによって、ディジタル入力信号の異なる表示を生成する。サンプルが、予め、補間技術を経なかった瞬間に、新しいサンプルが生成される。フレキシブルディジタル補間フィルタリングアーキテクチャは、任意のサイズにビデオ/テレビラインをリサイジングし得る。ビデオリサイジングの一例が、１９９４年１１月４日発行の米国特許第08/317,474号、発明の名称"FILTER SELECTION CIRCUIT FOR DIGITAL RESAMPLING SYSTEM"に記載され、本明細書において参照のために援用されている。
【０００７】
ビデオリサイジングの別の例が、ピクチャーインピクチャー（picture-in-picture)テレビディスプレイにおいて行われる。１９８７年３月２４日に発行の米国特許第4,652,908号、発明の名称"FILTERING SYSTEM FOR PROCESSING A REDUCED RESOLUTION VIDEO IMAGE" において、より大きな画像テレビ画面の内側に表示するための縮小したサイズの画像を生成するためのビデオ信号処理のためのシステムが記載されている。このシステムは、すでに公知のより小さな画像サイズへの信号の縮小に関する。
【０００８】
リサイジングを実行するために、水平および垂直のリサンプリングの両方が行われることが必要である。例えば、１９２０×１０３５ＨＤＴＶ信号を７２０×４８３ＳＤＴＶ信号に変換するために、水平および垂直リサンプリング動作の両方が必要である。実時間または実時間に近いアプリケーションのために、水平および垂直リサイジング動作は、実質的に同時に行われることが望ましい。この処理を実行するためにブロックベースのアプローチが用いられ、これによって、各画像（すなわち、画像フレーム）はブロック形のピースに分割され、かつ各ピースが、別個のプロセッサによってリサンプリングされる。これらの多数のプロセッサのそれぞれが、信号ブロックに並列に作用する。
【０００９】
【発明が解決しようとする課題】
このプロセスは、補間およびオーバーラップ要件に関する問題を生じるという点で不利であるという問題がある。各別個の細分化されたブロックについての処理が、一旦完了すると、最後の画像が、別々に処理されたブロックを結合することによって、生成される。
【００１０】
水平および垂直リサンプリングの両方を実行するための別の方法は、有限インパルス応答（ＦＩＲ）フィルタを用いることであり、これは、遅延ラインによって供給される全遅延が、数ライン間隔である垂直処理用に、タップされた遅延ラインを有する。しかし、この方法は、メモリ要件のために非常に高いオーバーヘッドを必要とするという問題がある。もし、十分な処理が行われなければ（例えば、不十分なメモリのために）、変換の範囲および質が低下する。
【００１１】
本発明は、上記問題を鑑みてなされたものである。その目的は、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することにある。
【００１２】
【課題を解決するための手段】
単位長当たりの第１垂直サンプルサイズおよび単位長当たりの第１水平サンプルサイズを有するディジタル入力信号を、単位長当たりの第２垂直サンプルサイズおよび単位長当たりの第２水平サンプルサイズを有するディジタル出力信号に変換する本発明のビデオフォーマット変換器は、
ａ）該ディジタル入力信号を格納する第１メモリ手段と、
ｂ）複数の処理セルであって、各セルが、
ｉ）該ディジタル入力信号の単位長当たりの該第１水平サンプルサイズを、第１期間中に、単位長当たりの該第２水平サンプルサイズに変換する水平リサンプリング手段と、
ｉｉ）該水平リサンプリング手段における変換後に、該第２水平サンプルサイズを有する該ディジタル入力信号を格納する第２メモリ手段と、
ｉｉｉ）該第２水平サンプルサイズを有する該ディジタル入力信号の単位長当たりの該第１垂直サンプルサイズを、第２期間中に、単位長当たりの該第２垂直サンプルサイズに変換する垂直リサンプリング手段と、
ｉｖ）該垂直リサンプリング手段における変換後に、該第２垂直サンプルサイズを有する該ディジタル入力信号を格納する第３メモリ手段とを有する、複数の処理セルと、
ｃ）該複数の処理セルのそれぞれからの該第２垂直サンプルサイズを有する該ディジタル入力信号を格納する第４メモリ手段とを有し、該格納された信号が該ディジタル出力信号を構成し、そのことにより上記の目的が達成される。
【００１３】
好ましい実施態様によると、前記処理セルのそれぞれに対して、前記水平リサンプリング手段および前記垂直リサンプリング手段は、単一なリサンプリングプロセッサ手段を備え、そのことにより上記目的を達成する。
【００１４】
本発明のビデオフォーマット変換器は、前記第２水平サンプルサイズを有する前記ディジタル入力信号を前記第２メモリ手段に格納される垂直フォーマットに置き換えるための、前記処理セルのそれぞれを接続する水平−垂直スイッチング手段をさらに有してもよい。
【００１５】
本発明のビデオフォーマット変換器は、前記第２垂直サンプルサイズを有する前記ディジタル入力信号を前記第３メモリ手段に格納される水平フォーマットに置き換えるための、前記処理セルのそれぞれを接続する垂直−水平スイッチング手段をさらに有してもよい。
【００１６】
前記水平−垂直スイッチング手段および前記垂直−水平スイッチング手段は、単一なスイッチング手段を有してもよい。
【００１７】
前記複数の処理セルが２から８個の範囲であってもよい。
【００１８】
前記ディジタル入力信号は、該ディジタル入力信号が、前記第１メモリ手段に書き込まれるレートの２倍のレートで該第１メモリ手段から読み出されてもよい。
【００１９】
前記ディジタル出力信号は、前記複数の処理セルのそれぞれからの前記第２垂直サンプルサイズを有する前記ディジタル入力信号が前記第４メモリ手段に書き込まれるレートの１／２のレートで、該第４メモリ手段から読み出されてもよい。
【００２０】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
ａ）前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
ｂ）前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサと、
をさらに有してもよい。
【００２１】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列サンプルオリエンテーションを有し、
ａ） 前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
ｂ）前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインサンプルオリエンテーションで生成する並列サンプルマルチプレクサと、をさらに有してもよい。
【００２２】
前記ディジタル入力信号は並列サンプルオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
ａ）前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列サンプル配向されたディジタル入力信号をデマルチプレクスする並列サンプルデマルチプレクサと、
ｂ） 前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサとをさらに有してもよい。
【００２３】
少なくとも１つのサンプルを有するディジタル入力信号の水平および垂直サンプル情報を処理し、サンプル化されたデータディジタル出力信号を生成する本発明の方法は、該ディジタル入力信号サンプルが、単位長当たりの第１垂直サンプルサイズの複数の垂直列および単位長当たりの第１水平サンプルサイズの複数の水平ラインを有し、該ディジタル出力信号が、単位長当たりの第２垂直サンプルサイズの複数の垂直列および単位長当たりの第２水平サンプルサイズの複数の水平ラインを有し、該方法は、
ａ）該ディジタル入力信号の第１水平ラインを第１メモリ装置から読み出す工程と、
ｂ）該ディジタル入力信号の該第１水平ラインを、第１垂直列として第２メモリ装置に格納する工程と、
ｃ）該第１メモリ装置からの該水平ラインのすべてが、垂直列として該第２メモリ装置に格納されるまで、該第１メモリ装置に中間ディジタル信号として格納されている該ディジタル入力信号の後続の各水平ラインについて工程（ａ）および（ｂ）を繰り返す工程と、
ｄ）該中間ディジタル信号の第１水平ラインを該第２メモリから読み出す工程と、
ｅ）該中間ディジタル信号の該第１水平ラインを処理する工程と、
ｆ）該中間ディジタル信号の該第１水平ラインを、該ディジタル出力信号の第１水平ラインとして該第１メモリ装置に格納する工程と、
ｇ）該処理が完了し、該第２メモリ装置の該水平ラインのすべてが、該ディジタル出力信号として、該第１メモリ装置に格納されるまで、該第２メモリ装置に格納されている該中間ディジタル信号の後続の各水平ラインについて工程（ｄ）、（ｅ）および（ｆ）を繰り返す工程とを包含し、そのことにより上記目的が達成される。
【００２４】
ディジタル入力信号の水平および垂直サンプル情報を処理する際に、ディジタル出力信号の水平および垂直成分を示す所定数のビットのアドレスを生成し、少なくとも１つのサンプルを有する該ディジタル出力信号を生成する本発明の方法は、該ディジタル出力信号サンプルが、単位長当たりの垂直サンプルサイズの垂直成分および単位長当たり水平サンプルサイズの水平成分を有し、該方法は、
ａ）該所定数のビットの第１部分を、該ディジタル出力信号の該水平成分を示すのに用いるように割り当てる工程と、
ｂ）該所定数のビットの第２部分を、該ディジタル出力信号の該垂直成分を示すのに用いるように割り当てる工程と、
ｃ）該水平成分または該垂直成分のいずれかが、該水平または垂直成分のそれぞれの該サイズを示すためにさらにビットを必要とするかどうかを決定する工程と、
ｄ）該所定数のビットの第３部分を、工程（ｃ）で決定されたように、該水平成分または該垂直成分のいずれかを示すのに用いるように割り当てる工程と、
を包含し、そのことにより上記の目的が達成される。
【００２５】
前記ディジタル出力信号の前記水平および垂直成分を示す所定数のビットのアドレスを生成する方法であって、該アドレスが１９ビットからなり、該所定数のビットの該第１部分が８ビットに等しく、該所定数のビットの該第２部分が８ビットに等しく、該所定数のビットの該第３部分が３ビットに等しくてもよい。
【００２６】
本発明は、垂直および水平画像要素（画素）解像度を有するディジタル入力信号を、異なる水平および垂直画素解像度を有するディジタル出力信号に変換するシステムを有する。ディジタル入力信号が、入力信号を格納する第１のメモリに与えられる。水平リサンプリングフィルタが、ディジタル入力信号の正規化された水平ディメンションを所望の出力信号の正規化された水平ディメンションに変換するために用いられる。出力信号の垂直ディメンションが水平オリエンテーションにあるように、水平リサンプリング手段の出力信号が置き換えられる。それから、置き換えられた信号は第２のメモリに格納される。
【００２７】
第２のメモリのリサンプリングされた水平ディメンションを有する置き換えられた信号が、置き換えられた信号の垂直ディメンション情報を、出力信号の所望のフォーマットに変換する垂直リサンプリングフィルタに与えられる。それから、この垂直にリサンプリングされた信号は、水平および垂直ディメンションがディジタル入力信号と同じオリエンテーションであるように、置き換えられる。それから、新しく置き換えられた信号は、ディジタル出力信号として第３のメモリに格納される。
【００２８】
【発明の実施の形態】
図１は、本発明によるビデオリサイジングシステム１０の一例を示す。システム１０は、テレビ／ビデオ信号に対応するディジタル信号情報を１つのサンプルフォーマットにおける１つの入力信号として取り、ディジタル信号情報を入力信号フォーマットとは異なるサンプルフォーマットで出力するディジタルフィルタシステムである。システム１０は、下記のように、入力信号を水平方向および垂直方向に処理し得る一次元フィルタシステムである。本願に記載する実施態様では、信号情報は、水平オリエンテーション（即ち、行方向）でフィルタシステムに読みとられてリサンプリングされる。
【００２９】
システム１０は、特別なビデオリサイジングフォーマット変換用に設計されているのではなく、任意のビデオラインフォーマットを任意のサイズにリサイジングし得るフレキシブル補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号からアナログ信号への変換処理をしないでディジタルドメインで実施される。
【００３０】
本発明によるビデオリサイジングは、３つのエリアまたは変換領域に分割される。第１のエリアは、アップサンプリングである。ここでは、入力ディジタルサンプルは、より高いサンプリングレートを有するディジタルサンプルフォーマットへ変換される。例えば、標準精細テレビ信号（standard definition television signal）（即ち、１ライン当たり７２０のサンプル）から高精細テレビ信号（high definition television signal）（即ち、１ライン当たり１９２０のサンプル）への変換が挙げられる。第２のエリアは、ダウンサンプリングである。ここでは、出力信号情報の１ライン当たりの所望のサンプルに対する入力信号情報の１ライン当たりのサンプルの比は、０．５より大きく、１．０未満である。ダウンサンプリングの例としては、ワイドスクリーンテレビ（１６：９のアスペクト比、即ち、１ライン当たり９６０のサンプル）から標準精細テレビ（４：３のアスペクト比、即ち、１ライン当たり７２０のサンプル）への変換が挙げられる。最後に、第３のエリアは、まびきである。ここでは、出力サンプルフォーマットに対する入力サンプルの比は、０．５以下である。まびきの例としては、高精細テレビ（即ち、１ライン当たり１９２０のサンプル）から標準精細テレビ（即ち、１ライン当たり７２０のサンプル）への変換が挙げられる。
【００３１】
システム１０は、３つのフィルタを有する。３つのフィルタとは、デシメーティングフィルタ１２、帯域制限フィルタ１４、および補間フィルタ１８である。デシメーティングフィルタ１２および帯域制限フィルタ１４は、ブロック１６として示すように、単一な集積回路チップに組み合わせられ得る。まびきの前にさらに帯域制限が行われ得る。
【００３２】
アップサンプリングモードでは、デシメーティングフィルタ１２および帯域制限フィルタ１４は、入力データをフィルタせず、その代わりに、「全パス」フィルタとして動作する。これは、入力データをより高いサンプルフォーマットにアップサンプリングするのには補間フィルタ１８で十分であり、帯域制限を必要としないからである。次に、補間フィルタ１８は、より高い出力サンプルレートフォーマットによって必要とされるサンプルをさらに生成するようにプログラムされ得る。
【００３３】
ダウンサンプリングモードでは、デシメーティングフィルタ１２は、入力サンプルデータをフィルタしない（即ち、デシメーティングフィルタ１２は、全パスフィルタとして動作する）。なぜなら、より高い入力サンプルデータの帯域幅は、より低いサンプリングフォーマットには高すぎないからである。ディジタル信号が帯域制限なしに単にダウンサンプリングされる場合、その結果は、エイリアジングされ得る。それ故、ダウンサンプリングする前に入力信号の帯域幅を制限する必要がある。従って、帯域制限フィルタ１４は、補間フィルタ１８によるダウンサンプリングの前に、入力信号の帯域幅を低減させるように作用する。
【００３４】
帯域制限フィルタ１４は、係数逓減率（scaling factor）によって決定されるフィルタ係数のバンクから選択し得る有限インパルス応答 (ＦＩＲ）フィルタであり得る。係数逓減率は、出力サンプルレートに対する入力サンプルレートの比である。帯域制限フィルタ１４は、補間フィルタ１８におけるエイリアジングの発生を防止するように十分に入力信号の帯域幅を低減させる。
【００３５】
第３モードは、ダウンサンプリングプロセスにおいてまびきを必要とする。係数逓減率が０．５未満の場合、帯域制限フィルタ１４のみを用いた、より高い入力サンプルレートフォーマットからより低い出力サンプルレートフォマットへの変換の質は、悪影響を与えられ得る。なぜなら、帯域制限フィルタ１４は、補間の前に帯域幅を十分に低減させ得ないからである。係数逓減率が０．５未満の場合、デシメーティングフィルタ１２は、例示する実施態様においては、整数量によって入力データをまびく。例示する実施態様において、デシメーティングフィルタ１２は、例えば、Ｈａｒｒｉｓ ＨＳＰ４３１６８集積回路であり得る。この特定のデシメーティングフィルタは、入力データを２、４または８のファクタでまびく。当業者によって理解されるように、異なる集積回路および／または他の回路を必要とする、さらなるまびきは、本発明の記載の範囲内に十分含まれる。例えば、デシメーティングファクタを増加させるために、２つのＨａｒｒｉｓＨＳＰ４３１６８チップを直列に使用することも可能である。図１に示す実施態様に戻ると、帯域制限フィルタ１４に入る前に、入力サンプルは、２、４または８のファクタでまびかれ、そのオリジナルサンプルレートの１／２、１／４、または１／８のサンプルレートを成し遂げ、帯域幅をさらに低減させる。Ｈａｒｒｉｓフィルタはまた、デシメーティングフィルタおよび帯域制限フィルタの組み合わせとして動作して、アップサンプリングおよびダウンサンプリングモードに対して帯域制限を提供する簡単なＦＩＲフィルタ動作が可能である。
【００３６】
１ライン当たり１９２０のサンプルのサンプルレートを有する入力信号が１ライン当たり７２０のサンプルのＳＤＴＶのサンプルフォーマットにリサイズされるならば、システム１０のデシメーティングモード（モード３）が使用されるであろう。１ライン当たり１９２０のサンプルの入力信号は、１／２（デシメーティングファクタ２）のまびきが起こるデシメーティングフィルタ１２に入る。これにより、１つおきにサンプルが引き離される、即ち、入力信号サンプルの１／２しか使用されない。２は、１９２０に分割され得る最大整数であり、７２０の所望の出力サンプルレート以上の結果をもたらす。次に、９６０のサンプルのまびかれた信号は、帯域制限フィルタ１４に入り、そこで、信号の帯域幅が低減される。帯域幅が低減した９６０のサンプルは、次に、補間フィルタ１８に入り、そこで、ダウンサイジング補間が起こり、９６０のサンプルは７２０のサンプルに変換される。次に、７２０のサンプルは、補間フィルタ１８から出力される。
【００３７】
図２は、一次元ビデオリサイジングシステム２０を示す。ビデオリサイジングシステム２０は、システム１０の３つのフィルタ成分を取り、デシメーティングフィルタ１２と帯域制限フィルタ１４との間にＦＩＦＯメモリバッファ２２を加え、帯域制限フィルタ１４と補間フィルタ１８との間にＦＩＦＯメモリバッファ２４を加えている。ＦＩＦＯメモリバッファ２２および２４は、ラインバッファメモリ（先入れ先出しメモリ回路）である。ＦＩＦＯメモリバッファ２２および２４は、次の回路フェーズに入る前にデータを保持する。例えば、係数低減率２を用いるデシメーティングモードにおいては、デシメーティングフィルタ１２は、サンプルを１つ置きにＦＩＦＯ２２に書き込む。次に、帯域制限フィルタ１４は、帯域制限動作を行うときに、すべてのサンプル（合計９６０のサンプル）をＦＩＦＯ２２から読み出す。ＦＩＦＯ２２がない場合には、帯域制限フィルタ１４は、（デシメーティングファクタを２と仮定した場合）入力サンプルに対して１つ置きに動作し、その動作を絶え間なく停止および開始する帯域制限フィルタ１４を必要とする。ＦＩＦＯ２２は、帯域幅フィルタ１４の絶え間ない動作を可能にする。
【００３８】
上述した３つのモードのそれぞれに対して３ラインとして例示した、システム２０の動作の一例を図４（ａ）、図４（ｂ）、および図４（ｃ）に示す。
【００３９】
図４（ａ）は、画像の水平ライン中のサンプルの数を増加させるアップサンプリングモードで動作するシステム２０を示す。デシメーティングフィルタ１２、帯域制限フィルタ１４、および補間フィルタ１８は、水平同期パルス信号Ｈに対するタイムシーケンスにおいて示される。入力データの第１ラインがシステム２０のデシメーティングフィルタ１２に入ると、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４および補間フィルタ１８は非活性である。なぜなら、これらのフィルタにはデータが到達していないからである。第２ラインインターバルにおいて、デシメーティングフィルタ１２および帯域制限フィルタ１４は、両方とも、全パスフィルタとして作用し、補間フィルタ１８はまだ非活性のままである。第３ラインインターバルにおいて、デシメーティングフィルタ１２および帯域制限フィルタ１４は、全パスフィルタとして動作し、補間フィルタ１８は、ビデオ情報の第１ラインに対応する入力データを補間する。第４ラインインターバル中には、デシメーティングフィルタ１２および帯域制限フィルタ１４は全パスフィルタとして動作し、補間フィルタ１８は、ビデオ情報の第２ラインを補間する。これは、システム２０に入力されるビデオ情報の各ラインに対して続行する。
【００４０】
図４（ｂ）は、システム２０のダウンサンプリングモードにおける動作をタイムラインフォーマットで示す。この実施例において、水平ラインにおけるサンプルの数は減少する。水平同期信号Ｈの第１ラインインターバルにおいて、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４および補間フィルタ１８は、非活性である。第２ラインインターバルにおいて、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４は、情報の第１ラインの帯域を制限する。補間フィルタ１８は、この第２ラインインターバルにおいてまだ非活性である。第３ラインインターバルにおいて、デシメーティングフィルタ１２は、まだ全パスフィルタとして動作し、帯域制限フィルタ１４は、データの第２ラインの帯域幅を制限する。データの第１ラインは、補間フィルタ１８に到達し、そこで、ダウンサンプリングのための補間が起こる。第４ラインインターバルにおいては、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４は、入力データの第３ラインの帯域幅を制限する。補間フィルタ１８は、入力データの第２ラインを補間する。
【００４１】
図４（ｃ）は、システム２０のデシメーティングモードにおける動作をタイムラインフォーマットで示す。このモードは、ダウンサンプリングが２より大きいファクタによって行われるときに用いられる。第１サイクルにおいて、デシメーティングフィルタ１２は、情報の第１ラインをまびく。１９２０のサンプルから最終出力を７２０のサンプルにする場合には、入力サンプルの数を１／２に低減するために係数逓減率２が用いられる。第１水平ラインインターバルにおいて、帯域制限フィルタ１４および補間フィルタ１８は非活性である。第２ラインインターバルにおいて、デシメーティングフィルタ１２は、情報の第２ラインをまびく。帯域制限フィルタ１４は、水平ラインインターバルの第１ハーフにおいて情報の第１ラインの帯域幅を制限し、第２ハーフにおいて非活性である。帯域制限フィルタ１４は、水平ラインインターバルの第１ハーフにおいてのみ動作する。なぜなら、まびき後は、オリジナル入力信号の１／２のみが存在するからである。補間フィルタ１８もまた、水平ラインインターバルの１／２においてのみ動作する。第３水平ラインインターバルにおいて、デシメーティングフィルタ１２は、入力データの第３ラインをまびき、帯域制限フィルタ１４は、水平ラインインターバルの１／２において第２ラインの帯域幅を制限する。補間フィルタ１８は、水平ラインインターバルの１／２において入力データの第２ラインを補間する。同様のセットの動作が、第４およびそれに続く水平ラインインターバルにおいて起こる。
【００４２】
異なるクロックレートでもフィルタを動作させることは可能である。例えば、デシメーティングフィルタ１２は、第１クロックレートで動作し、その間、帯域制限フィルタ１４は、デシメーティングフィルタ１２のクロックレートの１／２で動作する。このように、データは，ＦＩＦＯ２２に対してより速いレートで書き込まれ、ＦＩＦＯ２２からより遅いレートで読み出される。デシメーティングフィルタ１２が、データを保持している場合、そのデータフローは、一定のようである（即ち、非活性の期間がない）。
【００４３】
図３は、ビデオリサイジングシステム３０を示す。ビデオリサイジングシステム３０は、本発明の他の実施態様であり、ここで、デシメーティングフィルタ１２はまた、帯域制限能力を有し、帯域制限フィルタ１４および補間フィルタ１８は、単一の半導体チップ２６として組み合わせられる。フィードバックパス２８は、帯域制限動作後のデータを入力Ｙに戻して補間動作を実施する。もう１つのＦＩＦＯ３２は、補間回路２６における補間後に動作し得る。ＦＩＦＯ３２には、実施される補間に対応するデータがロードされ得る。
【００４４】
コンピュータ３４は、システム３０内に設けられているフィルタを制御するために、システム３０に接続されている。コンピュータ３４は、マイクロプロセッサ、キーボード、ディスプレイ、記憶装置、およびシステム３０への接続用入力／出力（Ｉ／Ｏ）ハードウェアを有する。
【００４５】
図５（ａ）、図５（ｂ）、および図５（ｃ）は、システム３０のアップサンプリングモード、ダウンサンプリングモード、およびデシメーティングモードにおける動作を例示する。図５（ａ）において、デシメーティングフィルタ１２は、画像の全水平ラインに対して全パスフィルタとして動作する。帯域制限／補間フィルタ２６は、第１水平ラインインターバルにおいて非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は、フィルタ１２を通過した前のラインを補間する。
【００４６】
図５（ｂ）は、システム３０のダウンサンプリングモードにおける動作を例示する。ダウンサンプリングモードにおいて、フィルタ１２は、各水平ラインインターバルにおいて、帯域制限フィルタとして動作する。第１水平ラインインターバルにおいて、フィルタ２６は非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は、前のラインインターバルにおいて帯域制限された前の入力ラインを補間する。
【００４７】
図５（ｃ）は、システム３０のデシメーティングモードにおける動作を例示する。各水平ラインインターバルにおいて、フィルタ１２は、現在の入力ラインをまびく。第１ラインインターバルにおいて、フィルタ２６は非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は前のラインインターバルにおいてまびかれた信号の帯域制限動作を実施する。ラインインターバルの第２ハーフにおいて、フィルタ２６は、その補間動作を実施する。
【００４８】
補間フィルタ１８および帯域制限／補間フィルタ２６は、本発明の実施態様において、Ｇｅｎｎｕｍ ＧＦ９０１０１フィルタであり得る。このフィルタは、補間および簡単なＦＩＲフィルタを実施できるマルチフェーズＦＩＲフィルタ集積回路である。この回路は、デュアル入力ポートマルチプレクシング能力を有し、２つのフィルタ動作（即ち、デシメーティングモード）を同時に可能にする。デシメーティングモードでは、システム３０のデシメーティングフィルタ１２は、入力データをまびき、入力データの半分未満を帯域制限／補間フィルタ２６に通すように残す。従って、フィルタ２６は、帯域制限動作および補間動作を同時に実施する時間が十分ある。
【００４９】
システム３０のデシメーティングフィルタ１２および帯域制限／補間フィルタ２６は、本発明の実施態様において、選択可能なフィルタ係数の個別のメモリバンクを有する。デシメーティングフィルタ１２は、各８タップの３２ロケーションからなるメモリを有する。メモリロケーション０〜１９は、デシメーティングフィルタ用タップ重みづけ係数を有し、ロケーション２０〜３１は、帯域制限フィルタ用タップ重みづけ係数を有する。例示する実施態様においてＨａｒｒｉｓ集積回路を使用して、フィルタ１２は、フォールドオーバフィルタアーキテクチャを使用し得る。わずか８タップからなるが、このメモリは、１５タップフィルタを実行し得る。従って、メモリに格納されるタップ値は、完成フィルタの半分しか示さない（これによって、 Ｈａｒｒｉｓ集積回路の、対称フィルタが使用され得る応用への使用が制限される）。
【００５０】
デシメーティングモードに使用されるフィルタ長は、簡単なＦＩＲフィルタよりも長い。例えば、ファクタ２によってまびくとき、３１タップフィルタが使用される。この場合、各タップに対して２つの個別のメモリロケーションが必要である。ファクタ４によってまびくとき、６３タップフィルタが使用され、各タップに対して４つの個別のメモリロケーションが必要である。ファクタ８によってまびくとき、１２７タップフィルタが使用され、集積回路は、タップ当たり８個のメモリロケーションを有するように構成される。
【００５１】
【表１】
【００５２】
Ｇｅｎｎｕｍ ＧＦ９１０１チップを用いる実施態様における帯域制限／補間フィルタ２６のメモリは、ロケーション当たり１２タップ重みづけ係数を１０８ロケーションを受け入れる能力を持っている。メモリロケーション０〜９５は、ソフトウェアでは変更され得ない補間フィルタを有する。デシメーティングモードで使用される帯域制限フィルタは、ロケーション９６〜１０７に保持される。以下の表は、帯域制限／補間フィルタ２６のメモリ内容のリストである。
【００５３】
【表２】
【００５４】
実施態様において、システム３０の動作モードは、６つの異なるフィルタ特徴に分割された。これらのフィルタ特徴を、以下に表に示す。
【００５５】
【表３】
【００５６】
例えば、活性入力サンプルの数が１９２０（即ち、インターレースされたＨＤＴＶに対して）および所望の活性出力サンプルの数が１２８０（即ち、プログレッシブなＨＤＴＶに対して）の場合、係数逓減率は、１２８０÷１９２０＝２／３として計算される。上記の表から、この変換には、システム３０のデシメーティングフィルタ１２の帯域制限フィルタ部分として、水平／垂直フィルタ＃６が必要であることが分かる。
【００５７】
デシメーティングモードで動作するとき、フィルタ１２は、係数逓減率が０．２５より大きく、０．５以下の場合、ファクタ２でまびく。係数逓減率が０．１２５より大きく、０．２５以下の場合、デシメーティングフィルタ１２は、ファクタ４でまびく。係数逓減率が０．１２５以下の場合、デシメーティングフィルタ１２は、ファクタ８でまびく。
【００５８】
デシメーティングモードで動作するとき、帯域制限／補間フィルタ２６は、帯域制限モードで動作する。使用される特定の帯域制限フィルタは、帯域制限の前に起こるまびきを考慮して選択される。例えば、高精細テレビが標準精細テレビに変換されるとき、係数逓減率は、７２０÷１９２０＝０．３７５である。係数逓減率は、０．５より小さいので、システム３０は、デシメーティングモードで動作する。一旦、デシメーティングフィルタ１２が入力サンプルをファクタ２でまびくと、９６０のサンプルが、まずＦＩＦＯ２２、そして帯域制限／補間フィルタ２６に与えられる。フィルタ２６は、９６０サンプルから７２０サンプルに信号の解像度を帯域制限する。次に、フィルタＢの係数逓減率は、７２０÷９６０＝０．７５になる。上記の表を用いると、０．７５の係数逓減率では、フィルタ２６の帯域制限フィルタ＃５を使用することになる。従って、デシメーティングフィルタ１２の係数逓減率は、帯域制限／補間フィルタ２６とは異なる。
【００５９】
図６（ａ）、図６（ｂ）、および図６（ｃ）は、システム３０に示すデシメーティングフィルタ１２のフィルタ応答グラフの例を示す。これらの図面のそれぞれにおいて、ｆnは、ナイキスト周波数に等しい。図６（ａ）は、２：１まびきにおけるフィルタ応答を示す。図６（ｂ）は、４：１まびきにおけるフィルタ応答を示す。図６（ｃ）は、８：１まびきにおけるフィルタ応答を示す。
【００６０】
図７（ａ）〜図７（ｆ）は、システム３０で用いられる帯域制限フィルタ２６をフィルタ応答グラフの例を示す。図７（ａ）〜図７（ｆ）は、上記の表３に挙げられるフィルタ１から６に対応する。
【００６１】
例えば、図７（ａ）を参照すると、１以上の係数逓減率で、水平／垂直フィルタ＃１を用いる場合、図７（ａ）に示す全パス周波数応答特性が得られる。同様に、図７（ｂ）を参照すると、１．０以下で１１／１２よりも大きい係数逓減率で、水平／垂直フィルタ＃２を用いる場合、図７（ｂ）に示すフィルタ応答特性が得られる。その他の図７（ｃ）から図７（ｆ）は、それぞれ、水平／垂直フィルタ＃３〜＃６が用いられるときの周波数特性に対応する。
【００６２】
ＳＤＴＶインターレースされた出力信号を扱うとき、活性垂直サイズは、フルフレームの活性ラインの数に等しい。ＳＤＴＶインターレースフォーマットに変換するとき、システム３０などのビデオリサイジングシステムは、プログレッシブ（非インターレースされた）出力信号を生成する。次に、他の出力プロセッサ（不図示）は、ラインを一本置きに落とし、インターレースされたフォーマット出力信号を生成する。
【００６３】
動作中、表１および表２に挙げられるフィルタは、コンピュータ３４（図３）に格納されるコンピュータファイルに含まれる。このファイルは、例えば、パーソナルコンピュータ３４のハードディスクドライブなどの記憶装置に含まれ得る。ハードディスクドライブ以外の記憶手段およびパーソナルコンピュータ以外のプロセッサ手段は、当業者に理解され得るように、これらの目的に使用され得る。システム３０などのビデオリサイジングシステムを動作するフォーマット制御器は、所望のフォーマット変換を実施するのに必要なフィルタ係数を構成する際にこのファイルを用いる。例示する実施態様において、コンピュータ３４に格納される個別コンピュータプログラムは、第１のコンピュータファイルに含まれるフィルタ情報から第２のコンピュータファイルを構成するために使用される。第２のコンピュータファイルは、システム３０による使用に適した形式である。
【００６４】
他の実施態様において、ユーザは、デシメーティングフィルタ１２または帯域制限フィルタ２６に対する特定のフィルタ係数を提供し得る。フィルタ係数を提供することによって、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｆ）に示す周波数応答曲線とは異なる周波数応答曲線を有するフィルタ特性を発生し得る。
【００６５】
【表４】
【００６６】
表４は、例示する実施態様において使用されるフィルタが、ユーザによって提供される入力ファイル中に現れる順番を示す。例示するフォーマットは、輝度（Ｙ）およびクロミナンス（Ｃ）に対する個別のセットのフィルタ係数を用いる。従って、Ｃフィルタは、同一のフォーマットを有するＹフィルタの直後にくる。
【００６７】
システム３０を用いた例示的な変換動作の他の例を以下に示す。第１の例は、１１２５ラインを有するインターレースフォーマットの画像から、５２５のラインを有するプログレッシブフォーマットの画像への変換である。この変換では、水平ディメンション成分は、１ライン当たり１９２０のサンプルから１ライン当たり７２０のサンプルにダウンサンプルされ、垂直ディメンション成分は、１列当たり５１８の活性サンプルから１列当たり４８４の活性サンプルにダウンサンプルされる。変換の第１工程において、ビデオリサイジングにどのフィルタを用いるかが決定される。
【００６８】
水平リサイジングに対しては、係数逓減率は、７２０÷１９２０＝０．３７５に決定される。従って、デシメーティングフィルタ１２は、デシメーティングファクタ２を用いるデシメートモード（モード３）で動作し得る。帯域制限／補間フィルタ２６の係数逓減率は、デシメーティングフィルタ１２の係数逓減率とは異なる。フィルタ２６の係数逓減率は、７２０÷９６０＝０．７５である。この差は、オリジナル入力の１９２０をファクタ２でまびくことによって得られた９６０の入力を有するフィルタ２６の結果である。このモードにおいて、変換に必要なフィルタは、デシメーティングフィルタ１２として水平２：１デシメーティングフィルタ、およびフィルタ２６として水平／帯域制限フィルタである。フィルタ２６に対する帯域制限応答を設計する場合、フィルタ２６は、ナイキスト周波数の０．７５未満に帯域幅が制限されなければならない。
【００６９】
垂直ディメンション変換に対しては、係数逓減率は、４８４÷５１８＝０．９３４である。従って、デシメーティングフィルタ１２は、帯域制限モードで動作する。このモードにおいて、使用されるフィルタは、デシメーティングフィルタ１２として全パスフィルタである。フィルタ２６の帯域制限フィルタは、このモードでは必要ない。
【００７０】
第２の例としては、１１２５ラインのインターレースフォーマットの信号から５２５ラインのインターレースフォーマットの信号への変換が挙げられる。この変換に対しては、水平ディメンション成分は、１ライン当たり１９２０サンプルから１ライン当たり７２０サンプルにダウンサンプルされ、垂直ディメンション成分は、１列当たり５１８サンプルから１列当たり４８４サンプルにダウンサンプルされる。出力として生成される１フィールド当たりの実際の行数は２４２である。システム３０はプログレッシブ（非インターレース）出力信号を生成するため、１フレーム当たり４８４の垂直行が必要である。前述のように、本発明を用いてインターレースされた出力信号を生成するために、１ライン置きに切り捨てられる。
【００７１】
この第２の例では、目的のフィルタは、前述の例（１１２５インターレースから５２５プログレッシブ）で記載したフィルタと同一である。
【００７２】
第３の変換では、１ライン当たり５２５のプログレッシブフォーマットのサンプルが、１ライン当たり１１２５のインターレースフォーマットのサンプルに変換される。この変換では、水平ディメンションは、１ライン当たり７２０のサンプルから１ライン当たり１９２０のサンプルにアップサンプルされ、垂直ディメンションは、１列当たり４８４の活性サンプルから１列当たり５１８の活性サンプルにアップサンプルされる。水平変換の係数逓減率は、１９２０÷７２０＝２．６６７である。従って、デシメーティングフィルタ１２は、全パスフィルタモードで動作し、帯域制限／補間フィルタ２６は、帯域制限機能を実施しない。垂直変換では、係数逓減率は、５１８÷４８４＝１．０７である。このモードでは、デシメーティングフィルタ１２は、全パスフィルタモードで動作し、フィルタ２６は、帯域制限動作を実施しない。
【００７３】
例示する実施態様において、システム３０は、図８および図９にそれぞれ示す、ディジタル入力処理フロントエンドおよびディジタル出力処理バックエンドを有する。
【００７４】
ディジタル入力プロセッサ４０は、信号を並列接続を介して入力する並列入力ブロック４２を有する。例えば、ＨＤＴＶ源信号は、８ビット並列形式で受信され得る。ディジタル入力プロセッサ４０はまた、２７０ＭｂｐｓのＳＤＴＶビデオ信号などのディジタル直列入力信号、または３６０Ｍｂｐｓのワイドスクリーン標準精細ＴＶ（ＷＳＤＴＶ）ビデオ信号もしくは高精細ＴＶ（ＥＤＴＶ）ビデオ信号を受信する直列入力セクションを有する。並列入力ブロック４２では、ＥＣＬ信号は、ＴＴＬレベルに変換（translate）されて処理される。例示する実施態様において、直列ディジタル入力ブロック４４は、Ｇｅｎｎｕｍ直列受信機ＧＳ９００５、自動同調サブシステム（ＧＳ９０１０）、およびデコーダ（ＧＳ９０００）を用いて直列入力信号を受信する。ディジタル化されたアナログ入力ブロック４６は、アナログ−ディジタル変換器からディジタル化されたアナログ信号を受信するのに用いられる。これは、アナログ入力信号が用いられる場合に必要である。入力信号の種々の成分がディジタル入力ボード４０に与えられた後、これらの成分は、マトリクスブロック４８およびガンマテーブルブロック４９で処理される。マトリクスブロック４８は、ＲＧＢ源を、輝度信号（Ｙ）、ならびに本発明の例示する実施態様において信号を処理する際に使用される（Ｒ−Ｙ）および（Ｂ−Ｙ）色差信号（即ち、ＹＣｒＣｂ）形式に変換するのに使用される。当業者に理解され得るように、ＲＧＢまたは他の信号フォーマットもまた、入力信号として使用され得る。ガンマテーブル４９は、出力ビデオ信号のガンマ曲線の変更などの非線形処理に使用され得る。ガンマテーブル４９はまた、所定のオフセットを輝度信号に加算するか、または輝度信号から減算することによって、出力ビデオの黒レベルを変更するのに用いられ得る。
【００７５】
信号処理は、ラインマルチプレクサ（ＭＵＸ）ブロック５０において続行され、ここで、輝度信号およびクロミナンス信号は、再フォーマットされて並列処理される。ラインＭＵＸ５０は、偶数輝度信号および奇数輝度信号を、それぞれが完全な輝度ラインを有する４セットのラインＦＩＦＯに分割する。最後に、出力制御ブロック５２は、参照信号を用いて入力信号源を選択し、活性データのラインＭＵＸブロック５０のＦＩＦＯへの書き込みを制御するのに用いられる。出力制御５２は、Ｇｅｎｎｕｍエンコーダ（ＧＳ９０００２）を介して信号を出力し、その信号は、システム３０で処理される。
【００７６】
図９は、ディジタル出力プロセッサ６０のブロック図である。ディジタル出力プロセッサ６０は、システム３０から変換された出力信号を取り、ＨＤＴＶセットまたはＳＤＴＶセットなどの装置に出力する。ディジタル出力プロセッサ６０は、システム３０によって出力された出力ラインの数に対応する数の処理ブロックを使用する。この例において、４つの処理ブロック６２、６４、６６および６８が示される。処理ブロック６２〜６８は、Ｇｅｎｎｕｍデコーダ（ＧＳ９０００）を用いて、直列入力データストリームを並列データストリームに変換する。種々の信号成分は、ＥＣＬセクション７０に出力される前に並列ビデオデータ信号から抽出される。ＥＣＬセクション７０は、処理ブロック６２〜６８から出力されたＴＴＬ信号をＥＣＬ信号に変換する。次に、ＥＣＬ変換器ブロック７０は、適切な表示装置上で表示するための信号を生成する。
【００７７】
図１０は、本発明の例示する実施態様の動作方法を示すフローチャートである。
【００７８】
信号は、ブロック７２で印加される。入力後、まびきが必要か否かの決定は、入力信号のサンプル解像度と、最終出力信号のサンプル解像度との差に依存する。まびきが必要である場合、まびきは、ブロック７６で起こる。そうでない場合、帯域制限が必要か否かの決定は、ブロック７８で行われる。帯域制限工程は、補間前の信号の帯域幅に依存する。帯域制限が必要である場合、帯域制限は、ブロック８０で示されるように起こる。次の工程は、ブロック８２における補間である。補間によって、ブロック８４に示されるように、出力信号が生成され得る。前述したシステム１０、２０および３０の動作に対して示したように、この一般的な方法には、さらに工程が加えられ得る。
【００７９】
図１１は、本発明による例示的なビデオリサイジングシステム９０を示す。システム９０は、入力フレーム９２と共に図示されている。入力フレーム９２は、処理セルネットワーク９８に入力される第１の水平および垂直サンプルの数を有し、処理セルネットワーク９８は、入力フレーム９２をリサイズし、第２の水平および垂直サンプルの数をそれぞれ有する出力フレーム９４を生成する。入力フレーム９２は、本発明の動作において、ディジタル入力信号として示され、出力フレーム９５は、ディジタル出力信号として示される。処理セルネットワーク９８は、複数の処理セル９６1、９６2．．．９６n（個々に指し示す場合はこのように呼び、総称的に指し示す場合には、「処理セル９６」と呼ぶ）分割される。システム９０は、特定のビデオリサイジングフォーマット変換用に設計されているのではなく、任意の二次元画像を異なるサイズにリサイジングし得るフレキシブル（可変）補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号をアナログ信号に変換して処理せずに、ディジタル領域で実施される。
【００８０】
処理セルネットワーク９８に含まれる各処理セル９６は、特定のビデオリサイジング変換および／または本発明の実施態様に使用される処理セル９６の数ｎに従って、入力フレーム９２から所定の数の水平ライン（行）の情報を処理する。例えば、処理セル９６1は、入力フレーム９２のライン１、ラインｎ＋１、ライン２ｎ＋１等を処理する。処理セル９６2は、ライン２、ラインｎ＋２、ライン２ｎ＋２等を処理する。処理セル９６nは、ラインｎ、ラインｎ＋ｎ、ライン２ｎ＋ｎ等を処理する。処理セルネットワーク９８における特定の処理セル９６によって処理されるラインの最終割当ては、入力および出力ビデオフォーマット、ならびに特定の処理セルネットワーク９８におけるセルの数ｎによって決定される。
【００８１】
図１２および図１３は、処理セル９６の例示的な実施態様を示す。図１２において、処理セル９６は、１×として示される処理レートで入力フレーム先入れ先出し（ＦＩＦＯ）メモリ１００に入力するビデオ信号入力と共に示されている。図１２に示す実施態様は、１つの処理セルのみを使用する図１１に示すようなシステムに使用され得る。図１３は、他の処理セルと並列して使用され得る例示的な処理セル９６を示す。この例示的なシステムにおいて、図１１に示す処理セルは、ＦＩＦＯメモリ１００、リサンプリングフィルタ２１、マトリクスメモリ１０２、およびＦＩＦＯメモリ１０８を有する。各メモリは、画像のほんの一部（即ち、ｎ番目のラインまたはｎ番目の列毎に）しか保持しない。スイッチングマトリクス１１０は、すべての処理セルにおいて示される。スイッチングマトリクス１１０は、フィルタ３０からのサンプルをメモリ１０４または１０６に方向づけ、置き換え機能を実施する。明確にするため、図１２に示す処理回路の動作は、サンプル分配における図１３に示すスイッチングマトリクス１１０の動作を記載した後記載する。例示する実施態様において、ＦＩＦＯメモリは、順次メモリであり、メモリ１０４および１０６は、アドレス可能メモリである。別のチャネル１１１は、置き換えメモリ処理のためのサンプルデータを分配するために、スイッチングマトリクス１１０に入力することが示されている。
【００８２】
リサイジングシステム１０、２０および３０（図１、図２、および図３を参照しながら上述した）などのリサンプリングフィルタ２１は、入力信号の水平ラインおよび垂直列セグメントを所望の出力信号フォーマットに変換するように設計されている。例えば、１９２０×１０３５のＨＤＴＶフォーマットから７２０×４８３のＳＤＴＶフォーマットへ変換する際、水平ディメンションにおける１９２０から７２０への変換および垂直ディメンションにおける１０３５から４８３への変換は、リサンプリングフィルタ２１によって実施される。例示する実施態様において、リサイジングシステム２０（上述）は、リサンプリングフィルタ２１として使用される。リサンプリングフィルタ２１は、水平オリエンテーションで入力信号に作用する。即ち、リサンプリングフィルタ２１は、入力情報の水平ラインを処理し、リサンプルされた水平ラインを出力する。
【００８３】
ＦＩＦＯ１００から読み出された情報は、信号情報がＦＩＦＯ６０に入る処理レートの２倍の処理レートでリサンプリングフィルタ２１フレーム処理サイクルに入る。リサンプリングフィルタ２１は、フレーム処理サイクルの第１期間中に、水平ラインフォーマット変換を実施する。水平ラインフォーマット変換によって、ディジタル入力信号の水平ディメンションは、出力信号の所定の水平ディメンションに変換される。実際、水平ディメンションは、単位長当たりの正規化水平サンプルの数である。同様に、入力および出力信号の垂直ディメンションは、単位長当たりの正規化垂直サンプルの数である。
【００８４】
リサンプリングフィルタシステム２１でリサンプルされた信号は、置き換え形式でメモリ１０４に書き込まれる。メモリ１０４は、メモリブロック１０２を形成する２つのメモリのうちの１つとして示される。もう１つのメモリは、メモリ１０６である。リサンプルされた信号は、処理サイクルの第１ハーフ（即ち、第１ハーフフレームインターバル）において、（置き換え形式で）メモリ１０４に書き込まれる。処理サイクルの第２ハーフにおいて、メモリ１０４に格納された情報は、列フォーマットで読み出され、リサンプリングフィルタ２１にフィードバックされる。リサンプルされた水平信号情報をリサンプリングフィルタ２１にフィードバックすることによって、リサンプリングフィルタ２１は、垂直ディメンションサンプルのリサンプリングを実施し、それによって、特定の処理セル９６に入ったオリジナル入力信号のリサンプリングが完了する。垂直リサンプリングは、出力信号の所定の垂直出力ディメンションを得るために必要な変換に対応する。次に、第２（垂直）リサンプリングからの情報は、処理サイクルの第２ハーフにおいて、置き換え形式でメモリ１０６に書き込まれる。
【００８５】
処理サイクルの第１ハーフにおいて、メモリ１０６に格納された情報はまた、出力フレームＦＩＦＯ１０８に読み出される。最終出力信号は、出力フレームＦＩＦＯ１０８から読み出される。本実施態様について記載した処理の順次特性のために、ビデオ情報のフレームが処理サイクルにおいて処理されている間に、新しい画像フレームは、フレームＦＩＦＯ１００にロードされる。
【００８６】
リアルタイムにおいて個別の水平および垂直処理を実施するために、サンプルが減少または増加されるファクタに応じて、入力信号処理のクロックレートを２倍にすることが所望され得る。このように、水平処理は、処理サイクルの約１／２を取り、垂直処理は、処理サイクルのおよそ第２ハーフを取る。入力フレームＦＩＦＯ１００へディジタル入力信号を格納することによって、バッファとして動作し、情報をより迅速なクロックレートで読み出すことが可能となる。このことは、フレームＦＩＦＯ１００に入る１×信号およびＦＩＦＯ１００から出る２×信号として図面に示されている。
【００８７】
単一セル９６について上述した処理は、使用される並列処理セル９６の数に応じて、例示する実施態様において複数の処理セル９６1〜９６nによって実施される。本発明の例示する実施態様において、１個、２個、４個、および８個のセル（またはチャネル）システムは、必要な変換を実施する。本発明の特定の応用に応じて、より多くのまたはより少ない数の処理セル９６もまた使用され得る。
【００８８】
本システムによって解決される問題の１つは、現存するフィルタの速度特性に関する。現在、フィルタは、通常、約４０ＭＨｚクロック速度まで動作する。この特性のフィルタは、サンプリングレートが約７５ＭＨｚのいくつかのＨＤＴＶ信号を取り扱うことができない。この問題をさらに複雑にしているのは、リアルタイムにおいて、即ち、信号処理サイクルにおいて、水平および垂直信号リサンプリングを実施するために、入力信号サンプリングレートを２倍にしたいという願望である。本発明の例示する実施態様においてこの問題を解決するために、複数の処理セル９６が用いられ、図１３に示すように、スイッチングマトリクス１１０と連結されている。従って、複数の並列処理セル９６1〜９６nは、入力信号のサンプリングレート要求を満たすのに十分な実効処理時間を提供する。
【００８９】
入力信号として約７５ＭＨｚのＨＤＴＶ信号の例を用いて、各々が約４０ＭＨｚで動作する図１３に示すタイプの４つの処理セル９６（即ち、９６1、９６2、９６3、９６4）は、１６０ＭＨｚの実効サンプリングレートを提供するために使用され得る。この１６０ＭＨｚのサンプリングレートは、７５ＭＨｚの入力ＨＤＴＶが（１回の処理サイクルで水平および垂直処理を扱う）処理中に２倍になるときに必要な１５０ＭＨｚのサンプリングレート（２×７５ＭＨｚ）よりもわずかに大きい。例示する実施態様において、４０ＭＨｚで動作する４つのフィルタは、処理を実施するために十分な１６０ＭＨｚの実効サンプリングレートを提供する。累積サンプリングレートが入力信号のサンプリングレートの２倍以上であるならば、より遅いフィルタを用いるチャネルをさらに用いることも可能である。
【００９０】
入力信号が２倍になり、現在のフィルタが（本願で例示した実施態様におけるフィルタ速度制限のため）４０ＭＨｚ以下のサンプリングレートで動作するため、フレームＦＩＦＯ１００への入力信号のクロックレートは、２０ＭＨｚに設定されるかまたは２０ＭＨｚまで徐々に低下されるのが望ましい。従って、各々が２０ＭＨｚで動作し（各々がＦＩＦＯ１００を有する）４つの処理セル９６が使用される場合、最大入力信号クロック周波数は、８０ＭＨｚ（４×２０ＭＨｚ）である。約７５ＭＨｚの入力信号の例を再び参照すると、この最大入力信号周波数は、約７５ＭＨｚの入力信号よりも大きいので、所望の処理を実施するのに十分である。７５ＭＨｚの入力信号レートを上回ると、起こり得る転送遅延または他の遅延を補うための余分な時間が得られるという他の利点がある。
【００９１】
入力信号を、処理セル９６1〜９６nのそれぞれによるサブ処理に適切なセグメントに分割するために、置き換えメモリまたは処理スキームが実行され、水平および垂直信号処理が提供され、処理セル９６の各々において個別に処理された信号から最終出力画像が生成される。入力フレーム９２の特定の水平ラインは、図１５および図１６に示すように、各個別の処理セル９６に対して示される。個別の処理セルによって処理されている間、各処理セルの置き換えメモリ１０２は、スイッチングマトリクス１１０を介して連結されている。
【００９２】
図１４は、図１２に示す処理セル９６の動作を例示するタイミング図である。ディジタル入力信号は、１つのフル処理サイクル中に、入力ＦＩＦＯ１００に書き込まれる。情報の入力フレーム全体は、処理サイクルのわずか１／２で入力ＦＩＦＯ１００から読み出される。なぜなら、情報は、ＦＩＦＯ１００から格納された入力ビデオ情報信号の処理レートの２倍で読み出されるからである。リサンプリングフィルタ２１における処理後、リサンプルされた信号情報は、置き換えメモリ１０２に入り、メモリ１０４に書き込まれる。処理サイクルの第２ハーフにおいて、信号情報は、メモリ１０４から読み出され、リサンプリングフィルタ２１にフィードバックされる。このように、水平および垂直両方の信号リサンプリングが起こる。
【００９３】
さらに、処理サイクルの第１ハーフにおいて、リサンプルされた信号情報は、メモリ１０６から読み出され、出力ＦＩＦＯ１０８に書き込まれる。処理サイクルの第２ハーフにおいて、リサンプルされた信号情報は、メモリ１０６に書き込まれる。最後に、フル処理サイクルにおいて、出力ＦＩＦＯ１０８に格納された情報は、読み出され、リサンプルされた最終出力信号を生成する。
【００９４】
図１５は、４チャネルシステムとして、システム９０の動作を例示する。各プロセッサセル９６1〜９６4の動作は、処理され格納される信号情報の各ラインおよび列に対する１回の処理サイクル（即ち、１つのフレーム）において例示されている。入力および出力フレームＦＩＦＯ１００および１０８は、１回のみ例示されている。なぜなら、これらの動作は、プロセッサセルのそれぞれについて同一であるためである。
【００９５】
入力フレームＦＩＦＯ１００に書き込まれた信号情報は、１×として示される信号レートで、フル処理サイクルにわたって書き込まれる。約７５ＭＨｚのＨＤＴＶ入力信号を使用することを例示している実施態様において、１×サンプリングレートは、各プロセッサセル９６1〜９６4に対して２０ＭＨｚであり得る。入力フレームＦＩＦＯが１フレームの情報（１つの処理サイクル後）を一旦有すると、情報は、処理サイクルの第１ハーフにおいてクロックレートの２倍（２×）で読み出され得る。例示する実施態様において、水平処理は、処理サイクルの第１ハーフにおいて起こり、垂直処理は、処理サイクルの第２ハーフで起こる。これによって、１回の処理サイクル（フレームインターバル）中に、水平および垂直の両方のリサンプリングが起こるように、全情報処理が提供される。図１５は、処理されるフレーム情報の一部のみを例示している。処理された実際のラインおよび列の数は、最終出力信号のフレームサイズに依存する。例えば、７２０×４８３ＳＤＴＶ信号に変換する場合、最終出力画像は、７２０ライン４８３列となり得る。
【００９６】
図１５から理解されるように、水平処理へのラインの割当ては、各処理サイクル中のプロセッサ９６1、９６2、９６3、９６4からの出力が、垂直列に対する情報を提供するように、垂直方向に分配される。例えば、処理セル９６1は、ライン１、ライン５、ライン９等、４ラインずつ増加する毎に処理する。処理セル９６2は、ライン２の処理から開始して、次にライン６等、４ラインずつ増加する毎に処理する。処理セル９６3は、ライン３の処理から開始して、次にライン７等、処理する。処理セル９６4は、ライン４の処理から開始して、次にライン８等、処理する。各ラインが処理された後、メモリ１０４に格納された（リサンプリングフィルタ２１に再び入力されて垂直リサンプリングされる）情報は、図６に示す水平フォーマットオリエンテーションで垂直列情報と配向（orientate）され、水平処理を行うリサンプリングフィルタ２１によって適応させられる。このように、各処理サイクルが完了すると、信号情報は、適切に配向され、処理サイクルの第２ハーフにおいて垂直信号情報の処理を開始する。
【００９７】
図１６（ａ）は、２チャネル構成に対するメモリマッピングを例示する。２チャネル構成において、水平ラインは、それぞれがメモリ１０６を有する２つのプロセッサ、「チャネル０」および「チャネル１」によって分割処理される。１つ置きのサンプルは、２つのメモリ１０６の異なる一方に書き込まれる。図１６（ａ）に示すように、例示するライン０は、チャネル０プロセッサにおいて処理されるように示され、例示するライン１は、チャネル１プロセッサにおいて処理されるように示される。
【００９８】
ライン０が処理されているとき、サンプル０、２および４は、チャネル０のメモリ１０６の列１に書き込まれる。ライン０のサンプル１および３は、チャネル１のメモリ１０６の列１に書き込まれる。チャネル１プロセッサにおけるライン１は、以下のように書き込まれる。サンプル１および３がチャネル１のメモリ１０６の列２に書き込まれている間、サンプル０、２および４は、チャネル０のメモリ１０６の列２に書き込まれる。従って、チャネル０およびチャンル１の各メモリの各ラインまたは行は、現在、処理されている入力ラインの同一ｙｄｉｍ位置に対応するサンプルを含んでいる。
【００９９】
水平処理において、（図１７（ａ）におけるスイッチングマトリクス１／２などの）スイッチングマトリクスは、完全な行が垂直処理中に書き込まれなければならない間に、１つのメモリ１０６に完全な列を書き込む必要がある。これを成し遂げるために、第２ラインＦＩＦＯ１０８（２チャネル構成用）から読み出されたデータは、１つのクロックサイクルによって遅延されなければならない。４チャネルシステムにおいて、１クロックサイクルの遅延は、各付加チャネル（即ち、第２チャネルと第３チャネルとの間、および第３チャネルと第４チャネルとの間）に対して必要である。表５は、２チャネル構成のデータシーケンスを例示し、表６は、４チャネル構成のデータシーケンスを例示している。
【０１００】
【表５】
【０１０１】
【表６】
【０１０２】
図１６（ｂ）は、入力フレーム９２（図１１に示す）および中間出力フレーム９５のメモリ構成の例を示す。入力フレーム９２は、Ａ〜Ｊ行および１〜６列の構成を有する。サンプルの行、即ち、Ａ1、Ａ2、．．．Ａ6；Ｂ1、Ｂ2、．．．Ｂ6、等は、各処理セル９６1〜９６4の各リサンプリングフィルタ２１1〜２１4に入り、水平処理を行う。処理セル９６1のリサンプリングフィルタ２１1は、ラインＡ、ＥおよびＩを処理する。処理セル９６2のリサンプリングフィルタ２１2は、ラインＢ，ＦおよびＪを処理する。処理セル９６3のリサンプリングフィルタ２１3は、ラインＣ，Ｇ、Ｋを処理する。処理セル９６4のリサンプリングフィルタ２１4は、ラインＤ、Ｈ，Ｌを処理する。処理後、置き換えが起こり、それによって、水平行情報は、垂直列情報に変換され、中間出力フレーム９５としてメモリ１０４に格納される。従って、中間出力フレーム９５の行１は、現在、サンプルＡ１、Ｂ１、Ｃ１，．．．Ｌ１を含み、行２は、サンプルＡ２、Ｂ２、Ｃ２、．．Ｌ２．，等を含む。
【０１０３】
中間出力フレーム９５として格納されている情報は、次に、各処理セル９６1〜９６4のリサンプリングフィルタ２１にフィードバックされ、垂直ディメンションにおける処理を完了する。
【０１０４】
例示する実施態様において、垂直ディメンションの処理は、中間出力フレーム９５として示される水平構成（オリエンテーション）における垂直情報を処理することによって、処理セル９６1〜９６4のリサンプリングフィルタ３０1〜３０4を通して行われる。従って、水平リサンプリング後リサンプルされた情報を置き換えることによって、ディジタル入力信号情報は、垂直リサンプリング処理が処理セル９６1〜９６4において起こり得るようなフォーマットで配向される。垂直リサンプリング処理後、本発明の置き換えメモリスキームは、メモリを、水平および垂直ディメンションのオリジナルオリエンテーションに再び置き換え、ディジタル出力信号として出力する。
【０１０５】
置き換えメモリスキームは、ディジタル入力信号の並列処理を実施する複数の処理セル９６を連結することによって実施される。置き換えられたメモリは、スイッチングマトリクス１１０（図１３）を用いて、すべての情報の処理を行い、オリジナルの水平および垂直ディメンションオリエンテーションを再生するために使用されている処理セル間のコニュニケーションを可能にする。
【０１０６】
図１７（ａ）は、２つのリサンプリングフィルタ２１と、２つのメモリ１０６との間で接続されている単一なスイッチを有する２チャネルシステムの例を示す。図１７（ｂ）は、リサンプリングフィルタ２１によって２つのメモリ１０６間のスイッチングのタイミング図を例示する。スイッチ１１２は、処理サイクルの１／２で切り替わり、リサンプリングフィルタ２１のそれぞれに対する情報を、第１処理セルのメモリ１０６に格納し、次に第２処理セルのメモリ１０６に格納する。これによって、各リサンプリングフィルタ２１において垂直処理を実施するために必要な情報のオリエンテーションが得られ、垂直処理後、現在の水平処理された信号は、（新しいリサンプルフォーマットを有する）オリジナルの水平／垂直オリエンテーションに変換される。
【０１０７】
図１８（ａ）に示す４チャネルネットワークに関しては、（スイッチ１１２と同等の）スイッチ１１４、１１６、１１８および１２０が、図１８（ｂ）に示すタイミング図に従って、リサンプルされた信号情報をメモリ１０６に切り替える。
【０１０８】
例示する実施態様において、メモリ１０４および１０６に使用されるメモリ装置は、スタティックＲＡＭである。さらに、例示する実施態様において、スイッチングマトリクス１００に使用されるスイッチ１１２などのスイッチは、パーツＮｏ．ＱＳ３２３８３のＱｕａｌｉｔｙ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ．製Ｈｉｇｈ Ｓｐｅｅｄ ＣＭＯＳ Ｂｕｓ Ｅｘｃｈａｎｇｅ Ｓｗｉｔｃｈｅｓである。各半導体スイッチ１１２は、それぞれが、特定の半導体スイッチ１１２に対する制御信号の状態に応じて、サンプルデータまたは出力を通過させる５つの４．０遅延スイッチのセットからなる。
【０１０９】
図１９は、本発明の実施態様のプロセスを例示するフローチャート１３０を示す。このフローチャートは、図３に示すコンピュータ３４などの汎用コンピュータを用いて、どのようにこのプロセスが実施され得るのかを例示する。ブロック１３２において、入力ディジタルビデオ信号は、単一な処理レートでＦＩＦＯフレームメモリに入力される。入力ディジタルビデオ信号は、ステップ１３４において、入力処理レートの２倍のレートで、ＦＩＦＯフレームメモリから読み出される。入力ディジタルビデオ信号は、ステップ１３６において水平リサンプリングされ、ステップ１３８において置き換えメモリに格納される。置き換えメモリへの格納は、オリエンテーションが垂直ディメンション信号情報の処理を可能にするように行われる。
【０１１０】
置き換えられた信号は、ステップ１４０において垂直ディメンションでリサンプルされる。次に、垂直リサンプルされた信号情報は、ステップ１４２で、水平および垂直信号情報のオリジナルオリエンテーションで再び置き換えられ、ステップ１４４で、メモリに格納される。最後に、格納された、水平および垂直にリフォーマットされた信号は、ステップ１４６において、オリジナル処理レートでメモリから読み出される。
【０１１１】
アドレス生成
スタティックメモリアドレスは、マトリクススイッチ制御と共に操作され、置き換え動作が行われる。例示する実施態様におけるメモリサイズは、５１２Ｋである。このサイズは、１９ビットのアドレス長に対応する。例示するシステムでは、２Ｋ×２Ｋの最大画像ディメンションを可能にするために、５１２Ｋのメモリが選択された。他のメモリサイズおよび画像ディメンションもまた、適切な調整を行うことによって用いられ得る。
【０１１２】
１９ビットアドレスビットは、ＸおよびＹ座標に分割され、メモリの２次元特性が実現される。即ち、各座標に割り当てられるビット数は、画像のサイズによって決定される。
【０１１３】
ＸおよびＹ処理ディメンションを示す２２ビットワード（各ディメンションに対して４ビット）は、例示する実施態様においてシリアルラインを介してメモリ制御にダウンロードされる。これらのディメンションは、置き換え動作に必要なメモリのサイズを特定し、ｗｏｒｄ［２１：０］＝ｙｄｉｍ［１０：０］‖ｘｄｉｍ［１０：０］（ここで、「‖」は、連結を示す）として分割される。
【０１１４】
ｘｄｉｍパラメータは、出力フォーマット活性水平サイズの値を取る。これが使用されるのは、サンプルデータが、メモリ１０４に到達するまでに出力水平サイズに変換され、入力サイズがメモリ割当てに関係なくなるからである。ｙｄｉｍパラメータは、入力または出力フォーマット活性垂直サイズの大きい方の値を取るので、全入力ラインは、水平処理中にメモリ１０４に書き込まれ、全出力ラインは、垂直処理中にメモリ１０６に書き込まれる。従って、入力または出力数の大きい方が、アドレスビットを割り当てるのに必要である。
【０１１５】
アドレッシングシステムは、メモリアドレッシング用の４つの個別のカウンタ（不図示）からなる。即ち、各メモリ（１０６および１０４）に対してＸおよびＹカウンタが設けられている。これらのメモリカウンタは、ｘａ、ｙａ、ｘｂおおびｙｂで示される。
【０１１６】
メモリカウンタの動作は、水平および垂直処理出力によって異なる。２つのモードを、表７および表８（ここで、ｎｃｈ＝システム内の処理チャネルの数：Ｙ（輝度）に対しては４、Ｃ（クロミナンス）に対しては２である）を参照しながら説明する。
【０１１７】
【表７】
【０１１８】
【表８】
【０１１９】
書込みモードにおいて、メモリカウンタは、１つのクロックサイクルで順次オフセットされなければならない。即ち、チャネル１のカウンタ（ｘｂ、ｙｂ）は、チャネル０のカウンタ（ｘａ、ｙａ）よりも１クロックサイクル遅く開始する。これは、カウンタを開始するａｃｔ＿ｖ信号をチャネル数だけ遅延させることによって成し遂げられる。
【０１２０】
書込みモードにおいて、ｘａおよびｘｂの下位ビットは上位ビットとは個別に制御される。上位ビットがｖ＿ｓｔａｒｔ信号によって各ラインの初めでリセットされる間、下位ビットは、ｎｃｈサイクル毎にリセットされる。例示する実施態様において、個別のチャネルカウンタは、アドレスカウンタと並列に動作される。チャネルカウンタは、０からｎｃｈ−１までカウントし、リセット後は０まで続行する。このことは、下位ビットのための個別のリセット信号を生成することによって実行される。
【０１２１】
このチャネルカウンタはまた、図１７（ｂ）におけるスイッチ１１２および図１８（ｂ）におけるスイッチ１１４、１１６、１１８および１２０に対して例示される制御信号などのスイッチングマトリクス制御信号を生成するために使用される。
【０１２２】
例示する実施態様において、「カウント終了」デコードは、スペースをセーブするために必要でなければ実施されない。カウンタ値は、大量のロジックを必要とし得る処理サイズパラメータと比較される。
【０１２３】
読出しモードにおいて、「カウント終了」デコードは、エッジ拡張のためのｘｂカウントに使用される。垂直処理の間、データは、メモリ１０４から読み出され、リサンプリングフィルタ２１にフィードバックされ垂直リサイジングされる。
【０１２４】
水平処理中、メモリ１０６からのデータは読み出され、出力フレームＦＩＦＯ１０８にフィードバックされる。各ラインから読み出される最後のサンプルの直後に、次のラインの第１サンプルが続く。これを簡略化するために、「カウント終了」デコードは、ｘｂアドレスに使用され、各ラインの終わりを検出する。
【０１２５】
書込みモードにおいて、「カウント終了」デコードは、いずれのメモリカウンタに対しても実施される必要はない。これによって「ゴミデータ（garbage data）」がメモリに書き込まれ得るが、このデータは決してアクセスされない。オーバーフローを防止するために、メモリカウンタは、ビットが使い尽くされる前に停止されなければならない。ｙａおよびｙｂメモリカウンタは、読出しまたは書込みモードのいずれにおいても、カウント終了デコードを必要としない。言うまでもなく、オーバーフロー保護は、再び実施されなければならない。
【０１２６】
例示する実施態様において、メモリカウンタの各々を増加させるために、個別のイネーブル信号が生成される。書込みモードにおいて、イネーブル信号は、各チャネルカウントの終わりで活性となる。このように、ｙａおよびｙｂメモリカウンタは、ｎｃｈサイクル毎に増加する。しかし、ｘａおよびｘｂの上位ビットがこの時点で増加するのを防止するために、個別の（ｓｔｏｐｘ）信号が生成される。これらの上位ビットは、例示する実施態様において、各ラインの初めに１つずつ増加する。このことは、下位ビットが一旦ｎｃｈ値に到達すると、上位ビットが１ずつ自動的に増加するように、各ラインの初めで一旦ｓｔｏｐｘ信号をディスエーブルすることによって成し遂げられる。読出しモードにおいて、イネーブル信号は、単に、ｙｂカウンタが各ラインの初めに増加している間にｘｂカウンタをサイクル毎に増加させ得る。
【０１２７】
ｙａ、ｘａグループは、各読出しモードにおいて、ｙｂ、ｘｂグループとは異なるように増加する。メモリ１０４から読み出すとき、サンプルデータは、リサンプリングフィルタ２１にフィードバックされ垂直処理される。サンプルデータは、水平処理中に、入力フレームＦＩＦＯ１００から与えられるサンプルデータと同様に読み出されなければならない。即ち、新しい列は、各ｖ＿ｓｔａｒｔパルスで始まって読み出される。
【０１２８】
この例示的な実施については、サンプルデータがメモリから読み出されない期間がある。しかし、処理のある特徴（特に、エッジ拡張）を扱う必要はある。このことは、メモリ１０６からの読出しには当てはまらない。メモリ１０６から読み出されるデータは、処理中同一の制限を有さない出力フレームＦＩＦＯ１０８に直接転送される。
【０１２９】
メモリアドレッシングスキームは、例示的な処理システムによって扱われ得る出力フォーマットの範囲を限定し得る。例えば、１１２５ｉ（インターレース）から７２０ｐ（プログレッシブ）への変換において、１９２０×５１８のフィールドは、１２８０×７２０のフレームに変換される。このモードで、５１８ｖ＿ｓｔａｒｔパルスは、各入力ラインを示すために生成される。しかし、出力において、７１０ラインは必要である。従って、単一なラインがｖ＿ｓｔａｒｔパルス後毎に読み出される場合、７２０ラインすべてをメモリから読み出す十分な時間はない。従って、読出しは、１つのラインの直後に１つのラインという単一なバーストで実行される。
【０１３０】
サンプルデータがメモリから与えられるとき、イネーブル信号は、出力フォーマッタ（不図示）を示すために生成される。例示する実施態様において、イネーブル信号は、フレーム中の第１サンプルでローからハイへトグルする。
【０１３１】
ＦＩＦＯ１０８が崩壊するのを防止するために、ＦＩＦＯ１０８が満たされる前に信号をローにトグルすることによって、書込みは停止され得る。この立ち下がりエッジの位置は、最後のサンプルの正確な位置である必要はないが、最後のサンプルが書き込まれた後のみに起こらなければならない。正確なデコードを実施するための回路は、かなりの量のスペースを取り得るため、ｙｄｉｍの上位６ビットのみを受け入れる回路を用いて見積もりがなされ得る。
【０１３２】
水平処理中、メモリバンク１０４に書き込まれるサンプルデータのディメンションは、ｘｄｉｍ × ｙｄｉｍ／ｎｃｈである。ｙｄｉｍ／ｎｃｈラインは、各メモリ１０４に書き込まれる。なぜなら、ラインの総数ｙｄｉｍは、ｎｃｈ処理チャネルに分配されるからである。同様に、ｘｄｉｍ／ｎｃｈ × ｙｄｉｍサンプルは、垂直プロセッシング中にメモリ１０６に書き込まれる。
【０１３３】
１９のアドレスビットは、このメモリ割当てスキームに順応するように割り当てられなければならない。ビット１８〜１１は、Ｙアドレスの下位８ビットに保存され、ビット７〜０は、Ｘアドレスの下位８ビットに保存される。これによって、処理ディメンションに基づいて割り当てられる３つのビット１０〜８が残る。
【０１３４】
このメモリ割当てスキームは、ＸおよびＹサイズの異なる組み合わせを可能にするのに必要である。５１２Ｋメモリは、２Ｋ×２Ｋまでの画像サイズを可能にするが、８処理チャネルが必要であり得る（５１２Ｋ×８＝２Ｋ×２Ｋ）。４チャネル構成においては、２Ｋ×１Ｋ（または１Ｋ×２Ｋ）までの画像サイズが処理され得る。表９および表１０は、メモリアドレスのビット１０〜８がどのように例示する実施態様において割り当てられるかを示す。
【０１３５】
【表９】
【０１３６】
【表１０】
【０１３７】
例えば、ＨＤＴＶ１９２０×５１８に対して、１１ビットがメモリ１０６のＸアドレスに割り当てられ、８ビットがメモリ１０６のＹアドレスに割り当てられる。メモリ１０４に対しては、１０ビットが、Ｘアドレス用に保存され、９ビットがＹアドレス用に保存される。
【０１３８】
アドレスビット［１８：１１］および［７：０］は、単に、ＹおよびＸメモリカウンタの下位８ビットからそれぞれ取られる。しかし、処理ディメンションに基づいてビット［１０：８］をマルチプレクスするためには他のロジックが必要である。この他のレベルのロジックをカウンタの出力に付加すると、タイミング要件に違反することになり得る。従って、「予測（look ahead）」増加器は、システムにおいて実行される。即ち、ビット［１８：１１］の値は、それらが必要とされ、格納される前のサイクルで計算されなければならない。
【０１３９】
このことは、カウンタ出力に常に割り当てられている８アドレスビットを見ることによって成し遂げられる。すべてのｌが検出されると、ビット８は、次のクロックサイクルで状態が変化しなければならない。同一のスキームは、ビット９および１０に使用され、Ｔフリップフロップとして実行され得る。従って、４カウンタのそれぞれからは常に１１ビットが得られるが、すべてが同時に使用されるわけではない。
【０１４０】
図２０は、並列サンプルデータを取り込み、並列ラインサンプルデータを出力するシステム１６０を示す。システム１６０において、入力信号は、直列−並列ラインデマルチプレクサ１５０に送信される。直列−並列ラインデマルチプレクサ１５０は、並列サンプル入力データを、個別の並列チャネルに分割する。図２０は、処理される単一なチャネルを例示する。直列−並列ラインデマルチプレクサ１５０から出力された後の付加的なチャネルのそれぞれは、チャネル１に関して記載したのと同様に、処理セルに入る。
【０１４１】
直列−並列ラインデマルチプレクサ１５０を出て、サンプルデータフレームＦＩＦＯ１０８に入った後、サンプルデータは、リサンプリングフィルタ２１に入り、ここで、水平リサンプリングが起こる。リサンプルされた信号は、置き換えメモリ１０２に入る前に、スイッチングマトリクス１１０に入る。置き換えは、垂直処理が実施され得るように起こる。置き換えられたデータは、置き換えメモリ１０２を出て、リサンプリングフィルタ２１に入る。同時に、処理された情報は、フレームＦＩＦＯ１０８に入り、ここで、情報は、並列−直列ラインマルチプレクサ１５２に入る前に、垂直リサンプルされたデータと後に組み合わせられる。最終出力は、並列−直列ラインマルチプレクサ１５２から生成される。
【０１４２】
システム１６０は、並列ラインデータを取り込み、並列ラインデータを出力するように設計されているため、直列−並列ラインデマルチプレクサ１５０によってデマルチプレクスされた各チャネルは、出力および入力信号に対して同一のＸおよびＹディメンションを有するサンプルデータを含む。従って、リサンプリングフィルタ２１は、置き換えられたメモリ１０２を処置する。
【０１４３】
この方法は、入力および出力フレームＦＩＦＯ（１００および１０８）において、データフォーマットを同一（並列ラインデータ）に保つ。しかし、これによって、ラインＦＩＦＯは、並列ラインを生成する必要があり、必要なハードウェアの量が増加し得る。これが必要とされないとき（ハードウェア要件を減少させるために）、直列−並列ライン変換は以下のように省略され得る。図２１に示すリサンプリングシステム１６２は、並列サンプルデータを取り込み、並列ライン出力を提供するように設計されている。入力信号は、サンプルデマルチプレクサ１５４に入る。単一なチャネル１はサンプルデマルチプレクサ１５４から出て、フレームＦＩＦＯ１００に入れる。システム１６０のように、多数のチャネル（２、４等）は、サンプルデマルチプレクサ１５４によって生成され得る。次に、各チャネルは、チャネル１に対して記載したのと同様の処理セルに入る。サンプルデータは、置き換えメモリ１０２に入る前にフレームＦＩＦＯ１００に入る。置き換えメモリ１０２から、サンプルデータは、リサンプリングフィルタ２１に入り、垂直リサンプリングを実施する。次に、垂直にリサンプルされたデータは、置き換えメモリ１０２に格納する情報を置き換えるために、スイッチングマトリクス１１０に入る。置き換え後、水平処理は、リサンプリングフィルタ２１において起こり得る。リサンプリング後、水平および垂直に処理された情報は、並列−直列ラインマルチプレクサ１５２の中の並列−直列ラインマルチプレクシングの前に、フレームＦＩＦＯ１０８に格納される。最終出力信号は、並列−直列ラインマルチプレクサ１５２を出る。
【０１４４】
並列サンプルデータは入力され、並列ラインデータは出力されるため、入力信号サンプルは、システム１６２中のチャネル数に応じて、ｘディメンションの中で増加される。例えば、チャネル１６２が４つのチャネルを有する場合、サンプルデマルチプレクサ１５４によって生成される第１ラインは、サンプル０、４、８等を有し得る。第２チャネルは、サンプル１、５、９等を有し得る。第３チャネルは、サンプル２、６、１０等を有し得、第４チャネルは、サンプル３、７、１１等を有し得る。
【０１４５】
リサンプリングおよび置き換え後、出力チャネルは、適切なｘディメンション（即ち、０、１、２、３、４等）を有するラインで構成され得る。各チャネルは、並列−直列ラインマルチプレクシングの前に、このように配向され得る。
【０１４６】
言うまでもなく、システム１６０はまた、並列ライン情報を取り込み、並列サンプルデータを出力するように再構成され得る。そのようにするために、スイッチングマトリクス１１０は、垂直処理では活性とならず、並列−直列ラインマルチプレクサ１５２は、サンプルマルチプレクサ（不図示）と置き換えられ得る。このような例については、入力情報は、システム１６０に対して記載したように配向され得る。しかし、出力信号情報は、システム１６２に対して記載した入力信号と同様に、配向され得る。
【０１４７】
本願では、本発明の特定の実施態様について開示しているが、本発明は、このような開示に限定されるものではなく、改変および変更は、以下の請求の範囲内で採用され使用され得る。
【０１４８】
【発明の効果】
上述したように、本発明のビデオフォーマット変換器が構成されるため、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することができる。従って、ある画像解像度を有する信号が、直接、他の画像解像度を有する信号に変換することができる。
【図面の簡単な説明】
【図１】本発明の実施態様の一例による３フィルタビデオリサイジングシステムのブロック図である。
【図２】ＦＩＦＯメモリバッファを有する図１に示すビデオリサイジングシステムのブロック図である。
【図３】デシメーティングフィルタが、また、帯域制限能力を有し、帯域制限能力および補間フィルタが、フィードバックループを有する単一のブロックに含まれる、図２に示すビデオリサイジングシステムの別の実施態様のブロック図である。
【図４】（ａ）、（ｂ）、および（ｃ）は、図２に示す本発明によるビデオリサイジングシステムの実施態様の一例の動作を説明するのに有用なタイミング図である。
【図５】（ａ）、（ｂ）、および（ｃ）は、図３に示す本発明の実施態様の一例の動作を説明するのに有用なタイミング図である。
【図６】（ａ）、（ｂ）および（ｃ）は、それぞれ、因数２、４および８によってまびく、３つの異なるデシメーティングフィルタの周波数応答曲線である。
【図７】（ａ）〜（ｆ）は、図３に示す本発明の実施態様の一例の動作における様々なスケーリング因子に対応する周波数応答曲線を示した図である。
【図８】本発明の実施態様の一例によるビデオリサイジングシステムの入力プロセッサのブロック図である。
【図９】本発明の実施態様の一例によるビデオリサイジングシステムの出力プロセッサのブロック図である。
【図１０】本発明の実施態様の一例の動作の方法の示すフローチャートである。
【図１１】本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図１２】図１に示す処理セルのブロック図である。
【図１３】スイッチングマトリックスに接続する図１に示す処理セルの実施態様の一例のブロック図である。
【図１４】本発明の動作を理解するのに有用なタイミング図である。
【図１５】本発明による４チャネルシステムの動作を理解するのに有用なタイミング図である。
【図１６】（ａ）は、本発明による２チャネルシステム構成のためのメモリマッピングを示す図であって、（ｂ）は、処理の間の行および列情報の置き換えを示す本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図１７】（ａ）は、２チャネルスイッチングマトリックス接続のブロック図であって、（ｂ）は、図７（ａ）に示すマトリックスを説明するのに有用なタイミング図である。
【図１８】（ａ）は、４チャネルスイッチングマトリックス接続のブロック図であって、（ｂ）は、図１８（ａ）（４チャネルの１つのサンプルを示す）に示すマトリックスを説明するのに有用なタイミング図である。
【図１９】本発明の実施態様の一例の動作方法を示すフローチャートである。
【図２０】入力として並列ライン情報を受信し、出力として並列ライン情報を提供する並列処理アーキテクチャのブロック図である。
【図２１】本発明による、並列サンプル情報を受信し、並列ライン情報を出力する並列処理アーキテクチャのブロック図である。
【符号の説明】
１０ ビデオリサイジングシステム
１２ デシメーティングフィルタ
１４ 帯域制限フィルタ
１６ ブロック
１８ 補間フィルタ
２０ 一次元ビデオリサイジングシステム
２２ ＦＩＦＯ
２４ ＦＩＦＯ
２６ 帯域制限／補間フィルタ
２８ フィードバックパス
３０ ビデオリサイジングシステム
３２ ＦＩＦＯ
【発明の属する技術分野】
本発明は、ビデオリサイジングに関し、特に、水平および垂直リサンプリング動作に同一のフィルタバンクを用いて、１つのビデオ／テレビフォーマットから別のビデオ／テレビフォーマットに変換するディジタルリサンプリングシステムに関する。
【０００２】
【従来の技術】
多数のテレビおよびビデオディジタル信号サンプリングレート標準がある。例えば、１３．５ＭＨｚのサンプルレートは、４：２：２のコンポーネントディジタル標準（ＣＣＩＲ６０１）と互換性がある。このレートでのサンプリングは、標準テレビ管において、１水平線形ラインおよび４８３の垂直ライン当たり、７２０のアクティブビデオサンプルを生成する。この解像レベルは、また、標準解像度テレビ（ＳＤＴＶ）と呼ばれている。ＳＤＴＶは、インターレース方式において１画像フレーム当たり５２５のうちの４８３のラインにアクティブビデオ情報を表示する。高解像度テレビ（ＨＤＴＶ）は、典型的に、７２ＭＨｚから８１ＭＨｚの範囲におけるサンプル範囲においてサンプリングする。映画およびテレビエンジニア学会（ＳＭＰＴＥ）は、１水平ラインおよび１０３５の垂直ライン当たり１９２０サンプル（画素）のＨＤＴＶフォーマットを是認した。このフォーマットに加えて、ヨーロッパにおけるＤ２−ＭＡＣ、ＰＡＬおよびＳＥＣＡＭ標準並びにワイドスクリーンテレビ（ＷＳＴ）標準などの他のテレビフォーマットが存在する。
【０００３】
水平および垂直画素解像度は、得られる画像の正規化された水平および垂直ディメンションとしてもっともよく考えられ得る。このような状況において、画像は、標準サイズの画素に関して正規化される。従って、異なる画像解像度が、直接、異なる画像サイズに変換（translate）される。
【０００４】
多数の標準が存在するので、例えば、異なる標準フォーマットを表示するために設計されたテレビ受信機における１つの標準フォーマットで記録されるテレビ/ビデオ信号を表示するために、１つの標準から別の標準に変換可能であることが望ましい。また、変換による画像の歪みを最小にしておくことが望ましい。最初の標準および最後の標準が、変換以前にわからないことがあり得るので、フォーマットのすべての間で変換を扱い得る、より普遍的なシステムを有することが望ましい。
【０００５】
ある場合において、この空間的変換は、ビデオリサイジングと呼ばれる。例えば、ビデオリサイジングにより、１６×９より大きなアスペクト比を有するフルサイズの映画フィルム（３５ｍｍ、１秒当たり２４フレーム）が、出力ディスプレイを「レターボックス」する必要なしに、４×３のアスペクト比を有するＮＴＳＣテレビ受信機に表示され得る。このディジタル領域において、ビデオリサイジングでは、入力信号がディジタルでリサンプリングされることが必要である。
【０００６】
ディジタルリサンプリングは、もとの信号において必ずしも存在しなかった表示信号の点を計算することによって、ディジタル入力信号の異なる表示を生成する。サンプルが、予め、補間技術を経なかった瞬間に、新しいサンプルが生成される。フレキシブルディジタル補間フィルタリングアーキテクチャは、任意のサイズにビデオ/テレビラインをリサイジングし得る。ビデオリサイジングの一例が、１９９４年１１月４日発行の米国特許第08/317,474号、発明の名称"FILTER SELECTION CIRCUIT FOR DIGITAL RESAMPLING SYSTEM"に記載され、本明細書において参照のために援用されている。
【０００７】
ビデオリサイジングの別の例が、ピクチャーインピクチャー（picture-in-picture)テレビディスプレイにおいて行われる。１９８７年３月２４日に発行の米国特許第4,652,908号、発明の名称"FILTERING SYSTEM FOR PROCESSING A REDUCED RESOLUTION VIDEO IMAGE" において、より大きな画像テレビ画面の内側に表示するための縮小したサイズの画像を生成するためのビデオ信号処理のためのシステムが記載されている。このシステムは、すでに公知のより小さな画像サイズへの信号の縮小に関する。
【０００８】
リサイジングを実行するために、水平および垂直のリサンプリングの両方が行われることが必要である。例えば、１９２０×１０３５ＨＤＴＶ信号を７２０×４８３ＳＤＴＶ信号に変換するために、水平および垂直リサンプリング動作の両方が必要である。実時間または実時間に近いアプリケーションのために、水平および垂直リサイジング動作は、実質的に同時に行われることが望ましい。この処理を実行するためにブロックベースのアプローチが用いられ、これによって、各画像（すなわち、画像フレーム）はブロック形のピースに分割され、かつ各ピースが、別個のプロセッサによってリサンプリングされる。これらの多数のプロセッサのそれぞれが、信号ブロックに並列に作用する。
【０００９】
【発明が解決しようとする課題】
このプロセスは、補間およびオーバーラップ要件に関する問題を生じるという点で不利であるという問題がある。各別個の細分化されたブロックについての処理が、一旦完了すると、最後の画像が、別々に処理されたブロックを結合することによって、生成される。
【００１０】
水平および垂直リサンプリングの両方を実行するための別の方法は、有限インパルス応答（ＦＩＲ）フィルタを用いることであり、これは、遅延ラインによって供給される全遅延が、数ライン間隔である垂直処理用に、タップされた遅延ラインを有する。しかし、この方法は、メモリ要件のために非常に高いオーバーヘッドを必要とするという問題がある。もし、十分な処理が行われなければ（例えば、不十分なメモリのために）、変換の範囲および質が低下する。
【００１１】
本発明は、上記問題を鑑みてなされたものである。その目的は、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することにある。
【００１２】
【課題を解決するための手段】
単位長当たりの第１垂直サンプルサイズおよび単位長当たりの第１水平サンプルサイズを有するディジタル入力信号を、単位長当たりの第２垂直サンプルサイズおよび単位長当たりの第２水平サンプルサイズを有するディジタル出力信号に変換する本発明のビデオフォーマット変換器は、
ａ）該ディジタル入力信号を格納する第１メモリ手段と、
ｂ）複数の処理セルであって、各セルが、
ｉ）該ディジタル入力信号の単位長当たりの該第１水平サンプルサイズを、第１期間中に、単位長当たりの該第２水平サンプルサイズに変換する水平リサンプリング手段と、
ｉｉ）該水平リサンプリング手段における変換後に、該第２水平サンプルサイズを有する該ディジタル入力信号を格納する第２メモリ手段と、
ｉｉｉ）該第２水平サンプルサイズを有する該ディジタル入力信号の単位長当たりの該第１垂直サンプルサイズを、第２期間中に、単位長当たりの該第２垂直サンプルサイズに変換する垂直リサンプリング手段と、
ｉｖ）該垂直リサンプリング手段における変換後に、該第２垂直サンプルサイズを有する該ディジタル入力信号を格納する第３メモリ手段とを有する、複数の処理セルと、
ｃ）該複数の処理セルのそれぞれからの該第２垂直サンプルサイズを有する該ディジタル入力信号を格納する第４メモリ手段とを有し、該格納された信号が該ディジタル出力信号を構成し、そのことにより上記の目的が達成される。
【００１３】
好ましい実施態様によると、前記処理セルのそれぞれに対して、前記水平リサンプリング手段および前記垂直リサンプリング手段は、単一なリサンプリングプロセッサ手段を備え、そのことにより上記目的を達成する。
【００１４】
本発明のビデオフォーマット変換器は、前記第２水平サンプルサイズを有する前記ディジタル入力信号を前記第２メモリ手段に格納される垂直フォーマットに置き換えるための、前記処理セルのそれぞれを接続する水平−垂直スイッチング手段をさらに有してもよい。
【００１５】
本発明のビデオフォーマット変換器は、前記第２垂直サンプルサイズを有する前記ディジタル入力信号を前記第３メモリ手段に格納される水平フォーマットに置き換えるための、前記処理セルのそれぞれを接続する垂直−水平スイッチング手段をさらに有してもよい。
【００１６】
前記水平−垂直スイッチング手段および前記垂直−水平スイッチング手段は、単一なスイッチング手段を有してもよい。
【００１７】
前記複数の処理セルが２から８個の範囲であってもよい。
【００１８】
前記ディジタル入力信号は、該ディジタル入力信号が、前記第１メモリ手段に書き込まれるレートの２倍のレートで該第１メモリ手段から読み出されてもよい。
【００１９】
前記ディジタル出力信号は、前記複数の処理セルのそれぞれからの前記第２垂直サンプルサイズを有する前記ディジタル入力信号が前記第４メモリ手段に書き込まれるレートの１／２のレートで、該第４メモリ手段から読み出されてもよい。
【００２０】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
ａ）前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
ｂ）前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサと、
をさらに有してもよい。
【００２１】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列サンプルオリエンテーションを有し、
ａ） 前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
ｂ）前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインサンプルオリエンテーションで生成する並列サンプルマルチプレクサと、をさらに有してもよい。
【００２２】
前記ディジタル入力信号は並列サンプルオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
ａ）前記第１メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列サンプル配向されたディジタル入力信号をデマルチプレクスする並列サンプルデマルチプレクサと、
ｂ） 前記第４メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサとをさらに有してもよい。
【００２３】
少なくとも１つのサンプルを有するディジタル入力信号の水平および垂直サンプル情報を処理し、サンプル化されたデータディジタル出力信号を生成する本発明の方法は、該ディジタル入力信号サンプルが、単位長当たりの第１垂直サンプルサイズの複数の垂直列および単位長当たりの第１水平サンプルサイズの複数の水平ラインを有し、該ディジタル出力信号が、単位長当たりの第２垂直サンプルサイズの複数の垂直列および単位長当たりの第２水平サンプルサイズの複数の水平ラインを有し、該方法は、
ａ）該ディジタル入力信号の第１水平ラインを第１メモリ装置から読み出す工程と、
ｂ）該ディジタル入力信号の該第１水平ラインを、第１垂直列として第２メモリ装置に格納する工程と、
ｃ）該第１メモリ装置からの該水平ラインのすべてが、垂直列として該第２メモリ装置に格納されるまで、該第１メモリ装置に中間ディジタル信号として格納されている該ディジタル入力信号の後続の各水平ラインについて工程（ａ）および（ｂ）を繰り返す工程と、
ｄ）該中間ディジタル信号の第１水平ラインを該第２メモリから読み出す工程と、
ｅ）該中間ディジタル信号の該第１水平ラインを処理する工程と、
ｆ）該中間ディジタル信号の該第１水平ラインを、該ディジタル出力信号の第１水平ラインとして該第１メモリ装置に格納する工程と、
ｇ）該処理が完了し、該第２メモリ装置の該水平ラインのすべてが、該ディジタル出力信号として、該第１メモリ装置に格納されるまで、該第２メモリ装置に格納されている該中間ディジタル信号の後続の各水平ラインについて工程（ｄ）、（ｅ）および（ｆ）を繰り返す工程とを包含し、そのことにより上記目的が達成される。
【００２４】
ディジタル入力信号の水平および垂直サンプル情報を処理する際に、ディジタル出力信号の水平および垂直成分を示す所定数のビットのアドレスを生成し、少なくとも１つのサンプルを有する該ディジタル出力信号を生成する本発明の方法は、該ディジタル出力信号サンプルが、単位長当たりの垂直サンプルサイズの垂直成分および単位長当たり水平サンプルサイズの水平成分を有し、該方法は、
ａ）該所定数のビットの第１部分を、該ディジタル出力信号の該水平成分を示すのに用いるように割り当てる工程と、
ｂ）該所定数のビットの第２部分を、該ディジタル出力信号の該垂直成分を示すのに用いるように割り当てる工程と、
ｃ）該水平成分または該垂直成分のいずれかが、該水平または垂直成分のそれぞれの該サイズを示すためにさらにビットを必要とするかどうかを決定する工程と、
ｄ）該所定数のビットの第３部分を、工程（ｃ）で決定されたように、該水平成分または該垂直成分のいずれかを示すのに用いるように割り当てる工程と、
を包含し、そのことにより上記の目的が達成される。
【００２５】
前記ディジタル出力信号の前記水平および垂直成分を示す所定数のビットのアドレスを生成する方法であって、該アドレスが１９ビットからなり、該所定数のビットの該第１部分が８ビットに等しく、該所定数のビットの該第２部分が８ビットに等しく、該所定数のビットの該第３部分が３ビットに等しくてもよい。
【００２６】
本発明は、垂直および水平画像要素（画素）解像度を有するディジタル入力信号を、異なる水平および垂直画素解像度を有するディジタル出力信号に変換するシステムを有する。ディジタル入力信号が、入力信号を格納する第１のメモリに与えられる。水平リサンプリングフィルタが、ディジタル入力信号の正規化された水平ディメンションを所望の出力信号の正規化された水平ディメンションに変換するために用いられる。出力信号の垂直ディメンションが水平オリエンテーションにあるように、水平リサンプリング手段の出力信号が置き換えられる。それから、置き換えられた信号は第２のメモリに格納される。
【００２７】
第２のメモリのリサンプリングされた水平ディメンションを有する置き換えられた信号が、置き換えられた信号の垂直ディメンション情報を、出力信号の所望のフォーマットに変換する垂直リサンプリングフィルタに与えられる。それから、この垂直にリサンプリングされた信号は、水平および垂直ディメンションがディジタル入力信号と同じオリエンテーションであるように、置き換えられる。それから、新しく置き換えられた信号は、ディジタル出力信号として第３のメモリに格納される。
【００２８】
【発明の実施の形態】
図１は、本発明によるビデオリサイジングシステム１０の一例を示す。システム１０は、テレビ／ビデオ信号に対応するディジタル信号情報を１つのサンプルフォーマットにおける１つの入力信号として取り、ディジタル信号情報を入力信号フォーマットとは異なるサンプルフォーマットで出力するディジタルフィルタシステムである。システム１０は、下記のように、入力信号を水平方向および垂直方向に処理し得る一次元フィルタシステムである。本願に記載する実施態様では、信号情報は、水平オリエンテーション（即ち、行方向）でフィルタシステムに読みとられてリサンプリングされる。
【００２９】
システム１０は、特別なビデオリサイジングフォーマット変換用に設計されているのではなく、任意のビデオラインフォーマットを任意のサイズにリサイジングし得るフレキシブル補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号からアナログ信号への変換処理をしないでディジタルドメインで実施される。
【００３０】
本発明によるビデオリサイジングは、３つのエリアまたは変換領域に分割される。第１のエリアは、アップサンプリングである。ここでは、入力ディジタルサンプルは、より高いサンプリングレートを有するディジタルサンプルフォーマットへ変換される。例えば、標準精細テレビ信号（standard definition television signal）（即ち、１ライン当たり７２０のサンプル）から高精細テレビ信号（high definition television signal）（即ち、１ライン当たり１９２０のサンプル）への変換が挙げられる。第２のエリアは、ダウンサンプリングである。ここでは、出力信号情報の１ライン当たりの所望のサンプルに対する入力信号情報の１ライン当たりのサンプルの比は、０．５より大きく、１．０未満である。ダウンサンプリングの例としては、ワイドスクリーンテレビ（１６：９のアスペクト比、即ち、１ライン当たり９６０のサンプル）から標準精細テレビ（４：３のアスペクト比、即ち、１ライン当たり７２０のサンプル）への変換が挙げられる。最後に、第３のエリアは、まびきである。ここでは、出力サンプルフォーマットに対する入力サンプルの比は、０．５以下である。まびきの例としては、高精細テレビ（即ち、１ライン当たり１９２０のサンプル）から標準精細テレビ（即ち、１ライン当たり７２０のサンプル）への変換が挙げられる。
【００３１】
システム１０は、３つのフィルタを有する。３つのフィルタとは、デシメーティングフィルタ１２、帯域制限フィルタ１４、および補間フィルタ１８である。デシメーティングフィルタ１２および帯域制限フィルタ１４は、ブロック１６として示すように、単一な集積回路チップに組み合わせられ得る。まびきの前にさらに帯域制限が行われ得る。
【００３２】
アップサンプリングモードでは、デシメーティングフィルタ１２および帯域制限フィルタ１４は、入力データをフィルタせず、その代わりに、「全パス」フィルタとして動作する。これは、入力データをより高いサンプルフォーマットにアップサンプリングするのには補間フィルタ１８で十分であり、帯域制限を必要としないからである。次に、補間フィルタ１８は、より高い出力サンプルレートフォーマットによって必要とされるサンプルをさらに生成するようにプログラムされ得る。
【００３３】
ダウンサンプリングモードでは、デシメーティングフィルタ１２は、入力サンプルデータをフィルタしない（即ち、デシメーティングフィルタ１２は、全パスフィルタとして動作する）。なぜなら、より高い入力サンプルデータの帯域幅は、より低いサンプリングフォーマットには高すぎないからである。ディジタル信号が帯域制限なしに単にダウンサンプリングされる場合、その結果は、エイリアジングされ得る。それ故、ダウンサンプリングする前に入力信号の帯域幅を制限する必要がある。従って、帯域制限フィルタ１４は、補間フィルタ１８によるダウンサンプリングの前に、入力信号の帯域幅を低減させるように作用する。
【００３４】
帯域制限フィルタ１４は、係数逓減率（scaling factor）によって決定されるフィルタ係数のバンクから選択し得る有限インパルス応答 (ＦＩＲ）フィルタであり得る。係数逓減率は、出力サンプルレートに対する入力サンプルレートの比である。帯域制限フィルタ１４は、補間フィルタ１８におけるエイリアジングの発生を防止するように十分に入力信号の帯域幅を低減させる。
【００３５】
第３モードは、ダウンサンプリングプロセスにおいてまびきを必要とする。係数逓減率が０．５未満の場合、帯域制限フィルタ１４のみを用いた、より高い入力サンプルレートフォーマットからより低い出力サンプルレートフォマットへの変換の質は、悪影響を与えられ得る。なぜなら、帯域制限フィルタ１４は、補間の前に帯域幅を十分に低減させ得ないからである。係数逓減率が０．５未満の場合、デシメーティングフィルタ１２は、例示する実施態様においては、整数量によって入力データをまびく。例示する実施態様において、デシメーティングフィルタ１２は、例えば、Ｈａｒｒｉｓ ＨＳＰ４３１６８集積回路であり得る。この特定のデシメーティングフィルタは、入力データを２、４または８のファクタでまびく。当業者によって理解されるように、異なる集積回路および／または他の回路を必要とする、さらなるまびきは、本発明の記載の範囲内に十分含まれる。例えば、デシメーティングファクタを増加させるために、２つのＨａｒｒｉｓＨＳＰ４３１６８チップを直列に使用することも可能である。図１に示す実施態様に戻ると、帯域制限フィルタ１４に入る前に、入力サンプルは、２、４または８のファクタでまびかれ、そのオリジナルサンプルレートの１／２、１／４、または１／８のサンプルレートを成し遂げ、帯域幅をさらに低減させる。Ｈａｒｒｉｓフィルタはまた、デシメーティングフィルタおよび帯域制限フィルタの組み合わせとして動作して、アップサンプリングおよびダウンサンプリングモードに対して帯域制限を提供する簡単なＦＩＲフィルタ動作が可能である。
【００３６】
１ライン当たり１９２０のサンプルのサンプルレートを有する入力信号が１ライン当たり７２０のサンプルのＳＤＴＶのサンプルフォーマットにリサイズされるならば、システム１０のデシメーティングモード（モード３）が使用されるであろう。１ライン当たり１９２０のサンプルの入力信号は、１／２（デシメーティングファクタ２）のまびきが起こるデシメーティングフィルタ１２に入る。これにより、１つおきにサンプルが引き離される、即ち、入力信号サンプルの１／２しか使用されない。２は、１９２０に分割され得る最大整数であり、７２０の所望の出力サンプルレート以上の結果をもたらす。次に、９６０のサンプルのまびかれた信号は、帯域制限フィルタ１４に入り、そこで、信号の帯域幅が低減される。帯域幅が低減した９６０のサンプルは、次に、補間フィルタ１８に入り、そこで、ダウンサイジング補間が起こり、９６０のサンプルは７２０のサンプルに変換される。次に、７２０のサンプルは、補間フィルタ１８から出力される。
【００３７】
図２は、一次元ビデオリサイジングシステム２０を示す。ビデオリサイジングシステム２０は、システム１０の３つのフィルタ成分を取り、デシメーティングフィルタ１２と帯域制限フィルタ１４との間にＦＩＦＯメモリバッファ２２を加え、帯域制限フィルタ１４と補間フィルタ１８との間にＦＩＦＯメモリバッファ２４を加えている。ＦＩＦＯメモリバッファ２２および２４は、ラインバッファメモリ（先入れ先出しメモリ回路）である。ＦＩＦＯメモリバッファ２２および２４は、次の回路フェーズに入る前にデータを保持する。例えば、係数低減率２を用いるデシメーティングモードにおいては、デシメーティングフィルタ１２は、サンプルを１つ置きにＦＩＦＯ２２に書き込む。次に、帯域制限フィルタ１４は、帯域制限動作を行うときに、すべてのサンプル（合計９６０のサンプル）をＦＩＦＯ２２から読み出す。ＦＩＦＯ２２がない場合には、帯域制限フィルタ１４は、（デシメーティングファクタを２と仮定した場合）入力サンプルに対して１つ置きに動作し、その動作を絶え間なく停止および開始する帯域制限フィルタ１４を必要とする。ＦＩＦＯ２２は、帯域幅フィルタ１４の絶え間ない動作を可能にする。
【００３８】
上述した３つのモードのそれぞれに対して３ラインとして例示した、システム２０の動作の一例を図４（ａ）、図４（ｂ）、および図４（ｃ）に示す。
【００３９】
図４（ａ）は、画像の水平ライン中のサンプルの数を増加させるアップサンプリングモードで動作するシステム２０を示す。デシメーティングフィルタ１２、帯域制限フィルタ１４、および補間フィルタ１８は、水平同期パルス信号Ｈに対するタイムシーケンスにおいて示される。入力データの第１ラインがシステム２０のデシメーティングフィルタ１２に入ると、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４および補間フィルタ１８は非活性である。なぜなら、これらのフィルタにはデータが到達していないからである。第２ラインインターバルにおいて、デシメーティングフィルタ１２および帯域制限フィルタ１４は、両方とも、全パスフィルタとして作用し、補間フィルタ１８はまだ非活性のままである。第３ラインインターバルにおいて、デシメーティングフィルタ１２および帯域制限フィルタ１４は、全パスフィルタとして動作し、補間フィルタ１８は、ビデオ情報の第１ラインに対応する入力データを補間する。第４ラインインターバル中には、デシメーティングフィルタ１２および帯域制限フィルタ１４は全パスフィルタとして動作し、補間フィルタ１８は、ビデオ情報の第２ラインを補間する。これは、システム２０に入力されるビデオ情報の各ラインに対して続行する。
【００４０】
図４（ｂ）は、システム２０のダウンサンプリングモードにおける動作をタイムラインフォーマットで示す。この実施例において、水平ラインにおけるサンプルの数は減少する。水平同期信号Ｈの第１ラインインターバルにおいて、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４および補間フィルタ１８は、非活性である。第２ラインインターバルにおいて、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４は、情報の第１ラインの帯域を制限する。補間フィルタ１８は、この第２ラインインターバルにおいてまだ非活性である。第３ラインインターバルにおいて、デシメーティングフィルタ１２は、まだ全パスフィルタとして動作し、帯域制限フィルタ１４は、データの第２ラインの帯域幅を制限する。データの第１ラインは、補間フィルタ１８に到達し、そこで、ダウンサンプリングのための補間が起こる。第４ラインインターバルにおいては、デシメーティングフィルタ１２は、全パスフィルタとして動作し、帯域制限フィルタ１４は、入力データの第３ラインの帯域幅を制限する。補間フィルタ１８は、入力データの第２ラインを補間する。
【００４１】
図４（ｃ）は、システム２０のデシメーティングモードにおける動作をタイムラインフォーマットで示す。このモードは、ダウンサンプリングが２より大きいファクタによって行われるときに用いられる。第１サイクルにおいて、デシメーティングフィルタ１２は、情報の第１ラインをまびく。１９２０のサンプルから最終出力を７２０のサンプルにする場合には、入力サンプルの数を１／２に低減するために係数逓減率２が用いられる。第１水平ラインインターバルにおいて、帯域制限フィルタ１４および補間フィルタ１８は非活性である。第２ラインインターバルにおいて、デシメーティングフィルタ１２は、情報の第２ラインをまびく。帯域制限フィルタ１４は、水平ラインインターバルの第１ハーフにおいて情報の第１ラインの帯域幅を制限し、第２ハーフにおいて非活性である。帯域制限フィルタ１４は、水平ラインインターバルの第１ハーフにおいてのみ動作する。なぜなら、まびき後は、オリジナル入力信号の１／２のみが存在するからである。補間フィルタ１８もまた、水平ラインインターバルの１／２においてのみ動作する。第３水平ラインインターバルにおいて、デシメーティングフィルタ１２は、入力データの第３ラインをまびき、帯域制限フィルタ１４は、水平ラインインターバルの１／２において第２ラインの帯域幅を制限する。補間フィルタ１８は、水平ラインインターバルの１／２において入力データの第２ラインを補間する。同様のセットの動作が、第４およびそれに続く水平ラインインターバルにおいて起こる。
【００４２】
異なるクロックレートでもフィルタを動作させることは可能である。例えば、デシメーティングフィルタ１２は、第１クロックレートで動作し、その間、帯域制限フィルタ１４は、デシメーティングフィルタ１２のクロックレートの１／２で動作する。このように、データは，ＦＩＦＯ２２に対してより速いレートで書き込まれ、ＦＩＦＯ２２からより遅いレートで読み出される。デシメーティングフィルタ１２が、データを保持している場合、そのデータフローは、一定のようである（即ち、非活性の期間がない）。
【００４３】
図３は、ビデオリサイジングシステム３０を示す。ビデオリサイジングシステム３０は、本発明の他の実施態様であり、ここで、デシメーティングフィルタ１２はまた、帯域制限能力を有し、帯域制限フィルタ１４および補間フィルタ１８は、単一の半導体チップ２６として組み合わせられる。フィードバックパス２８は、帯域制限動作後のデータを入力Ｙに戻して補間動作を実施する。もう１つのＦＩＦＯ３２は、補間回路２６における補間後に動作し得る。ＦＩＦＯ３２には、実施される補間に対応するデータがロードされ得る。
【００４４】
コンピュータ３４は、システム３０内に設けられているフィルタを制御するために、システム３０に接続されている。コンピュータ３４は、マイクロプロセッサ、キーボード、ディスプレイ、記憶装置、およびシステム３０への接続用入力／出力（Ｉ／Ｏ）ハードウェアを有する。
【００４５】
図５（ａ）、図５（ｂ）、および図５（ｃ）は、システム３０のアップサンプリングモード、ダウンサンプリングモード、およびデシメーティングモードにおける動作を例示する。図５（ａ）において、デシメーティングフィルタ１２は、画像の全水平ラインに対して全パスフィルタとして動作する。帯域制限／補間フィルタ２６は、第１水平ラインインターバルにおいて非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は、フィルタ１２を通過した前のラインを補間する。
【００４６】
図５（ｂ）は、システム３０のダウンサンプリングモードにおける動作を例示する。ダウンサンプリングモードにおいて、フィルタ１２は、各水平ラインインターバルにおいて、帯域制限フィルタとして動作する。第１水平ラインインターバルにおいて、フィルタ２６は非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は、前のラインインターバルにおいて帯域制限された前の入力ラインを補間する。
【００４７】
図５（ｃ）は、システム３０のデシメーティングモードにおける動作を例示する。各水平ラインインターバルにおいて、フィルタ１２は、現在の入力ラインをまびく。第１ラインインターバルにおいて、フィルタ２６は非活性である。第２およびそれに続くラインインターバルにおいて、フィルタ２６は前のラインインターバルにおいてまびかれた信号の帯域制限動作を実施する。ラインインターバルの第２ハーフにおいて、フィルタ２６は、その補間動作を実施する。
【００４８】
補間フィルタ１８および帯域制限／補間フィルタ２６は、本発明の実施態様において、Ｇｅｎｎｕｍ ＧＦ９０１０１フィルタであり得る。このフィルタは、補間および簡単なＦＩＲフィルタを実施できるマルチフェーズＦＩＲフィルタ集積回路である。この回路は、デュアル入力ポートマルチプレクシング能力を有し、２つのフィルタ動作（即ち、デシメーティングモード）を同時に可能にする。デシメーティングモードでは、システム３０のデシメーティングフィルタ１２は、入力データをまびき、入力データの半分未満を帯域制限／補間フィルタ２６に通すように残す。従って、フィルタ２６は、帯域制限動作および補間動作を同時に実施する時間が十分ある。
【００４９】
システム３０のデシメーティングフィルタ１２および帯域制限／補間フィルタ２６は、本発明の実施態様において、選択可能なフィルタ係数の個別のメモリバンクを有する。デシメーティングフィルタ１２は、各８タップの３２ロケーションからなるメモリを有する。メモリロケーション０〜１９は、デシメーティングフィルタ用タップ重みづけ係数を有し、ロケーション２０〜３１は、帯域制限フィルタ用タップ重みづけ係数を有する。例示する実施態様においてＨａｒｒｉｓ集積回路を使用して、フィルタ１２は、フォールドオーバフィルタアーキテクチャを使用し得る。わずか８タップからなるが、このメモリは、１５タップフィルタを実行し得る。従って、メモリに格納されるタップ値は、完成フィルタの半分しか示さない（これによって、 Ｈａｒｒｉｓ集積回路の、対称フィルタが使用され得る応用への使用が制限される）。
【００５０】
デシメーティングモードに使用されるフィルタ長は、簡単なＦＩＲフィルタよりも長い。例えば、ファクタ２によってまびくとき、３１タップフィルタが使用される。この場合、各タップに対して２つの個別のメモリロケーションが必要である。ファクタ４によってまびくとき、６３タップフィルタが使用され、各タップに対して４つの個別のメモリロケーションが必要である。ファクタ８によってまびくとき、１２７タップフィルタが使用され、集積回路は、タップ当たり８個のメモリロケーションを有するように構成される。
【００５１】
【表１】
Ｇｅｎｎｕｍ ＧＦ９１０１チップを用いる実施態様における帯域制限／補間フィルタ２６のメモリは、ロケーション当たり１２タップ重みづけ係数を１０８ロケーションを受け入れる能力を持っている。メモリロケーション０〜９５は、ソフトウェアでは変更され得ない補間フィルタを有する。デシメーティングモードで使用される帯域制限フィルタは、ロケーション９６〜１０７に保持される。以下の表は、帯域制限／補間フィルタ２６のメモリ内容のリストである。
【００５３】
【表２】
実施態様において、システム３０の動作モードは、６つの異なるフィルタ特徴に分割された。これらのフィルタ特徴を、以下に表に示す。
【００５５】
【表３】
例えば、活性入力サンプルの数が１９２０（即ち、インターレースされたＨＤＴＶに対して）および所望の活性出力サンプルの数が１２８０（即ち、プログレッシブなＨＤＴＶに対して）の場合、係数逓減率は、１２８０÷１９２０＝２／３として計算される。上記の表から、この変換には、システム３０のデシメーティングフィルタ１２の帯域制限フィルタ部分として、水平／垂直フィルタ＃６が必要であることが分かる。
【００５７】
デシメーティングモードで動作するとき、フィルタ１２は、係数逓減率が０．２５より大きく、０．５以下の場合、ファクタ２でまびく。係数逓減率が０．１２５より大きく、０．２５以下の場合、デシメーティングフィルタ１２は、ファクタ４でまびく。係数逓減率が０．１２５以下の場合、デシメーティングフィルタ１２は、ファクタ８でまびく。
【００５８】
デシメーティングモードで動作するとき、帯域制限／補間フィルタ２６は、帯域制限モードで動作する。使用される特定の帯域制限フィルタは、帯域制限の前に起こるまびきを考慮して選択される。例えば、高精細テレビが標準精細テレビに変換されるとき、係数逓減率は、７２０÷１９２０＝０．３７５である。係数逓減率は、０．５より小さいので、システム３０は、デシメーティングモードで動作する。一旦、デシメーティングフィルタ１２が入力サンプルをファクタ２でまびくと、９６０のサンプルが、まずＦＩＦＯ２２、そして帯域制限／補間フィルタ２６に与えられる。フィルタ２６は、９６０サンプルから７２０サンプルに信号の解像度を帯域制限する。次に、フィルタＢの係数逓減率は、７２０÷９６０＝０．７５になる。上記の表を用いると、０．７５の係数逓減率では、フィルタ２６の帯域制限フィルタ＃５を使用することになる。従って、デシメーティングフィルタ１２の係数逓減率は、帯域制限／補間フィルタ２６とは異なる。
【００５９】
図６（ａ）、図６（ｂ）、および図６（ｃ）は、システム３０に示すデシメーティングフィルタ１２のフィルタ応答グラフの例を示す。これらの図面のそれぞれにおいて、ｆnは、ナイキスト周波数に等しい。図６（ａ）は、２：１まびきにおけるフィルタ応答を示す。図６（ｂ）は、４：１まびきにおけるフィルタ応答を示す。図６（ｃ）は、８：１まびきにおけるフィルタ応答を示す。
【００６０】
図７（ａ）〜図７（ｆ）は、システム３０で用いられる帯域制限フィルタ２６をフィルタ応答グラフの例を示す。図７（ａ）〜図７（ｆ）は、上記の表３に挙げられるフィルタ１から６に対応する。
【００６１】
例えば、図７（ａ）を参照すると、１以上の係数逓減率で、水平／垂直フィルタ＃１を用いる場合、図７（ａ）に示す全パス周波数応答特性が得られる。同様に、図７（ｂ）を参照すると、１．０以下で１１／１２よりも大きい係数逓減率で、水平／垂直フィルタ＃２を用いる場合、図７（ｂ）に示すフィルタ応答特性が得られる。その他の図７（ｃ）から図７（ｆ）は、それぞれ、水平／垂直フィルタ＃３〜＃６が用いられるときの周波数特性に対応する。
【００６２】
ＳＤＴＶインターレースされた出力信号を扱うとき、活性垂直サイズは、フルフレームの活性ラインの数に等しい。ＳＤＴＶインターレースフォーマットに変換するとき、システム３０などのビデオリサイジングシステムは、プログレッシブ（非インターレースされた）出力信号を生成する。次に、他の出力プロセッサ（不図示）は、ラインを一本置きに落とし、インターレースされたフォーマット出力信号を生成する。
【００６３】
動作中、表１および表２に挙げられるフィルタは、コンピュータ３４（図３）に格納されるコンピュータファイルに含まれる。このファイルは、例えば、パーソナルコンピュータ３４のハードディスクドライブなどの記憶装置に含まれ得る。ハードディスクドライブ以外の記憶手段およびパーソナルコンピュータ以外のプロセッサ手段は、当業者に理解され得るように、これらの目的に使用され得る。システム３０などのビデオリサイジングシステムを動作するフォーマット制御器は、所望のフォーマット変換を実施するのに必要なフィルタ係数を構成する際にこのファイルを用いる。例示する実施態様において、コンピュータ３４に格納される個別コンピュータプログラムは、第１のコンピュータファイルに含まれるフィルタ情報から第２のコンピュータファイルを構成するために使用される。第２のコンピュータファイルは、システム３０による使用に適した形式である。
【００６４】
他の実施態様において、ユーザは、デシメーティングフィルタ１２または帯域制限フィルタ２６に対する特定のフィルタ係数を提供し得る。フィルタ係数を提供することによって、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｆ）に示す周波数応答曲線とは異なる周波数応答曲線を有するフィルタ特性を発生し得る。
【００６５】
【表４】
表４は、例示する実施態様において使用されるフィルタが、ユーザによって提供される入力ファイル中に現れる順番を示す。例示するフォーマットは、輝度（Ｙ）およびクロミナンス（Ｃ）に対する個別のセットのフィルタ係数を用いる。従って、Ｃフィルタは、同一のフォーマットを有するＹフィルタの直後にくる。
【００６７】
システム３０を用いた例示的な変換動作の他の例を以下に示す。第１の例は、１１２５ラインを有するインターレースフォーマットの画像から、５２５のラインを有するプログレッシブフォーマットの画像への変換である。この変換では、水平ディメンション成分は、１ライン当たり１９２０のサンプルから１ライン当たり７２０のサンプルにダウンサンプルされ、垂直ディメンション成分は、１列当たり５１８の活性サンプルから１列当たり４８４の活性サンプルにダウンサンプルされる。変換の第１工程において、ビデオリサイジングにどのフィルタを用いるかが決定される。
【００６８】
水平リサイジングに対しては、係数逓減率は、７２０÷１９２０＝０．３７５に決定される。従って、デシメーティングフィルタ１２は、デシメーティングファクタ２を用いるデシメートモード（モード３）で動作し得る。帯域制限／補間フィルタ２６の係数逓減率は、デシメーティングフィルタ１２の係数逓減率とは異なる。フィルタ２６の係数逓減率は、７２０÷９６０＝０．７５である。この差は、オリジナル入力の１９２０をファクタ２でまびくことによって得られた９６０の入力を有するフィルタ２６の結果である。このモードにおいて、変換に必要なフィルタは、デシメーティングフィルタ１２として水平２：１デシメーティングフィルタ、およびフィルタ２６として水平／帯域制限フィルタである。フィルタ２６に対する帯域制限応答を設計する場合、フィルタ２６は、ナイキスト周波数の０．７５未満に帯域幅が制限されなければならない。
【００６９】
垂直ディメンション変換に対しては、係数逓減率は、４８４÷５１８＝０．９３４である。従って、デシメーティングフィルタ１２は、帯域制限モードで動作する。このモードにおいて、使用されるフィルタは、デシメーティングフィルタ１２として全パスフィルタである。フィルタ２６の帯域制限フィルタは、このモードでは必要ない。
【００７０】
第２の例としては、１１２５ラインのインターレースフォーマットの信号から５２５ラインのインターレースフォーマットの信号への変換が挙げられる。この変換に対しては、水平ディメンション成分は、１ライン当たり１９２０サンプルから１ライン当たり７２０サンプルにダウンサンプルされ、垂直ディメンション成分は、１列当たり５１８サンプルから１列当たり４８４サンプルにダウンサンプルされる。出力として生成される１フィールド当たりの実際の行数は２４２である。システム３０はプログレッシブ（非インターレース）出力信号を生成するため、１フレーム当たり４８４の垂直行が必要である。前述のように、本発明を用いてインターレースされた出力信号を生成するために、１ライン置きに切り捨てられる。
【００７１】
この第２の例では、目的のフィルタは、前述の例（１１２５インターレースから５２５プログレッシブ）で記載したフィルタと同一である。
【００７２】
第３の変換では、１ライン当たり５２５のプログレッシブフォーマットのサンプルが、１ライン当たり１１２５のインターレースフォーマットのサンプルに変換される。この変換では、水平ディメンションは、１ライン当たり７２０のサンプルから１ライン当たり１９２０のサンプルにアップサンプルされ、垂直ディメンションは、１列当たり４８４の活性サンプルから１列当たり５１８の活性サンプルにアップサンプルされる。水平変換の係数逓減率は、１９２０÷７２０＝２．６６７である。従って、デシメーティングフィルタ１２は、全パスフィルタモードで動作し、帯域制限／補間フィルタ２６は、帯域制限機能を実施しない。垂直変換では、係数逓減率は、５１８÷４８４＝１．０７である。このモードでは、デシメーティングフィルタ１２は、全パスフィルタモードで動作し、フィルタ２６は、帯域制限動作を実施しない。
【００７３】
例示する実施態様において、システム３０は、図８および図９にそれぞれ示す、ディジタル入力処理フロントエンドおよびディジタル出力処理バックエンドを有する。
【００７４】
ディジタル入力プロセッサ４０は、信号を並列接続を介して入力する並列入力ブロック４２を有する。例えば、ＨＤＴＶ源信号は、８ビット並列形式で受信され得る。ディジタル入力プロセッサ４０はまた、２７０ＭｂｐｓのＳＤＴＶビデオ信号などのディジタル直列入力信号、または３６０Ｍｂｐｓのワイドスクリーン標準精細ＴＶ（ＷＳＤＴＶ）ビデオ信号もしくは高精細ＴＶ（ＥＤＴＶ）ビデオ信号を受信する直列入力セクションを有する。並列入力ブロック４２では、ＥＣＬ信号は、ＴＴＬレベルに変換（translate）されて処理される。例示する実施態様において、直列ディジタル入力ブロック４４は、Ｇｅｎｎｕｍ直列受信機ＧＳ９００５、自動同調サブシステム（ＧＳ９０１０）、およびデコーダ（ＧＳ９０００）を用いて直列入力信号を受信する。ディジタル化されたアナログ入力ブロック４６は、アナログ−ディジタル変換器からディジタル化されたアナログ信号を受信するのに用いられる。これは、アナログ入力信号が用いられる場合に必要である。入力信号の種々の成分がディジタル入力ボード４０に与えられた後、これらの成分は、マトリクスブロック４８およびガンマテーブルブロック４９で処理される。マトリクスブロック４８は、ＲＧＢ源を、輝度信号（Ｙ）、ならびに本発明の例示する実施態様において信号を処理する際に使用される（Ｒ−Ｙ）および（Ｂ−Ｙ）色差信号（即ち、ＹＣｒＣｂ）形式に変換するのに使用される。当業者に理解され得るように、ＲＧＢまたは他の信号フォーマットもまた、入力信号として使用され得る。ガンマテーブル４９は、出力ビデオ信号のガンマ曲線の変更などの非線形処理に使用され得る。ガンマテーブル４９はまた、所定のオフセットを輝度信号に加算するか、または輝度信号から減算することによって、出力ビデオの黒レベルを変更するのに用いられ得る。
【００７５】
信号処理は、ラインマルチプレクサ（ＭＵＸ）ブロック５０において続行され、ここで、輝度信号およびクロミナンス信号は、再フォーマットされて並列処理される。ラインＭＵＸ５０は、偶数輝度信号および奇数輝度信号を、それぞれが完全な輝度ラインを有する４セットのラインＦＩＦＯに分割する。最後に、出力制御ブロック５２は、参照信号を用いて入力信号源を選択し、活性データのラインＭＵＸブロック５０のＦＩＦＯへの書き込みを制御するのに用いられる。出力制御５２は、Ｇｅｎｎｕｍエンコーダ（ＧＳ９０００２）を介して信号を出力し、その信号は、システム３０で処理される。
【００７６】
図９は、ディジタル出力プロセッサ６０のブロック図である。ディジタル出力プロセッサ６０は、システム３０から変換された出力信号を取り、ＨＤＴＶセットまたはＳＤＴＶセットなどの装置に出力する。ディジタル出力プロセッサ６０は、システム３０によって出力された出力ラインの数に対応する数の処理ブロックを使用する。この例において、４つの処理ブロック６２、６４、６６および６８が示される。処理ブロック６２〜６８は、Ｇｅｎｎｕｍデコーダ（ＧＳ９０００）を用いて、直列入力データストリームを並列データストリームに変換する。種々の信号成分は、ＥＣＬセクション７０に出力される前に並列ビデオデータ信号から抽出される。ＥＣＬセクション７０は、処理ブロック６２〜６８から出力されたＴＴＬ信号をＥＣＬ信号に変換する。次に、ＥＣＬ変換器ブロック７０は、適切な表示装置上で表示するための信号を生成する。
【００７７】
図１０は、本発明の例示する実施態様の動作方法を示すフローチャートである。
【００７８】
信号は、ブロック７２で印加される。入力後、まびきが必要か否かの決定は、入力信号のサンプル解像度と、最終出力信号のサンプル解像度との差に依存する。まびきが必要である場合、まびきは、ブロック７６で起こる。そうでない場合、帯域制限が必要か否かの決定は、ブロック７８で行われる。帯域制限工程は、補間前の信号の帯域幅に依存する。帯域制限が必要である場合、帯域制限は、ブロック８０で示されるように起こる。次の工程は、ブロック８２における補間である。補間によって、ブロック８４に示されるように、出力信号が生成され得る。前述したシステム１０、２０および３０の動作に対して示したように、この一般的な方法には、さらに工程が加えられ得る。
【００７９】
図１１は、本発明による例示的なビデオリサイジングシステム９０を示す。システム９０は、入力フレーム９２と共に図示されている。入力フレーム９２は、処理セルネットワーク９８に入力される第１の水平および垂直サンプルの数を有し、処理セルネットワーク９８は、入力フレーム９２をリサイズし、第２の水平および垂直サンプルの数をそれぞれ有する出力フレーム９４を生成する。入力フレーム９２は、本発明の動作において、ディジタル入力信号として示され、出力フレーム９５は、ディジタル出力信号として示される。処理セルネットワーク９８は、複数の処理セル９６1、９６2．．．９６n（個々に指し示す場合はこのように呼び、総称的に指し示す場合には、「処理セル９６」と呼ぶ）分割される。システム９０は、特定のビデオリサイジングフォーマット変換用に設計されているのではなく、任意の二次元画像を異なるサイズにリサイジングし得るフレキシブル（可変）補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号をアナログ信号に変換して処理せずに、ディジタル領域で実施される。
【００８０】
処理セルネットワーク９８に含まれる各処理セル９６は、特定のビデオリサイジング変換および／または本発明の実施態様に使用される処理セル９６の数ｎに従って、入力フレーム９２から所定の数の水平ライン（行）の情報を処理する。例えば、処理セル９６1は、入力フレーム９２のライン１、ラインｎ＋１、ライン２ｎ＋１等を処理する。処理セル９６2は、ライン２、ラインｎ＋２、ライン２ｎ＋２等を処理する。処理セル９６nは、ラインｎ、ラインｎ＋ｎ、ライン２ｎ＋ｎ等を処理する。処理セルネットワーク９８における特定の処理セル９６によって処理されるラインの最終割当ては、入力および出力ビデオフォーマット、ならびに特定の処理セルネットワーク９８におけるセルの数ｎによって決定される。
【００８１】
図１２および図１３は、処理セル９６の例示的な実施態様を示す。図１２において、処理セル９６は、１×として示される処理レートで入力フレーム先入れ先出し（ＦＩＦＯ）メモリ１００に入力するビデオ信号入力と共に示されている。図１２に示す実施態様は、１つの処理セルのみを使用する図１１に示すようなシステムに使用され得る。図１３は、他の処理セルと並列して使用され得る例示的な処理セル９６を示す。この例示的なシステムにおいて、図１１に示す処理セルは、ＦＩＦＯメモリ１００、リサンプリングフィルタ２１、マトリクスメモリ１０２、およびＦＩＦＯメモリ１０８を有する。各メモリは、画像のほんの一部（即ち、ｎ番目のラインまたはｎ番目の列毎に）しか保持しない。スイッチングマトリクス１１０は、すべての処理セルにおいて示される。スイッチングマトリクス１１０は、フィルタ３０からのサンプルをメモリ１０４または１０６に方向づけ、置き換え機能を実施する。明確にするため、図１２に示す処理回路の動作は、サンプル分配における図１３に示すスイッチングマトリクス１１０の動作を記載した後記載する。例示する実施態様において、ＦＩＦＯメモリは、順次メモリであり、メモリ１０４および１０６は、アドレス可能メモリである。別のチャネル１１１は、置き換えメモリ処理のためのサンプルデータを分配するために、スイッチングマトリクス１１０に入力することが示されている。
【００８２】
リサイジングシステム１０、２０および３０（図１、図２、および図３を参照しながら上述した）などのリサンプリングフィルタ２１は、入力信号の水平ラインおよび垂直列セグメントを所望の出力信号フォーマットに変換するように設計されている。例えば、１９２０×１０３５のＨＤＴＶフォーマットから７２０×４８３のＳＤＴＶフォーマットへ変換する際、水平ディメンションにおける１９２０から７２０への変換および垂直ディメンションにおける１０３５から４８３への変換は、リサンプリングフィルタ２１によって実施される。例示する実施態様において、リサイジングシステム２０（上述）は、リサンプリングフィルタ２１として使用される。リサンプリングフィルタ２１は、水平オリエンテーションで入力信号に作用する。即ち、リサンプリングフィルタ２１は、入力情報の水平ラインを処理し、リサンプルされた水平ラインを出力する。
【００８３】
ＦＩＦＯ１００から読み出された情報は、信号情報がＦＩＦＯ６０に入る処理レートの２倍の処理レートでリサンプリングフィルタ２１フレーム処理サイクルに入る。リサンプリングフィルタ２１は、フレーム処理サイクルの第１期間中に、水平ラインフォーマット変換を実施する。水平ラインフォーマット変換によって、ディジタル入力信号の水平ディメンションは、出力信号の所定の水平ディメンションに変換される。実際、水平ディメンションは、単位長当たりの正規化水平サンプルの数である。同様に、入力および出力信号の垂直ディメンションは、単位長当たりの正規化垂直サンプルの数である。
【００８４】
リサンプリングフィルタシステム２１でリサンプルされた信号は、置き換え形式でメモリ１０４に書き込まれる。メモリ１０４は、メモリブロック１０２を形成する２つのメモリのうちの１つとして示される。もう１つのメモリは、メモリ１０６である。リサンプルされた信号は、処理サイクルの第１ハーフ（即ち、第１ハーフフレームインターバル）において、（置き換え形式で）メモリ１０４に書き込まれる。処理サイクルの第２ハーフにおいて、メモリ１０４に格納された情報は、列フォーマットで読み出され、リサンプリングフィルタ２１にフィードバックされる。リサンプルされた水平信号情報をリサンプリングフィルタ２１にフィードバックすることによって、リサンプリングフィルタ２１は、垂直ディメンションサンプルのリサンプリングを実施し、それによって、特定の処理セル９６に入ったオリジナル入力信号のリサンプリングが完了する。垂直リサンプリングは、出力信号の所定の垂直出力ディメンションを得るために必要な変換に対応する。次に、第２（垂直）リサンプリングからの情報は、処理サイクルの第２ハーフにおいて、置き換え形式でメモリ１０６に書き込まれる。
【００８５】
処理サイクルの第１ハーフにおいて、メモリ１０６に格納された情報はまた、出力フレームＦＩＦＯ１０８に読み出される。最終出力信号は、出力フレームＦＩＦＯ１０８から読み出される。本実施態様について記載した処理の順次特性のために、ビデオ情報のフレームが処理サイクルにおいて処理されている間に、新しい画像フレームは、フレームＦＩＦＯ１００にロードされる。
【００８６】
リアルタイムにおいて個別の水平および垂直処理を実施するために、サンプルが減少または増加されるファクタに応じて、入力信号処理のクロックレートを２倍にすることが所望され得る。このように、水平処理は、処理サイクルの約１／２を取り、垂直処理は、処理サイクルのおよそ第２ハーフを取る。入力フレームＦＩＦＯ１００へディジタル入力信号を格納することによって、バッファとして動作し、情報をより迅速なクロックレートで読み出すことが可能となる。このことは、フレームＦＩＦＯ１００に入る１×信号およびＦＩＦＯ１００から出る２×信号として図面に示されている。
【００８７】
単一セル９６について上述した処理は、使用される並列処理セル９６の数に応じて、例示する実施態様において複数の処理セル９６1〜９６nによって実施される。本発明の例示する実施態様において、１個、２個、４個、および８個のセル（またはチャネル）システムは、必要な変換を実施する。本発明の特定の応用に応じて、より多くのまたはより少ない数の処理セル９６もまた使用され得る。
【００８８】
本システムによって解決される問題の１つは、現存するフィルタの速度特性に関する。現在、フィルタは、通常、約４０ＭＨｚクロック速度まで動作する。この特性のフィルタは、サンプリングレートが約７５ＭＨｚのいくつかのＨＤＴＶ信号を取り扱うことができない。この問題をさらに複雑にしているのは、リアルタイムにおいて、即ち、信号処理サイクルにおいて、水平および垂直信号リサンプリングを実施するために、入力信号サンプリングレートを２倍にしたいという願望である。本発明の例示する実施態様においてこの問題を解決するために、複数の処理セル９６が用いられ、図１３に示すように、スイッチングマトリクス１１０と連結されている。従って、複数の並列処理セル９６1〜９６nは、入力信号のサンプリングレート要求を満たすのに十分な実効処理時間を提供する。
【００８９】
入力信号として約７５ＭＨｚのＨＤＴＶ信号の例を用いて、各々が約４０ＭＨｚで動作する図１３に示すタイプの４つの処理セル９６（即ち、９６1、９６2、９６3、９６4）は、１６０ＭＨｚの実効サンプリングレートを提供するために使用され得る。この１６０ＭＨｚのサンプリングレートは、７５ＭＨｚの入力ＨＤＴＶが（１回の処理サイクルで水平および垂直処理を扱う）処理中に２倍になるときに必要な１５０ＭＨｚのサンプリングレート（２×７５ＭＨｚ）よりもわずかに大きい。例示する実施態様において、４０ＭＨｚで動作する４つのフィルタは、処理を実施するために十分な１６０ＭＨｚの実効サンプリングレートを提供する。累積サンプリングレートが入力信号のサンプリングレートの２倍以上であるならば、より遅いフィルタを用いるチャネルをさらに用いることも可能である。
【００９０】
入力信号が２倍になり、現在のフィルタが（本願で例示した実施態様におけるフィルタ速度制限のため）４０ＭＨｚ以下のサンプリングレートで動作するため、フレームＦＩＦＯ１００への入力信号のクロックレートは、２０ＭＨｚに設定されるかまたは２０ＭＨｚまで徐々に低下されるのが望ましい。従って、各々が２０ＭＨｚで動作し（各々がＦＩＦＯ１００を有する）４つの処理セル９６が使用される場合、最大入力信号クロック周波数は、８０ＭＨｚ（４×２０ＭＨｚ）である。約７５ＭＨｚの入力信号の例を再び参照すると、この最大入力信号周波数は、約７５ＭＨｚの入力信号よりも大きいので、所望の処理を実施するのに十分である。７５ＭＨｚの入力信号レートを上回ると、起こり得る転送遅延または他の遅延を補うための余分な時間が得られるという他の利点がある。
【００９１】
入力信号を、処理セル９６1〜９６nのそれぞれによるサブ処理に適切なセグメントに分割するために、置き換えメモリまたは処理スキームが実行され、水平および垂直信号処理が提供され、処理セル９６の各々において個別に処理された信号から最終出力画像が生成される。入力フレーム９２の特定の水平ラインは、図１５および図１６に示すように、各個別の処理セル９６に対して示される。個別の処理セルによって処理されている間、各処理セルの置き換えメモリ１０２は、スイッチングマトリクス１１０を介して連結されている。
【００９２】
図１４は、図１２に示す処理セル９６の動作を例示するタイミング図である。ディジタル入力信号は、１つのフル処理サイクル中に、入力ＦＩＦＯ１００に書き込まれる。情報の入力フレーム全体は、処理サイクルのわずか１／２で入力ＦＩＦＯ１００から読み出される。なぜなら、情報は、ＦＩＦＯ１００から格納された入力ビデオ情報信号の処理レートの２倍で読み出されるからである。リサンプリングフィルタ２１における処理後、リサンプルされた信号情報は、置き換えメモリ１０２に入り、メモリ１０４に書き込まれる。処理サイクルの第２ハーフにおいて、信号情報は、メモリ１０４から読み出され、リサンプリングフィルタ２１にフィードバックされる。このように、水平および垂直両方の信号リサンプリングが起こる。
【００９３】
さらに、処理サイクルの第１ハーフにおいて、リサンプルされた信号情報は、メモリ１０６から読み出され、出力ＦＩＦＯ１０８に書き込まれる。処理サイクルの第２ハーフにおいて、リサンプルされた信号情報は、メモリ１０６に書き込まれる。最後に、フル処理サイクルにおいて、出力ＦＩＦＯ１０８に格納された情報は、読み出され、リサンプルされた最終出力信号を生成する。
【００９４】
図１５は、４チャネルシステムとして、システム９０の動作を例示する。各プロセッサセル９６1〜９６4の動作は、処理され格納される信号情報の各ラインおよび列に対する１回の処理サイクル（即ち、１つのフレーム）において例示されている。入力および出力フレームＦＩＦＯ１００および１０８は、１回のみ例示されている。なぜなら、これらの動作は、プロセッサセルのそれぞれについて同一であるためである。
【００９５】
入力フレームＦＩＦＯ１００に書き込まれた信号情報は、１×として示される信号レートで、フル処理サイクルにわたって書き込まれる。約７５ＭＨｚのＨＤＴＶ入力信号を使用することを例示している実施態様において、１×サンプリングレートは、各プロセッサセル９６1〜９６4に対して２０ＭＨｚであり得る。入力フレームＦＩＦＯが１フレームの情報（１つの処理サイクル後）を一旦有すると、情報は、処理サイクルの第１ハーフにおいてクロックレートの２倍（２×）で読み出され得る。例示する実施態様において、水平処理は、処理サイクルの第１ハーフにおいて起こり、垂直処理は、処理サイクルの第２ハーフで起こる。これによって、１回の処理サイクル（フレームインターバル）中に、水平および垂直の両方のリサンプリングが起こるように、全情報処理が提供される。図１５は、処理されるフレーム情報の一部のみを例示している。処理された実際のラインおよび列の数は、最終出力信号のフレームサイズに依存する。例えば、７２０×４８３ＳＤＴＶ信号に変換する場合、最終出力画像は、７２０ライン４８３列となり得る。
【００９６】
図１５から理解されるように、水平処理へのラインの割当ては、各処理サイクル中のプロセッサ９６1、９６2、９６3、９６4からの出力が、垂直列に対する情報を提供するように、垂直方向に分配される。例えば、処理セル９６1は、ライン１、ライン５、ライン９等、４ラインずつ増加する毎に処理する。処理セル９６2は、ライン２の処理から開始して、次にライン６等、４ラインずつ増加する毎に処理する。処理セル９６3は、ライン３の処理から開始して、次にライン７等、処理する。処理セル９６4は、ライン４の処理から開始して、次にライン８等、処理する。各ラインが処理された後、メモリ１０４に格納された（リサンプリングフィルタ２１に再び入力されて垂直リサンプリングされる）情報は、図６に示す水平フォーマットオリエンテーションで垂直列情報と配向（orientate）され、水平処理を行うリサンプリングフィルタ２１によって適応させられる。このように、各処理サイクルが完了すると、信号情報は、適切に配向され、処理サイクルの第２ハーフにおいて垂直信号情報の処理を開始する。
【００９７】
図１６（ａ）は、２チャネル構成に対するメモリマッピングを例示する。２チャネル構成において、水平ラインは、それぞれがメモリ１０６を有する２つのプロセッサ、「チャネル０」および「チャネル１」によって分割処理される。１つ置きのサンプルは、２つのメモリ１０６の異なる一方に書き込まれる。図１６（ａ）に示すように、例示するライン０は、チャネル０プロセッサにおいて処理されるように示され、例示するライン１は、チャネル１プロセッサにおいて処理されるように示される。
【００９８】
ライン０が処理されているとき、サンプル０、２および４は、チャネル０のメモリ１０６の列１に書き込まれる。ライン０のサンプル１および３は、チャネル１のメモリ１０６の列１に書き込まれる。チャネル１プロセッサにおけるライン１は、以下のように書き込まれる。サンプル１および３がチャネル１のメモリ１０６の列２に書き込まれている間、サンプル０、２および４は、チャネル０のメモリ１０６の列２に書き込まれる。従って、チャネル０およびチャンル１の各メモリの各ラインまたは行は、現在、処理されている入力ラインの同一ｙｄｉｍ位置に対応するサンプルを含んでいる。
【００９９】
水平処理において、（図１７（ａ）におけるスイッチングマトリクス１／２などの）スイッチングマトリクスは、完全な行が垂直処理中に書き込まれなければならない間に、１つのメモリ１０６に完全な列を書き込む必要がある。これを成し遂げるために、第２ラインＦＩＦＯ１０８（２チャネル構成用）から読み出されたデータは、１つのクロックサイクルによって遅延されなければならない。４チャネルシステムにおいて、１クロックサイクルの遅延は、各付加チャネル（即ち、第２チャネルと第３チャネルとの間、および第３チャネルと第４チャネルとの間）に対して必要である。表５は、２チャネル構成のデータシーケンスを例示し、表６は、４チャネル構成のデータシーケンスを例示している。
【０１００】
【表５】
【表６】
図１６（ｂ）は、入力フレーム９２（図１１に示す）および中間出力フレーム９５のメモリ構成の例を示す。入力フレーム９２は、Ａ〜Ｊ行および１〜６列の構成を有する。サンプルの行、即ち、Ａ1、Ａ2、．．．Ａ6；Ｂ1、Ｂ2、．．．Ｂ6、等は、各処理セル９６1〜９６4の各リサンプリングフィルタ２１1〜２１4に入り、水平処理を行う。処理セル９６1のリサンプリングフィルタ２１1は、ラインＡ、ＥおよびＩを処理する。処理セル９６2のリサンプリングフィルタ２１2は、ラインＢ，ＦおよびＪを処理する。処理セル９６3のリサンプリングフィルタ２１3は、ラインＣ，Ｇ、Ｋを処理する。処理セル９６4のリサンプリングフィルタ２１4は、ラインＤ、Ｈ，Ｌを処理する。処理後、置き換えが起こり、それによって、水平行情報は、垂直列情報に変換され、中間出力フレーム９５としてメモリ１０４に格納される。従って、中間出力フレーム９５の行１は、現在、サンプルＡ１、Ｂ１、Ｃ１，．．．Ｌ１を含み、行２は、サンプルＡ２、Ｂ２、Ｃ２、．．Ｌ２．，等を含む。
【０１０３】
中間出力フレーム９５として格納されている情報は、次に、各処理セル９６1〜９６4のリサンプリングフィルタ２１にフィードバックされ、垂直ディメンションにおける処理を完了する。
【０１０４】
例示する実施態様において、垂直ディメンションの処理は、中間出力フレーム９５として示される水平構成（オリエンテーション）における垂直情報を処理することによって、処理セル９６1〜９６4のリサンプリングフィルタ３０1〜３０4を通して行われる。従って、水平リサンプリング後リサンプルされた情報を置き換えることによって、ディジタル入力信号情報は、垂直リサンプリング処理が処理セル９６1〜９６4において起こり得るようなフォーマットで配向される。垂直リサンプリング処理後、本発明の置き換えメモリスキームは、メモリを、水平および垂直ディメンションのオリジナルオリエンテーションに再び置き換え、ディジタル出力信号として出力する。
【０１０５】
置き換えメモリスキームは、ディジタル入力信号の並列処理を実施する複数の処理セル９６を連結することによって実施される。置き換えられたメモリは、スイッチングマトリクス１１０（図１３）を用いて、すべての情報の処理を行い、オリジナルの水平および垂直ディメンションオリエンテーションを再生するために使用されている処理セル間のコニュニケーションを可能にする。
【０１０６】
図１７（ａ）は、２つのリサンプリングフィルタ２１と、２つのメモリ１０６との間で接続されている単一なスイッチを有する２チャネルシステムの例を示す。図１７（ｂ）は、リサンプリングフィルタ２１によって２つのメモリ１０６間のスイッチングのタイミング図を例示する。スイッチ１１２は、処理サイクルの１／２で切り替わり、リサンプリングフィルタ２１のそれぞれに対する情報を、第１処理セルのメモリ１０６に格納し、次に第２処理セルのメモリ１０６に格納する。これによって、各リサンプリングフィルタ２１において垂直処理を実施するために必要な情報のオリエンテーションが得られ、垂直処理後、現在の水平処理された信号は、（新しいリサンプルフォーマットを有する）オリジナルの水平／垂直オリエンテーションに変換される。
【０１０７】
図１８（ａ）に示す４チャネルネットワークに関しては、（スイッチ１１２と同等の）スイッチ１１４、１１６、１１８および１２０が、図１８（ｂ）に示すタイミング図に従って、リサンプルされた信号情報をメモリ１０６に切り替える。
【０１０８】
例示する実施態様において、メモリ１０４および１０６に使用されるメモリ装置は、スタティックＲＡＭである。さらに、例示する実施態様において、スイッチングマトリクス１００に使用されるスイッチ１１２などのスイッチは、パーツＮｏ．ＱＳ３２３８３のＱｕａｌｉｔｙ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ．製Ｈｉｇｈ Ｓｐｅｅｄ ＣＭＯＳ Ｂｕｓ Ｅｘｃｈａｎｇｅ Ｓｗｉｔｃｈｅｓである。各半導体スイッチ１１２は、それぞれが、特定の半導体スイッチ１１２に対する制御信号の状態に応じて、サンプルデータまたは出力を通過させる５つの４．０遅延スイッチのセットからなる。
【０１０９】
図１９は、本発明の実施態様のプロセスを例示するフローチャート１３０を示す。このフローチャートは、図３に示すコンピュータ３４などの汎用コンピュータを用いて、どのようにこのプロセスが実施され得るのかを例示する。ブロック１３２において、入力ディジタルビデオ信号は、単一な処理レートでＦＩＦＯフレームメモリに入力される。入力ディジタルビデオ信号は、ステップ１３４において、入力処理レートの２倍のレートで、ＦＩＦＯフレームメモリから読み出される。入力ディジタルビデオ信号は、ステップ１３６において水平リサンプリングされ、ステップ１３８において置き換えメモリに格納される。置き換えメモリへの格納は、オリエンテーションが垂直ディメンション信号情報の処理を可能にするように行われる。
【０１１０】
置き換えられた信号は、ステップ１４０において垂直ディメンションでリサンプルされる。次に、垂直リサンプルされた信号情報は、ステップ１４２で、水平および垂直信号情報のオリジナルオリエンテーションで再び置き換えられ、ステップ１４４で、メモリに格納される。最後に、格納された、水平および垂直にリフォーマットされた信号は、ステップ１４６において、オリジナル処理レートでメモリから読み出される。
【０１１１】
アドレス生成
スタティックメモリアドレスは、マトリクススイッチ制御と共に操作され、置き換え動作が行われる。例示する実施態様におけるメモリサイズは、５１２Ｋである。このサイズは、１９ビットのアドレス長に対応する。例示するシステムでは、２Ｋ×２Ｋの最大画像ディメンションを可能にするために、５１２Ｋのメモリが選択された。他のメモリサイズおよび画像ディメンションもまた、適切な調整を行うことによって用いられ得る。
【０１１２】
１９ビットアドレスビットは、ＸおよびＹ座標に分割され、メモリの２次元特性が実現される。即ち、各座標に割り当てられるビット数は、画像のサイズによって決定される。
【０１１３】
ＸおよびＹ処理ディメンションを示す２２ビットワード（各ディメンションに対して４ビット）は、例示する実施態様においてシリアルラインを介してメモリ制御にダウンロードされる。これらのディメンションは、置き換え動作に必要なメモリのサイズを特定し、ｗｏｒｄ［２１：０］＝ｙｄｉｍ［１０：０］‖ｘｄｉｍ［１０：０］（ここで、「‖」は、連結を示す）として分割される。
【０１１４】
ｘｄｉｍパラメータは、出力フォーマット活性水平サイズの値を取る。これが使用されるのは、サンプルデータが、メモリ１０４に到達するまでに出力水平サイズに変換され、入力サイズがメモリ割当てに関係なくなるからである。ｙｄｉｍパラメータは、入力または出力フォーマット活性垂直サイズの大きい方の値を取るので、全入力ラインは、水平処理中にメモリ１０４に書き込まれ、全出力ラインは、垂直処理中にメモリ１０６に書き込まれる。従って、入力または出力数の大きい方が、アドレスビットを割り当てるのに必要である。
【０１１５】
アドレッシングシステムは、メモリアドレッシング用の４つの個別のカウンタ（不図示）からなる。即ち、各メモリ（１０６および１０４）に対してＸおよびＹカウンタが設けられている。これらのメモリカウンタは、ｘａ、ｙａ、ｘｂおおびｙｂで示される。
【０１１６】
メモリカウンタの動作は、水平および垂直処理出力によって異なる。２つのモードを、表７および表８（ここで、ｎｃｈ＝システム内の処理チャネルの数：Ｙ（輝度）に対しては４、Ｃ（クロミナンス）に対しては２である）を参照しながら説明する。
【０１１７】
【表７】
【表８】
書込みモードにおいて、メモリカウンタは、１つのクロックサイクルで順次オフセットされなければならない。即ち、チャネル１のカウンタ（ｘｂ、ｙｂ）は、チャネル０のカウンタ（ｘａ、ｙａ）よりも１クロックサイクル遅く開始する。これは、カウンタを開始するａｃｔ＿ｖ信号をチャネル数だけ遅延させることによって成し遂げられる。
【０１２０】
書込みモードにおいて、ｘａおよびｘｂの下位ビットは上位ビットとは個別に制御される。上位ビットがｖ＿ｓｔａｒｔ信号によって各ラインの初めでリセットされる間、下位ビットは、ｎｃｈサイクル毎にリセットされる。例示する実施態様において、個別のチャネルカウンタは、アドレスカウンタと並列に動作される。チャネルカウンタは、０からｎｃｈ−１までカウントし、リセット後は０まで続行する。このことは、下位ビットのための個別のリセット信号を生成することによって実行される。
【０１２１】
このチャネルカウンタはまた、図１７（ｂ）におけるスイッチ１１２および図１８（ｂ）におけるスイッチ１１４、１１６、１１８および１２０に対して例示される制御信号などのスイッチングマトリクス制御信号を生成するために使用される。
【０１２２】
例示する実施態様において、「カウント終了」デコードは、スペースをセーブするために必要でなければ実施されない。カウンタ値は、大量のロジックを必要とし得る処理サイズパラメータと比較される。
【０１２３】
読出しモードにおいて、「カウント終了」デコードは、エッジ拡張のためのｘｂカウントに使用される。垂直処理の間、データは、メモリ１０４から読み出され、リサンプリングフィルタ２１にフィードバックされ垂直リサイジングされる。
【０１２４】
水平処理中、メモリ１０６からのデータは読み出され、出力フレームＦＩＦＯ１０８にフィードバックされる。各ラインから読み出される最後のサンプルの直後に、次のラインの第１サンプルが続く。これを簡略化するために、「カウント終了」デコードは、ｘｂアドレスに使用され、各ラインの終わりを検出する。
【０１２５】
書込みモードにおいて、「カウント終了」デコードは、いずれのメモリカウンタに対しても実施される必要はない。これによって「ゴミデータ（garbage data）」がメモリに書き込まれ得るが、このデータは決してアクセスされない。オーバーフローを防止するために、メモリカウンタは、ビットが使い尽くされる前に停止されなければならない。ｙａおよびｙｂメモリカウンタは、読出しまたは書込みモードのいずれにおいても、カウント終了デコードを必要としない。言うまでもなく、オーバーフロー保護は、再び実施されなければならない。
【０１２６】
例示する実施態様において、メモリカウンタの各々を増加させるために、個別のイネーブル信号が生成される。書込みモードにおいて、イネーブル信号は、各チャネルカウントの終わりで活性となる。このように、ｙａおよびｙｂメモリカウンタは、ｎｃｈサイクル毎に増加する。しかし、ｘａおよびｘｂの上位ビットがこの時点で増加するのを防止するために、個別の（ｓｔｏｐｘ）信号が生成される。これらの上位ビットは、例示する実施態様において、各ラインの初めに１つずつ増加する。このことは、下位ビットが一旦ｎｃｈ値に到達すると、上位ビットが１ずつ自動的に増加するように、各ラインの初めで一旦ｓｔｏｐｘ信号をディスエーブルすることによって成し遂げられる。読出しモードにおいて、イネーブル信号は、単に、ｙｂカウンタが各ラインの初めに増加している間にｘｂカウンタをサイクル毎に増加させ得る。
【０１２７】
ｙａ、ｘａグループは、各読出しモードにおいて、ｙｂ、ｘｂグループとは異なるように増加する。メモリ１０４から読み出すとき、サンプルデータは、リサンプリングフィルタ２１にフィードバックされ垂直処理される。サンプルデータは、水平処理中に、入力フレームＦＩＦＯ１００から与えられるサンプルデータと同様に読み出されなければならない。即ち、新しい列は、各ｖ＿ｓｔａｒｔパルスで始まって読み出される。
【０１２８】
この例示的な実施については、サンプルデータがメモリから読み出されない期間がある。しかし、処理のある特徴（特に、エッジ拡張）を扱う必要はある。このことは、メモリ１０６からの読出しには当てはまらない。メモリ１０６から読み出されるデータは、処理中同一の制限を有さない出力フレームＦＩＦＯ１０８に直接転送される。
【０１２９】
メモリアドレッシングスキームは、例示的な処理システムによって扱われ得る出力フォーマットの範囲を限定し得る。例えば、１１２５ｉ（インターレース）から７２０ｐ（プログレッシブ）への変換において、１９２０×５１８のフィールドは、１２８０×７２０のフレームに変換される。このモードで、５１８ｖ＿ｓｔａｒｔパルスは、各入力ラインを示すために生成される。しかし、出力において、７１０ラインは必要である。従って、単一なラインがｖ＿ｓｔａｒｔパルス後毎に読み出される場合、７２０ラインすべてをメモリから読み出す十分な時間はない。従って、読出しは、１つのラインの直後に１つのラインという単一なバーストで実行される。
【０１３０】
サンプルデータがメモリから与えられるとき、イネーブル信号は、出力フォーマッタ（不図示）を示すために生成される。例示する実施態様において、イネーブル信号は、フレーム中の第１サンプルでローからハイへトグルする。
【０１３１】
ＦＩＦＯ１０８が崩壊するのを防止するために、ＦＩＦＯ１０８が満たされる前に信号をローにトグルすることによって、書込みは停止され得る。この立ち下がりエッジの位置は、最後のサンプルの正確な位置である必要はないが、最後のサンプルが書き込まれた後のみに起こらなければならない。正確なデコードを実施するための回路は、かなりの量のスペースを取り得るため、ｙｄｉｍの上位６ビットのみを受け入れる回路を用いて見積もりがなされ得る。
【０１３２】
水平処理中、メモリバンク１０４に書き込まれるサンプルデータのディメンションは、ｘｄｉｍ × ｙｄｉｍ／ｎｃｈである。ｙｄｉｍ／ｎｃｈラインは、各メモリ１０４に書き込まれる。なぜなら、ラインの総数ｙｄｉｍは、ｎｃｈ処理チャネルに分配されるからである。同様に、ｘｄｉｍ／ｎｃｈ × ｙｄｉｍサンプルは、垂直プロセッシング中にメモリ１０６に書き込まれる。
【０１３３】
１９のアドレスビットは、このメモリ割当てスキームに順応するように割り当てられなければならない。ビット１８〜１１は、Ｙアドレスの下位８ビットに保存され、ビット７〜０は、Ｘアドレスの下位８ビットに保存される。これによって、処理ディメンションに基づいて割り当てられる３つのビット１０〜８が残る。
【０１３４】
このメモリ割当てスキームは、ＸおよびＹサイズの異なる組み合わせを可能にするのに必要である。５１２Ｋメモリは、２Ｋ×２Ｋまでの画像サイズを可能にするが、８処理チャネルが必要であり得る（５１２Ｋ×８＝２Ｋ×２Ｋ）。４チャネル構成においては、２Ｋ×１Ｋ（または１Ｋ×２Ｋ）までの画像サイズが処理され得る。表９および表１０は、メモリアドレスのビット１０〜８がどのように例示する実施態様において割り当てられるかを示す。
【０１３５】
【表９】
【表１０】
例えば、ＨＤＴＶ１９２０×５１８に対して、１１ビットがメモリ１０６のＸアドレスに割り当てられ、８ビットがメモリ１０６のＹアドレスに割り当てられる。メモリ１０４に対しては、１０ビットが、Ｘアドレス用に保存され、９ビットがＹアドレス用に保存される。
【０１３８】
アドレスビット［１８：１１］および［７：０］は、単に、ＹおよびＸメモリカウンタの下位８ビットからそれぞれ取られる。しかし、処理ディメンションに基づいてビット［１０：８］をマルチプレクスするためには他のロジックが必要である。この他のレベルのロジックをカウンタの出力に付加すると、タイミング要件に違反することになり得る。従って、「予測（look ahead）」増加器は、システムにおいて実行される。即ち、ビット［１８：１１］の値は、それらが必要とされ、格納される前のサイクルで計算されなければならない。
【０１３９】
このことは、カウンタ出力に常に割り当てられている８アドレスビットを見ることによって成し遂げられる。すべてのｌが検出されると、ビット８は、次のクロックサイクルで状態が変化しなければならない。同一のスキームは、ビット９および１０に使用され、Ｔフリップフロップとして実行され得る。従って、４カウンタのそれぞれからは常に１１ビットが得られるが、すべてが同時に使用されるわけではない。
【０１４０】
図２０は、並列サンプルデータを取り込み、並列ラインサンプルデータを出力するシステム１６０を示す。システム１６０において、入力信号は、直列−並列ラインデマルチプレクサ１５０に送信される。直列−並列ラインデマルチプレクサ１５０は、並列サンプル入力データを、個別の並列チャネルに分割する。図２０は、処理される単一なチャネルを例示する。直列−並列ラインデマルチプレクサ１５０から出力された後の付加的なチャネルのそれぞれは、チャネル１に関して記載したのと同様に、処理セルに入る。
【０１４１】
直列−並列ラインデマルチプレクサ１５０を出て、サンプルデータフレームＦＩＦＯ１０８に入った後、サンプルデータは、リサンプリングフィルタ２１に入り、ここで、水平リサンプリングが起こる。リサンプルされた信号は、置き換えメモリ１０２に入る前に、スイッチングマトリクス１１０に入る。置き換えは、垂直処理が実施され得るように起こる。置き換えられたデータは、置き換えメモリ１０２を出て、リサンプリングフィルタ２１に入る。同時に、処理された情報は、フレームＦＩＦＯ１０８に入り、ここで、情報は、並列−直列ラインマルチプレクサ１５２に入る前に、垂直リサンプルされたデータと後に組み合わせられる。最終出力は、並列−直列ラインマルチプレクサ１５２から生成される。
【０１４２】
システム１６０は、並列ラインデータを取り込み、並列ラインデータを出力するように設計されているため、直列−並列ラインデマルチプレクサ１５０によってデマルチプレクスされた各チャネルは、出力および入力信号に対して同一のＸおよびＹディメンションを有するサンプルデータを含む。従って、リサンプリングフィルタ２１は、置き換えられたメモリ１０２を処置する。
【０１４３】
この方法は、入力および出力フレームＦＩＦＯ（１００および１０８）において、データフォーマットを同一（並列ラインデータ）に保つ。しかし、これによって、ラインＦＩＦＯは、並列ラインを生成する必要があり、必要なハードウェアの量が増加し得る。これが必要とされないとき（ハードウェア要件を減少させるために）、直列−並列ライン変換は以下のように省略され得る。図２１に示すリサンプリングシステム１６２は、並列サンプルデータを取り込み、並列ライン出力を提供するように設計されている。入力信号は、サンプルデマルチプレクサ１５４に入る。単一なチャネル１はサンプルデマルチプレクサ１５４から出て、フレームＦＩＦＯ１００に入れる。システム１６０のように、多数のチャネル（２、４等）は、サンプルデマルチプレクサ１５４によって生成され得る。次に、各チャネルは、チャネル１に対して記載したのと同様の処理セルに入る。サンプルデータは、置き換えメモリ１０２に入る前にフレームＦＩＦＯ１００に入る。置き換えメモリ１０２から、サンプルデータは、リサンプリングフィルタ２１に入り、垂直リサンプリングを実施する。次に、垂直にリサンプルされたデータは、置き換えメモリ１０２に格納する情報を置き換えるために、スイッチングマトリクス１１０に入る。置き換え後、水平処理は、リサンプリングフィルタ２１において起こり得る。リサンプリング後、水平および垂直に処理された情報は、並列−直列ラインマルチプレクサ１５２の中の並列−直列ラインマルチプレクシングの前に、フレームＦＩＦＯ１０８に格納される。最終出力信号は、並列−直列ラインマルチプレクサ１５２を出る。
【０１４４】
並列サンプルデータは入力され、並列ラインデータは出力されるため、入力信号サンプルは、システム１６２中のチャネル数に応じて、ｘディメンションの中で増加される。例えば、チャネル１６２が４つのチャネルを有する場合、サンプルデマルチプレクサ１５４によって生成される第１ラインは、サンプル０、４、８等を有し得る。第２チャネルは、サンプル１、５、９等を有し得る。第３チャネルは、サンプル２、６、１０等を有し得、第４チャネルは、サンプル３、７、１１等を有し得る。
【０１４５】
リサンプリングおよび置き換え後、出力チャネルは、適切なｘディメンション（即ち、０、１、２、３、４等）を有するラインで構成され得る。各チャネルは、並列−直列ラインマルチプレクシングの前に、このように配向され得る。
【０１４６】
言うまでもなく、システム１６０はまた、並列ライン情報を取り込み、並列サンプルデータを出力するように再構成され得る。そのようにするために、スイッチングマトリクス１１０は、垂直処理では活性とならず、並列−直列ラインマルチプレクサ１５２は、サンプルマルチプレクサ（不図示）と置き換えられ得る。このような例については、入力情報は、システム１６０に対して記載したように配向され得る。しかし、出力信号情報は、システム１６２に対して記載した入力信号と同様に、配向され得る。
【０１４７】
本願では、本発明の特定の実施態様について開示しているが、本発明は、このような開示に限定されるものではなく、改変および変更は、以下の請求の範囲内で採用され使用され得る。
【０１４８】
【発明の効果】
上述したように、本発明のビデオフォーマット変換器が構成されるため、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することができる。従って、ある画像解像度を有する信号が、直接、他の画像解像度を有する信号に変換することができる。
【図面の簡単な説明】
【図１】本発明の実施態様の一例による３フィルタビデオリサイジングシステムのブロック図である。
【図２】ＦＩＦＯメモリバッファを有する図１に示すビデオリサイジングシステムのブロック図である。
【図３】デシメーティングフィルタが、また、帯域制限能力を有し、帯域制限能力および補間フィルタが、フィードバックループを有する単一のブロックに含まれる、図２に示すビデオリサイジングシステムの別の実施態様のブロック図である。
【図４】（ａ）、（ｂ）、および（ｃ）は、図２に示す本発明によるビデオリサイジングシステムの実施態様の一例の動作を説明するのに有用なタイミング図である。
【図５】（ａ）、（ｂ）、および（ｃ）は、図３に示す本発明の実施態様の一例の動作を説明するのに有用なタイミング図である。
【図６】（ａ）、（ｂ）および（ｃ）は、それぞれ、因数２、４および８によってまびく、３つの異なるデシメーティングフィルタの周波数応答曲線である。
【図７】（ａ）〜（ｆ）は、図３に示す本発明の実施態様の一例の動作における様々なスケーリング因子に対応する周波数応答曲線を示した図である。
【図８】本発明の実施態様の一例によるビデオリサイジングシステムの入力プロセッサのブロック図である。
【図９】本発明の実施態様の一例によるビデオリサイジングシステムの出力プロセッサのブロック図である。
【図１０】本発明の実施態様の一例の動作の方法の示すフローチャートである。
【図１１】本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図１２】図１に示す処理セルのブロック図である。
【図１３】スイッチングマトリックスに接続する図１に示す処理セルの実施態様の一例のブロック図である。
【図１４】本発明の動作を理解するのに有用なタイミング図である。
【図１５】本発明による４チャネルシステムの動作を理解するのに有用なタイミング図である。
【図１６】（ａ）は、本発明による２チャネルシステム構成のためのメモリマッピングを示す図であって、（ｂ）は、処理の間の行および列情報の置き換えを示す本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図１７】（ａ）は、２チャネルスイッチングマトリックス接続のブロック図であって、（ｂ）は、図７（ａ）に示すマトリックスを説明するのに有用なタイミング図である。
【図１８】（ａ）は、４チャネルスイッチングマトリックス接続のブロック図であって、（ｂ）は、図１８（ａ）（４チャネルの１つのサンプルを示す）に示すマトリックスを説明するのに有用なタイミング図である。
【図１９】本発明の実施態様の一例の動作方法を示すフローチャートである。
【図２０】入力として並列ライン情報を受信し、出力として並列ライン情報を提供する並列処理アーキテクチャのブロック図である。
【図２１】本発明による、並列サンプル情報を受信し、並列ライン情報を出力する並列処理アーキテクチャのブロック図である。
【符号の説明】
１０ ビデオリサイジングシステム
１２ デシメーティングフィルタ
１４ 帯域制限フィルタ
１６ ブロック
１８ 補間フィルタ
２０ 一次元ビデオリサイジングシステム
２２ ＦＩＦＯ
２４ ＦＩＦＯ
２６ 帯域制限／補間フィルタ
２８ フィードバックパス
３０ ビデオリサイジングシステム
３２ ＦＩＦＯ
Claims (9)
- ディジタル入力信号の複数のディジタル入力信号成分をディジタル出力信号の複数のディジタル出力信号成分に変換するビデオフォーマット変換器であって、該複数のディジタル入力信号成分および該複数のディジタル出力信号成分のそれぞれは、１つ以上のサンプルからなり、該複数のディジタル入力信号成分のそれぞれは、垂直方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第１垂直サンプリングレートと水平方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第１水平サンプリングレートとを有し、該複数のディジタル出力信号成分のそれぞれは、該垂直方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第２垂直サンプリングレートと該水平方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第２水平サンプリングレートとを有し、
該変換器は、
ａ）サンプルの複数の行とサンプルの複数の列とを含むオリジナルのマトリクスフォーマットで、ある期間中に該複数のディジタル入力信号成分を格納する第１メモリ手段と、
ｂ）複数の処理セルであって、該複数の処理セルのそれぞれは、該第１メモリ手段に格納された該複数のディジタル入力信号成分のうちの１つのディジタル入力信号成分を受信し、
該複数の処理セルのそれぞれは、
ｉ）該期間の第１部分中に該ディジタル入力信号成分の該第１水平サンプリングレートを該第２水平サンプリングレートに変換することにより、水平リサンプリングされたディジタル入力信号成分を形成する水平リサンプリング手段と、
ｉｉ）該期間の第１部分中に該水平リサンプリングされたディジタル入力信号成分を格納する第２メモリ手段と、
ｉｉｉ）該期間の第２部分中に該第２メモリ手段から該格納された水平リサンプリングされたディジタル入力信号成分を読み出し、該期間の第２部分中に該格納された水平リサンプリングされたディジタル入力信号成分の該第１垂直サンプリングレートを該第２垂直サンプリングレートに変換することにより、水平および垂直リサンプリングされたディジタル入力信号成分を形成する垂直リサンプリング手段と
ｉｖ）該期間の第２部分中に該水平および垂直リサンプリングされたディジタル入力信号成分を格納する第３メモリ手段であって、該水平および垂直リサンプリングされたディジタル入力信号成分は、該水平リサンプリング手段における該変換に従う該第２水平サンプリングレートと該垂直リサンプリング手段における該変換に従う該第２垂直サンプリングレートとを有する、第３メモリ手段と
を備えた、複数の処理セルと、
ｃ）スイッチング手段であって、
（ｉ）該水平リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットの転置であるマトリクスフォーマットで該第２メモリ手段に格納されるように、該複数の処理セルのそれぞれを該第２メモリ手段に選択的に接続し、
（ｉｉ）該水平および垂直リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットで該第３メモリ手段に格納されるように、該複数の処理セルのそれぞれを該第３メモリ手段に選択的に接続する、スイッチング手段と、
ｄ）各処理セルの該第３メモリ手段から該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれを受信し、該受信された各水平および垂直リサンプリングされたディジタル入力信号成分を格納し、各水平および垂直リサンプリングされたディジタル入力信号成分を該ディジタル出力信号のディジタル出力信号成分として提供する第４メモリ手段と
を備えた、ビデオフォーマット変換器。 - 前記複数の処理セルのそれぞれに対して、前記水平リサンプリング手段および前記垂直リサンプリング手段は、該水平リサンプリング手段および垂直リサンプリング手段の両方に共通である単一なリサンプリングフィルタを有する、請求項１に記載のビデオフォーマット変換器。
- 前記複数の処理セルが２から８個の範囲である、請求項２に記載のビデオフォーマット変換器。
- 前記ディジタル入力信号成分が前記第１メモリ手段に書き込まれるレートの２倍のレートで、該ディジタル入力信号成分が該第１メモリ手段から読み出される、請求項３に記載のビデオフォーマット変換器。
- 前記複数の処理セルのそれぞれからの前記第２垂直サンプリングレートを有する前記ディジタル入力信号成分が前記第４メモリ手段に書き込まれるレートの１／２のレートで、該ディジタル出力信号成分が該第４メモリ手段から読み出される、請求項４に記載のビデオフォーマット変換器。
- 前記複数のディジタル入力信号成分および前記複数のディジタル出力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに平行であり、
該変換器は、
ａ）前記第１メモリ手段に該複数のディジタル入力信号成分のそれぞれを格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
ｂ）前記第４メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと
をさらに備えた、請求項２に記載のビデオフォーマット変換器。 - 前記複数のディジタル入力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに平行であり、前記複数のディジタル出力信号成分は、ビデオ情報の複数のセグメントを表し、該複数のセグメントは、互いに平行であり、
前記変換器は、
ａ）前記第１メモリ手段のそれぞれに該複数のディジタル入力信号成分を格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
ｂ）前記第４メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと、
をさらに備えた、請求項２に記載のビデオフォーマット変換器。 - 前記複数のディジタル入力信号成分は、ビデオ情報の複数のセグメントを表し、該複数のセグメントは、互いに並列であり、前記複数のディジタル出力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに並列であり、
前記変換器は、
ａ）前記第１メモリ手段に該複数のディジタル入力信号成分を格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
ｂ）前記第４メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと
をさらに備えた、請求項２に記載のビデオフォーマット変換器。 - ディジタル入力信号の複数のディジタル入力信号成分をディジタル出力信号の複数のディジタル出力信号成分に変換する方法であって、該複数のディジタル入力信号成分および該複数のディジタル出力信号成分のそれぞれは、１つ以上のサンプルからなり、該複数のディジタル入力信号成分のそれぞれは、垂直方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第１垂直サンプリングレートと水平方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第１水平サンプリングレートとを有し、該複数のディジタル出力信号成分のそれぞれは、該垂直方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第２垂直サンプリングレートと該水平方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第２水平サンプリングレートとを有し、
該方法は、変換装置を用いるものであり、該変換装置は、第１メモリ手段と、第４メモリ手段と、複数の処理セルと、該複数の処理セルのそれぞれに接続されたスイッチング手段とを含み、該複数の処理セルのそれぞれは、水平リサンプリング手段と、垂直リサンプリング手段と、第２メモリ手段と、第３メモリ手段とを含み、
該方法は、
該第１メモリ手段から該複数のディジタル入力信号成分を読み出すことであって、サンプルの複数の行とサンプルの複数の列とを含むオリジナルのマトリクスフォーマットで、ある期間中に該複数のディジタル入力信号が該第１メモリ手段に格納される、ことと、
該複数の処理セルのそれぞれの該水平リサンプリング手段を用いて、該期間の第１部分中に該複数のディジタル入力信号成分のそれぞれの該第１水平サンプリングレートを該第２水平サンプリングレートに変換することによって、水平リサンプリングされた複数のディジタル入力信号成分を形成することと、
該水平リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットの転置であるマトリクスフォーマットで該第２メモリ手段に格納されるように、該スイッチング手段を用いて該複数の処理セルのそれぞれを該第２メモリ手段に選択的に接続することと、
該複数の処理セルのそれぞれを該第２メモリ手段に選択的に接続することに従って、該期間の第１部分中に該水平リサンプリングされた複数のディジタル入力信号成分を該複数の処理セルのそれぞれの該第２メモリ手段に格納することと、
該複数の処理セルのそれぞれの該垂直リサンプリング手段を用いて、該期間の第２部分中に該期間の第２部分中に該第２メモリ手段から該格納された水平リサンプリングされたディジタル入力信号成分を読み出し、該格納された水平リサンプリングされた複数のディジタル入力信号成分のそれぞれの該第１垂直サンプリングレートを該第２垂直サンプリングレートに変換することによって、水平および垂直リサンプリングされた複数のディジタル入力信号成分を形成することと、
該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれが、該オリジナルのマトリクスフォーマットでそれぞれの第３メモリ手段に格納されるように、該スイッチング手段を用いて該複数の処理セルのそれぞれを該第３メモリ手段に選択的に接続することと、
該複数の処理セルのそれぞれを該第３メモリ手段に選択的に接続することに従って、該期間の第２部分中に該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれを該複数の処理セルのそれぞれの第３メモリ手段に格納することと、
該複数の処理セルのそれぞれの該第３メモリ手段から該第４メモリ手段に該格納された各ディジタル入力信号成分を転送することと、
該転送された各ディジタル入力信号成分を該第４メモリ手段に格納することと、
該第４メモリ手段に格納された該複数のディジタル入力信号成分を該ディジタル出力信号の該複数のディジタル出力信号成分として提供することと
を包含する、方法。
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