JP3890097B2 - ビデオフォーマット変換器およびディジタル出力信号を生成する方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ビデオリサイジングに関し、特に、水平および垂直リサンプリング動作に同一のフィルタバンクを用いて、1つのビデオ/テレビフォーマットから別のビデオ/テレビフォーマットに変換するディジタルリサンプリングシステムに関する。
【0002】
【従来の技術】
多数のテレビおよびビデオディジタル信号サンプリングレート標準がある。例えば、13.5MHzのサンプルレートは、4:2:2のコンポーネントディジタル標準(CCIR601)と互換性がある。このレートでのサンプリングは、標準テレビ管において、1水平線形ラインおよび483の垂直ライン当たり、720のアクティブビデオサンプルを生成する。この解像レベルは、また、標準解像度テレビ(SDTV)と呼ばれている。SDTVは、インターレース方式において1画像フレーム当たり525のうちの483のラインにアクティブビデオ情報を表示する。高解像度テレビ(HDTV)は、典型的に、72MHzから81MHzの範囲におけるサンプル範囲においてサンプリングする。映画およびテレビエンジニア学会(SMPTE)は、1水平ラインおよび1035の垂直ライン当たり1920サンプル(画素)のHDTVフォーマットを是認した。このフォーマットに加えて、ヨーロッパにおけるD2−MAC、PALおよびSECAM標準並びにワイドスクリーンテレビ(WST)標準などの他のテレビフォーマットが存在する。
【0003】
水平および垂直画素解像度は、得られる画像の正規化された水平および垂直ディメンションとしてもっともよく考えられ得る。このような状況において、画像は、標準サイズの画素に関して正規化される。従って、異なる画像解像度が、直接、異なる画像サイズに変換(translate)される。
【0004】
多数の標準が存在するので、例えば、異なる標準フォーマットを表示するために設計されたテレビ受信機における1つの標準フォーマットで記録されるテレビ/ビデオ信号を表示するために、1つの標準から別の標準に変換可能であることが望ましい。また、変換による画像の歪みを最小にしておくことが望ましい。最初の標準および最後の標準が、変換以前にわからないことがあり得るので、フォーマットのすべての間で変換を扱い得る、より普遍的なシステムを有することが望ましい。
【0005】
ある場合において、この空間的変換は、ビデオリサイジングと呼ばれる。例えば、ビデオリサイジングにより、16×9より大きなアスペクト比を有するフルサイズの映画フィルム(35mm、1秒当たり24フレーム)が、出力ディスプレイを「レターボックス」する必要なしに、4×3のアスペクト比を有するNTSCテレビ受信機に表示され得る。このディジタル領域において、ビデオリサイジングでは、入力信号がディジタルでリサンプリングされることが必要である。
【0006】
ディジタルリサンプリングは、もとの信号において必ずしも存在しなかった表示信号の点を計算することによって、ディジタル入力信号の異なる表示を生成する。サンプルが、予め、補間技術を経なかった瞬間に、新しいサンプルが生成される。フレキシブルディジタル補間フィルタリングアーキテクチャは、任意のサイズにビデオ/テレビラインをリサイジングし得る。ビデオリサイジングの一例が、1994年11月4日発行の米国特許第08/317,474号、発明の名称"FILTER SELECTION CIRCUIT FOR DIGITAL RESAMPLING SYSTEM"に記載され、本明細書において参照のために援用されている。
【0007】
ビデオリサイジングの別の例が、ピクチャーインピクチャー(picture-in-picture)テレビディスプレイにおいて行われる。1987年3月24日に発行の米国特許第4,652,908号、発明の名称"FILTERING SYSTEM FOR PROCESSING A REDUCED RESOLUTION VIDEO IMAGE" において、より大きな画像テレビ画面の内側に表示するための縮小したサイズの画像を生成するためのビデオ信号処理のためのシステムが記載されている。このシステムは、すでに公知のより小さな画像サイズへの信号の縮小に関する。
【0008】
リサイジングを実行するために、水平および垂直のリサンプリングの両方が行われることが必要である。例えば、1920×1035HDTV信号を720×483SDTV信号に変換するために、水平および垂直リサンプリング動作の両方が必要である。実時間または実時間に近いアプリケーションのために、水平および垂直リサイジング動作は、実質的に同時に行われることが望ましい。この処理を実行するためにブロックベースのアプローチが用いられ、これによって、各画像(すなわち、画像フレーム)はブロック形のピースに分割され、かつ各ピースが、別個のプロセッサによってリサンプリングされる。これらの多数のプロセッサのそれぞれが、信号ブロックに並列に作用する。
【0009】
【発明が解決しようとする課題】
このプロセスは、補間およびオーバーラップ要件に関する問題を生じるという点で不利であるという問題がある。各別個の細分化されたブロックについての処理が、一旦完了すると、最後の画像が、別々に処理されたブロックを結合することによって、生成される。
【0010】
水平および垂直リサンプリングの両方を実行するための別の方法は、有限インパルス応答(FIR)フィルタを用いることであり、これは、遅延ラインによって供給される全遅延が、数ライン間隔である垂直処理用に、タップされた遅延ラインを有する。しかし、この方法は、メモリ要件のために非常に高いオーバーヘッドを必要とするという問題がある。もし、十分な処理が行われなければ(例えば、不十分なメモリのために)、変換の範囲および質が低下する。
【0011】
本発明は、上記問題を鑑みてなされたものである。その目的は、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することにある。
【0012】
【課題を解決するための手段】
単位長当たりの第1垂直サンプルサイズおよび単位長当たりの第1水平サンプルサイズを有するディジタル入力信号を、単位長当たりの第2垂直サンプルサイズおよび単位長当たりの第2水平サンプルサイズを有するディジタル出力信号に変換する本発明のビデオフォーマット変換器は、
a)該ディジタル入力信号を格納する第1メモリ手段と、
b)複数の処理セルであって、各セルが、
i)該ディジタル入力信号の単位長当たりの該第1水平サンプルサイズを、第1期間中に、単位長当たりの該第2水平サンプルサイズに変換する水平リサンプリング手段と、
ii)該水平リサンプリング手段における変換後に、該第2水平サンプルサイズを有する該ディジタル入力信号を格納する第2メモリ手段と、
iii)該第2水平サンプルサイズを有する該ディジタル入力信号の単位長当たりの該第1垂直サンプルサイズを、第2期間中に、単位長当たりの該第2垂直サンプルサイズに変換する垂直リサンプリング手段と、
iv)該垂直リサンプリング手段における変換後に、該第2垂直サンプルサイズを有する該ディジタル入力信号を格納する第3メモリ手段とを有する、複数の処理セルと、
c)該複数の処理セルのそれぞれからの該第2垂直サンプルサイズを有する該ディジタル入力信号を格納する第4メモリ手段とを有し、該格納された信号が該ディジタル出力信号を構成し、そのことにより上記の目的が達成される。
【0013】
好ましい実施態様によると、前記処理セルのそれぞれに対して、前記水平リサンプリング手段および前記垂直リサンプリング手段は、単一なリサンプリングプロセッサ手段を備え、そのことにより上記目的を達成する。
【0014】
本発明のビデオフォーマット変換器は、前記第2水平サンプルサイズを有する前記ディジタル入力信号を前記第2メモリ手段に格納される垂直フォーマットに置き換えるための、前記処理セルのそれぞれを接続する水平−垂直スイッチング手段をさらに有してもよい。
【0015】
本発明のビデオフォーマット変換器は、前記第2垂直サンプルサイズを有する前記ディジタル入力信号を前記第3メモリ手段に格納される水平フォーマットに置き換えるための、前記処理セルのそれぞれを接続する垂直−水平スイッチング手段をさらに有してもよい。
【0016】
前記水平−垂直スイッチング手段および前記垂直−水平スイッチング手段は、単一なスイッチング手段を有してもよい。
【0017】
前記複数の処理セルが2から8個の範囲であってもよい。
【0018】
前記ディジタル入力信号は、該ディジタル入力信号が、前記第1メモリ手段に書き込まれるレートの2倍のレートで該第1メモリ手段から読み出されてもよい。
【0019】
前記ディジタル出力信号は、前記複数の処理セルのそれぞれからの前記第2垂直サンプルサイズを有する前記ディジタル入力信号が前記第4メモリ手段に書き込まれるレートの1/2のレートで、該第4メモリ手段から読み出されてもよい。
【0020】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
a)前記第1メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
b)前記第4メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサと、
をさらに有してもよい。
【0021】
前記ディジタル入力信号は並列ラインオリエンテーションを有し、前記ディジタル出力信号は並列サンプルオリエンテーションを有し、
a) 前記第1メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列ライン配向されたディジタル入力信号をデマルチプレクスする直列−並列ラインデマルチプレクサと、
b)前記第4メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインサンプルオリエンテーションで生成する並列サンプルマルチプレクサと、をさらに有してもよい。
【0022】
前記ディジタル入力信号は並列サンプルオリエンテーションを有し、前記ディジタル出力信号は並列ラインオリエンテーションを有し、
a)前記第1メモリ手段のそれぞれに該ディジタル入力信号を格納する前に、該並列サンプル配向されたディジタル入力信号をデマルチプレクスする並列サンプルデマルチプレクサと、
b) 前記第4メモリ手段のそれぞれに格納された前記信号のそれぞれをマルチプレクスし、該ディジタル出力信号を該並列ラインオリエンテーションで生成する並列−直列ラインマルチプレクサとをさらに有してもよい。
【0023】
少なくとも1つのサンプルを有するディジタル入力信号の水平および垂直サンプル情報を処理し、サンプル化されたデータディジタル出力信号を生成する本発明の方法は、該ディジタル入力信号サンプルが、単位長当たりの第1垂直サンプルサイズの複数の垂直列および単位長当たりの第1水平サンプルサイズの複数の水平ラインを有し、該ディジタル出力信号が、単位長当たりの第2垂直サンプルサイズの複数の垂直列および単位長当たりの第2水平サンプルサイズの複数の水平ラインを有し、該方法は、
a)該ディジタル入力信号の第1水平ラインを第1メモリ装置から読み出す工程と、
b)該ディジタル入力信号の該第1水平ラインを、第1垂直列として第2メモリ装置に格納する工程と、
c)該第1メモリ装置からの該水平ラインのすべてが、垂直列として該第2メモリ装置に格納されるまで、該第1メモリ装置に中間ディジタル信号として格納されている該ディジタル入力信号の後続の各水平ラインについて工程(a)および(b)を繰り返す工程と、
d)該中間ディジタル信号の第1水平ラインを該第2メモリから読み出す工程と、
e)該中間ディジタル信号の該第1水平ラインを処理する工程と、
f)該中間ディジタル信号の該第1水平ラインを、該ディジタル出力信号の第1水平ラインとして該第1メモリ装置に格納する工程と、
g)該処理が完了し、該第2メモリ装置の該水平ラインのすべてが、該ディジタル出力信号として、該第1メモリ装置に格納されるまで、該第2メモリ装置に格納されている該中間ディジタル信号の後続の各水平ラインについて工程(d)、(e)および(f)を繰り返す工程とを包含し、そのことにより上記目的が達成される。
【0024】
ディジタル入力信号の水平および垂直サンプル情報を処理する際に、ディジタル出力信号の水平および垂直成分を示す所定数のビットのアドレスを生成し、少なくとも1つのサンプルを有する該ディジタル出力信号を生成する本発明の方法は、該ディジタル出力信号サンプルが、単位長当たりの垂直サンプルサイズの垂直成分および単位長当たり水平サンプルサイズの水平成分を有し、該方法は、
a)該所定数のビットの第1部分を、該ディジタル出力信号の該水平成分を示すのに用いるように割り当てる工程と、
b)該所定数のビットの第2部分を、該ディジタル出力信号の該垂直成分を示すのに用いるように割り当てる工程と、
c)該水平成分または該垂直成分のいずれかが、該水平または垂直成分のそれぞれの該サイズを示すためにさらにビットを必要とするかどうかを決定する工程と、
d)該所定数のビットの第3部分を、工程(c)で決定されたように、該水平成分または該垂直成分のいずれかを示すのに用いるように割り当てる工程と、
を包含し、そのことにより上記の目的が達成される。
【0025】
前記ディジタル出力信号の前記水平および垂直成分を示す所定数のビットのアドレスを生成する方法であって、該アドレスが19ビットからなり、該所定数のビットの該第1部分が8ビットに等しく、該所定数のビットの該第2部分が8ビットに等しく、該所定数のビットの該第3部分が3ビットに等しくてもよい。
【0026】
本発明は、垂直および水平画像要素(画素)解像度を有するディジタル入力信号を、異なる水平および垂直画素解像度を有するディジタル出力信号に変換するシステムを有する。ディジタル入力信号が、入力信号を格納する第1のメモリに与えられる。水平リサンプリングフィルタが、ディジタル入力信号の正規化された水平ディメンションを所望の出力信号の正規化された水平ディメンションに変換するために用いられる。出力信号の垂直ディメンションが水平オリエンテーションにあるように、水平リサンプリング手段の出力信号が置き換えられる。それから、置き換えられた信号は第2のメモリに格納される。
【0027】
第2のメモリのリサンプリングされた水平ディメンションを有する置き換えられた信号が、置き換えられた信号の垂直ディメンション情報を、出力信号の所望のフォーマットに変換する垂直リサンプリングフィルタに与えられる。それから、この垂直にリサンプリングされた信号は、水平および垂直ディメンションがディジタル入力信号と同じオリエンテーションであるように、置き換えられる。それから、新しく置き換えられた信号は、ディジタル出力信号として第3のメモリに格納される。
【0028】
【発明の実施の形態】
図1は、本発明によるビデオリサイジングシステム10の一例を示す。システム10は、テレビ/ビデオ信号に対応するディジタル信号情報を1つのサンプルフォーマットにおける1つの入力信号として取り、ディジタル信号情報を入力信号フォーマットとは異なるサンプルフォーマットで出力するディジタルフィルタシステムである。システム10は、下記のように、入力信号を水平方向および垂直方向に処理し得る一次元フィルタシステムである。本願に記載する実施態様では、信号情報は、水平オリエンテーション(即ち、行方向)でフィルタシステムに読みとられてリサンプリングされる。
【0029】
システム10は、特別なビデオリサイジングフォーマット変換用に設計されているのではなく、任意のビデオラインフォーマットを任意のサイズにリサイジングし得るフレキシブル補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号からアナログ信号への変換処理をしないでディジタルドメインで実施される。
【0030】
本発明によるビデオリサイジングは、3つのエリアまたは変換領域に分割される。第1のエリアは、アップサンプリングである。ここでは、入力ディジタルサンプルは、より高いサンプリングレートを有するディジタルサンプルフォーマットへ変換される。例えば、標準精細テレビ信号(standard definition television signal)(即ち、1ライン当たり720のサンプル)から高精細テレビ信号(high definition television signal)(即ち、1ライン当たり1920のサンプル)への変換が挙げられる。第2のエリアは、ダウンサンプリングである。ここでは、出力信号情報の1ライン当たりの所望のサンプルに対する入力信号情報の1ライン当たりのサンプルの比は、0.5より大きく、1.0未満である。ダウンサンプリングの例としては、ワイドスクリーンテレビ(16:9のアスペクト比、即ち、1ライン当たり960のサンプル)から標準精細テレビ(4:3のアスペクト比、即ち、1ライン当たり720のサンプル)への変換が挙げられる。最後に、第3のエリアは、まびきである。ここでは、出力サンプルフォーマットに対する入力サンプルの比は、0.5以下である。まびきの例としては、高精細テレビ(即ち、1ライン当たり1920のサンプル)から標準精細テレビ(即ち、1ライン当たり720のサンプル)への変換が挙げられる。
【0031】
システム10は、3つのフィルタを有する。3つのフィルタとは、デシメーティングフィルタ12、帯域制限フィルタ14、および補間フィルタ18である。デシメーティングフィルタ12および帯域制限フィルタ14は、ブロック16として示すように、単一な集積回路チップに組み合わせられ得る。まびきの前にさらに帯域制限が行われ得る。
【0032】
アップサンプリングモードでは、デシメーティングフィルタ12および帯域制限フィルタ14は、入力データをフィルタせず、その代わりに、「全パス」フィルタとして動作する。これは、入力データをより高いサンプルフォーマットにアップサンプリングするのには補間フィルタ18で十分であり、帯域制限を必要としないからである。次に、補間フィルタ18は、より高い出力サンプルレートフォーマットによって必要とされるサンプルをさらに生成するようにプログラムされ得る。
【0033】
ダウンサンプリングモードでは、デシメーティングフィルタ12は、入力サンプルデータをフィルタしない(即ち、デシメーティングフィルタ12は、全パスフィルタとして動作する)。なぜなら、より高い入力サンプルデータの帯域幅は、より低いサンプリングフォーマットには高すぎないからである。ディジタル信号が帯域制限なしに単にダウンサンプリングされる場合、その結果は、エイリアジングされ得る。それ故、ダウンサンプリングする前に入力信号の帯域幅を制限する必要がある。従って、帯域制限フィルタ14は、補間フィルタ18によるダウンサンプリングの前に、入力信号の帯域幅を低減させるように作用する。
【0034】
帯域制限フィルタ14は、係数逓減率(scaling factor)によって決定されるフィルタ係数のバンクから選択し得る有限インパルス応答 (FIR)フィルタであり得る。係数逓減率は、出力サンプルレートに対する入力サンプルレートの比である。帯域制限フィルタ14は、補間フィルタ18におけるエイリアジングの発生を防止するように十分に入力信号の帯域幅を低減させる。
【0035】
第3モードは、ダウンサンプリングプロセスにおいてまびきを必要とする。係数逓減率が0.5未満の場合、帯域制限フィルタ14のみを用いた、より高い入力サンプルレートフォーマットからより低い出力サンプルレートフォマットへの変換の質は、悪影響を与えられ得る。なぜなら、帯域制限フィルタ14は、補間の前に帯域幅を十分に低減させ得ないからである。係数逓減率が0.5未満の場合、デシメーティングフィルタ12は、例示する実施態様においては、整数量によって入力データをまびく。例示する実施態様において、デシメーティングフィルタ12は、例えば、Harris HSP43168集積回路であり得る。この特定のデシメーティングフィルタは、入力データを2、4または8のファクタでまびく。当業者によって理解されるように、異なる集積回路および/または他の回路を必要とする、さらなるまびきは、本発明の記載の範囲内に十分含まれる。例えば、デシメーティングファクタを増加させるために、2つのHarrisHSP43168チップを直列に使用することも可能である。図1に示す実施態様に戻ると、帯域制限フィルタ14に入る前に、入力サンプルは、2、4または8のファクタでまびかれ、そのオリジナルサンプルレートの1/2、1/4、または1/8のサンプルレートを成し遂げ、帯域幅をさらに低減させる。Harrisフィルタはまた、デシメーティングフィルタおよび帯域制限フィルタの組み合わせとして動作して、アップサンプリングおよびダウンサンプリングモードに対して帯域制限を提供する簡単なFIRフィルタ動作が可能である。
【0036】
1ライン当たり1920のサンプルのサンプルレートを有する入力信号が1ライン当たり720のサンプルのSDTVのサンプルフォーマットにリサイズされるならば、システム10のデシメーティングモード(モード3)が使用されるであろう。1ライン当たり1920のサンプルの入力信号は、1/2(デシメーティングファクタ2)のまびきが起こるデシメーティングフィルタ12に入る。これにより、1つおきにサンプルが引き離される、即ち、入力信号サンプルの1/2しか使用されない。2は、1920に分割され得る最大整数であり、720の所望の出力サンプルレート以上の結果をもたらす。次に、960のサンプルのまびかれた信号は、帯域制限フィルタ14に入り、そこで、信号の帯域幅が低減される。帯域幅が低減した960のサンプルは、次に、補間フィルタ18に入り、そこで、ダウンサイジング補間が起こり、960のサンプルは720のサンプルに変換される。次に、720のサンプルは、補間フィルタ18から出力される。
【0037】
図2は、一次元ビデオリサイジングシステム20を示す。ビデオリサイジングシステム20は、システム10の3つのフィルタ成分を取り、デシメーティングフィルタ12と帯域制限フィルタ14との間にFIFOメモリバッファ22を加え、帯域制限フィルタ14と補間フィルタ18との間にFIFOメモリバッファ24を加えている。FIFOメモリバッファ22および24は、ラインバッファメモリ(先入れ先出しメモリ回路)である。FIFOメモリバッファ22および24は、次の回路フェーズに入る前にデータを保持する。例えば、係数低減率2を用いるデシメーティングモードにおいては、デシメーティングフィルタ12は、サンプルを1つ置きにFIFO22に書き込む。次に、帯域制限フィルタ14は、帯域制限動作を行うときに、すべてのサンプル(合計960のサンプル)をFIFO22から読み出す。FIFO22がない場合には、帯域制限フィルタ14は、(デシメーティングファクタを2と仮定した場合)入力サンプルに対して1つ置きに動作し、その動作を絶え間なく停止および開始する帯域制限フィルタ14を必要とする。FIFO22は、帯域幅フィルタ14の絶え間ない動作を可能にする。
【0038】
上述した3つのモードのそれぞれに対して3ラインとして例示した、システム20の動作の一例を図4(a)、図4(b)、および図4(c)に示す。
【0039】
図4(a)は、画像の水平ライン中のサンプルの数を増加させるアップサンプリングモードで動作するシステム20を示す。デシメーティングフィルタ12、帯域制限フィルタ14、および補間フィルタ18は、水平同期パルス信号Hに対するタイムシーケンスにおいて示される。入力データの第1ラインがシステム20のデシメーティングフィルタ12に入ると、デシメーティングフィルタ12は、全パスフィルタとして動作し、帯域制限フィルタ14および補間フィルタ18は非活性である。なぜなら、これらのフィルタにはデータが到達していないからである。第2ラインインターバルにおいて、デシメーティングフィルタ12および帯域制限フィルタ14は、両方とも、全パスフィルタとして作用し、補間フィルタ18はまだ非活性のままである。第3ラインインターバルにおいて、デシメーティングフィルタ12および帯域制限フィルタ14は、全パスフィルタとして動作し、補間フィルタ18は、ビデオ情報の第1ラインに対応する入力データを補間する。第4ラインインターバル中には、デシメーティングフィルタ12および帯域制限フィルタ14は全パスフィルタとして動作し、補間フィルタ18は、ビデオ情報の第2ラインを補間する。これは、システム20に入力されるビデオ情報の各ラインに対して続行する。
【0040】
図4(b)は、システム20のダウンサンプリングモードにおける動作をタイムラインフォーマットで示す。この実施例において、水平ラインにおけるサンプルの数は減少する。水平同期信号Hの第1ラインインターバルにおいて、デシメーティングフィルタ12は、全パスフィルタとして動作し、帯域制限フィルタ14および補間フィルタ18は、非活性である。第2ラインインターバルにおいて、デシメーティングフィルタ12は、全パスフィルタとして動作し、帯域制限フィルタ14は、情報の第1ラインの帯域を制限する。補間フィルタ18は、この第2ラインインターバルにおいてまだ非活性である。第3ラインインターバルにおいて、デシメーティングフィルタ12は、まだ全パスフィルタとして動作し、帯域制限フィルタ14は、データの第2ラインの帯域幅を制限する。データの第1ラインは、補間フィルタ18に到達し、そこで、ダウンサンプリングのための補間が起こる。第4ラインインターバルにおいては、デシメーティングフィルタ12は、全パスフィルタとして動作し、帯域制限フィルタ14は、入力データの第3ラインの帯域幅を制限する。補間フィルタ18は、入力データの第2ラインを補間する。
【0041】
図4(c)は、システム20のデシメーティングモードにおける動作をタイムラインフォーマットで示す。このモードは、ダウンサンプリングが2より大きいファクタによって行われるときに用いられる。第1サイクルにおいて、デシメーティングフィルタ12は、情報の第1ラインをまびく。1920のサンプルから最終出力を720のサンプルにする場合には、入力サンプルの数を1/2に低減するために係数逓減率2が用いられる。第1水平ラインインターバルにおいて、帯域制限フィルタ14および補間フィルタ18は非活性である。第2ラインインターバルにおいて、デシメーティングフィルタ12は、情報の第2ラインをまびく。帯域制限フィルタ14は、水平ラインインターバルの第1ハーフにおいて情報の第1ラインの帯域幅を制限し、第2ハーフにおいて非活性である。帯域制限フィルタ14は、水平ラインインターバルの第1ハーフにおいてのみ動作する。なぜなら、まびき後は、オリジナル入力信号の1/2のみが存在するからである。補間フィルタ18もまた、水平ラインインターバルの1/2においてのみ動作する。第3水平ラインインターバルにおいて、デシメーティングフィルタ12は、入力データの第3ラインをまびき、帯域制限フィルタ14は、水平ラインインターバルの1/2において第2ラインの帯域幅を制限する。補間フィルタ18は、水平ラインインターバルの1/2において入力データの第2ラインを補間する。同様のセットの動作が、第4およびそれに続く水平ラインインターバルにおいて起こる。
【0042】
異なるクロックレートでもフィルタを動作させることは可能である。例えば、デシメーティングフィルタ12は、第1クロックレートで動作し、その間、帯域制限フィルタ14は、デシメーティングフィルタ12のクロックレートの1/2で動作する。このように、データは,FIFO22に対してより速いレートで書き込まれ、FIFO22からより遅いレートで読み出される。デシメーティングフィルタ12が、データを保持している場合、そのデータフローは、一定のようである(即ち、非活性の期間がない)。
【0043】
図3は、ビデオリサイジングシステム30を示す。ビデオリサイジングシステム30は、本発明の他の実施態様であり、ここで、デシメーティングフィルタ12はまた、帯域制限能力を有し、帯域制限フィルタ14および補間フィルタ18は、単一の半導体チップ26として組み合わせられる。フィードバックパス28は、帯域制限動作後のデータを入力Yに戻して補間動作を実施する。もう1つのFIFO32は、補間回路26における補間後に動作し得る。FIFO32には、実施される補間に対応するデータがロードされ得る。
【0044】
コンピュータ34は、システム30内に設けられているフィルタを制御するために、システム30に接続されている。コンピュータ34は、マイクロプロセッサ、キーボード、ディスプレイ、記憶装置、およびシステム30への接続用入力/出力(I/O)ハードウェアを有する。
【0045】
図5(a)、図5(b)、および図5(c)は、システム30のアップサンプリングモード、ダウンサンプリングモード、およびデシメーティングモードにおける動作を例示する。図5(a)において、デシメーティングフィルタ12は、画像の全水平ラインに対して全パスフィルタとして動作する。帯域制限/補間フィルタ26は、第1水平ラインインターバルにおいて非活性である。第2およびそれに続くラインインターバルにおいて、フィルタ26は、フィルタ12を通過した前のラインを補間する。
【0046】
図5(b)は、システム30のダウンサンプリングモードにおける動作を例示する。ダウンサンプリングモードにおいて、フィルタ12は、各水平ラインインターバルにおいて、帯域制限フィルタとして動作する。第1水平ラインインターバルにおいて、フィルタ26は非活性である。第2およびそれに続くラインインターバルにおいて、フィルタ26は、前のラインインターバルにおいて帯域制限された前の入力ラインを補間する。
【0047】
図5(c)は、システム30のデシメーティングモードにおける動作を例示する。各水平ラインインターバルにおいて、フィルタ12は、現在の入力ラインをまびく。第1ラインインターバルにおいて、フィルタ26は非活性である。第2およびそれに続くラインインターバルにおいて、フィルタ26は前のラインインターバルにおいてまびかれた信号の帯域制限動作を実施する。ラインインターバルの第2ハーフにおいて、フィルタ26は、その補間動作を実施する。
【0048】
補間フィルタ18および帯域制限/補間フィルタ26は、本発明の実施態様において、Gennum GF90101フィルタであり得る。このフィルタは、補間および簡単なFIRフィルタを実施できるマルチフェーズFIRフィルタ集積回路である。この回路は、デュアル入力ポートマルチプレクシング能力を有し、2つのフィルタ動作(即ち、デシメーティングモード)を同時に可能にする。デシメーティングモードでは、システム30のデシメーティングフィルタ12は、入力データをまびき、入力データの半分未満を帯域制限/補間フィルタ26に通すように残す。従って、フィルタ26は、帯域制限動作および補間動作を同時に実施する時間が十分ある。
【0049】
システム30のデシメーティングフィルタ12および帯域制限/補間フィルタ26は、本発明の実施態様において、選択可能なフィルタ係数の個別のメモリバンクを有する。デシメーティングフィルタ12は、各8タップの32ロケーションからなるメモリを有する。メモリロケーション0〜19は、デシメーティングフィルタ用タップ重みづけ係数を有し、ロケーション20〜31は、帯域制限フィルタ用タップ重みづけ係数を有する。例示する実施態様においてHarris集積回路を使用して、フィルタ12は、フォールドオーバフィルタアーキテクチャを使用し得る。わずか8タップからなるが、このメモリは、15タップフィルタを実行し得る。従って、メモリに格納されるタップ値は、完成フィルタの半分しか示さない(これによって、 Harris集積回路の、対称フィルタが使用され得る応用への使用が制限される)。
【0050】
デシメーティングモードに使用されるフィルタ長は、簡単なFIRフィルタよりも長い。例えば、ファクタ2によってまびくとき、31タップフィルタが使用される。この場合、各タップに対して2つの個別のメモリロケーションが必要である。ファクタ4によってまびくとき、63タップフィルタが使用され、各タップに対して4つの個別のメモリロケーションが必要である。ファクタ8によってまびくとき、127タップフィルタが使用され、集積回路は、タップ当たり8個のメモリロケーションを有するように構成される。
【0051】
【表1】
【0052】
Gennum GF9101チップを用いる実施態様における帯域制限/補間フィルタ26のメモリは、ロケーション当たり12タップ重みづけ係数を108ロケーションを受け入れる能力を持っている。メモリロケーション0〜95は、ソフトウェアでは変更され得ない補間フィルタを有する。デシメーティングモードで使用される帯域制限フィルタは、ロケーション96〜107に保持される。以下の表は、帯域制限/補間フィルタ26のメモリ内容のリストである。
【0053】
【表2】
【0054】
実施態様において、システム30の動作モードは、6つの異なるフィルタ特徴に分割された。これらのフィルタ特徴を、以下に表に示す。
【0055】
【表3】
【0056】
例えば、活性入力サンプルの数が1920(即ち、インターレースされたHDTVに対して)および所望の活性出力サンプルの数が1280(即ち、プログレッシブなHDTVに対して)の場合、係数逓減率は、1280÷1920=2/3として計算される。上記の表から、この変換には、システム30のデシメーティングフィルタ12の帯域制限フィルタ部分として、水平/垂直フィルタ#6が必要であることが分かる。
【0057】
デシメーティングモードで動作するとき、フィルタ12は、係数逓減率が0.25より大きく、0.5以下の場合、ファクタ2でまびく。係数逓減率が0.125より大きく、0.25以下の場合、デシメーティングフィルタ12は、ファクタ4でまびく。係数逓減率が0.125以下の場合、デシメーティングフィルタ12は、ファクタ8でまびく。
【0058】
デシメーティングモードで動作するとき、帯域制限/補間フィルタ26は、帯域制限モードで動作する。使用される特定の帯域制限フィルタは、帯域制限の前に起こるまびきを考慮して選択される。例えば、高精細テレビが標準精細テレビに変換されるとき、係数逓減率は、720÷1920=0.375である。係数逓減率は、0.5より小さいので、システム30は、デシメーティングモードで動作する。一旦、デシメーティングフィルタ12が入力サンプルをファクタ2でまびくと、960のサンプルが、まずFIFO22、そして帯域制限/補間フィルタ26に与えられる。フィルタ26は、960サンプルから720サンプルに信号の解像度を帯域制限する。次に、フィルタBの係数逓減率は、720÷960=0.75になる。上記の表を用いると、0.75の係数逓減率では、フィルタ26の帯域制限フィルタ#5を使用することになる。従って、デシメーティングフィルタ12の係数逓減率は、帯域制限/補間フィルタ26とは異なる。
【0059】
図6(a)、図6(b)、および図6(c)は、システム30に示すデシメーティングフィルタ12のフィルタ応答グラフの例を示す。これらの図面のそれぞれにおいて、fnは、ナイキスト周波数に等しい。図6(a)は、2:1まびきにおけるフィルタ応答を示す。図6(b)は、4:1まびきにおけるフィルタ応答を示す。図6(c)は、8:1まびきにおけるフィルタ応答を示す。
【0060】
図7(a)〜図7(f)は、システム30で用いられる帯域制限フィルタ26をフィルタ応答グラフの例を示す。図7(a)〜図7(f)は、上記の表3に挙げられるフィルタ1から6に対応する。
【0061】
例えば、図7(a)を参照すると、1以上の係数逓減率で、水平/垂直フィルタ#1を用いる場合、図7(a)に示す全パス周波数応答特性が得られる。同様に、図7(b)を参照すると、1.0以下で11/12よりも大きい係数逓減率で、水平/垂直フィルタ#2を用いる場合、図7(b)に示すフィルタ応答特性が得られる。その他の図7(c)から図7(f)は、それぞれ、水平/垂直フィルタ#3〜#6が用いられるときの周波数特性に対応する。
【0062】
SDTVインターレースされた出力信号を扱うとき、活性垂直サイズは、フルフレームの活性ラインの数に等しい。SDTVインターレースフォーマットに変換するとき、システム30などのビデオリサイジングシステムは、プログレッシブ(非インターレースされた)出力信号を生成する。次に、他の出力プロセッサ(不図示)は、ラインを一本置きに落とし、インターレースされたフォーマット出力信号を生成する。
【0063】
動作中、表1および表2に挙げられるフィルタは、コンピュータ34(図3)に格納されるコンピュータファイルに含まれる。このファイルは、例えば、パーソナルコンピュータ34のハードディスクドライブなどの記憶装置に含まれ得る。ハードディスクドライブ以外の記憶手段およびパーソナルコンピュータ以外のプロセッサ手段は、当業者に理解され得るように、これらの目的に使用され得る。システム30などのビデオリサイジングシステムを動作するフォーマット制御器は、所望のフォーマット変換を実施するのに必要なフィルタ係数を構成する際にこのファイルを用いる。例示する実施態様において、コンピュータ34に格納される個別コンピュータプログラムは、第1のコンピュータファイルに含まれるフィルタ情報から第2のコンピュータファイルを構成するために使用される。第2のコンピュータファイルは、システム30による使用に適した形式である。
【0064】
他の実施態様において、ユーザは、デシメーティングフィルタ12または帯域制限フィルタ26に対する特定のフィルタ係数を提供し得る。フィルタ係数を提供することによって、図6(a)〜図6(c)および図7(a)〜図7(f)に示す周波数応答曲線とは異なる周波数応答曲線を有するフィルタ特性を発生し得る。
【0065】
【表4】
【0066】
表4は、例示する実施態様において使用されるフィルタが、ユーザによって提供される入力ファイル中に現れる順番を示す。例示するフォーマットは、輝度(Y)およびクロミナンス(C)に対する個別のセットのフィルタ係数を用いる。従って、Cフィルタは、同一のフォーマットを有するYフィルタの直後にくる。
【0067】
システム30を用いた例示的な変換動作の他の例を以下に示す。第1の例は、1125ラインを有するインターレースフォーマットの画像から、525のラインを有するプログレッシブフォーマットの画像への変換である。この変換では、水平ディメンション成分は、1ライン当たり1920のサンプルから1ライン当たり720のサンプルにダウンサンプルされ、垂直ディメンション成分は、1列当たり518の活性サンプルから1列当たり484の活性サンプルにダウンサンプルされる。変換の第1工程において、ビデオリサイジングにどのフィルタを用いるかが決定される。
【0068】
水平リサイジングに対しては、係数逓減率は、720÷1920=0.375に決定される。従って、デシメーティングフィルタ12は、デシメーティングファクタ2を用いるデシメートモード(モード3)で動作し得る。帯域制限/補間フィルタ26の係数逓減率は、デシメーティングフィルタ12の係数逓減率とは異なる。フィルタ26の係数逓減率は、720÷960=0.75である。この差は、オリジナル入力の1920をファクタ2でまびくことによって得られた960の入力を有するフィルタ26の結果である。このモードにおいて、変換に必要なフィルタは、デシメーティングフィルタ12として水平2:1デシメーティングフィルタ、およびフィルタ26として水平/帯域制限フィルタである。フィルタ26に対する帯域制限応答を設計する場合、フィルタ26は、ナイキスト周波数の0.75未満に帯域幅が制限されなければならない。
【0069】
垂直ディメンション変換に対しては、係数逓減率は、484÷518=0.934である。従って、デシメーティングフィルタ12は、帯域制限モードで動作する。このモードにおいて、使用されるフィルタは、デシメーティングフィルタ12として全パスフィルタである。フィルタ26の帯域制限フィルタは、このモードでは必要ない。
【0070】
第2の例としては、1125ラインのインターレースフォーマットの信号から525ラインのインターレースフォーマットの信号への変換が挙げられる。この変換に対しては、水平ディメンション成分は、1ライン当たり1920サンプルから1ライン当たり720サンプルにダウンサンプルされ、垂直ディメンション成分は、1列当たり518サンプルから1列当たり484サンプルにダウンサンプルされる。出力として生成される1フィールド当たりの実際の行数は242である。システム30はプログレッシブ(非インターレース)出力信号を生成するため、1フレーム当たり484の垂直行が必要である。前述のように、本発明を用いてインターレースされた出力信号を生成するために、1ライン置きに切り捨てられる。
【0071】
この第2の例では、目的のフィルタは、前述の例(1125インターレースから525プログレッシブ)で記載したフィルタと同一である。
【0072】
第3の変換では、1ライン当たり525のプログレッシブフォーマットのサンプルが、1ライン当たり1125のインターレースフォーマットのサンプルに変換される。この変換では、水平ディメンションは、1ライン当たり720のサンプルから1ライン当たり1920のサンプルにアップサンプルされ、垂直ディメンションは、1列当たり484の活性サンプルから1列当たり518の活性サンプルにアップサンプルされる。水平変換の係数逓減率は、1920÷720=2.667である。従って、デシメーティングフィルタ12は、全パスフィルタモードで動作し、帯域制限/補間フィルタ26は、帯域制限機能を実施しない。垂直変換では、係数逓減率は、518÷484=1.07である。このモードでは、デシメーティングフィルタ12は、全パスフィルタモードで動作し、フィルタ26は、帯域制限動作を実施しない。
【0073】
例示する実施態様において、システム30は、図8および図9にそれぞれ示す、ディジタル入力処理フロントエンドおよびディジタル出力処理バックエンドを有する。
【0074】
ディジタル入力プロセッサ40は、信号を並列接続を介して入力する並列入力ブロック42を有する。例えば、HDTV源信号は、8ビット並列形式で受信され得る。ディジタル入力プロセッサ40はまた、270MbpsのSDTVビデオ信号などのディジタル直列入力信号、または360Mbpsのワイドスクリーン標準精細TV(WSDTV)ビデオ信号もしくは高精細TV(EDTV)ビデオ信号を受信する直列入力セクションを有する。並列入力ブロック42では、ECL信号は、TTLレベルに変換(translate)されて処理される。例示する実施態様において、直列ディジタル入力ブロック44は、Gennum直列受信機GS9005、自動同調サブシステム(GS9010)、およびデコーダ(GS9000)を用いて直列入力信号を受信する。ディジタル化されたアナログ入力ブロック46は、アナログ−ディジタル変換器からディジタル化されたアナログ信号を受信するのに用いられる。これは、アナログ入力信号が用いられる場合に必要である。入力信号の種々の成分がディジタル入力ボード40に与えられた後、これらの成分は、マトリクスブロック48およびガンマテーブルブロック49で処理される。マトリクスブロック48は、RGB源を、輝度信号(Y)、ならびに本発明の例示する実施態様において信号を処理する際に使用される(R−Y)および(B−Y)色差信号(即ち、YCrCb)形式に変換するのに使用される。当業者に理解され得るように、RGBまたは他の信号フォーマットもまた、入力信号として使用され得る。ガンマテーブル49は、出力ビデオ信号のガンマ曲線の変更などの非線形処理に使用され得る。ガンマテーブル49はまた、所定のオフセットを輝度信号に加算するか、または輝度信号から減算することによって、出力ビデオの黒レベルを変更するのに用いられ得る。
【0075】
信号処理は、ラインマルチプレクサ(MUX)ブロック50において続行され、ここで、輝度信号およびクロミナンス信号は、再フォーマットされて並列処理される。ラインMUX50は、偶数輝度信号および奇数輝度信号を、それぞれが完全な輝度ラインを有する4セットのラインFIFOに分割する。最後に、出力制御ブロック52は、参照信号を用いて入力信号源を選択し、活性データのラインMUXブロック50のFIFOへの書き込みを制御するのに用いられる。出力制御52は、Gennumエンコーダ(GS90002)を介して信号を出力し、その信号は、システム30で処理される。
【0076】
図9は、ディジタル出力プロセッサ60のブロック図である。ディジタル出力プロセッサ60は、システム30から変換された出力信号を取り、HDTVセットまたはSDTVセットなどの装置に出力する。ディジタル出力プロセッサ60は、システム30によって出力された出力ラインの数に対応する数の処理ブロックを使用する。この例において、4つの処理ブロック62、64、66および68が示される。処理ブロック62〜68は、Gennumデコーダ(GS9000)を用いて、直列入力データストリームを並列データストリームに変換する。種々の信号成分は、ECLセクション70に出力される前に並列ビデオデータ信号から抽出される。ECLセクション70は、処理ブロック62〜68から出力されたTTL信号をECL信号に変換する。次に、ECL変換器ブロック70は、適切な表示装置上で表示するための信号を生成する。
【0077】
図10は、本発明の例示する実施態様の動作方法を示すフローチャートである。
【0078】
信号は、ブロック72で印加される。入力後、まびきが必要か否かの決定は、入力信号のサンプル解像度と、最終出力信号のサンプル解像度との差に依存する。まびきが必要である場合、まびきは、ブロック76で起こる。そうでない場合、帯域制限が必要か否かの決定は、ブロック78で行われる。帯域制限工程は、補間前の信号の帯域幅に依存する。帯域制限が必要である場合、帯域制限は、ブロック80で示されるように起こる。次の工程は、ブロック82における補間である。補間によって、ブロック84に示されるように、出力信号が生成され得る。前述したシステム10、20および30の動作に対して示したように、この一般的な方法には、さらに工程が加えられ得る。
【0079】
図11は、本発明による例示的なビデオリサイジングシステム90を示す。システム90は、入力フレーム92と共に図示されている。入力フレーム92は、処理セルネットワーク98に入力される第1の水平および垂直サンプルの数を有し、処理セルネットワーク98は、入力フレーム92をリサイズし、第2の水平および垂直サンプルの数をそれぞれ有する出力フレーム94を生成する。入力フレーム92は、本発明の動作において、ディジタル入力信号として示され、出力フレーム95は、ディジタル出力信号として示される。処理セルネットワーク98は、複数の処理セル961、962...96n(個々に指し示す場合はこのように呼び、総称的に指し示す場合には、「処理セル96」と呼ぶ)分割される。システム90は、特定のビデオリサイジングフォーマット変換用に設計されているのではなく、任意の二次元画像を異なるサイズにリサイジングし得るフレキシブル(可変)補間フィルタアーキテクチャとして設計されている。リサイジングは、ディジタル信号をアナログ信号に変換して処理せずに、ディジタル領域で実施される。
【0080】
処理セルネットワーク98に含まれる各処理セル96は、特定のビデオリサイジング変換および/または本発明の実施態様に使用される処理セル96の数nに従って、入力フレーム92から所定の数の水平ライン(行)の情報を処理する。例えば、処理セル961は、入力フレーム92のライン1、ラインn+1、ライン2n+1等を処理する。処理セル962は、ライン2、ラインn+2、ライン2n+2等を処理する。処理セル96nは、ラインn、ラインn+n、ライン2n+n等を処理する。処理セルネットワーク98における特定の処理セル96によって処理されるラインの最終割当ては、入力および出力ビデオフォーマット、ならびに特定の処理セルネットワーク98におけるセルの数nによって決定される。
【0081】
図12および図13は、処理セル96の例示的な実施態様を示す。図12において、処理セル96は、1×として示される処理レートで入力フレーム先入れ先出し(FIFO)メモリ100に入力するビデオ信号入力と共に示されている。図12に示す実施態様は、1つの処理セルのみを使用する図11に示すようなシステムに使用され得る。図13は、他の処理セルと並列して使用され得る例示的な処理セル96を示す。この例示的なシステムにおいて、図11に示す処理セルは、FIFOメモリ100、リサンプリングフィルタ21、マトリクスメモリ102、およびFIFOメモリ108を有する。各メモリは、画像のほんの一部(即ち、n番目のラインまたはn番目の列毎に)しか保持しない。スイッチングマトリクス110は、すべての処理セルにおいて示される。スイッチングマトリクス110は、フィルタ30からのサンプルをメモリ104または106に方向づけ、置き換え機能を実施する。明確にするため、図12に示す処理回路の動作は、サンプル分配における図13に示すスイッチングマトリクス110の動作を記載した後記載する。例示する実施態様において、FIFOメモリは、順次メモリであり、メモリ104および106は、アドレス可能メモリである。別のチャネル111は、置き換えメモリ処理のためのサンプルデータを分配するために、スイッチングマトリクス110に入力することが示されている。
【0082】
リサイジングシステム10、20および30(図1、図2、および図3を参照しながら上述した)などのリサンプリングフィルタ21は、入力信号の水平ラインおよび垂直列セグメントを所望の出力信号フォーマットに変換するように設計されている。例えば、1920×1035のHDTVフォーマットから720×483のSDTVフォーマットへ変換する際、水平ディメンションにおける1920から720への変換および垂直ディメンションにおける1035から483への変換は、リサンプリングフィルタ21によって実施される。例示する実施態様において、リサイジングシステム20(上述)は、リサンプリングフィルタ21として使用される。リサンプリングフィルタ21は、水平オリエンテーションで入力信号に作用する。即ち、リサンプリングフィルタ21は、入力情報の水平ラインを処理し、リサンプルされた水平ラインを出力する。
【0083】
FIFO100から読み出された情報は、信号情報がFIFO60に入る処理レートの2倍の処理レートでリサンプリングフィルタ21フレーム処理サイクルに入る。リサンプリングフィルタ21は、フレーム処理サイクルの第1期間中に、水平ラインフォーマット変換を実施する。水平ラインフォーマット変換によって、ディジタル入力信号の水平ディメンションは、出力信号の所定の水平ディメンションに変換される。実際、水平ディメンションは、単位長当たりの正規化水平サンプルの数である。同様に、入力および出力信号の垂直ディメンションは、単位長当たりの正規化垂直サンプルの数である。
【0084】
リサンプリングフィルタシステム21でリサンプルされた信号は、置き換え形式でメモリ104に書き込まれる。メモリ104は、メモリブロック102を形成する2つのメモリのうちの1つとして示される。もう1つのメモリは、メモリ106である。リサンプルされた信号は、処理サイクルの第1ハーフ(即ち、第1ハーフフレームインターバル)において、(置き換え形式で)メモリ104に書き込まれる。処理サイクルの第2ハーフにおいて、メモリ104に格納された情報は、列フォーマットで読み出され、リサンプリングフィルタ21にフィードバックされる。リサンプルされた水平信号情報をリサンプリングフィルタ21にフィードバックすることによって、リサンプリングフィルタ21は、垂直ディメンションサンプルのリサンプリングを実施し、それによって、特定の処理セル96に入ったオリジナル入力信号のリサンプリングが完了する。垂直リサンプリングは、出力信号の所定の垂直出力ディメンションを得るために必要な変換に対応する。次に、第2(垂直)リサンプリングからの情報は、処理サイクルの第2ハーフにおいて、置き換え形式でメモリ106に書き込まれる。
【0085】
処理サイクルの第1ハーフにおいて、メモリ106に格納された情報はまた、出力フレームFIFO108に読み出される。最終出力信号は、出力フレームFIFO108から読み出される。本実施態様について記載した処理の順次特性のために、ビデオ情報のフレームが処理サイクルにおいて処理されている間に、新しい画像フレームは、フレームFIFO100にロードされる。
【0086】
リアルタイムにおいて個別の水平および垂直処理を実施するために、サンプルが減少または増加されるファクタに応じて、入力信号処理のクロックレートを2倍にすることが所望され得る。このように、水平処理は、処理サイクルの約1/2を取り、垂直処理は、処理サイクルのおよそ第2ハーフを取る。入力フレームFIFO100へディジタル入力信号を格納することによって、バッファとして動作し、情報をより迅速なクロックレートで読み出すことが可能となる。このことは、フレームFIFO100に入る1×信号およびFIFO100から出る2×信号として図面に示されている。
【0087】
単一セル96について上述した処理は、使用される並列処理セル96の数に応じて、例示する実施態様において複数の処理セル961〜96nによって実施される。本発明の例示する実施態様において、1個、2個、4個、および8個のセル(またはチャネル)システムは、必要な変換を実施する。本発明の特定の応用に応じて、より多くのまたはより少ない数の処理セル96もまた使用され得る。
【0088】
本システムによって解決される問題の1つは、現存するフィルタの速度特性に関する。現在、フィルタは、通常、約40MHzクロック速度まで動作する。この特性のフィルタは、サンプリングレートが約75MHzのいくつかのHDTV信号を取り扱うことができない。この問題をさらに複雑にしているのは、リアルタイムにおいて、即ち、信号処理サイクルにおいて、水平および垂直信号リサンプリングを実施するために、入力信号サンプリングレートを2倍にしたいという願望である。本発明の例示する実施態様においてこの問題を解決するために、複数の処理セル96が用いられ、図13に示すように、スイッチングマトリクス110と連結されている。従って、複数の並列処理セル961〜96nは、入力信号のサンプリングレート要求を満たすのに十分な実効処理時間を提供する。
【0089】
入力信号として約75MHzのHDTV信号の例を用いて、各々が約40MHzで動作する図13に示すタイプの4つの処理セル96(即ち、961、962、963、964)は、160MHzの実効サンプリングレートを提供するために使用され得る。この160MHzのサンプリングレートは、75MHzの入力HDTVが(1回の処理サイクルで水平および垂直処理を扱う)処理中に2倍になるときに必要な150MHzのサンプリングレート(2×75MHz)よりもわずかに大きい。例示する実施態様において、40MHzで動作する4つのフィルタは、処理を実施するために十分な160MHzの実効サンプリングレートを提供する。累積サンプリングレートが入力信号のサンプリングレートの2倍以上であるならば、より遅いフィルタを用いるチャネルをさらに用いることも可能である。
【0090】
入力信号が2倍になり、現在のフィルタが(本願で例示した実施態様におけるフィルタ速度制限のため)40MHz以下のサンプリングレートで動作するため、フレームFIFO100への入力信号のクロックレートは、20MHzに設定されるかまたは20MHzまで徐々に低下されるのが望ましい。従って、各々が20MHzで動作し(各々がFIFO100を有する)4つの処理セル96が使用される場合、最大入力信号クロック周波数は、80MHz(4×20MHz)である。約75MHzの入力信号の例を再び参照すると、この最大入力信号周波数は、約75MHzの入力信号よりも大きいので、所望の処理を実施するのに十分である。75MHzの入力信号レートを上回ると、起こり得る転送遅延または他の遅延を補うための余分な時間が得られるという他の利点がある。
【0091】
入力信号を、処理セル961〜96nのそれぞれによるサブ処理に適切なセグメントに分割するために、置き換えメモリまたは処理スキームが実行され、水平および垂直信号処理が提供され、処理セル96の各々において個別に処理された信号から最終出力画像が生成される。入力フレーム92の特定の水平ラインは、図15および図16に示すように、各個別の処理セル96に対して示される。個別の処理セルによって処理されている間、各処理セルの置き換えメモリ102は、スイッチングマトリクス110を介して連結されている。
【0092】
図14は、図12に示す処理セル96の動作を例示するタイミング図である。ディジタル入力信号は、1つのフル処理サイクル中に、入力FIFO100に書き込まれる。情報の入力フレーム全体は、処理サイクルのわずか1/2で入力FIFO100から読み出される。なぜなら、情報は、FIFO100から格納された入力ビデオ情報信号の処理レートの2倍で読み出されるからである。リサンプリングフィルタ21における処理後、リサンプルされた信号情報は、置き換えメモリ102に入り、メモリ104に書き込まれる。処理サイクルの第2ハーフにおいて、信号情報は、メモリ104から読み出され、リサンプリングフィルタ21にフィードバックされる。このように、水平および垂直両方の信号リサンプリングが起こる。
【0093】
さらに、処理サイクルの第1ハーフにおいて、リサンプルされた信号情報は、メモリ106から読み出され、出力FIFO108に書き込まれる。処理サイクルの第2ハーフにおいて、リサンプルされた信号情報は、メモリ106に書き込まれる。最後に、フル処理サイクルにおいて、出力FIFO108に格納された情報は、読み出され、リサンプルされた最終出力信号を生成する。
【0094】
図15は、4チャネルシステムとして、システム90の動作を例示する。各プロセッサセル961〜964の動作は、処理され格納される信号情報の各ラインおよび列に対する1回の処理サイクル(即ち、1つのフレーム)において例示されている。入力および出力フレームFIFO100および108は、1回のみ例示されている。なぜなら、これらの動作は、プロセッサセルのそれぞれについて同一であるためである。
【0095】
入力フレームFIFO100に書き込まれた信号情報は、1×として示される信号レートで、フル処理サイクルにわたって書き込まれる。約75MHzのHDTV入力信号を使用することを例示している実施態様において、1×サンプリングレートは、各プロセッサセル961〜964に対して20MHzであり得る。入力フレームFIFOが1フレームの情報(1つの処理サイクル後)を一旦有すると、情報は、処理サイクルの第1ハーフにおいてクロックレートの2倍(2×)で読み出され得る。例示する実施態様において、水平処理は、処理サイクルの第1ハーフにおいて起こり、垂直処理は、処理サイクルの第2ハーフで起こる。これによって、1回の処理サイクル(フレームインターバル)中に、水平および垂直の両方のリサンプリングが起こるように、全情報処理が提供される。図15は、処理されるフレーム情報の一部のみを例示している。処理された実際のラインおよび列の数は、最終出力信号のフレームサイズに依存する。例えば、720×483SDTV信号に変換する場合、最終出力画像は、720ライン483列となり得る。
【0096】
図15から理解されるように、水平処理へのラインの割当ては、各処理サイクル中のプロセッサ961、962、963、964からの出力が、垂直列に対する情報を提供するように、垂直方向に分配される。例えば、処理セル961は、ライン1、ライン5、ライン9等、4ラインずつ増加する毎に処理する。処理セル962は、ライン2の処理から開始して、次にライン6等、4ラインずつ増加する毎に処理する。処理セル963は、ライン3の処理から開始して、次にライン7等、処理する。処理セル964は、ライン4の処理から開始して、次にライン8等、処理する。各ラインが処理された後、メモリ104に格納された(リサンプリングフィルタ21に再び入力されて垂直リサンプリングされる)情報は、図6に示す水平フォーマットオリエンテーションで垂直列情報と配向(orientate)され、水平処理を行うリサンプリングフィルタ21によって適応させられる。このように、各処理サイクルが完了すると、信号情報は、適切に配向され、処理サイクルの第2ハーフにおいて垂直信号情報の処理を開始する。
【0097】
図16(a)は、2チャネル構成に対するメモリマッピングを例示する。2チャネル構成において、水平ラインは、それぞれがメモリ106を有する2つのプロセッサ、「チャネル0」および「チャネル1」によって分割処理される。1つ置きのサンプルは、2つのメモリ106の異なる一方に書き込まれる。図16(a)に示すように、例示するライン0は、チャネル0プロセッサにおいて処理されるように示され、例示するライン1は、チャネル1プロセッサにおいて処理されるように示される。
【0098】
ライン0が処理されているとき、サンプル0、2および4は、チャネル0のメモリ106の列1に書き込まれる。ライン0のサンプル1および3は、チャネル1のメモリ106の列1に書き込まれる。チャネル1プロセッサにおけるライン1は、以下のように書き込まれる。サンプル1および3がチャネル1のメモリ106の列2に書き込まれている間、サンプル0、2および4は、チャネル0のメモリ106の列2に書き込まれる。従って、チャネル0およびチャンル1の各メモリの各ラインまたは行は、現在、処理されている入力ラインの同一ydim位置に対応するサンプルを含んでいる。
【0099】
水平処理において、(図17(a)におけるスイッチングマトリクス1/2などの)スイッチングマトリクスは、完全な行が垂直処理中に書き込まれなければならない間に、1つのメモリ106に完全な列を書き込む必要がある。これを成し遂げるために、第2ラインFIFO108(2チャネル構成用)から読み出されたデータは、1つのクロックサイクルによって遅延されなければならない。4チャネルシステムにおいて、1クロックサイクルの遅延は、各付加チャネル(即ち、第2チャネルと第3チャネルとの間、および第3チャネルと第4チャネルとの間)に対して必要である。表5は、2チャネル構成のデータシーケンスを例示し、表6は、4チャネル構成のデータシーケンスを例示している。
【0100】
【表5】
【0101】
【表6】
【0102】
図16(b)は、入力フレーム92(図11に示す)および中間出力フレーム95のメモリ構成の例を示す。入力フレーム92は、A〜J行および1〜6列の構成を有する。サンプルの行、即ち、A1、A2、...A6;B1、B2、...B6、等は、各処理セル961〜964の各リサンプリングフィルタ211〜214に入り、水平処理を行う。処理セル961のリサンプリングフィルタ211は、ラインA、EおよびIを処理する。処理セル962のリサンプリングフィルタ212は、ラインB,FおよびJを処理する。処理セル963のリサンプリングフィルタ213は、ラインC,G、Kを処理する。処理セル964のリサンプリングフィルタ214は、ラインD、H,Lを処理する。処理後、置き換えが起こり、それによって、水平行情報は、垂直列情報に変換され、中間出力フレーム95としてメモリ104に格納される。従って、中間出力フレーム95の行1は、現在、サンプルA1、B1、C1,...L1を含み、行2は、サンプルA2、B2、C2、..L2.,等を含む。
【0103】
中間出力フレーム95として格納されている情報は、次に、各処理セル961〜964のリサンプリングフィルタ21にフィードバックされ、垂直ディメンションにおける処理を完了する。
【0104】
例示する実施態様において、垂直ディメンションの処理は、中間出力フレーム95として示される水平構成(オリエンテーション)における垂直情報を処理することによって、処理セル961〜964のリサンプリングフィルタ301〜304を通して行われる。従って、水平リサンプリング後リサンプルされた情報を置き換えることによって、ディジタル入力信号情報は、垂直リサンプリング処理が処理セル961〜964において起こり得るようなフォーマットで配向される。垂直リサンプリング処理後、本発明の置き換えメモリスキームは、メモリを、水平および垂直ディメンションのオリジナルオリエンテーションに再び置き換え、ディジタル出力信号として出力する。
【0105】
置き換えメモリスキームは、ディジタル入力信号の並列処理を実施する複数の処理セル96を連結することによって実施される。置き換えられたメモリは、スイッチングマトリクス110(図13)を用いて、すべての情報の処理を行い、オリジナルの水平および垂直ディメンションオリエンテーションを再生するために使用されている処理セル間のコニュニケーションを可能にする。
【0106】
図17(a)は、2つのリサンプリングフィルタ21と、2つのメモリ106との間で接続されている単一なスイッチを有する2チャネルシステムの例を示す。図17(b)は、リサンプリングフィルタ21によって2つのメモリ106間のスイッチングのタイミング図を例示する。スイッチ112は、処理サイクルの1/2で切り替わり、リサンプリングフィルタ21のそれぞれに対する情報を、第1処理セルのメモリ106に格納し、次に第2処理セルのメモリ106に格納する。これによって、各リサンプリングフィルタ21において垂直処理を実施するために必要な情報のオリエンテーションが得られ、垂直処理後、現在の水平処理された信号は、(新しいリサンプルフォーマットを有する)オリジナルの水平/垂直オリエンテーションに変換される。
【0107】
図18(a)に示す4チャネルネットワークに関しては、(スイッチ112と同等の)スイッチ114、116、118および120が、図18(b)に示すタイミング図に従って、リサンプルされた信号情報をメモリ106に切り替える。
【0108】
例示する実施態様において、メモリ104および106に使用されるメモリ装置は、スタティックRAMである。さらに、例示する実施態様において、スイッチングマトリクス100に使用されるスイッチ112などのスイッチは、パーツNo.QS32383のQuality Semiconductor Inc.製High Speed CMOS Bus Exchange Switchesである。各半導体スイッチ112は、それぞれが、特定の半導体スイッチ112に対する制御信号の状態に応じて、サンプルデータまたは出力を通過させる5つの4.0遅延スイッチのセットからなる。
【0109】
図19は、本発明の実施態様のプロセスを例示するフローチャート130を示す。このフローチャートは、図3に示すコンピュータ34などの汎用コンピュータを用いて、どのようにこのプロセスが実施され得るのかを例示する。ブロック132において、入力ディジタルビデオ信号は、単一な処理レートでFIFOフレームメモリに入力される。入力ディジタルビデオ信号は、ステップ134において、入力処理レートの2倍のレートで、FIFOフレームメモリから読み出される。入力ディジタルビデオ信号は、ステップ136において水平リサンプリングされ、ステップ138において置き換えメモリに格納される。置き換えメモリへの格納は、オリエンテーションが垂直ディメンション信号情報の処理を可能にするように行われる。
【0110】
置き換えられた信号は、ステップ140において垂直ディメンションでリサンプルされる。次に、垂直リサンプルされた信号情報は、ステップ142で、水平および垂直信号情報のオリジナルオリエンテーションで再び置き換えられ、ステップ144で、メモリに格納される。最後に、格納された、水平および垂直にリフォーマットされた信号は、ステップ146において、オリジナル処理レートでメモリから読み出される。
【0111】
アドレス生成
スタティックメモリアドレスは、マトリクススイッチ制御と共に操作され、置き換え動作が行われる。例示する実施態様におけるメモリサイズは、512Kである。このサイズは、19ビットのアドレス長に対応する。例示するシステムでは、2K×2Kの最大画像ディメンションを可能にするために、512Kのメモリが選択された。他のメモリサイズおよび画像ディメンションもまた、適切な調整を行うことによって用いられ得る。
【0112】
19ビットアドレスビットは、XおよびY座標に分割され、メモリの2次元特性が実現される。即ち、各座標に割り当てられるビット数は、画像のサイズによって決定される。
【0113】
XおよびY処理ディメンションを示す22ビットワード(各ディメンションに対して4ビット)は、例示する実施態様においてシリアルラインを介してメモリ制御にダウンロードされる。これらのディメンションは、置き換え動作に必要なメモリのサイズを特定し、word[21:0]=ydim[10:0]‖xdim[10:0](ここで、「‖」は、連結を示す)として分割される。
【0114】
xdimパラメータは、出力フォーマット活性水平サイズの値を取る。これが使用されるのは、サンプルデータが、メモリ104に到達するまでに出力水平サイズに変換され、入力サイズがメモリ割当てに関係なくなるからである。ydimパラメータは、入力または出力フォーマット活性垂直サイズの大きい方の値を取るので、全入力ラインは、水平処理中にメモリ104に書き込まれ、全出力ラインは、垂直処理中にメモリ106に書き込まれる。従って、入力または出力数の大きい方が、アドレスビットを割り当てるのに必要である。
【0115】
アドレッシングシステムは、メモリアドレッシング用の4つの個別のカウンタ(不図示)からなる。即ち、各メモリ(106および104)に対してXおよびYカウンタが設けられている。これらのメモリカウンタは、xa、ya、xbおおびybで示される。
【0116】
メモリカウンタの動作は、水平および垂直処理出力によって異なる。2つのモードを、表7および表8(ここで、nch=システム内の処理チャネルの数:Y(輝度)に対しては4、C(クロミナンス)に対しては2である)を参照しながら説明する。
【0117】
【表7】
【0118】
【表8】
【0119】
書込みモードにおいて、メモリカウンタは、1つのクロックサイクルで順次オフセットされなければならない。即ち、チャネル1のカウンタ(xb、yb)は、チャネル0のカウンタ(xa、ya)よりも1クロックサイクル遅く開始する。これは、カウンタを開始するact_v信号をチャネル数だけ遅延させることによって成し遂げられる。
【0120】
書込みモードにおいて、xaおよびxbの下位ビットは上位ビットとは個別に制御される。上位ビットがv_start信号によって各ラインの初めでリセットされる間、下位ビットは、nchサイクル毎にリセットされる。例示する実施態様において、個別のチャネルカウンタは、アドレスカウンタと並列に動作される。チャネルカウンタは、0からnch−1までカウントし、リセット後は0まで続行する。このことは、下位ビットのための個別のリセット信号を生成することによって実行される。
【0121】
このチャネルカウンタはまた、図17(b)におけるスイッチ112および図18(b)におけるスイッチ114、116、118および120に対して例示される制御信号などのスイッチングマトリクス制御信号を生成するために使用される。
【0122】
例示する実施態様において、「カウント終了」デコードは、スペースをセーブするために必要でなければ実施されない。カウンタ値は、大量のロジックを必要とし得る処理サイズパラメータと比較される。
【0123】
読出しモードにおいて、「カウント終了」デコードは、エッジ拡張のためのxbカウントに使用される。垂直処理の間、データは、メモリ104から読み出され、リサンプリングフィルタ21にフィードバックされ垂直リサイジングされる。
【0124】
水平処理中、メモリ106からのデータは読み出され、出力フレームFIFO108にフィードバックされる。各ラインから読み出される最後のサンプルの直後に、次のラインの第1サンプルが続く。これを簡略化するために、「カウント終了」デコードは、xbアドレスに使用され、各ラインの終わりを検出する。
【0125】
書込みモードにおいて、「カウント終了」デコードは、いずれのメモリカウンタに対しても実施される必要はない。これによって「ゴミデータ(garbage data)」がメモリに書き込まれ得るが、このデータは決してアクセスされない。オーバーフローを防止するために、メモリカウンタは、ビットが使い尽くされる前に停止されなければならない。yaおよびybメモリカウンタは、読出しまたは書込みモードのいずれにおいても、カウント終了デコードを必要としない。言うまでもなく、オーバーフロー保護は、再び実施されなければならない。
【0126】
例示する実施態様において、メモリカウンタの各々を増加させるために、個別のイネーブル信号が生成される。書込みモードにおいて、イネーブル信号は、各チャネルカウントの終わりで活性となる。このように、yaおよびybメモリカウンタは、nchサイクル毎に増加する。しかし、xaおよびxbの上位ビットがこの時点で増加するのを防止するために、個別の(stopx)信号が生成される。これらの上位ビットは、例示する実施態様において、各ラインの初めに1つずつ増加する。このことは、下位ビットが一旦nch値に到達すると、上位ビットが1ずつ自動的に増加するように、各ラインの初めで一旦stopx信号をディスエーブルすることによって成し遂げられる。読出しモードにおいて、イネーブル信号は、単に、ybカウンタが各ラインの初めに増加している間にxbカウンタをサイクル毎に増加させ得る。
【0127】
ya、xaグループは、各読出しモードにおいて、yb、xbグループとは異なるように増加する。メモリ104から読み出すとき、サンプルデータは、リサンプリングフィルタ21にフィードバックされ垂直処理される。サンプルデータは、水平処理中に、入力フレームFIFO100から与えられるサンプルデータと同様に読み出されなければならない。即ち、新しい列は、各v_startパルスで始まって読み出される。
【0128】
この例示的な実施については、サンプルデータがメモリから読み出されない期間がある。しかし、処理のある特徴(特に、エッジ拡張)を扱う必要はある。このことは、メモリ106からの読出しには当てはまらない。メモリ106から読み出されるデータは、処理中同一の制限を有さない出力フレームFIFO108に直接転送される。
【0129】
メモリアドレッシングスキームは、例示的な処理システムによって扱われ得る出力フォーマットの範囲を限定し得る。例えば、1125i(インターレース)から720p(プログレッシブ)への変換において、1920×518のフィールドは、1280×720のフレームに変換される。このモードで、518v_startパルスは、各入力ラインを示すために生成される。しかし、出力において、710ラインは必要である。従って、単一なラインがv_startパルス後毎に読み出される場合、720ラインすべてをメモリから読み出す十分な時間はない。従って、読出しは、1つのラインの直後に1つのラインという単一なバーストで実行される。
【0130】
サンプルデータがメモリから与えられるとき、イネーブル信号は、出力フォーマッタ(不図示)を示すために生成される。例示する実施態様において、イネーブル信号は、フレーム中の第1サンプルでローからハイへトグルする。
【0131】
FIFO108が崩壊するのを防止するために、FIFO108が満たされる前に信号をローにトグルすることによって、書込みは停止され得る。この立ち下がりエッジの位置は、最後のサンプルの正確な位置である必要はないが、最後のサンプルが書き込まれた後のみに起こらなければならない。正確なデコードを実施するための回路は、かなりの量のスペースを取り得るため、ydimの上位6ビットのみを受け入れる回路を用いて見積もりがなされ得る。
【0132】
水平処理中、メモリバンク104に書き込まれるサンプルデータのディメンションは、xdim × ydim/nchである。ydim/nchラインは、各メモリ104に書き込まれる。なぜなら、ラインの総数ydimは、nch処理チャネルに分配されるからである。同様に、xdim/nch × ydimサンプルは、垂直プロセッシング中にメモリ106に書き込まれる。
【0133】
19のアドレスビットは、このメモリ割当てスキームに順応するように割り当てられなければならない。ビット18〜11は、Yアドレスの下位8ビットに保存され、ビット7〜0は、Xアドレスの下位8ビットに保存される。これによって、処理ディメンションに基づいて割り当てられる3つのビット10〜8が残る。
【0134】
このメモリ割当てスキームは、XおよびYサイズの異なる組み合わせを可能にするのに必要である。512Kメモリは、2K×2Kまでの画像サイズを可能にするが、8処理チャネルが必要であり得る(512K×8=2K×2K)。4チャネル構成においては、2K×1K(または1K×2K)までの画像サイズが処理され得る。表9および表10は、メモリアドレスのビット10〜8がどのように例示する実施態様において割り当てられるかを示す。
【0135】
【表9】
【0136】
【表10】
【0137】
例えば、HDTV1920×518に対して、11ビットがメモリ106のXアドレスに割り当てられ、8ビットがメモリ106のYアドレスに割り当てられる。メモリ104に対しては、10ビットが、Xアドレス用に保存され、9ビットがYアドレス用に保存される。
【0138】
アドレスビット[18:11]および[7:0]は、単に、YおよびXメモリカウンタの下位8ビットからそれぞれ取られる。しかし、処理ディメンションに基づいてビット[10:8]をマルチプレクスするためには他のロジックが必要である。この他のレベルのロジックをカウンタの出力に付加すると、タイミング要件に違反することになり得る。従って、「予測(look ahead)」増加器は、システムにおいて実行される。即ち、ビット[18:11]の値は、それらが必要とされ、格納される前のサイクルで計算されなければならない。
【0139】
このことは、カウンタ出力に常に割り当てられている8アドレスビットを見ることによって成し遂げられる。すべてのlが検出されると、ビット8は、次のクロックサイクルで状態が変化しなければならない。同一のスキームは、ビット9および10に使用され、Tフリップフロップとして実行され得る。従って、4カウンタのそれぞれからは常に11ビットが得られるが、すべてが同時に使用されるわけではない。
【0140】
図20は、並列サンプルデータを取り込み、並列ラインサンプルデータを出力するシステム160を示す。システム160において、入力信号は、直列−並列ラインデマルチプレクサ150に送信される。直列−並列ラインデマルチプレクサ150は、並列サンプル入力データを、個別の並列チャネルに分割する。図20は、処理される単一なチャネルを例示する。直列−並列ラインデマルチプレクサ150から出力された後の付加的なチャネルのそれぞれは、チャネル1に関して記載したのと同様に、処理セルに入る。
【0141】
直列−並列ラインデマルチプレクサ150を出て、サンプルデータフレームFIFO108に入った後、サンプルデータは、リサンプリングフィルタ21に入り、ここで、水平リサンプリングが起こる。リサンプルされた信号は、置き換えメモリ102に入る前に、スイッチングマトリクス110に入る。置き換えは、垂直処理が実施され得るように起こる。置き換えられたデータは、置き換えメモリ102を出て、リサンプリングフィルタ21に入る。同時に、処理された情報は、フレームFIFO108に入り、ここで、情報は、並列−直列ラインマルチプレクサ152に入る前に、垂直リサンプルされたデータと後に組み合わせられる。最終出力は、並列−直列ラインマルチプレクサ152から生成される。
【0142】
システム160は、並列ラインデータを取り込み、並列ラインデータを出力するように設計されているため、直列−並列ラインデマルチプレクサ150によってデマルチプレクスされた各チャネルは、出力および入力信号に対して同一のXおよびYディメンションを有するサンプルデータを含む。従って、リサンプリングフィルタ21は、置き換えられたメモリ102を処置する。
【0143】
この方法は、入力および出力フレームFIFO(100および108)において、データフォーマットを同一(並列ラインデータ)に保つ。しかし、これによって、ラインFIFOは、並列ラインを生成する必要があり、必要なハードウェアの量が増加し得る。これが必要とされないとき(ハードウェア要件を減少させるために)、直列−並列ライン変換は以下のように省略され得る。図21に示すリサンプリングシステム162は、並列サンプルデータを取り込み、並列ライン出力を提供するように設計されている。入力信号は、サンプルデマルチプレクサ154に入る。単一なチャネル1はサンプルデマルチプレクサ154から出て、フレームFIFO100に入れる。システム160のように、多数のチャネル(2、4等)は、サンプルデマルチプレクサ154によって生成され得る。次に、各チャネルは、チャネル1に対して記載したのと同様の処理セルに入る。サンプルデータは、置き換えメモリ102に入る前にフレームFIFO100に入る。置き換えメモリ102から、サンプルデータは、リサンプリングフィルタ21に入り、垂直リサンプリングを実施する。次に、垂直にリサンプルされたデータは、置き換えメモリ102に格納する情報を置き換えるために、スイッチングマトリクス110に入る。置き換え後、水平処理は、リサンプリングフィルタ21において起こり得る。リサンプリング後、水平および垂直に処理された情報は、並列−直列ラインマルチプレクサ152の中の並列−直列ラインマルチプレクシングの前に、フレームFIFO108に格納される。最終出力信号は、並列−直列ラインマルチプレクサ152を出る。
【0144】
並列サンプルデータは入力され、並列ラインデータは出力されるため、入力信号サンプルは、システム162中のチャネル数に応じて、xディメンションの中で増加される。例えば、チャネル162が4つのチャネルを有する場合、サンプルデマルチプレクサ154によって生成される第1ラインは、サンプル0、4、8等を有し得る。第2チャネルは、サンプル1、5、9等を有し得る。第3チャネルは、サンプル2、6、10等を有し得、第4チャネルは、サンプル3、7、11等を有し得る。
【0145】
リサンプリングおよび置き換え後、出力チャネルは、適切なxディメンション(即ち、0、1、2、3、4等)を有するラインで構成され得る。各チャネルは、並列−直列ラインマルチプレクシングの前に、このように配向され得る。
【0146】
言うまでもなく、システム160はまた、並列ライン情報を取り込み、並列サンプルデータを出力するように再構成され得る。そのようにするために、スイッチングマトリクス110は、垂直処理では活性とならず、並列−直列ラインマルチプレクサ152は、サンプルマルチプレクサ(不図示)と置き換えられ得る。このような例については、入力情報は、システム160に対して記載したように配向され得る。しかし、出力信号情報は、システム162に対して記載した入力信号と同様に、配向され得る。
【0147】
本願では、本発明の特定の実施態様について開示しているが、本発明は、このような開示に限定されるものではなく、改変および変更は、以下の請求の範囲内で採用され使用され得る。
【0148】
【発明の効果】
上述したように、本発明のビデオフォーマット変換器が構成されるため、垂直および水平ディメンションを有するディジタル入力信号を、ディジタル入力信号とは異なる水平および垂直ディメンションを有するディジタル出力信号に変換することができる。従って、ある画像解像度を有する信号が、直接、他の画像解像度を有する信号に変換することができる。
【図面の簡単な説明】
【図1】本発明の実施態様の一例による3フィルタビデオリサイジングシステムのブロック図である。
【図2】FIFOメモリバッファを有する図1に示すビデオリサイジングシステムのブロック図である。
【図3】デシメーティングフィルタが、また、帯域制限能力を有し、帯域制限能力および補間フィルタが、フィードバックループを有する単一のブロックに含まれる、図2に示すビデオリサイジングシステムの別の実施態様のブロック図である。
【図4】(a)、(b)、および(c)は、図2に示す本発明によるビデオリサイジングシステムの実施態様の一例の動作を説明するのに有用なタイミング図である。
【図5】(a)、(b)、および(c)は、図3に示す本発明の実施態様の一例の動作を説明するのに有用なタイミング図である。
【図6】(a)、(b)および(c)は、それぞれ、因数2、4および8によってまびく、3つの異なるデシメーティングフィルタの周波数応答曲線である。
【図7】(a)〜(f)は、図3に示す本発明の実施態様の一例の動作における様々なスケーリング因子に対応する周波数応答曲線を示した図である。
【図8】本発明の実施態様の一例によるビデオリサイジングシステムの入力プロセッサのブロック図である。
【図9】本発明の実施態様の一例によるビデオリサイジングシステムの出力プロセッサのブロック図である。
【図10】本発明の実施態様の一例の動作の方法の示すフローチャートである。
【図11】本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図12】図1に示す処理セルのブロック図である。
【図13】スイッチングマトリックスに接続する図1に示す処理セルの実施態様の一例のブロック図である。
【図14】本発明の動作を理解するのに有用なタイミング図である。
【図15】本発明による4チャネルシステムの動作を理解するのに有用なタイミング図である。
【図16】(a)は、本発明による2チャネルシステム構成のためのメモリマッピングを示す図であって、(b)は、処理の間の行および列情報の置き換えを示す本発明の実施態様の一例による並列処理アーキテクチャのブロック図である。
【図17】(a)は、2チャネルスイッチングマトリックス接続のブロック図であって、(b)は、図7(a)に示すマトリックスを説明するのに有用なタイミング図である。
【図18】(a)は、4チャネルスイッチングマトリックス接続のブロック図であって、(b)は、図18(a)(4チャネルの1つのサンプルを示す)に示すマトリックスを説明するのに有用なタイミング図である。
【図19】本発明の実施態様の一例の動作方法を示すフローチャートである。
【図20】入力として並列ライン情報を受信し、出力として並列ライン情報を提供する並列処理アーキテクチャのブロック図である。
【図21】本発明による、並列サンプル情報を受信し、並列ライン情報を出力する並列処理アーキテクチャのブロック図である。
【符号の説明】
10 ビデオリサイジングシステム
12 デシメーティングフィルタ
14 帯域制限フィルタ
16 ブロック
18 補間フィルタ
20 一次元ビデオリサイジングシステム
22 FIFO
24 FIFO
26 帯域制限/補間フィルタ
28 フィードバックパス
30 ビデオリサイジングシステム
32 FIFO
Claims (9)
- ディジタル入力信号の複数のディジタル入力信号成分をディジタル出力信号の複数のディジタル出力信号成分に変換するビデオフォーマット変換器であって、該複数のディジタル入力信号成分および該複数のディジタル出力信号成分のそれぞれは、1つ以上のサンプルからなり、該複数のディジタル入力信号成分のそれぞれは、垂直方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第1垂直サンプリングレートと水平方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第1水平サンプリングレートとを有し、該複数のディジタル出力信号成分のそれぞれは、該垂直方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第2垂直サンプリングレートと該水平方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第2水平サンプリングレートとを有し、
該変換器は、
a)サンプルの複数の行とサンプルの複数の列とを含むオリジナルのマトリクスフォーマットで、ある期間中に該複数のディジタル入力信号成分を格納する第1メモリ手段と、
b)複数の処理セルであって、該複数の処理セルのそれぞれは、該第1メモリ手段に格納された該複数のディジタル入力信号成分のうちの1つのディジタル入力信号成分を受信し、
該複数の処理セルのそれぞれは、
i)該期間の第1部分中に該ディジタル入力信号成分の該第1水平サンプリングレートを該第2水平サンプリングレートに変換することにより、水平リサンプリングされたディジタル入力信号成分を形成する水平リサンプリング手段と、
ii)該期間の第1部分中に該水平リサンプリングされたディジタル入力信号成分を格納する第2メモリ手段と、
iii)該期間の第2部分中に該第2メモリ手段から該格納された水平リサンプリングされたディジタル入力信号成分を読み出し、該期間の第2部分中に該格納された水平リサンプリングされたディジタル入力信号成分の該第1垂直サンプリングレートを該第2垂直サンプリングレートに変換することにより、水平および垂直リサンプリングされたディジタル入力信号成分を形成する垂直リサンプリング手段と
iv)該期間の第2部分中に該水平および垂直リサンプリングされたディジタル入力信号成分を格納する第3メモリ手段であって、該水平および垂直リサンプリングされたディジタル入力信号成分は、該水平リサンプリング手段における該変換に従う該第2水平サンプリングレートと該垂直リサンプリング手段における該変換に従う該第2垂直サンプリングレートとを有する、第3メモリ手段と
を備えた、複数の処理セルと、
c)スイッチング手段であって、
(i)該水平リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットの転置であるマトリクスフォーマットで該第2メモリ手段に格納されるように、該複数の処理セルのそれぞれを該第2メモリ手段に選択的に接続し、
(ii)該水平および垂直リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットで該第3メモリ手段に格納されるように、該複数の処理セルのそれぞれを該第3メモリ手段に選択的に接続する、スイッチング手段と、
d)各処理セルの該第3メモリ手段から該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれを受信し、該受信された各水平および垂直リサンプリングされたディジタル入力信号成分を格納し、各水平および垂直リサンプリングされたディジタル入力信号成分を該ディジタル出力信号のディジタル出力信号成分として提供する第4メモリ手段と
を備えた、ビデオフォーマット変換器。 - 前記複数の処理セルのそれぞれに対して、前記水平リサンプリング手段および前記垂直リサンプリング手段は、該水平リサンプリング手段および垂直リサンプリング手段の両方に共通である単一なリサンプリングフィルタを有する、請求項1に記載のビデオフォーマット変換器。
- 前記複数の処理セルが2から8個の範囲である、請求項2に記載のビデオフォーマット変換器。
- 前記ディジタル入力信号成分が前記第1メモリ手段に書き込まれるレートの2倍のレートで、該ディジタル入力信号成分が該第1メモリ手段から読み出される、請求項3に記載のビデオフォーマット変換器。
- 前記複数の処理セルのそれぞれからの前記第2垂直サンプリングレートを有する前記ディジタル入力信号成分が前記第4メモリ手段に書き込まれるレートの1/2のレートで、該ディジタル出力信号成分が該第4メモリ手段から読み出される、請求項4に記載のビデオフォーマット変換器。
- 前記複数のディジタル入力信号成分および前記複数のディジタル出力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに平行であり、
該変換器は、
a)前記第1メモリ手段に該複数のディジタル入力信号成分のそれぞれを格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
b)前記第4メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと
をさらに備えた、請求項2に記載のビデオフォーマット変換器。 - 前記複数のディジタル入力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに平行であり、前記複数のディジタル出力信号成分は、ビデオ情報の複数のセグメントを表し、該複数のセグメントは、互いに平行であり、
前記変換器は、
a)前記第1メモリ手段のそれぞれに該複数のディジタル入力信号成分を格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
b)前記第4メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと、
をさらに備えた、請求項2に記載のビデオフォーマット変換器。 - 前記複数のディジタル入力信号成分は、ビデオ情報の複数のセグメントを表し、該複数のセグメントは、互いに並列であり、前記複数のディジタル出力信号成分は、ビデオ情報の複数のラインを表し、該複数のラインは、互いに並列であり、
前記変換器は、
a)前記第1メモリ手段に該複数のディジタル入力信号成分を格納する前に、前記ディジタル入力信号をデマルチプレクスするデマルチプレクサと、
b)前記第4メモリ手段に格納された該複数のディジタル出力信号成分のそれぞれをマルチプレクスすることにより、前記ディジタル出力信号を生成するマルチプレクサと
をさらに備えた、請求項2に記載のビデオフォーマット変換器。 - ディジタル入力信号の複数のディジタル入力信号成分をディジタル出力信号の複数のディジタル出力信号成分に変換する方法であって、該複数のディジタル入力信号成分および該複数のディジタル出力信号成分のそれぞれは、1つ以上のサンプルからなり、該複数のディジタル入力信号成分のそれぞれは、垂直方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第1垂直サンプリングレートと水平方向に関連する該ディジタル入力信号成分の単位長さ当たりのサンプルの数である第1水平サンプリングレートとを有し、該複数のディジタル出力信号成分のそれぞれは、該垂直方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第2垂直サンプリングレートと該水平方向に関連する該ディジタル出力信号成分の単位長さ当たりのサンプルの数である第2水平サンプリングレートとを有し、
該方法は、変換装置を用いるものであり、該変換装置は、第1メモリ手段と、第4メモリ手段と、複数の処理セルと、該複数の処理セルのそれぞれに接続されたスイッチング手段とを含み、該複数の処理セルのそれぞれは、水平リサンプリング手段と、垂直リサンプリング手段と、第2メモリ手段と、第3メモリ手段とを含み、
該方法は、
該第1メモリ手段から該複数のディジタル入力信号成分を読み出すことであって、サンプルの複数の行とサンプルの複数の列とを含むオリジナルのマトリクスフォーマットで、ある期間中に該複数のディジタル入力信号が該第1メモリ手段に格納される、ことと、
該複数の処理セルのそれぞれの該水平リサンプリング手段を用いて、該期間の第1部分中に該複数のディジタル入力信号成分のそれぞれの該第1水平サンプリングレートを該第2水平サンプリングレートに変換することによって、水平リサンプリングされた複数のディジタル入力信号成分を形成することと、
該水平リサンプリングされたディジタル入力信号成分が、該オリジナルのマトリクスフォーマットの転置であるマトリクスフォーマットで該第2メモリ手段に格納されるように、該スイッチング手段を用いて該複数の処理セルのそれぞれを該第2メモリ手段に選択的に接続することと、
該複数の処理セルのそれぞれを該第2メモリ手段に選択的に接続することに従って、該期間の第1部分中に該水平リサンプリングされた複数のディジタル入力信号成分を該複数の処理セルのそれぞれの該第2メモリ手段に格納することと、
該複数の処理セルのそれぞれの該垂直リサンプリング手段を用いて、該期間の第2部分中に該期間の第2部分中に該第2メモリ手段から該格納された水平リサンプリングされたディジタル入力信号成分を読み出し、該格納された水平リサンプリングされた複数のディジタル入力信号成分のそれぞれの該第1垂直サンプリングレートを該第2垂直サンプリングレートに変換することによって、水平および垂直リサンプリングされた複数のディジタル入力信号成分を形成することと、
該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれが、該オリジナルのマトリクスフォーマットでそれぞれの第3メモリ手段に格納されるように、該スイッチング手段を用いて該複数の処理セルのそれぞれを該第3メモリ手段に選択的に接続することと、
該複数の処理セルのそれぞれを該第3メモリ手段に選択的に接続することに従って、該期間の第2部分中に該水平および垂直リサンプリングされた複数のディジタル入力信号成分のそれぞれを該複数の処理セルのそれぞれの第3メモリ手段に格納することと、
該複数の処理セルのそれぞれの該第3メモリ手段から該第4メモリ手段に該格納された各ディジタル入力信号成分を転送することと、
該転送された各ディジタル入力信号成分を該第4メモリ手段に格納することと、
該第4メモリ手段に格納された該複数のディジタル入力信号成分を該ディジタル出力信号の該複数のディジタル出力信号成分として提供することと
を包含する、方法。
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